JPS6032918B2 - 不揮発性半導体メモリ・システム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はメモリー・セルに関し、特に定常電流から区
別される程多量のチャージを検知できる出力を有するメ
モリー．セル・アレイに関する。

〔従来の技術〕半導体本体の表面における導通の閥値を
変更できる特性を有する不揮発性可変関値メモリー．セ
ルは先行技術で詳細に述べられている。

更に、先行技術は高又は低関値状態間でその導通を変更
することができる能力を有し、それでバィナリ情報を表
わすことができる各種半導体材料を開示している。〔発
明が解決しようとする問題点〕 しかし、先行技術では、ソース・ラインとドレィン・ラ
インとを夫々使用し、その間に流れる電流を検出するこ
とにより関値状態が高いか低いかを検出する検知手段を
使用しなければならないという制限があった。

その上、集積回路メモリー装置の設計で重要なことは、
電気的書換可能がどうかに拘わらず、与えられた大きさ
のチップ上に可能な限り大容量を得るために大量のビッ
トを挿入しなければならないということである。

従って、設計技術者にとって第１に考慮しなければなら
ないことは高い信頼性をもって各チップごとに基礎メモ
リー・セルのビット数を最大にすることである。この線
に沿って開発されたのは、隣り合うトランジスタ列に対
して共通なドレィンを使用することにより与えられたチ
ップ上に集積することができるビット数を最大にしよう
とするものであった。しかしながら、この方法はゼルの
寸法を小さくはするが、ドレィン接続線の占める空間は
セルの総面積に対して相当な部分を占有するものであっ
た。従って、この説明の主の目的は、窒化物と酸化物と
の界面において蓄積電荷がソースの充電の変化として読
出されるようにした可変閥値ゲートーソース・メモリー
・セル・アレイを提供することである。

この発明の他の目的は、窒化物と酸化物の界面において
著積電荷がソース充電の変化として謙出されるようにし
たことにより、大幅にメモリー・セル・アレイのビット
集積度を高めるようにした可変閥値ゲートーソース・メ
モリー・セル・アレイを提供することである。

〔問題点を解決するための手段〕

この発明による新規な謙出専用集積回路メモリー・アレ
イは可変閥値絶縁ゲート電界効果トランジスタのマトリ
クスを利用し、個々の各セルを可変関値ＭＮＯＳゲート
領域とそれに隣り合う単一ソース領域とで構成するよう
にして上記先行技術の問題点を解決した。

言い換えると、この発明はドレィン・ラインの使用を省
き、ソースからそこにおける充電の変化としてメモリー
・データを読出すようにしたことにより、メモリーの集
積度を高めるようにした。〔作 用〕 この発明によると、そのマトリクスに現われたすべての
情報を消去する場合はセルのゲートに０ボルト信号を供
給する一方、基板に−２０ボルト信号を供給して行なわ
れる。

どのセルに対しても、情報の書込みは選ばれた行のゲー
トに−２０ボルト信号を供給し、選ばれた列のソース領
域に適当な信号を供給することによって行なわれ、情報
の読出し‘ま、選ばれた列の共通ゲートにェネープル信
号を供給し、選ばれた列に現われる電荷を検知すること
によって行なわれる。１実施例においては、基準電圧を
発生する基準列が設けられ、他の実施例では基準電圧は
外部から提供される。

いずれの実施例においても、基準電圧は「０」又は「１
」を検知する充電レベルの間のほぼ中間である。〔実施
例〕 次に、この発明の詳細を添付図面とともにその実施例に
ついて説明する。

第１図は関連する行選択１２と行アドレス・デコード回
路１８とを有し、メモリー・装置のゲートにェネーブル
信号を供給するようにした新規なメモリー・アレイ１０
の配線図である。

列選択１６と列アドレス・デコード２４とは共通ソース
・ラインに接続され、検知された信号は読出増幅器３０
への１入力として供給され、基準列１４からの基準電圧
は他の入力として読出増幅器３０へ供給される。この実
施例においては、前述の動作は「消去」「書込」「読出
」と称する各種モードで説明する。

更に、前の説明による下記の実施例はＰチャンネル・ゲ
ートーソース容量可変キャパシ夕に向けられているが、
当業者にとっては明らかなように、この発明の理念はＮ
チャンネル容量可変キャパシ夕の構成にも適用すること
が可能である。消去モード すべてのセル１０．１０〜１０．３２は同一基板上に構
成されるから、アレイ１０を「消去」することは簡単な
手段であり、各個々のメモリー．セルを「０」又は「１
」のいずれかにセットすればよい。

この実施例の情況下においては、「０」は−３ボルト関
値で表わされ、「１」は−１０ボルト閥値で表わされる
。ここで、「閥値」とはチャンネル反転及びゲート−ソ
ース間に容量の増加を生じさせるゲートの電圧として定
義される。例えば、全チップを消去するために各メモリ
ー・セルを「０」にセットするとすると、一２０ボルト
信号が基板に供給され、同時にセル１０．１０〜１０．
３２のゲートに「０」ボルト信号を供給する。書込モー
ド この発明による装置に「１」を記憶又は書込むためには
（「１」は−１０ボルトで表わされる）、行選択装置１
２の−Ｖ入力端子３８に−２０ボルト信号を供給し、適
当なバィナリ・コード信号をアドレス・デコード１８の
入力ライン２０と列アドレス・デコード２４の入力ライ
ン２６とに供給する。

例えば、「１」をメモリー・セル１０．２１の中に書込
みたい場合には、入力ライン２０に供給されるバイナリ
・コード入力はトランジスター２．１のゲートに接続さ
れているライン２２．１にェネーブル信号を供給するよ
うに選ばれる。このェネーブル出力信号はトランジスタ
１２．１を導通させ、それによって−Ｖ電圧（一２０ボ
ルト）がトランジスター２．１のソース及びドレインを
介してトランジスター０．１１，１０．２１，１０．３
１のゲートへ端子を通して供給される。端子３８から選
択された行のメモリー・セルのゲ−トヘー２０ボルトを
供給すると同時に、列選択１６のトランジスタ１６．２
のゲートに接続されているライン２８．１にェネーブル
出力信号を供給するために、バイナリ・コード入力が列
アドレス・デコード２４のライン２６に供給される。書
込信号は、一Ｖ信号と同時に又同極性で書込トランジス
タ３２のゲートに供給され、トランジスタ３２を導通さ
せる。ここではメモリー・セル１０．２１に「１」を書
込むことを希望しているから、トランジスタ３２のソー
スは地位電位に維持され、０ボルト電位がトランジスタ
１０．２１のソースに供給される。−２０ボルトがトラ
ンジスタ１０．２１のゲートに供給され、０ボルトがそ
のソースへ供給されると、このトランジスタの闇値電圧
は、一般的に、ＭＮＯＳ装置に関するチャージ・トンネ
ル現象と同様にセルの物理的寸法に起因して一１０ボル
トにセットされる。端子３８を介して−２０ボルトが行
選択１２のトランジスタの共通ソース・ラインに供給さ
れるが、行選択１２内のトランジスター２．１のみが導
通されるようにライン２２．１にェネーブル信号を供給
することにより前述の−２０ボルトはトランジスタ１０
．１１，１０．２１，１０，３１にのみ供給される。

同様にして、ライン２８．１にェネーブル信号が供給さ
れ、列選択１６のトランジスター６．２のみが導通され
る。故に、メモリ−・トランジスタ１０．２１はアレイ
１０内において、そのソース・に０ボルト信号を供給さ
れ、ゲートに−２０ボルトを供給された唯一の装置であ
るから、一１０ボルト閥値（「１」を表わす）の方に「
書込」が行なわれる。各信号が除去されると「１」がセ
ル１０．２１に記憶として残される。謙出モード特定の
セルに記憶されている電荷の「読出」を希望する場合は
（例えば、セル１０．３２の電荷の読出を希望すると仮
定する）、トランジスタ列１２．０，１２．１，１２．
２の共通ソース・ラインに接続されている行選択１２の
−Ｖ端子３８に−１０ボルト信号が供給される。

セル１０．３２の座標は既知であるから、他の出力ライ
ンのすべてを除いてライン２２．２へのみェネーブル信
号を発生させるために適当なバィナリ・コード情報信号
が行アドレス・デコード１８のライン２０へその入力と
して供給される。ェネーブル信号はトランジスタ１２．
２のみを導通させるから端子３８に現われた−１０ボル
トはトランジスタ１０．１２，１０．２２，１０．３２
のゲートへのみ供給される。バィナリ・コード行アドレ
ス情報がライン２２．２を選択して他のすべての行ライ
ンを除く１方、列選択１６のトランジスター６．３のみ
を導通させるようにライン２８．２に列ヱネーフル信号
を発生させるために、適当なバィナリ・コード情報信号
が行選択と同時に列アドレス・デコード２４の入力ライ
ン２６に供給される。行選択１２のトランジスタ１２．
２と列選択１６のトランジスタ１６．３のみが導通され
るから、セル１０．３２の閥値電圧がそのゲートーソー
ス間容量と、トランジスタ１６．３のドレィンーソース
領域を通して導通した後でライン３４に現われる電荷の
量とを決定する。この電荷はライン３４を介して読出増
幅器３０の１入力へ供給される。トランジスタ１２．２
を導適するためにェネーブル信号がライン２２．２に現
われると、行選択１２の端子３８に現われた−１０ボル
ト電圧は基準列１４のトランジスタ１４．３のゲートに
も供給される。基準列１４の選択された行トランジスタ
には固定ゲートーソース間容量が存在し、電荷はライン
３６上に−２ボルト信号として現われ、それは謙出増幅
器３０の他方の入力に供給される。

基準列１４のすべてのトランジスタ１４．１，１４．２
，１４．３はＭＯＳ装置であり、特定寸法の理由から常
に読出増幅器３０の第２の入力として−２ボルト信号を
発生する。読出されるべきメモリー装置の書換可能な閥
値が陽性限界（一３ボルト又は「０」）の方へ充電され
ると、大きなゲートーソース容量が現われ、大きな陰性
電荷が共通ソース・ライン３４に現われて謙出増幅器３
川こその１入力として供給される。

この信号は増幅器３０の中でライン３６の−２ボルト信
号と比較され、負性の出力を発生する。メモリー装置の
書換可能な閥値がその負性限界（一１０ボルト又は「１
」）に充電されていると、小さい負性電荷がライン３４
に現われ、読出増幅器３０の出力は陽・性の出力を発生
し、セル１０．３２には「１」が存在することを表示す
る。第２図はこの発明の第２の実施例を表わす。ここで
、前述の実施例と共通な要素は同一番号を使用し、その
動作を「消去」、「書込」、「読出」の各モードで説明
する。消去モード 第１図の実施例同様、すべてのセル１０．１０〜１０．
３２は同一基板上に構成される。

従って、アレイ１０の「消去」は第１図の実施例と同一
手段がとられ、その後、個々のメモリー・セルは「０」
又は「１」のどちらかにセットされる。前述同様バィナ
リ「０」は−３ボルト閥値で表わされ、バィナリ「１」
は−１０ボルト闇値で表わされる。「閥値」はゲートー
ソース間の容量の増加とチャンネル反転を生じさせるゲ
ート電圧として定義される。例えば、全チップを消去し
、各メモリー・セルを「０」にセットする場合は、一２
０ボルト信号が基板に供給され、同時に「０」ボルト信
号がセル１０．１０〜１０．３２のゲートに供給される
。書込モード 第２図のこの発明による装置に「１」を記憶し又は「書
込」むために０１」は−１０ボルト閥値で表わされる）
、一２０ボルト信号が行選択装置１２の−Ｖ入力端子３
８に供給され、適当なバィナリ・コード信号が行アドレ
ス・デコード１８の入力ライン２０と列アドレス・デコ
ード２４の入力ライン２６へ供給される。

ここでは、メモリー・セル１０．２１へ「１」を書込む
ことを希望するから、入力ライン２０へ供給されるバィ
ナリ・コード入力はトランジスタ１２．１のゲートに接
続されているライン２２．１にェネーブル信号を供給す
るようなコード‘こ選ばれる。ェネーブル出力信号がト
ランジスタ１２．１を導通させると、トランジスタ１２
．１はそのソース・ドレインを介して端子３８からの一
Ｖ電圧（一２０ボルト）をトランジスタ１０．１１，１
０．２１，１０．３１のための共通ゲート・ライン４６
に供給する。選ばれた行のメモリー・セルのゲート・ラ
イン４６への端子３８からの−２０ボルトの供給と同時
に、列選択１６のトランジスタ１６．２のゲートに接続
されているライン２８．１にェネーブル出力信号を供給
するために、バィナリ・コード入力が列アドレス・デコ
ード２４のライン２６へ供給される。−Ｖ信号と同時に
同樋性、同回数で現われる書込信号は端子５２からトラ
ンジスタ３２．１，３２．２，３２，３用の共通ゲート
・ライン５４へ供給される。しかしトランジスタ３２．
２のみがヱネーブル信号により導通状態とされ、セル１
０．２１にのみ「１」の書込みを希望されるから、トラ
ンジスター６．２のソースがデータ入力ライン５６の信
号によって地位電位に維持される。このように、両トラ
ンジスタ１６．２，３２．２が導通されて０ボルト電位
がトランジスタｌｏ．２１のソースに供給される。−２
０ボルトがトランジスタ１０．２１のゲートに供給され
、０ボルトがそのソースへ供給されるから、このトラン
ジス夕の閥値電圧は、一般的に、ＭＮＯＳ装置に関する
チャージ・トンネル現象同様に、セルの物理的寸法に起
因して−１０ボルトにセットされる。以上、明らかなよ
うに、一２０ボルトが端子３８から行選択１２のトラン
ジスタ列の共通ソース・ライン５６へ供給される１方、
ライン２２．１のェネ−ブル信号が行選択１２のトラン
ジスタ列１２．１のみを導通させることにより−２０ボ
ルトがトランジスタ１０．１１，１０．２１，１０．３
１へ供給される。同機にして、ライン２８．１に供給さ
れるェネーブル信号により列選択１６のトランジスタ１
６．２のみが導通される。故に、アレイ１０のメモリー
トランジスタ１０．２１のみがそのソースに「０」ボル
ト信号の供給を受け、そのゲートに−２０ボルト信号の
供給を受けて−１０ボルト閥値（「１」を表わす）が書
込まれる。次いで入力信号は除去され、「１」がセル１
０．２１にそのまま記憶される。読出モード 特定セルに記憶されているデータの「読出」を希望する
場合（今、セル１０．１２のデータの読出を希望すると
仮定する）、一１０ボルト信号を端子３８に供給し、更
に共通ソース・ライン５６を介して行選択１２のトラン
ジスタ１２．０，１２．１，１２．２のソースへ供給す
る。

セル１０．１２の座標は既知であるから、他のすべての
出力ラインを除き、ライン２２．２へのみェネーブル信
号を供給するために、適当なバィナリ・コード情報信号
が行アドレス・デコード１８のライン２０へ入力として
供給される。このェネーフル信号はトランジスタ１２．
２のみを導通し、端子３８に供給されている−１０ボル
ト信号をトランジスタ１０．１２，１０．２２，１０．
３２の各ゲートへ供給する。バィナリ・コード行アドレ
ス情報が他のすべてを除きライン２２．２を選択する１
方、同時に他のバィナリ・コード情報信号が列アドレス
・デコード２４の入力ライン２６へ供給され、それによ
って列ェネーブル信号をライン２８．２に供給し、列選
択１６のトランジスタ１６．１のみを導通させる。ェネ
ープル信号をそれぞれライン２２．２及び２８．２に供
給するために、ライン２０及び２６へ供給されるバィナ
リ・コード入力情報の供給と同時に、「謙出」信号が端
子５８に供給され、トランジス夕６２のゲートに接続さ
れて該トランジスタ６２を導通させる。トランジスタ６
２が導適するやいなや、端子６川こ供給されている−２
ボルト基準電圧はワン・ショット・マルチパイプレータ
３１．１の１方に現われる。故に、読出されるべきメモ
リー装置の書換可能な関値がその陽‘性限界の方へ充電
されると（−３ボルト又は「０」）、比較的大きな負性
電荷が共通ソース・ライン４８に現われ、列論出増幅器
３１．１へその１入力として供給される。

次に、この信号は端子６０からの−２ボルト基準信号と
藷出増幅器３１．１で比較され、記憶「０」を表わす負
・性出力を発生する。反対に読取られるべきメモリー装
置の書換可能な閥値がその負性限界（一１０ボルト又は
「１」）の方へ充電されている場合は、比較的小さな貧
性電荷が共通ソース・ライン４８に現われ、列論出増幅
器３１．１へ１入力として供給される。この信号は謙出
増幅器３１．１で−２ボルト基準信号と比較され、記憶
「１」を表わす陽性出力を発生する。ワン・ショット・
マルチパイプレータ読出増幅器の例は第２図の３１．１
に表わされているが、それは単に記憶電荷を代表する出
力を発生することができる１回路を表わすものであり、
他の回路でも、現在は、当業界の職人間では明らかなも
のである。

更に、第１図の読出増幅器用としては特別な回路は表わ
されていない。それは第２図の謙出増幅器３１．１を使
用するか、他の同様な装置と層換えて使用することがで
き、次に続く段に適合し得る出力を発生することができ
るものであればよいことは明らかなことである。〔発明
の効果〕 以上説明したように、本願特許請求の範囲記載の発明は
容量可変のキャパシタのみをメモリー・セルとして使用
し、ドレィン・ラインの使用を省くように構成すること
によって、メモリー・アレイに使用する素子数乃至制御
線を減少して、大幅にメモリー・セル・アレイのビット
集積度を高めることができた。

【図面の簡単な説明】 第１図は基準電圧源として基準列を使用した新規なアレ
イの１実施例の配線図、第２図は各列について分離した
書込トランジスタと基準電圧を使用した新規なアレイの
第２の実施例の配線図である。 １０……メモリー・アレイ、１２・・・・・・行選択、
１４・・…・基準列、１６・・・・・・列選択、１８・
・・・・・行アドレス・デコード回路、２４…・・・列
アドレス・デコード回路、３０・・・…読出増幅器、３
１・・・・・・列議出回路、１０．１０・・…・メモリ
ー・セル、１２．０……トランジスタ、１４．１……ト
ランジスタ、１６．１……トランジスタ、３１．１……
謙取増幅器、３２．２・・・・・・トランジスタ。 ′ＦＩＧ．ｌＦＩＧ．２

Claims (1)

【特許請求の範囲】
1. １ 基板に形成された複数の平行ソース・ストライプ４
   ４，４８と、各々が前記ソース・ストライプ４４，４８
   の１つと隣接して複数の列をなすように前記基板上に形
   成された複数の不揮発性閾値書換可能なキヤパシタ装置
   １０．１０〜１０．３２とから成る単一半導体基板上に
   配置された不揮発性閾値書換可能なキヤパシタ・アレイ
   １０を含み； 前記キヤパシタ装置の各々は、薄いシリ
   コン酸化物とシリコン窒化物の２重ゲート絶縁層と、前
   記キヤパシタ装置の各共通なゲート行に沿つて共通に接
   続された伝導性ゲート要素４６，５０とを含み、前記基
   板、前記ソース・ストライプ４４，４８及び前記ゲート
   要素４６，５０に対しそれぞれ選択された信号を供給す
   ることによつて第１の低い容量値及び第２の高い容量値
   に夫々関連する第１の閾値電圧状態及び第２の閾値電圧
   状態のいずれか一方に選択的に予めプログラムすること
   ができ、 更に、前記キヤパシタ装置の選択された行に
   読出電圧を供給するための読出信号手段１２と、基準信
   号電圧を供給するための基準信号手段１４／５８，６０
   と前記基準信号電圧を受信する少くとも１個の差動感知
   回路３０／３１と、選択された１本の前記ソース・スト
   ライプ４４，４８と出力端子４０／５６との間に前記差
   動感知回路３０／３１を動作的に接続するための接続手
   段１６とから成る読出手段を含む不揮発性半導体メモリ
   ーシステムであつて、 前記読出電圧は少なくとも前記
   第２の閾値電圧と等しい大きさを有し、前記選択された
   行と前記選択されたソース・ストライプとが共同する前
   記キヤパシタ装置１０．１０〜１０．３２が前記第１の
   閾値状態か又は第２の閾値状態のいずれにあるかによつ
   て前記ソース・ストライプ４４，４８に第１又は第２の
   大きさの電荷を結合し； 前記差動感知回路３０／３１
   は前記電荷により前記選択されたソース・ストライプに
   誘起された電圧と前記基準電圧とを比較し、前記誘起さ
   れた電圧が前記基準電圧より大きい場合は第１の値の出
   力を発生し、前記誘起された電圧が前記基準電圧より小
   さい場合は第２の値の出力を発生するようにした不揮発
   性半導体メモリ・システム。