JP2504831B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、不揮発性半導体記憶装置に関し、さらに
特定的には、メモリセルとしていわゆるフローティング
ゲート型のトランジスタを用いた電気的に書換え可能な
不揮発性半導体記憶装置に関する。
特定的には、メモリセルとしていわゆるフローティング
ゲート型のトランジスタを用いた電気的に書換え可能な
不揮発性半導体記憶装置に関する。
［従来の技術］ 第６図は、1988 SYMPOSIUM ON VLSI CIRCUITS,DI
GEST OF TECHNICAL PAPERS;第81頁〜第82頁に示され
た従来の不揮発性半導体記憶装置のメモリセルアレイの
中の４つのメモリセルの回路図とその書込電圧印加条件
を示す図である。また、第７図は、第６図に用いられて
いるメモリセルの断面図である。このメモリセルは、選
択トランジスタとメモリトランジスタを１つにしている
ため、コントロールゲートがソース方向に延びて選択ト
ランジスタの役目を果たしている。また、２つのトラン
ジスタを１つにしたため、プログラム時に書込阻止電圧
を印加する必要がある。
GEST OF TECHNICAL PAPERS;第81頁〜第82頁に示され
た従来の不揮発性半導体記憶装置のメモリセルアレイの
中の４つのメモリセルの回路図とその書込電圧印加条件
を示す図である。また、第７図は、第６図に用いられて
いるメモリセルの断面図である。このメモリセルは、選
択トランジスタとメモリトランジスタを１つにしている
ため、コントロールゲートがソース方向に延びて選択ト
ランジスタの役目を果たしている。また、２つのトラン
ジスタを１つにしたため、プログラム時に書込阻止電圧
を印加する必要がある。
第６図において、メモリセル1,2,3および４は、行方
向および列方向に沿ってマトリクス状に配置され、メモ
リセルアレイを構成している。このメモリセルアレイの
各列には、ビット線が設けられ、各行にはワード線が設
けられる。第６図には、メモリセル1,3の列に対してビ
ット線５が設けられ、メモリセル2,4の列に対してビッ
ト線６が設けられる。そして、ビット線５にはメモリセ
ル1,3の各ドレインが接続され、ビット線６にはメモリ
セル2,4の各ドレインが接続される。また、メモリセル
1,2の行に対してはワード線７が設けられ、メモリセル
3,4の列に対してはワード線８が設けられる。そして、
ワード線７はメモリセル1,2の各コントロールゲートに
接続され、ワード線８はメモリセル3,4の各コントロー
ルゲートに接続される。メモリセル１〜４の各ソース
は、ソース線９に接続される。なお、第６図に示す書込
電圧印加条件は、消去（“1"書込み）をメモリセル１〜
４に対して行ない、プログラム（“0"書込み）をメモリ
セル２に対して行なった場合について示してある。
向および列方向に沿ってマトリクス状に配置され、メモ
リセルアレイを構成している。このメモリセルアレイの
各列には、ビット線が設けられ、各行にはワード線が設
けられる。第６図には、メモリセル1,3の列に対してビ
ット線５が設けられ、メモリセル2,4の列に対してビッ
ト線６が設けられる。そして、ビット線５にはメモリセ
ル1,3の各ドレインが接続され、ビット線６にはメモリ
セル2,4の各ドレインが接続される。また、メモリセル
1,2の行に対してはワード線７が設けられ、メモリセル
3,4の列に対してはワード線８が設けられる。そして、
ワード線７はメモリセル1,2の各コントロールゲートに
接続され、ワード線８はメモリセル3,4の各コントロー
ルゲートに接続される。メモリセル１〜４の各ソース
は、ソース線９に接続される。なお、第６図に示す書込
電圧印加条件は、消去（“1"書込み）をメモリセル１〜
４に対して行ない、プログラム（“0"書込み）をメモリ
セル２に対して行なった場合について示してある。
第６図に示すメモリセル１〜４は、第７図に示すよう
に、それぞれ、コントロールゲート10と、フローティン
グゲート11と、ドレイン12と、ソース13と、半導体基板
14と、トンネル酸化膜15と、ドレイン電極16と、コント
ロールゲート電極17と、ソース電極18とを備えている。
前述したように、ドレイン電極16はビット線５または６
に接続され、コントロールゲート電極17はワード線７ま
たは８に接続され、ソース電極18はソース線９に接続さ
れる。
に、それぞれ、コントロールゲート10と、フローティン
グゲート11と、ドレイン12と、ソース13と、半導体基板
14と、トンネル酸化膜15と、ドレイン電極16と、コント
ロールゲート電極17と、ソース電極18とを備えている。
前述したように、ドレイン電極16はビット線５または６
に接続され、コントロールゲート電極17はワード線７ま
たは８に接続され、ソース電極18はソース線９に接続さ
れる。
次に、第６図に示す従来の不揮発性半導体記憶装置の
動作を説明する。不揮発性半導体記憶装置においては、
一般に、消去，プログラム，読出しの３つの基本動作が
ある。
動作を説明する。不揮発性半導体記憶装置においては、
一般に、消去，プログラム，読出しの３つの基本動作が
ある。
まず、消去動作について説明する。この第６図の従来
回路では、消去動作をチップ単位で行なう。すなわち、
１チップの不揮発性半導体記憶装置に含まれる全メモリ
セルに対して一括して消去動作を行なうのである。そこ
で、チップ内の全ワード線7,8に高電圧Vppを印加し、全
ビット線5,6に0Vを印加し、ソース線９をフローティン
グ状態に保つ。この状態で、メモリセル1,2,3および４
のそれぞれのドレイン12とコントロールゲート10との間
に高電圧Vppが印加されるため、ドレイン12とフローテ
ィングゲート11との間のトンネル酸化膜15に高電界が生
じる。この高電界によりドレイン12からフローティング
ゲート11にトンネル酸化膜を通して電子がトンネルし、
フローティングゲート11に蓄積される。この結果、コン
トロールゲート10から見た全メモリセル1,2,3および４
のしきい値電圧は消去動作前に比べて高くなる（“1"が
書込まれる）。
回路では、消去動作をチップ単位で行なう。すなわち、
１チップの不揮発性半導体記憶装置に含まれる全メモリ
セルに対して一括して消去動作を行なうのである。そこ
で、チップ内の全ワード線7,8に高電圧Vppを印加し、全
ビット線5,6に0Vを印加し、ソース線９をフローティン
グ状態に保つ。この状態で、メモリセル1,2,3および４
のそれぞれのドレイン12とコントロールゲート10との間
に高電圧Vppが印加されるため、ドレイン12とフローテ
ィングゲート11との間のトンネル酸化膜15に高電界が生
じる。この高電界によりドレイン12からフローティング
ゲート11にトンネル酸化膜を通して電子がトンネルし、
フローティングゲート11に蓄積される。この結果、コン
トロールゲート10から見た全メモリセル1,2,3および４
のしきい値電圧は消去動作前に比べて高くなる（“1"が
書込まれる）。
次に、プログラム動作について説明する。この第６図
の従来回路では、プログラム動作をページ単位（ワード
線単位）で行なう。ここでは、ワード線７が選択され、
それにつながるメモリセル２に“0"が書込まれ、他のメ
モリセル1,3および４は状態が変化しない場合について
説明する。選択ワード線７に0Vが印加され、非選択ワー
ド線８に書込阻止電圧VINHが印加され、ビット線５に書
込阻止電圧VINHが印加され、ビット線６に高電圧Vppが
印加され、ソース線９がフローティングゲート状態に保
たれる。この状態で、メモリセル２のコントロールゲー
ト10とドレイン12との間に高電圧Vppが印加されるた
め、フローティングゲート11とドレイン12との間に高電
界が生じる。この高電界によりフローティングゲート11
からドレイン12にトンネル酸化膜15を通して電子がトン
ネルし、フローティングゲート11は電子の空乏状態にな
る。この結果、コントロールゲートから見たメモリセル
２のしきい値電圧はプログラム前に比べて低くなる
（“0"が書込まれる）。また、メモリセル1,4のコント
ロールゲート10とドレイン12との間にはそれぞれ（VINH
−0V），（Vpp−VINH）の電圧が印加されるが、メモリ
セル２における高電圧Vppに比べると十分小さいため、
しきい値電圧の変動は無視できるほど小さい。メモリセ
ル３ではコントロールゲート10およびドレイン12ともに
書込阻止電圧VINHが印加されるため、電位差がなく、し
きい値電圧の変動はない。つまり、メモリセル1,3およ
び４は状態が変化しない。
の従来回路では、プログラム動作をページ単位（ワード
線単位）で行なう。ここでは、ワード線７が選択され、
それにつながるメモリセル２に“0"が書込まれ、他のメ
モリセル1,3および４は状態が変化しない場合について
説明する。選択ワード線７に0Vが印加され、非選択ワー
ド線８に書込阻止電圧VINHが印加され、ビット線５に書
込阻止電圧VINHが印加され、ビット線６に高電圧Vppが
印加され、ソース線９がフローティングゲート状態に保
たれる。この状態で、メモリセル２のコントロールゲー
ト10とドレイン12との間に高電圧Vppが印加されるた
め、フローティングゲート11とドレイン12との間に高電
界が生じる。この高電界によりフローティングゲート11
からドレイン12にトンネル酸化膜15を通して電子がトン
ネルし、フローティングゲート11は電子の空乏状態にな
る。この結果、コントロールゲートから見たメモリセル
２のしきい値電圧はプログラム前に比べて低くなる
（“0"が書込まれる）。また、メモリセル1,4のコント
ロールゲート10とドレイン12との間にはそれぞれ（VINH
−0V），（Vpp−VINH）の電圧が印加されるが、メモリ
セル２における高電圧Vppに比べると十分小さいため、
しきい値電圧の変動は無視できるほど小さい。メモリセ
ル３ではコントロールゲート10およびドレイン12ともに
書込阻止電圧VINHが印加されるため、電位差がなく、し
きい値電圧の変動はない。つまり、メモリセル1,3およ
び４は状態が変化しない。
次に、読出動作について説明する。読出しは、メモリ
セルのドレインからソースに電流が流れるかどうかをビ
ット線に接続されたセンスアンプ（図示せず）で検出す
ることにより行なう。電流が流れる場合が“0"、流れな
い場合が“1"である。ここでは、メモリセル２に書込ま
れている情報を読出す場合について説明する。選択ワー
ド線７に電源電圧程度の電圧が印加され、非選択ワード
線８に0Vが印加され、ビット線６に１〜2V程度の読出電
圧が印加され、ビット線５に0Vが印加され、ソース線９
に0Vが印加される。メモリセル２に“0"が書込まれてい
る場合（メモリセルのしきい値電圧が低い場合）は、フ
ローティングゲート11の下にチャネルが形成されてお
り、選択ワード線７の電圧によりコントロールゲート10
の下にもチャネルが形成されるため、ビット線６に読出
電圧が印加されれば、ドレイン12よりソース13に電流が
流れる。メモリセル２に“1"が書込まれている場合（メ
モリセルのしきい値電圧が高い場合）は、フローティン
グゲート11の下にチャネルが形成されておらず、選択ワ
ード線７の電圧によりコントロールゲートの下にチャネ
ルが形成されても、電流は流れない。
セルのドレインからソースに電流が流れるかどうかをビ
ット線に接続されたセンスアンプ（図示せず）で検出す
ることにより行なう。電流が流れる場合が“0"、流れな
い場合が“1"である。ここでは、メモリセル２に書込ま
れている情報を読出す場合について説明する。選択ワー
ド線７に電源電圧程度の電圧が印加され、非選択ワード
線８に0Vが印加され、ビット線６に１〜2V程度の読出電
圧が印加され、ビット線５に0Vが印加され、ソース線９
に0Vが印加される。メモリセル２に“0"が書込まれてい
る場合（メモリセルのしきい値電圧が低い場合）は、フ
ローティングゲート11の下にチャネルが形成されてお
り、選択ワード線７の電圧によりコントロールゲート10
の下にもチャネルが形成されるため、ビット線６に読出
電圧が印加されれば、ドレイン12よりソース13に電流が
流れる。メモリセル２に“1"が書込まれている場合（メ
モリセルのしきい値電圧が高い場合）は、フローティン
グゲート11の下にチャネルが形成されておらず、選択ワ
ード線７の電圧によりコントロールゲートの下にチャネ
ルが形成されても、電流は流れない。
以上のように、従来の不揮発性半導体記憶装置では、
消去をチップ一括に行ない、その後プログラムをページ
単位で行なっている。たとえば、512本のワード線を持
つメモリセルアレイを考えた場合、消去を512ワード線
一括に行なった後、プログラムを１ページ（ワード線）
単位で行なうため、非選択メモリセルは最大512回の書
込阻止ができなければならない。つまり、第６図におけ
るメモリセル４の条件（Vpp−VINH）が511回、メモリセ
ル１の条件（VINH−0V）が１回である。
消去をチップ一括に行ない、その後プログラムをページ
単位で行なっている。たとえば、512本のワード線を持
つメモリセルアレイを考えた場合、消去を512ワード線
一括に行なった後、プログラムを１ページ（ワード線）
単位で行なうため、非選択メモリセルは最大512回の書
込阻止ができなければならない。つまり、第６図におけ
るメモリセル４の条件（Vpp−VINH）が511回、メモリセ
ル１の条件（VINH−0V）が１回である。
［発明が解決しようとする課題］ 上記のごとく、従来の不揮発性半導体記憶装置は、消
去がチップ単位でしか行なえず、また、非選択メモリセ
ルの書込阻止回数もワード数の本数分必要であることか
ら非常に多い。そのため、書込阻止電圧の変動に対する
マージンが極めて小さいという問題点があった。すなわ
ち、非選択メモリセルの書込阻止回数のうちの１回でも
書込阻止電圧が変動すると、非選択メモリセルの情報が
破壊されてしまうので、書込阻止電圧の電圧値を極めて
正確に規定する必要があった。
去がチップ単位でしか行なえず、また、非選択メモリセ
ルの書込阻止回数もワード数の本数分必要であることか
ら非常に多い。そのため、書込阻止電圧の変動に対する
マージンが極めて小さいという問題点があった。すなわ
ち、非選択メモリセルの書込阻止回数のうちの１回でも
書込阻止電圧が変動すると、非選択メモリセルの情報が
破壊されてしまうので、書込阻止電圧の電圧値を極めて
正確に規定する必要があった。
この発明は、上記のような問題点を解消するためにな
されたもので、消去がセクタ単位（ワード線数本分単
位）で行なえるとともに、プログラム時の非選択メモリ
セルの書込阻止回数を減少することができる不揮発性半
導体記憶装置を提供することを目的とする。
されたもので、消去がセクタ単位（ワード線数本分単
位）で行なえるとともに、プログラム時の非選択メモリ
セルの書込阻止回数を減少することができる不揮発性半
導体記憶装置を提供することを目的とする。
［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、行方向お
よび列方向に沿ってマトリクス状に配置された複数のメ
モリセルトランジスタを有し、かつ所定行ごとに複数の
セクタに分割されたメモリセルアレイを備えている。各
メモリセルトランジスタは、ドレインと、ソースと、コ
ントロールゲートと、フローティングゲートとを有して
いる。さらに、この発明に係る不揮発性半導体記憶装置
は、メモリセルアレイの各行ごとに設けられ対応する行
のメモリトランジスタのコントロールゲートに接続され
た複数のワード線と、メモリセルアレイの複数のセクタ
に共通してそれぞれが設けられる複数の主ビット線と、
各セクタ内のメモリセルトランジスタの各列に対応して
それぞれ設けられ、対応した列に配置されたメモリセル
トランジスタのドレインが並列に接続されると共に、そ
れぞれが対応の主ビット線にセクタ選択用トランジスタ
を介して接続される複数の副ビット線と、メモリセルア
レイの各セクタごとに設けられ対応するセクタのセクタ
選択用トランジスタのゲートに接続された複数のセクタ
選択線を備えている。
よび列方向に沿ってマトリクス状に配置された複数のメ
モリセルトランジスタを有し、かつ所定行ごとに複数の
セクタに分割されたメモリセルアレイを備えている。各
メモリセルトランジスタは、ドレインと、ソースと、コ
ントロールゲートと、フローティングゲートとを有して
いる。さらに、この発明に係る不揮発性半導体記憶装置
は、メモリセルアレイの各行ごとに設けられ対応する行
のメモリトランジスタのコントロールゲートに接続され
た複数のワード線と、メモリセルアレイの複数のセクタ
に共通してそれぞれが設けられる複数の主ビット線と、
各セクタ内のメモリセルトランジスタの各列に対応して
それぞれ設けられ、対応した列に配置されたメモリセル
トランジスタのドレインが並列に接続されると共に、そ
れぞれが対応の主ビット線にセクタ選択用トランジスタ
を介して接続される複数の副ビット線と、メモリセルア
レイの各セクタごとに設けられ対応するセクタのセクタ
選択用トランジスタのゲートに接続された複数のセクタ
選択線を備えている。
この発明の他の局面においては、副ビット線は、対応
した列に配置されたメモリセルトランジスタのドレイン
が並列に接続されるとともに、隣接する列に配置された
メモリセルトランジスタのソースが並列に接続される。
した列に配置されたメモリセルトランジスタのドレイン
が並列に接続されるとともに、隣接する列に配置された
メモリセルトランジスタのソースが並列に接続される。
［作用］ この発明においては、１チップ上のメモリセルアレイ
を所定行ごとに複数のセクタに分割し、各セクタにセク
タ選択用トランジスタを設けてセクタ単位で消去ができ
るようにするとともに、書込阻止電圧を選択メモリセル
の属するセクタの非選択メモリセルにのみ印加できるよ
うにし、それによって各メモリセルの書込阻止回数を減
少させるようにしている。
を所定行ごとに複数のセクタに分割し、各セクタにセク
タ選択用トランジスタを設けてセクタ単位で消去ができ
るようにするとともに、書込阻止電圧を選択メモリセル
の属するセクタの非選択メモリセルにのみ印加できるよ
うにし、それによって各メモリセルの書込阻止回数を減
少させるようにしている。
［実施例］ 第１図は、この発明の一実施例におけるメモリセルア
レイの一部の構成を示す図である。具体的には、第１図
は、８つのメモリセルの回路図とその書込電圧条件を示
している。図において、メモリセル1,2,3,4,28,29,30お
よび31は、行方向および列方向に沿ってマトリクス状に
配置されている。各メモリセルは、第７図に示すような
フローティングゲート型のトランジスタによって構成さ
れている。このメモリセルアレイには、各行ごとにワー
ド線7,8,32および33が設けられている。各ワード線は、
対応する行の各メモリセルのコントロールゲートに接続
されている。また、メモリセルアレイの各列には主ビッ
ト線23および24が設けられている。ここで、第１図のメ
モリセルアレイは、所定の行ごとに複数のセクタに分け
られている。第１図では、ワード線７および８を含む第
１のセクタと、ワード線32および33を含む第２のセクタ
の２つのセクタを示している。各セクタには、各列ごと
にセクタ選択用トランジスタ19,20,34および35が設けら
れている。また、各セクタの各列には副ビット線21,22,
36および37が設けられている。各セクタ選択用トランジ
スタは、それぞれ、そのドレインが対応する列の主ビッ
ト線に接続され、そのソースが対応する列の副ビット線
に接続される。たとえば、セクタ選択用トランジスタ19
は、そのドレインが対応する列の主ビット線23に接続さ
れ、そのソースが対応する列の副ビット線21に接続され
る。また、各セクタには、セクタ選択線25および38が設
けられ、対応するセクタに属するセクタ選択用トランジ
スタのゲートに接続されている。すなわち、セクタ選択
線25はセクタ選択用トランジスタ19および20の各ゲート
に接続され、セクタ選択線38はセクタ選択用トランジス
タ34および35の各ゲートに接続されている。なお、全メ
モリセルのソースは、ソース線９に共通接続されてい
る。
レイの一部の構成を示す図である。具体的には、第１図
は、８つのメモリセルの回路図とその書込電圧条件を示
している。図において、メモリセル1,2,3,4,28,29,30お
よび31は、行方向および列方向に沿ってマトリクス状に
配置されている。各メモリセルは、第７図に示すような
フローティングゲート型のトランジスタによって構成さ
れている。このメモリセルアレイには、各行ごとにワー
ド線7,8,32および33が設けられている。各ワード線は、
対応する行の各メモリセルのコントロールゲートに接続
されている。また、メモリセルアレイの各列には主ビッ
ト線23および24が設けられている。ここで、第１図のメ
モリセルアレイは、所定の行ごとに複数のセクタに分け
られている。第１図では、ワード線７および８を含む第
１のセクタと、ワード線32および33を含む第２のセクタ
の２つのセクタを示している。各セクタには、各列ごと
にセクタ選択用トランジスタ19,20,34および35が設けら
れている。また、各セクタの各列には副ビット線21,22,
36および37が設けられている。各セクタ選択用トランジ
スタは、それぞれ、そのドレインが対応する列の主ビッ
ト線に接続され、そのソースが対応する列の副ビット線
に接続される。たとえば、セクタ選択用トランジスタ19
は、そのドレインが対応する列の主ビット線23に接続さ
れ、そのソースが対応する列の副ビット線21に接続され
る。また、各セクタには、セクタ選択線25および38が設
けられ、対応するセクタに属するセクタ選択用トランジ
スタのゲートに接続されている。すなわち、セクタ選択
線25はセクタ選択用トランジスタ19および20の各ゲート
に接続され、セクタ選択線38はセクタ選択用トランジス
タ34および35の各ゲートに接続されている。なお、全メ
モリセルのソースは、ソース線９に共通接続されてい
る。
次に、第１図に示す実施例の動作を説明する。ここで
は、メモリセル1,2,3および４を含むセクタを選択セク
タ、メモリセル28,29,30および31を含むセクタを非選択
セクタとして説明する。
は、メモリセル1,2,3および４を含むセクタを選択セク
タ、メモリセル28,29,30および31を含むセクタを非選択
セクタとして説明する。
まず、消去動作について説明する。消去は、セクタ単
位で行なうことができる。そこで、選択セクタのセクタ
選択線25に高電圧Vppあるいは5Vが印加され、選択セク
タ内の全ワード線７および８に高電圧Vppが印加され、
主ビット線23および24に0Vが印加され、ソース線９がフ
ローティングゲート状態あるいは0Vに保たれる。このと
き、非選択セクタのセクァ選択線38および非選択セクタ
の全ワード線32および33には0Vが印加される。この状態
で、セクタ選択用トランジスタ19および20はオン状態で
あるため、副ビット線21および22は主ビット線23および
24と同電位の0Vになる。そこで、メモリセル1,2,3およ
び４のドレイン12とコントロールゲート10の間に高電圧
Vppが印加されるため、従来例と同様に、メモリセル1,
2,3および４のしきい値電圧は消去動作前に比べて高く
なる。また、非選択セクタはセクタ選択線38が0Vであ
り、ワード線32および33も0Vであるため、メモリセルの
状態に変化はない。
位で行なうことができる。そこで、選択セクタのセクタ
選択線25に高電圧Vppあるいは5Vが印加され、選択セク
タ内の全ワード線７および８に高電圧Vppが印加され、
主ビット線23および24に0Vが印加され、ソース線９がフ
ローティングゲート状態あるいは0Vに保たれる。このと
き、非選択セクタのセクァ選択線38および非選択セクタ
の全ワード線32および33には0Vが印加される。この状態
で、セクタ選択用トランジスタ19および20はオン状態で
あるため、副ビット線21および22は主ビット線23および
24と同電位の0Vになる。そこで、メモリセル1,2,3およ
び４のドレイン12とコントロールゲート10の間に高電圧
Vppが印加されるため、従来例と同様に、メモリセル1,
2,3および４のしきい値電圧は消去動作前に比べて高く
なる。また、非選択セクタはセクタ選択線38が0Vであ
り、ワード線32および33も0Vであるため、メモリセルの
状態に変化はない。
次に、プログラム動作について説明する。プログラム
は、従来例と同様にページ単位（ワード線単位）で行な
われる。そこで、ここではメモリセル２に“0"を書込
み、他のメモリセル1,3および４は状態が変化しない場
合について説明する。セクタ選択線25に高電圧Vppが印
加され、選択ワード線７に0Vが印加され、非選択ワード
線８に書込阻止電圧VINHが印加され、主ビット線23に書
込阻止電圧VINHが印加され、主ビット線24に高電圧Vpp
が印加され、ソース線９がフローティング状態に保たれ
る。このとき、非選択セクタのセクタ選択線38および非
選択セクタの全ワード線32および33は0Vである。この状
態で、セクタ選択トランジスタ19および20はオン状態で
あるため、副ビット線21は主ビット線23と同じ電圧VINH
になり、副ビット線22は主ビット線24と同じ電圧Vppに
なる。そこで、メモリセル２のコントロールゲート10と
ドレイン12との間に高電圧Vppが印加されるため、従来
例と同様に、メモリセル２のしきい値電圧は低くなる。
他のメモリセル1,3および４も従来例と同い電圧条件に
なるため、しきい値電圧の変動はない。また、非選択セ
クタのセクタ選択線38は0V、ワード線32および33も0Vで
あるため、メモリセルの状態に変化はない。
は、従来例と同様にページ単位（ワード線単位）で行な
われる。そこで、ここではメモリセル２に“0"を書込
み、他のメモリセル1,3および４は状態が変化しない場
合について説明する。セクタ選択線25に高電圧Vppが印
加され、選択ワード線７に0Vが印加され、非選択ワード
線８に書込阻止電圧VINHが印加され、主ビット線23に書
込阻止電圧VINHが印加され、主ビット線24に高電圧Vpp
が印加され、ソース線９がフローティング状態に保たれ
る。このとき、非選択セクタのセクタ選択線38および非
選択セクタの全ワード線32および33は0Vである。この状
態で、セクタ選択トランジスタ19および20はオン状態で
あるため、副ビット線21は主ビット線23と同じ電圧VINH
になり、副ビット線22は主ビット線24と同じ電圧Vppに
なる。そこで、メモリセル２のコントロールゲート10と
ドレイン12との間に高電圧Vppが印加されるため、従来
例と同様に、メモリセル２のしきい値電圧は低くなる。
他のメモリセル1,3および４も従来例と同い電圧条件に
なるため、しきい値電圧の変動はない。また、非選択セ
クタのセクタ選択線38は0V、ワード線32および33も0Vで
あるため、メモリセルの状態に変化はない。
次に、読出動作について説明する。ここでは、メモリ
セル２の情報を読出す場合について説明する。セクタ選
択線25に電源電圧程度の電圧が印加され、選択ワード線
７に電源電圧程度の電圧が印加され、非選択ワード線８
に0Vが印加され、主ビット線23に0Vが印加され、主ビッ
ト線24に１〜2V程度の読出電圧が印加され、ソース線９
に0Vが印加される。この状態で、セクタ選択トランジス
タはオン状態であるため、副ビット線22には主ビット線
24と同じ読出電圧が印加される。このため、従来例と同
様にメモリセル２の情報が読出される。また、非選択の
セクタでは、セクタ選択線38が0Vであるため、非選択セ
クタの副ビット線36および37は主ビット線23および24に
つながらない。
セル２の情報を読出す場合について説明する。セクタ選
択線25に電源電圧程度の電圧が印加され、選択ワード線
７に電源電圧程度の電圧が印加され、非選択ワード線８
に0Vが印加され、主ビット線23に0Vが印加され、主ビッ
ト線24に１〜2V程度の読出電圧が印加され、ソース線９
に0Vが印加される。この状態で、セクタ選択トランジス
タはオン状態であるため、副ビット線22には主ビット線
24と同じ読出電圧が印加される。このため、従来例と同
様にメモリセル２の情報が読出される。また、非選択の
セクタでは、セクタ選択線38が0Vであるため、非選択セ
クタの副ビット線36および37は主ビット線23および24に
つながらない。
以上説明したように第１図の実施例によれば、選択さ
れたセクタだけに消去，プログラムが行なわれるため、
セクタ単位の消去が可能になり、また、非選択セクタの
副ビット線とワード線には電圧が一切印加されないた
め、非選択メモリセルの書込阻止回数は１セクタに含ま
れるワード線の本数分だけになる。たとえば、１セクタ
のワード線の本数が８本であれば、非選択メモリセルは
最大８回の書込阻止ができればよいため、書込阻止電圧
の電圧変動に対するマージンが２桁程度拡がる。また、
読出しのときに主ビット線につながる副ビット線の本数
は１本だけであるため、ビット線の浮遊容量は従来に比
べて減少する。そのため、読出速度が速くなる。
れたセクタだけに消去，プログラムが行なわれるため、
セクタ単位の消去が可能になり、また、非選択セクタの
副ビット線とワード線には電圧が一切印加されないた
め、非選択メモリセルの書込阻止回数は１セクタに含ま
れるワード線の本数分だけになる。たとえば、１セクタ
のワード線の本数が８本であれば、非選択メモリセルは
最大８回の書込阻止ができればよいため、書込阻止電圧
の電圧変動に対するマージンが２桁程度拡がる。また、
読出しのときに主ビット線につながる副ビット線の本数
は１本だけであるため、ビット線の浮遊容量は従来に比
べて減少する。そのため、読出速度が速くなる。
ところで、第１図の実施例において、主ビット線23お
よび24はアルミニウム等の金属線あるいは多結晶シリコ
ンによって構成されるが、副ビット線21,22,36および37
は、不純物拡散層で構成されるのが集積度を向上させる
点で好ましい。しかしながら、副ビット線を不純物拡散
層で構成した場合、その抵抗値が金属線等に比べて大き
いため、メモリセルの読出速度が、その配置される位置
によって差が生じるという問題点がある。すなわち、メ
モリセルの読出速度は、セクタ選択用トランジスタから
離れて配置されるものほど遅くなる。
よび24はアルミニウム等の金属線あるいは多結晶シリコ
ンによって構成されるが、副ビット線21,22,36および37
は、不純物拡散層で構成されるのが集積度を向上させる
点で好ましい。しかしながら、副ビット線を不純物拡散
層で構成した場合、その抵抗値が金属線等に比べて大き
いため、メモリセルの読出速度が、その配置される位置
によって差が生じるという問題点がある。すなわち、メ
モリセルの読出速度は、セクタ選択用トランジスタから
離れて配置されるものほど遅くなる。
第２図は、第１図の実施例において生じる上記のよう
な問題点を解消するために考案されたこの発明の第２の
実施例の構成を示す図である。なお、この第２図は、メ
モリセルアレイにおける１つのセクタの構成を示してい
る。図において、セクタ内の各列には、セクタ選択用ト
ランジスタが２個ずつ設けられている。すなわち、メモ
リセル１および３に対応する列には２つのセクタ選択用
トランジスタ19および19′が設けられ、メモリセル２お
よび４に対応する列にはセクタ選択用トランジスタ20お
よび20′が設けられている。セクタ内の各列において、
これら２個のセクタ選択用トランジスタは、好ましく
は、対応する副ビット線の一端および他端に配置され
る。たとえば、セクタ選択用トランジスタ19は副ビット
線21の一端に配置され、セクタ選択用トランジスタ19′
は副ビット線21の他端に配置される。また、セクタ選択
用トランジスタ20は副ビット線22の一端に配置され、セ
クタ選択用トランジスタ20′は副ビット線22の他端に配
置される。そして、新たに追加されたセクタ選択用トラ
ンジスタ19′および20′に対してセクタ選択線25′が設
けられ、このセクタ選択線25′は対応するセクタ選択用
トランジスタ19′および20′の各ゲートに接続される。
なお、同一セクタ内におけるセクタ選択線25および25′
は、図示しないが１本にまとめられ、同一のセクタ選択
信号が与えられる。その他の構成は、第１図に示す実施
例と同様であり、相当する部分には同一の参照番号を付
しておく。
な問題点を解消するために考案されたこの発明の第２の
実施例の構成を示す図である。なお、この第２図は、メ
モリセルアレイにおける１つのセクタの構成を示してい
る。図において、セクタ内の各列には、セクタ選択用ト
ランジスタが２個ずつ設けられている。すなわち、メモ
リセル１および３に対応する列には２つのセクタ選択用
トランジスタ19および19′が設けられ、メモリセル２お
よび４に対応する列にはセクタ選択用トランジスタ20お
よび20′が設けられている。セクタ内の各列において、
これら２個のセクタ選択用トランジスタは、好ましく
は、対応する副ビット線の一端および他端に配置され
る。たとえば、セクタ選択用トランジスタ19は副ビット
線21の一端に配置され、セクタ選択用トランジスタ19′
は副ビット線21の他端に配置される。また、セクタ選択
用トランジスタ20は副ビット線22の一端に配置され、セ
クタ選択用トランジスタ20′は副ビット線22の他端に配
置される。そして、新たに追加されたセクタ選択用トラ
ンジスタ19′および20′に対してセクタ選択線25′が設
けられ、このセクタ選択線25′は対応するセクタ選択用
トランジスタ19′および20′の各ゲートに接続される。
なお、同一セクタ内におけるセクタ選択線25および25′
は、図示しないが１本にまとめられ、同一のセクタ選択
信号が与えられる。その他の構成は、第１図に示す実施
例と同様であり、相当する部分には同一の参照番号を付
しておく。
第２図に示すような構成にすれば、選択メモリセルが
どの位置にあっても対応する主ビット線と当該選択メモ
リセルとの間に生じる副ビット線による抵抗値がほぼ同
一になるため、読出速度のばらつきが緩和される。な
お、この第２図に示す実施例は、前述した第１図の実施
例が奏する効果と同様の効果ももちろん奏する。
どの位置にあっても対応する主ビット線と当該選択メモ
リセルとの間に生じる副ビット線による抵抗値がほぼ同
一になるため、読出速度のばらつきが緩和される。な
お、この第２図に示す実施例は、前述した第１図の実施
例が奏する効果と同様の効果ももちろん奏する。
なお、第２図の実施例では、同一セクタ内の１列に対
して２個のセクタ選択用トランジスタを設けるようにし
たが、３個以上のセクタ選択用トランジスタを設けるよ
うにしてもよい。また、第２図の実施例では、同一セク
タ内の同一列について、２個のセクタ選択用トランジス
タを対応する副ビット線の一端および他端に配置するよ
うにした。これによって読出速度のばらつき低減効果を
最も期待することができるが、もちろんその他の位置に
配置してもよく、この場合であっても読出速度のばらつ
き低減効果を得ることができる。このことは、同一セク
タ内の同一列に３個以上のセクタ選択用トランジスタを
設ける場合についても同様である。
して２個のセクタ選択用トランジスタを設けるようにし
たが、３個以上のセクタ選択用トランジスタを設けるよ
うにしてもよい。また、第２図の実施例では、同一セク
タ内の同一列について、２個のセクタ選択用トランジス
タを対応する副ビット線の一端および他端に配置するよ
うにした。これによって読出速度のばらつき低減効果を
最も期待することができるが、もちろんその他の位置に
配置してもよく、この場合であっても読出速度のばらつ
き低減効果を得ることができる。このことは、同一セク
タ内の同一列に３個以上のセクタ選択用トランジスタを
設ける場合についても同様である。
第３図は、第１図および第２図に示す実施例のメモリ
セルアレイを駆動するための周辺回路の構成を示すブロ
ック図である。なお、これらの構成は、１チップに搭載
されている。図において、外部から入力されたアドレス
データは、アドレスバッファ40を介してロウデコーダ41
およびコラムデコーダ42に与えられる、これによって、
メモリセルアレイ43におけるワード線，主ビット線およ
びセクタの選択が行なわれる。なお、第１図または第２
図に示す実施例は、このメモリセルアレイ43内の一部の
構成を示したものである。一方、外部から入力されたデ
ータは、I/Oバッファ44を介して書込ドライバ45に与え
られる。書込ドライバ45は、コラムデータ42によって選
択された主ビット線に当該データを与える。これによっ
て、選択されたメモリセルにデータが書込まれる。この
とき、高電圧スイッチ41および46は、高電圧発生回路47
によって発生される高電圧Vppを、アドレスバッファ40
からのアドレスによって指定される特定のワード線およ
び主ビット線に印加する。読出時においては、ロウデコ
ーダ41およびコラムデコーダ42によって選択されたメモ
リセルに記憶されたデータがセンスアンプ45によって増
幅された後、I/Oバッファ44を介して外部へ出力され
る、なお、制御回路48は、バッファ49を介して外部から
与えられるコントロール信号に基づいて、種々のタイミ
ング信号を発生し、それによってアドレスバッファ40,
ロウデコーダ／高電圧スイッチ41,I/Oバッファ44,セン
スアンプ／書込ドライバ45および高電圧発生回路47の動
作を制御する。
セルアレイを駆動するための周辺回路の構成を示すブロ
ック図である。なお、これらの構成は、１チップに搭載
されている。図において、外部から入力されたアドレス
データは、アドレスバッファ40を介してロウデコーダ41
およびコラムデコーダ42に与えられる、これによって、
メモリセルアレイ43におけるワード線，主ビット線およ
びセクタの選択が行なわれる。なお、第１図または第２
図に示す実施例は、このメモリセルアレイ43内の一部の
構成を示したものである。一方、外部から入力されたデ
ータは、I/Oバッファ44を介して書込ドライバ45に与え
られる。書込ドライバ45は、コラムデータ42によって選
択された主ビット線に当該データを与える。これによっ
て、選択されたメモリセルにデータが書込まれる。この
とき、高電圧スイッチ41および46は、高電圧発生回路47
によって発生される高電圧Vppを、アドレスバッファ40
からのアドレスによって指定される特定のワード線およ
び主ビット線に印加する。読出時においては、ロウデコ
ーダ41およびコラムデコーダ42によって選択されたメモ
リセルに記憶されたデータがセンスアンプ45によって増
幅された後、I/Oバッファ44を介して外部へ出力され
る、なお、制御回路48は、バッファ49を介して外部から
与えられるコントロール信号に基づいて、種々のタイミ
ング信号を発生し、それによってアドレスバッファ40,
ロウデコーダ／高電圧スイッチ41,I/Oバッファ44,セン
スアンプ／書込ドライバ45および高電圧発生回路47の動
作を制御する。
ところで、第１図または第２図に示す実施例において
は、各メモリセルトランジスタのソースを１本のソース
線９に接続するための配線を施さなければならない。そ
のため、配線工程が複雑になるとともに、その配線によ
って回路面積の増大を招くという問題点がある。
は、各メモリセルトランジスタのソースを１本のソース
線９に接続するための配線を施さなければならない。そ
のため、配線工程が複雑になるとともに、その配線によ
って回路面積の増大を招くという問題点がある。
第４図は、第１図または第２図に示す実施例において
生じる上記のような問題点を解消するために考案された
この発明の第３の実施例の構成を示す図である。なお、
この第４図は、メモリセルアレイ内の１セクタの構成を
示している。図において、この実施例では第１図または
第２図に示されるようなソース線９は設けられていな
い。その代わりに、各メモリセル1,2,3および４は、そ
れぞれのソースが、隣接する列の副ビット線に接続され
ている。たとえば、第４図では、メモリセル１および３
の各ソースは、同一セクタ内で隣接する列の副ビット線
22に接続されている。もちろん、この副ビット線22は、
対応する列のメモリセル２および４の各ドレインが接続
されている。その他の構成は、第２図に示す実施例と同
様であり、相当する部分には同一の参照番号を付してお
く。
生じる上記のような問題点を解消するために考案された
この発明の第３の実施例の構成を示す図である。なお、
この第４図は、メモリセルアレイ内の１セクタの構成を
示している。図において、この実施例では第１図または
第２図に示されるようなソース線９は設けられていな
い。その代わりに、各メモリセル1,2,3および４は、そ
れぞれのソースが、隣接する列の副ビット線に接続され
ている。たとえば、第４図では、メモリセル１および３
の各ソースは、同一セクタ内で隣接する列の副ビット線
22に接続されている。もちろん、この副ビット線22は、
対応する列のメモリセル２および４の各ドレインが接続
されている。その他の構成は、第２図に示す実施例と同
様であり、相当する部分には同一の参照番号を付してお
く。
上記のような構成を有する第４図の実施例において
は、同一セクタ内の或る列のメモリセルが選択されたと
きは、その列に属する副ビット線のみが副ビット線とし
て作用し、その他の副ビット線はソース線として作用す
る。そのために、副ビット線を副ビット線として機能さ
せるか、あるいはソース線として機能させるかを切換え
るための切換回路が必要になる。
は、同一セクタ内の或る列のメモリセルが選択されたと
きは、その列に属する副ビット線のみが副ビット線とし
て作用し、その他の副ビット線はソース線として作用す
る。そのために、副ビット線を副ビット線として機能さ
せるか、あるいはソース線として機能させるかを切換え
るための切換回路が必要になる。
第５図は、第４図に示す実施例のメモリセルアレイを
駆動するための周辺回路の構成を示すブロック図であ
る。この第５図の構成も、第３図に示す装置と同様に１
チップ内に搭載されている。この第５図に示す装置は、
選択されたセクタ内における各副ビット線を副ビット線
として機能させるかソース線として機能させるかを切換
えるためのソース線／ビット線切換回路50が設けられて
いる。その他の構成は、第３図に示す装置と同様であ
る。ソース線／ビット線切換回路50は、消去動作時には
すべての主ビット線を接地し、プログラム動作時にはす
べての主ビット線を接地から切り離し、コラムデコーダ
42によって選択された主ビット線のみを書込ドライバ45
に接続し、読出動作時にはコラムデコーダ42によって選
択された主ビット線のみをセンスアンプ45に接続し、他
の非選択ビット線を接地する。
駆動するための周辺回路の構成を示すブロック図であ
る。この第５図の構成も、第３図に示す装置と同様に１
チップ内に搭載されている。この第５図に示す装置は、
選択されたセクタ内における各副ビット線を副ビット線
として機能させるかソース線として機能させるかを切換
えるためのソース線／ビット線切換回路50が設けられて
いる。その他の構成は、第３図に示す装置と同様であ
る。ソース線／ビット線切換回路50は、消去動作時には
すべての主ビット線を接地し、プログラム動作時にはす
べての主ビット線を接地から切り離し、コラムデコーダ
42によって選択された主ビット線のみを書込ドライバ45
に接続し、読出動作時にはコラムデコーダ42によって選
択された主ビット線のみをセンスアンプ45に接続し、他
の非選択ビット線を接地する。
第４図および第５図に示す実施例によれば、各メモリ
セルトランジスタのソースに対しては配線を行なう必要
がなくなるので、配線工程が簡素化されるとともに、回
路面積の縮小化を図ることができる。なお、第４図に示
す実施例は、第２図に示す実施例と同様の効果も奏す
る。
セルトランジスタのソースに対しては配線を行なう必要
がなくなるので、配線工程が簡素化されるとともに、回
路面積の縮小化を図ることができる。なお、第４図に示
す実施例は、第２図に示す実施例と同様の効果も奏す
る。
なお、第４図に示す実施例においては、同一セクタ内
の各列に２個にセクタ選択用トランジスタを設けるよう
にしているが、１個または３個以上であってもよく、さ
らにその配置も各副ビット線の両端でなくてもよい。
の各列に２個にセクタ選択用トランジスタを設けるよう
にしているが、１個または３個以上であってもよく、さ
らにその配置も各副ビット線の両端でなくてもよい。
［発明の効果］ 以上のように、この発明によれば、選択されたセクタ
だけに消去．プログラムが行なわれるため、センタ単位
の消去が可能になり、また、非選択セクタの副ビット線
とワード線には一切電圧が印加されないため、非選択メ
モリセルの書込阻止回数は１セクタ内に含まれるワード
線の本数分だけになる。したがって、書込阻止電圧の電
圧変動に対するマージンが従来の不揮発性半導体記憶装
置に比べて２桁程度拡がることになる。また、隣接する
副ビット線間にメモリセルのドレインとソースを接続す
る構成にしているので、各メモリセルトランジスタのソ
ースに対して配線を施す必要がなくなり、配線工程の簡
素化および回路面積の縮小化を図ることができる。
だけに消去．プログラムが行なわれるため、センタ単位
の消去が可能になり、また、非選択セクタの副ビット線
とワード線には一切電圧が印加されないため、非選択メ
モリセルの書込阻止回数は１セクタ内に含まれるワード
線の本数分だけになる。したがって、書込阻止電圧の電
圧変動に対するマージンが従来の不揮発性半導体記憶装
置に比べて２桁程度拡がることになる。また、隣接する
副ビット線間にメモリセルのドレインとソースを接続す
る構成にしているので、各メモリセルトランジスタのソ
ースに対して配線を施す必要がなくなり、配線工程の簡
素化および回路面積の縮小化を図ることができる。
第１図は、この発明の第１の実施例におけるメモリセル
アレイの一部の構成およびその書込電圧条件を示した図
である。 第２図は、この発明の第２の実施例におけるメモリセル
アレイの一部の構成を示した図である。 第３図は、第１図または第２図に示される実施例を駆動
するための周辺回路の構成を示したブロック図である。 第４図は、この発明の第３の実施例におけるメモリセル
アレイの一部の構成を示した図である。 第５図は、第４図に示す実施例を駆動するための周辺回
路の構成を示したブロック図である。 第６図は、従来の不揮発性半導体記憶装置におけるメモ
リセルアレイの一部の構成およびその書込電圧条件を示
した図である。 第７図は、従来装置およびこの発明の実施例の装置にお
いて用いられるメモリセルの断面構造を示した図であ
る。 図において、1,2,3,4,28,29,30および31はフローティン
グゲート型トランジスタにより構成されたメモリセル、
7,8,32および33はワード線、23および24は主ビット線、
21,22,36および37は副ビット線、19,20,34,35,19′およ
び20′はセクタ選択用トランジスタ、25,25′および38
はセクタ選択線、10はコントロールゲート、11はフロー
ティングゲート、12はドレイン、13はソース、14は半導
体基板、15はトンネル酸化膜を示す。
アレイの一部の構成およびその書込電圧条件を示した図
である。 第２図は、この発明の第２の実施例におけるメモリセル
アレイの一部の構成を示した図である。 第３図は、第１図または第２図に示される実施例を駆動
するための周辺回路の構成を示したブロック図である。 第４図は、この発明の第３の実施例におけるメモリセル
アレイの一部の構成を示した図である。 第５図は、第４図に示す実施例を駆動するための周辺回
路の構成を示したブロック図である。 第６図は、従来の不揮発性半導体記憶装置におけるメモ
リセルアレイの一部の構成およびその書込電圧条件を示
した図である。 第７図は、従来装置およびこの発明の実施例の装置にお
いて用いられるメモリセルの断面構造を示した図であ
る。 図において、1,2,3,4,28,29,30および31はフローティン
グゲート型トランジスタにより構成されたメモリセル、
7,8,32および33はワード線、23および24は主ビット線、
21,22,36および37は副ビット線、19,20,34,35,19′およ
び20′はセクタ選択用トランジスタ、25,25′および38
はセクタ選択線、10はコントロールゲート、11はフロー
ティングゲート、12はドレイン、13はソース、14は半導
体基板、15はトンネル酸化膜を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 林越 正紀 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平１−130570（ＪＰ，Ａ)
Claims (2)
- 【請求項１】不揮発態様で情報を記憶し、かつ電気的に
書換え可能な不揮発性半導体記憶装置であって、 行方向および列方向に沿ってマトリクス状に配置された
複数のメモリセルトランジスタを有し、かつ所定行ごと
に複数のセクタに分割されたメモリセルアレイを備え、 前記メモリセルトランジスタは、ドレインと、ソース
と、コントロールゲートと、フローティングゲートとを
有しており、 さらに、前記メモリセルアレイの各行ごとに設けられ、
対応する行の前記メモリセルトランジスタの前記コント
ロールゲートに接続された複数のワード線、 前記メモリセルアレイの複数のセクタに共通してそれぞ
れが設けられる複数の主ビット線、 前記各セクタ内のメモリセルトランジスタの各列に対応
してそれぞれ設けられ、対応した列に配置されたメモリ
セルトランジスタのドレインが並列に接続されると共
に、それぞれが対応の主ビット線にセクタ選択用トラン
ジスタを介して接続される複数の副ビット線、および 前記メモリセルアレイの前記各セクタごとに設けられ、
対応するセクタの前記セクタ選択用トランジスタのゲー
トに接続された複数のセクタ選択線を備える、不揮発性
半導体記憶装置。 - 【請求項２】不揮発態様で情報を記憶し、かつ電気的に
書換え可能な不揮発性半導体記憶装置であって、 行方向および列方向に沿ってマトリクス状に配置された
複数のメモリセルトランジスタを有し、かつ所定行ごと
に複数のセクタに分割されたメモリセルアレイを備え、 前記メモリセルトランジスタは、ドレインと、ソース
と、コントロールゲートと、フローティングゲートとを
有しており、 さらに、前記メモリセルアレイの各行ごとに設けられ、
対応する行の前記メモリセルトランジスタの前記コント
ロールゲートに接続された複数のワード線、 前記メモリセルアレイの複数のセクタに共通してそれぞ
れが設けられる複数の主ビット線、 前記各セクタ内のメモリセルトランジスタの各列に対応
してそれぞれ設けられ、対応した列に配置されたメモリ
セルトランジスタのドレインが並列に接続され、かつ隣
接する列に配置されたメモリセルトランジスタのソース
が並列に接続された、それぞれが対応の主ビット線にセ
クタ選択用トランジスタを介して接続される複数の副ビ
ット線、および 前記メモリセルアレイの前記各セクタごとに設けられ、
対応するセクタの前記セクタ選択用トランジスタのゲー
トに接続された複数のセクタ選択線を備える、不揮発性
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15088489A JP2504831B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
| US07/794,708 US5283758A (en) | 1989-06-13 | 1991-11-20 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15088489A JP2504831B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314272A JPH0314272A (ja) | 1991-01-22 |
| JP2504831B2 true JP2504831B2 (ja) | 1996-06-05 |
Family
ID=15506488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15088489A Expired - Lifetime JP2504831B2 (ja) | 1989-06-13 | 1989-06-13 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504831B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2542110B2 (ja) * | 1990-07-27 | 1996-10-09 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5289411A (en) * | 1992-03-13 | 1994-02-22 | Silicon Storage Technology, Inc. | Floating gate memory array device having improved immunity to write disturbance |
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US5687345A (en) * | 1992-03-17 | 1997-11-11 | Hitachi, Ltd. | Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device |
| JPH05313989A (ja) * | 1992-05-08 | 1993-11-26 | Toshiba Corp | メモリカード装置 |
| JPH07235650A (ja) * | 1993-12-27 | 1995-09-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6438039B1 (en) * | 2001-07-03 | 2002-08-20 | Macronix International Co., Ltd. | Erasing device and method for flash memory |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2647101B2 (ja) * | 1987-11-17 | 1997-08-27 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
-
1989
- 1989-06-13 JP JP15088489A patent/JP2504831B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314272A (ja) | 1991-01-22 |
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