JPH11306776A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 サブビット線のメインビット線への接続点
で、サブビット線選択トランジスタのドレインの拡散容
量の付加に起因するメインビット線の容量増大を抑制し
て、高速動作と低消費電力動作とが可能な半導体メモリ
装置を提供する。 【解決手段】 メインビット線ＭＢＬ０と、各々サブビ
ット線選択トランジスタＱＳ００，ＱＳ１０を介して接
続点ＣＮ００でメインビット線ＭＢＬ０に接続されたサ
ブビット線ＳＢＬ００，ＳＢＬ１０と、サブビット線Ｓ
ＢＬ００，ＳＢＬ１０の各メモリセルに接続されたワー
ド線ＷＬ００〜ＷＬ０７，ＷＬ１０〜ＷＬ１７とを備え
る。２個のサブビット線選択トランジスタＱＳ００，Ｑ
Ｓ１０が接続点ＣＮ００でメインビット線ＭＢＬ０に接
続されるので、メインビット線ＭＢＬ０の容量値の多く
を占めるサブビット線選択トランジスタＱＳ００，ＱＳ
１０のドレインの拡散容量が低減されて、メインビット
線ＭＢＬ０の容量増大が抑制される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ装
置、特にフラッシュメモリに関するものである。

【０００２】

【従来の技術】フラッシュメモリは、電気的な一括消去
及び書き込みによって情報を書き換えることができると
ともに、メモリセルが１つのトランジスタで構成される
メモリである。フラッシュメモリについては、高速読み
出しを目的としてビット線の容量を小さくし、かつ、低
電圧動作を目的として非選択のメモリセルトランジスタ
のリーク電流の影響を受けにくくする構成として、米国
特許第５１２６８０８号公報に示されたようなサブビッ
ト線とメインビット線とを有する構成が提案されてい
る。

【０００３】上記の従来例について、図面を参照しなが
ら説明する。図７は、従来のフラッシュメモリのメモリ
セルアレイ構成を示す回路図である。図７において、Ｗ
Ｌ００〜ＷＬ１７はワード線（コントロールゲート信号
線）、ＳＧ００，ＳＧ１０はサブビット線選択信号線、
ＱＳ００〜ＱＳ１３はサブビット線選択トランジスタ、
ＳＢＬ００〜ＳＢＬ１３はサブビット線、ＭＢＬ０〜Ｍ
ＢＬ３はメインビット線、ＣＮ００〜ＣＮ１３はサブビ
ット線とメインビット線との接続点である。メモリセル
は、ソースＳ、ドレインＤ、フローティングゲート、及
びコントロールゲートをそれぞれ有する。ここでは、サ
ブビット線にはそれぞれ８個のメモリセルが接続されて
いる。また、１つの接続点においては、１本のサブビッ
ト線の一端が、サブビット線選択トランジスタを介して
個別にメインビット線に接続されている。

【０００４】

【発明が解決しようとする課題】上記従来のメモリセル
のアレイ構成では、１本のサブビット線の一端に対し
て、それぞれ個別に１つの接続点が設けられている。そ
して、この接続点は、サブビット線選択トランジスタの
ドレインに接続されているので、そのドレインの拡散容
量がメインビット線に付加されることとなる。つまり、
サブビット線の本数分だけの拡散容量がメインビット線
に接続されることによりメインビット線の容量が増大す
るので、高速動作が阻害される。

【０００５】また、従来のメモリセルのアレイ構成で
は、メインビット線との接続点を起点として、サブビッ
ト線が一方向へと延びるように構成されている。したが
って、サブビット線に接続された複数のメモリセルにお
いて、位置に依存してそのメモリセルまでのビット線の
容量値及び抵抗値が大きくなるので、これによっても高
速動作が阻害される。

【０００６】加えて、ビット線の容量値及び抵抗値が大
きくなることにより、消費電力が増加するという問題も
発生する。

【０００７】これらの問題は、フラッシュメモリにおい
てだけでなく、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、マス
クＲＯＭ等の他の半導体メモリ装置においても発生す
る。

【０００８】本発明は、上記従来の問題に鑑み、高速動
作と低消費電力動作とが可能な半導体メモリ装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体メモリ装置において、メインビ
ット線を含むビット線が有する容量値及び抵抗値を小さ
くすることとしたものである。

【００１０】上記の目的を達成するために、本発明の第
１の半導体メモリ装置は、電気的に少なくとも読み出し
可能な記憶部とゲート入力部とを各々有するメモリセル
が行列状に配置されたメモリセルアレイを備えた半導体
メモリ装置を、メモリセルアレイの各行毎に設けられ、
メモリセルアレイの共通の行に配置された各メモリセル
のゲート入力部に共通に接続されたワード線と、メモリ
セルアレイの列方向に沿って設けられたメインビット線
と、メインビット線に沿って設けられ、メモリセルアレ
イの共通の列内に配置された第１のメモリセル群のメモ
リセルに共通に接続された第１のサブビット線と、メイ
ンビット線に沿って設けられ、メモリセルアレイの共通
の列内に配置された第２のメモリセル群のメモリセルに
共通に接続された第２のサブビット線と、メインビット
線における第１の接続点と第１のサブビット線の一端と
の間に設けられた第１のサブビット線選択トランジスタ
と、第１の接続点と第２のサブビット線の一端との間に
設けられた第２のサブビット線選択トランジスタとを備
えたこととしている。

【００１１】これにより、２本のサブビット線が第１の
接続点においてメインビット線に接続されるので、メイ
ンビット線からみたサブビット線当たりの拡散容量が従
来の１／２になる。したがって、１本のメインビット線
により選択可能なメモリセルの数が一定である場合にお
いて、そのメインビット線全体の容量値が低減されるの
で、高速動作と低消費電力動作とが可能な半導体メモリ
装置が実現される。

【００１２】また、第１の半導体メモリ装置において、
第１のメモリセル群のすべてのメモリセルと、第２のメ
モリセル群のすべてのメモリセルとは、いずれも異なる
ワード線に接続されていることとしてもよい。

【００１３】これによっても、第１の接続点から２つの
サブビット線が設けられ、メインビット線からみたサブ
ビット線当たりの拡散容量が従来の１／２になるので、
高速動作と低消費電力動作とが可能な半導体メモリ装置
が実現される。

【００１４】また、第１の半導体メモリ装置において、
第１のメモリセル群のうちの各１つのメモリセルと、第
２のメモリセル群のうちの各１つのメモリセルとは、そ
れぞれ共通のワード線に接続されていることとしてもよ
い。

【００１５】これによっても、第１の接続点から２つの
サブビット線が設けられ、メインビット線からみたサブ
ビット線当たりの拡散容量が従来の１／２になるので、
高速動作と低消費電力動作とが可能な半導体メモリ装置
が実現される。

【００１６】また、第１の半導体メモリ装置において、
メインビット線に沿って設けられ、メモリセルアレイの
共通の列内に配置された第３のメモリセル群のメモリセ
ルに共通に接続された第３のサブビット線と、メインビ
ット線に沿って設けられ、メモリセルアレイの共通の列
内に配置された第４のメモリセル群のメモリセルに共通
に接続された第４のサブビット線と、第１の接続点と第
３のサブビット線の一端との間に設けられた第３のサブ
ビット線選択トランジスタと、第１の接続点と第４のサ
ブビット線の一端との間に設けられた第４のサブビット
線選択トランジスタとを更に備え、第３のメモリセル群
のうちの各１つのメモリセルと、第４のメモリセル群の
うちの各１つのメモリセルとは、それぞれ共通のワード
線に接続されていることとしてもよい。

【００１７】これにより、第１の接続点から４つのサブ
ビット線が設けられ、メインビット線からみたサブビッ
ト線当たりの拡散容量が従来の１／４になるので、更に
高速動作と低消費電力動作とが可能な半導体メモリ装置
が実現される。

【００１８】また、第１の半導体メモリ装置において、
メモリセルは、各々ソースと、第１〜第４のサブビット
線のうちいずれか１つに接続されたドレインと、フロー
ティングゲートと、ワード線に接続されたコントロール
ゲートとを有するトランジスタからなるとともに、電気
的に書き込み、読み出し、及び一括消去されることが可
能なフラッシュメモリセルであることとしてもよい。

【００１９】これにより、メインビット線を含むビット
線全体の容量値が低減されるので、高速動作と低消費電
力動作とが可能なフラッシュメモリが実現される。

【００２０】本発明の第２の半導体メモリ装置は、電気
的に少なくとも読み出し可能な記憶部とゲート入力部と
を各々有するメモリセルが行列状に配置されたメモリセ
ルアレイを備えた半導体メモリ装置を、メモリセルアレ
イの各行毎に設けられ、メモリセルアレイの共通の行に
配置された各メモリセルのゲート入力部に共通に接続さ
れたワード線と、メモリセルアレイの列方向に沿って設
けられた第１のメインビット線と、第１のメインビット
線に沿って設けられ、メモリセルアレイの共通の列内に
配置された第１のメモリセル群のメモリセルに共通に接
続された第１のサブビット線とを備えるとともに、第１
のサブビット線は、該第１のサブビット線における第１
のメモリセル群を２つに分ける第１の接続点において、
第１のサブビット線選択トランジスタを介して第２の接
続点で第１のメインビット線に接続されていることとし
ている。

【００２１】これにより、１本のサブビット線がその中
間からメインビット線に接続されるので、メインビット
線からみてサブビット線の抵抗値及び容量値が低減され
る。したがって、高速動作と低消費電力動作とが可能な
半導体メモリ装置が実現される。

【００２２】また、第２の半導体メモリ装置において、
第１のメインビット線に沿って設けられ、メモリセルア
レイの共通の列内に配置された第２のメモリセル群のメ
モリセルに共通に接続された第２のサブビット線を更に
備えるとともに、第２のサブビット線は、該第２のサブ
ビット線における第２のメモリセル群を２つに分ける第
３の接続点において、第２のサブビット線選択トランジ
スタを介して第２の接続点で第１のメインビット線に接
続されていることとしてもよい。

【００２３】これにより、２本のサブビット線がそれぞ
れの中間から、第２の接続点においてメインビット線に
接続される。したがって、メインビット線からみて、各
サブビット線の抵抗値及び容量値が低減されるととも
に、各サブビット線当たりの拡散容量が従来の１／２に
なるので、更に高速動作と低消費電力動作とが可能な半
導体メモリ装置が実現される。

【００２４】また、第２の半導体メモリ装置において、
第２のメインビット線と、第２のメインビット線に沿っ
て設けられ、メモリセルアレイの共通の列内に配置され
た第２のメモリセル群のメモリセルに共通に接続された
第２のサブビット線とを更に備えるとともに、第２のサ
ブビット線は、該第２のサブビット線における第２のメ
モリセル群を２つに分ける第３の接続点において、第２
のサブビット線選択トランジスタを介して第４の接続点
で第２のメインビット線に接続され、第１のメモリセル
群のうちの各１つのメモリセルと、第２のメモリセル群
のうちの各１つのメモリセルとは、それぞれ共通のワー
ド線に接続されていることとしてもよい。

【００２５】これにより、２本のサブビット線が各々中
間から異なるメインビット線に、各メモリセル群におけ
るワード線が共通になるようにして各サブビット線選択
トランジスタを介して接続される。したがって、全ての
メインビット線を各々選択する構成を有する半導体装置
に適用できるとともに、各メインビット線からみて各サ
ブビット線の抵抗値及び容量値が低減されるので高速動
作と低消費電力動作とが可能な半導体メモリ装置が実現
される。

【００２６】また、第２の半導体メモリ装置において、
第２のメインビット線と、第２のメインビット線に沿っ
て設けられ、メモリセルアレイの共通の列内に配置され
た第２のメモリセル群のメモリセルに共通に接続された
第２のサブビット線とを更に備えるとともに、第２のサ
ブビット線は、該第２のサブビット線における第２のメ
モリセル群を２つに分ける第３の接続点において、第２
のサブビット線選択トランジスタを介して第４の接続点
で第２のメインビット線に接続され、第１のメモリセル
群の少なくとも一部のメモリセルは、第２のメモリセル
群のすべてのメモリセルに各々接続されているワード線
とは異なるワード線に接続されていることとしてもよ
い。

【００２７】これにより、２本のサブビット線が各々中
間から異なるメインビット線に、各メモリセル群におけ
るワード線のうち少なくとも一部が異なるようにして各
サブビット線選択トランジスタを介して接続される。し
たがって、各メインビット線からみて各サブビット線の
抵抗値及び容量値が低減されるので高速動作と低消費電
力動作とが可能になり、各サブビット線選択トランジス
タが千鳥状に配置され、かつ１本おきにメインビット線
が選択される半導体メモリ装置が実現される。

【００２８】また、第２の半導体メモリ装置において、
メモリセルは、各々ソースと、第１又は第２のサブビッ
ト線のいずれかに接続されたドレインと、フローティン
グゲートと、ワード線に接続されたコントロールゲート
とを有するトランジスタからなるとともに、電気的に書
き込み、読み出し、及び一括消去されることが可能なフ
ラッシュメモリセルであることとしてもよい。

【００２９】これにより、メインビット線を含むビット
線全体の抵抗値及び容量値が低減されるので、高速動作
と低消費電力動作とが可能なフラッシュメモリが実現さ
れる。

【００３０】本発明の第３の半導体メモリ装置は、電気
的に少なくとも読み出し可能な記憶部とゲート入力部と
を各々有するメモリセルが行列状に配置されたメモリセ
ルアレイを備えた半導体メモリ装置を、メモリセルアレ
イの各行毎に設けられ、メモリセルアレイの共通の行に
配置された各メモリセルのゲート入力部に共通に接続さ
れたワード線と、メモリセルアレイの列方向に沿って設
けられたメインビット線と、メインビット線に沿って設
けられ、メモリセルアレイの共通の列内に配置された第
１のメモリセル群のメモリセルに共通に接続された第１
のサブビット線とを備えるとともに、第１のサブビット
線は、一端において第１のサブビット線選択トランジス
タを介し第１の接続点でメインビット線に接続されると
ともに、他端において第２のサブビット線選択トランジ
スタを介し第２の接続点でメインビット線に接続されて
いることとしている。

【００３１】これにより、サブビット線がその両端でメ
インビット線にそれぞれ接続される。したがって、各接
続点においてメインビット線からみたサブビット線の抵
抗値が削減されるので高速動作と低消費電力動作とが可
能であり、かつ、接続点の一方が不良でも動作するので
低故障率の半導体メモリ装置が実現される。

【００３２】また、第３の半導体メモリ装置において、
メインビット線に沿って設けられ、メモリセルアレイの
共通の列内に配置された第２のメモリセル群のメモリセ
ルに共通に接続された第２のサブビット線を備えるとと
もに、第２のサブビット線は、一端において第３のサブ
ビット線選択トランジスタを介し第２の接続点でメイン
ビット線に接続されるとともに、他端において第４のサ
ブビット線選択トランジスタを介し第３の接続点でメイ
ンビット線に接続されていることとしてもよい。

【００３３】これにより、各サブビット線のメインビッ
ト線への接続点の１つが共通になるので、サブビット線
当たりの拡散容量が低減される。また、各サブビット線
が２個の接続点を持つので、各接続点でメインビット線
からみたサブビット線の抵抗値が削減され、かつ接続点
の一方が不良でも動作する。したがって、高速動作と低
消費電力動作とが可能で、かつ低故障率の半導体メモリ
装置が実現される。

【００３４】また、第３の半導体メモリ装置において、
メモリセルは、各々ソースと、第１又は第２のサブビッ
ト線のいずれかに接続されたドレインと、フローティン
グゲートと、ワード線に接続されたコントロールゲート
とを有するトランジスタからなるとともに、電気的に書
き込み、読み出し、及び一括消去されることが可能なフ
ラッシュメモリセルであることとしてもよい。

【００３５】これにより、メインビット線を含むビット
線全体の抵抗値及び容量値が低減されるので高速動作と
低消費電力動作とが可能で、かつ故障率が低いフラッシ
ュメモリが実現される。

【００３６】

【発明の実施の形態】以下、本発明の第１〜第６の実施
形態について、半導体メモリ装置としてフラッシュメモ
リを例に挙げて、それぞれ図面を参照しながら説明す
る。

【００３７】（第１の実施形態）図１は、本発明の第１
の実施形態に係るフラッシュメモリのメモリセルアレイ
構成を示す回路図である。図１において、ＷＬ００〜Ｗ
Ｌ１７はワード線（コントロールゲート信号線）、ＳＧ
００，ＳＧ１０はサブビット線選択信号線、ＱＳ００〜
ＱＳ１３はサブビット線選択トランジスタ、ＳＢＬ００
〜ＳＢＬ１３はサブビット線、ＭＢＬ０〜ＭＢＬ３はメ
インビット線、ＣＮ００〜ＣＮ０３はサブビット線とメ
インビット線との接続点、Ｓは各メモリセルのソース、
Ｄは各メモリセルのドレインである。

【００３８】本実施形態において、メモリセルのドレイ
ンＤは、そのメモリセルとサブビット線との接続点であ
る。また、メモリセルのソースＳは、本図では接地電圧
源ＶＳＳに接続されているが、読み出し、消去、及び書
き込みの各動作やメモリセルの動作方式の違い（例えば
ホットエレクトロン書き込みやＦＮ電流書き込み）等に
よって、印加される電圧が決定されるものである。そし
て、各サブビット線ＳＢＬ００〜ＳＢＬ１３には、それ
ぞれ８個のメモリセルが接続されている。

【００３９】また、本実施形態では、１つの接続点にお
いて、２本のサブビット線が、それぞれのサブビット線
選択トランジスタを介してメインビット線に接続されて
いる。

【００４０】例えば、それぞれサブビット線ＳＢＬ０
０，ＳＢＬ１０が、サブビット線選択信号線ＳＧ００，
ＳＧ１０をコントロールゲート入力とするサブビット線
選択トランジスタＱＳ００，ＱＳ１０を介して、接続点
ＣＮ００でメインビット線ＭＢＬ０に接続されている。

【００４１】以上説明したように、本実施形態によれ
ば、１つの接続点で２つのサブビット線がメインビット
線に接続される。これにより、メインビット線の容量値
の多くを占めるサブビット線選択トランジスタのドレイ
ンの拡散容量値に対応する、接続点の数が削減されるの
で、メインビット線の容量値が低減される。したがっ
て、メモリセルに対するアクセスタイムが短くなるので
高速動作が可能となるとともに、低消費電力動作が可能
になるフラッシュメモリが得られる。

【００４２】なお、本実施形態においては、メインビッ
ト線に接続されるサブビット線を２本とし、各サブビッ
ト線に接続されるメモリセルを８個としたが、これらの
数としては、設計されるフラッシュメモリの仕様に基づ
いて最適な数を選ぶことができる。

【００４３】（第２の実施形態）図２は、本発明の第２
の実施形態に係るフラッシュメモリのメモリセルアレイ
構成を示す回路図である。第１の実施形態の構成要素と
同一の構成要素には、図１における符号と同一の符号を
付してその説明を省略する。図２において、ＳＧ００，
ＳＧ０１，ＳＧ１０，ＳＧ１１はサブビット線選択信号
線、ＭＢＬ０，ＭＢＬ１はメインビット線である。

【００４４】本実施形態では、１つの接続点において、
４本のサブビット線が、それぞれのサブビット線選択ト
ランジスタを介してメインビット線に接続されている。
具体的には、例えば、それぞれサブビット線ＳＢＬ０
０，ＳＢＬ１０が、サブビット線選択信号線ＳＧ００，
ＳＧ１０をコントロールゲート入力とするサブビット線
選択トランジスタＱＳ００，ＱＳ１０を介して、接続点
ＣＮ００でメインビット線ＭＢＬ０に接続されている。
加えて、各々サブビット線ＳＢＬ０１，ＳＢＬ１１が、
サブビット線選択信号線ＳＧ０１，ＳＧ１１をコントロ
ールゲート入力とするサブビット線選択トランジスタＱ
Ｓ０１，ＱＳ１１を介して、接続点ＣＮ００においてメ
インビット線ＭＢＬ０にそれぞれ接続されている。

【００４５】ここで、本実施形態に係るフラッシュメモ
リの第１の特徴は、１つの接続点で４つのサブビット線
がメインビット線に接続される点である。これにより、
サブビット線選択トランジスタの拡散容量に対応する接
続点の数がいっそう削減されるので、第１の実施形態よ
りも、更にメインビット線の容量値が低減される。した
がって、フラッシュメモリにおいて、メモリセルに対す
るアクセスタイムが短くなるので高速動作が可能となる
とともに、低消費電力動作が可能になる。

【００４６】本実施形態に係るフラッシュメモリの第２
の特徴は、１つの接続点に接続される複数のサブビット
線のうちあるサブビット線が有する各メモリセルのワー
ド線と、他のサブビット線が有する各メモリセルのワー
ド線とが、すべて共通である場合とすべて異なる場合と
がある点である。つまり、メインビット線及びサブビッ
ト線と、ワード線（コントロールゲート信号線）とが直
交するメモリセルアレイ構成の場合において、例えば１
本のメインビット線をはさむように複数のサブビット線
が形成され、かつ、メインビット線をはさむように形成
されたサブビット線がメインビット線の長さ方向に沿っ
て配置されることである。これにより、１本のメインビ
ット線が制御できるサブビット線の数を増やすことがで
きる。

【００４７】以上説明したように、本実施形態によれ
ば、メモリセルに対するアクセスタイムが短くなるので
高速動作が可能となるとともに、低消費電力動作が可能
になるフラッシュメモリが得られる。

【００４８】また、１本のメインビット線が制御できる
サブビット線の本数が増加するので、レイアウト設計に
おいて余裕をもってレイアウトされるフラッシュメモリ
が得られる。

【００４９】なお、本実施形態の説明においては、１本
のメインビット線をはさんで複数のサブビット線が形成
されるとしたが、これに代えて、サブビット線が第１の
アルミ配線層やポリサイド配線層により形成され、メイ
ンビット線が第２のアルミ配線層により形成されること
としてもよい。この場合には、メインビット線とサブビ
ット線とが立体的に配置される構成となる。

【００５０】また、メインビット線に対する１つの接続
点に対して４本のサブビット線を接続しているが、もち
ろんサブビット線の本数は４本に限ったものではなく、
設計されるフラッシュメモリの仕様によって最適な本数
を選ぶことができる。

【００５１】また、１本のサブビット線に接続されるメ
モリセルの個数についても、フラッシュメモリの仕様に
よって最適な個数を選ぶことができる。

【００５２】また、図２の上半分に示されたように、メ
インビット線の長さ方向に沿って、１つの接続点から２
本のサブビット線を同一方向（例えば図２における上方
向）へ延びるように形成し、これを図２の上下方向へ繰
り返してもよい。この場合にも、第１の実施形態と同様
に１つの接続点に対して２本のサブビット線が接続され
ており、接続点からみたサブビット線選択トランジスタ
の拡散容量値が低減される。

【００５３】（第３の実施形態）図３は、本発明の第３
の実施形態に係るフラッシュメモリのメモリセルアレイ
構成を示す回路図である。第１の実施形態の構成要素と
同一の構成要素には、図１における符号と同一の符号を
付してその説明を省略する。図３において、サブビット
線とメインビット線の接続点がＣＮ００〜ＣＮ１３とな
っている。

【００５４】本実施形態では、１つの接続点において、
１本のサブビット線がそのサブビット線の中間点からサ
ブビット線選択トランジスタを介してメインビット線に
接続されている。すなわち、中間点から異なる方向へ延
びてサブビット線が設けられている構成になっている。
例えば、サブビット線選択トランジスタＱＳ００を介し
た接続点ＣＮ００に対して、サブビット線ＳＢＬ００
は、図３の上下方向へそれぞれ４個のメモリセル（コン
トロールゲートＷＬ００〜ＷＬ０３，ＷＬ０４〜ＷＬ０
７に対応）を接続する構成となる。したがって、接続点
ＣＮ００において、メインビット線ＭＢＬ０からみたサ
ブビット線ＳＢＬ００の抵抗値及び容量値は、第１の実
施形態の場合に比べて半分程度となっている。

【００５５】以上説明したように、本実施形態によれ
ば、第１の実施形態に比べて、メインビット線からみた
サブビット線の抵抗値及び容量値は半分程度となるの
で、フラッシュメモリの動作は、少なくとも抵抗値の減
少分だけ高速化され、かつ低消費電力化される。

【００５６】なお、もちろん本実施形態においても、１
本のサブビット線に接続されるメモリセルの個数と、メ
インビット線に接続されるサブビット線の本数として
は、第１及び第２の実施形態と同様に、設計されるフラ
ッシュメモリの仕様によって最適な数を選ぶことができ
る。

【００５７】（第４の実施形態）図４は、本発明の第４
の実施形態に係るフラッシュメモリのメモリセルアレイ
構成を示す回路図である。第３の実施形態の構成要素と
同一の構成要素には、図３における符号と同一の符号を
付してその説明を省略する。図４において、サブビット
線選択信号線がＳＧ００，ＳＧ０１，ＳＧ１０，ＳＧ１
１、メインビット線がＭＢＬ０，ＭＢＬ１になってい
る。

【００５８】本実施形態では、１つの接続点において、
２本のサブビット線が、それぞれのサブビット線の中間
点から各サブビット線選択トランジスタを介して、メイ
ンビット線に接続されている。具体的には、例えば、そ
れぞれサブビット線ＳＢＬ００とＳＢＬ０１とが、それ
ぞれの中間点において、サブビット線選択信号線ＳＧ０
０，ＳＧ０１をコントロールゲート入力とするサブビッ
ト線選択トランジスタＱＳ００，ＱＳ０１を介して、接
続点ＣＮ００でメインビット線ＭＢＬ０に接続されてい
る。

【００５９】ここで、本実施形態に係るフラッシュメモ
リの特徴は、１つの接続点で２つのサブビット線が各サ
ブビット線選択トランジスタを介して接続されるととも
に、各々のサブビット線が中間点において各サブビット
線選択トランジスタに接続されている点である。これに
より、サブビット線選択トランジスタのドレインの拡散
容量値に対応する接続点の数が削減されるので、メイン
ビット線の容量値が低減される。更に、メインビット線
からみた各サブビット線の抵抗値及び容量値は、第１の
実施形態の場合に比べて半分程度となる。したがって、
更に高速動作が可能となるとともに、より低消費電力の
動作が可能になるフラッシュメモリが得られる。

【００６０】（第５の実施形態）図５は、本発明の第５
の実施形態に係るフラッシュメモリのメモリセルアレイ
構成を示す回路図である。第１の実施形態の構成要素と
同一の構成要素には、図１における符号と同一の符号を
付してその説明を省略する。図５において、サブビット
線選択信号線がＳＧ００，ＳＧ１０，ＳＧ００Ｓ，ＳＧ
１０Ｓ、サブビット線選択トランジスタがＱＳ００〜Ｑ
Ｓ１３，ＱＳ００Ｓ〜ＱＳ１３Ｓ、サブビット線とメイ
ンビット線との接続点がＣＮ００〜ＣＮ０３，ＣＮ００
Ｓ〜ＣＮ１３Ｓとなっている。

【００６１】本実施形態においては、第１の実施形態と
同様に、１つの接続点において、２本のサブビット線
が、それぞれのサブビット線選択トランジスタを介して
メインビット線に接続されている。更に、本実施形態で
は、各サブビット線が、それぞれのサブビット線選択ト
ランジスタを介して、合計２つの接続点においてメイン
ビット線に接続されている。具体的には、例えば、サブ
ビット線ＳＢＬ００は、その両端において、サブビット
線選択トランジスタＱＳ００及びＱＳ００Ｓを介して、
それぞれ接続点ＣＮ００及びＣＮ００Ｓでメインビット
線ＭＢＬ０に接続されている。そして、サブビット線Ｓ
ＢＬ１０は、その両端において、サブビット線選択トラ
ンジスタＱＳ１０及びＱＳ１０Ｓを介して、それぞれ接
続点ＣＮ００及びＣＮ１０Ｓでメインビット線ＭＢＬ０
に接続されている。

【００６２】ここで、本実施形態に係るフラッシュメモ
リの第１の特徴は、１本のサブビット線が、それぞれサ
ブビット線選択トランジスタを介して２つの接続点でメ
インビット線に接続されている点である。これにより、
サブビット線が有するメモリセルまでの配線の抵抗値が
小さくなるので、高速動作と低消費電力動作とが可能な
フラッシュメモリが得られる。また、１本のサブビット
線がメインビット線に対して２つの接続点を有している
ので、万一接続点のいずれかに不良があった場合でも、
動作することができる。したがって、故障率が低い、つ
まり、信頼性が高いフラッシュメモリが得られる。

【００６３】本実施形態に係るフラッシュメモリの第２
の特徴は、２つのサブビット線が、メインビット線に対
する１つの接続点を共有していることである。これによ
り、サブビット線選択トランジスタのドレインの拡散容
量値に対応する接続点の数を減らすことができるので、
メインビット線の容量値が低減される。したがって、こ
の点からも、高速動作と低消費電力動作とが可能なフラ
ッシュメモリが得られる。

【００６４】なお、本実施形態は一例であって、本実施
形態を、例えば第２の実施形態や第３の実施形態と組み
合わせた構成も可能であることはいうまでもない。例え
ば、第３の実施形態と組み合わせた場合には、１本のサ
ブビット線が、メインビット線に対して３つの接続点を
有する構成になる。

【００６５】（第６の実施形態）図６は、本発明の第６
の実施形態に係るフラッシュメモリのメモリセルアレイ
構成を示す回路図である。第３の実施形態の構成要素と
同一の構成要素には、図３における符号と同一の符号を
付してその説明を省略する。図６において、サブビット
線選択信号線がＳＧ００，ＳＧ０１，ＳＧ１０、サブビ
ット線がＳＢＬ００〜ＳＢＬ２３となっている。

【００６６】本実施形態では、例えば、メインビット線
ＭＢＬ０に接続されたサブビット線ＳＢＬ００における
各ワード線（コントロールゲート信号線）ＷＬ００〜Ｗ
Ｌ０７と、メインビット線ＭＢＬ１に接続されたサブビ
ット線ＳＢＬ１１における各ワード線ＷＬ０４〜ＷＬ１
３とにおいて、ワード線の一部が共通している。つま
り、ワード線ＷＬ０４〜ＷＬ０７が共通し、その他のワ
ード線が互いに異なっている。

【００６７】本実施形態によれば、第３の実施形態と同
様に、メインビット線からみたサブビット線の抵抗値及
び容量値が低減されるので、フラッシュメモリの動作
は、少なくとも抵抗値の減少分だけ高速化され、かつ低
消費電力化される。

【００６８】また、サブビット線選択トランジスタが、
メインビット線とサブビット線選択信号線との組合せに
ついて千鳥状に配置されるので、小面積でレイアウト配
置を行うことができる。

【００６９】また、選択されるメインビット線が１本お
きになるので、メインビット線を選択する回路やセンス
アンプ等のレイアウト配置を、面積的に余裕をもって行
うことができる。

【００７０】更に、同一のサブビット線選択信号線に接
続されるサブビット線選択トランジスタが、１本おきの
メインビット線において構成される。これにより、サブ
ビット線選択トランジスタのゲート容量が少なくなるの
で、サブビット線選択信号線がサブビット線選択トラン
ジスタを駆動するための能力が小さくてもよいという効
果もある。

【００７１】なお、本実施形態においても、サブビット
線に接続するメモリセルの個数や配置等は、設計される
フラッシュメモリの仕様によって最適なものを選ぶこと
ができる。

【００７２】なお、以上説明した各実施形態においては
半導体メモリ装置としてフラッシュメモリを例に挙げて
説明したが、これに限らず、ＤＲＡＭ、ＳＲＡＭ、ＥＰ
ＲＯＭ、マスクＲＯＭ等の他の半導体メモリ装置に対し
ても本発明を適用できる。

【００７３】また、以上説明した各実施形態を互いに組
み合わせた構成も、本発明に含まれることはいうまでも
ない。

【００７４】

【発明の効果】本発明の第１の半導体メモリ装置によれ
ば、１つの接続点においてメインビット線に接続される
サブビット線の数が増加することにより、メインビット
線からみたサブビット線当たりの容量値が低減される。
これにより、メインビット線を含むビット線の容量値が
低減されるので、高速動作と低消費電力動作とが可能な
半導体メモリ装置が実現される。

【００７５】本発明の第２の半導体メモリ装置によれ
ば、サブビット線がその中間からメインビット線に接続
されることにより、メインビット線を含むビット線の容
量値及び抵抗値が低減されるので、高速動作と低消費電
力動作とが可能な半導体メモリ装置が実現される。

【００７６】本発明の第３の半導体メモリ装置によれ
ば、サブビット線がその両端からメインビット線に接続
されることにより、メインビット線を含むビット線の抵
抗値が低減されるので、高速動作と低消費電力動作とが
可能な半導体メモリ装置が実現される。また、接続点の
いずれかに不良があった場合においても正常に動作する
ことにより、故障率が低い、つまり、信頼性が高い半導
体メモリ装置が実現される。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るフラッシュメモ
リのメモリセルアレイ構成を示す回路図である。

【図２】本発明の第２の実施形態に係るフラッシュメモ
リのメモリセルアレイ構成を示す回路図である。

【図３】本発明の第３の実施形態に係るフラッシュメモ
リのメモリセルアレイ構成を示す回路図である。

【図４】本発明の第４の実施形態に係るフラッシュメモ
リのメモリセルアレイ構成を示す回路図である。

【図５】本発明の第５の実施形態に係るフラッシュメモ
リのメモリセルアレイ構成を示す回路図である。

【図６】本発明の第６の実施形態に係るフラッシュメモ
リのメモリセルアレイ構成を示す回路図である。

【図７】従来のフラッシュメモリのメモリセルアレイ構
成を示す回路図である。

【符号の説明】

ＣＮ００〜ＣＮ０３，ＣＮ１０〜ＣＮ１３ 接続点 ＣＮ００Ｓ〜ＣＮ０３Ｓ，ＣＮ１０Ｓ〜ＣＮ１３Ｓ 接
続点 Ｄ メモリセルのドレイン ＭＢＬ０〜ＭＢＬ３ メインビット線 ＱＳ００〜ＱＳ０３，ＱＳ１０〜ＱＳ１３ サブビット
線選択トランジスタ ＱＳ００Ｓ〜ＱＳ０３Ｓ，ＱＳ１０Ｓ〜ＱＳ１３Ｓ サ
ブビット線選択トランジスタ Ｓ メモリセルのソース ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３ サ
ブビット線 ＳＧ００，ＳＧ０１，ＳＧ１０，ＳＧ１１ サブビット
線選択信号線 ＳＧ００Ｓ，ＳＧ１０Ｓ サブビット線選択信号線 ＷＬ００〜ＷＬ０７，ＷＬ１０〜ＷＬ１７ ワード線

Claims (13)

【特許請求の範囲】
1. 【請求項１】 電気的に少なくとも読み出し可能な記憶
   部とゲート入力部とを各々有するメモリセルが行列状に
   配置されたメモリセルアレイを備えた半導体メモリ装置
   において、 前記メモリセルアレイの各行毎に設けられ、前記メモリ
   セルアレイの共通の行に配置された各メモリセルのゲー
   ト入力部に共通に接続されたワード線と、 前記メモリセルアレイの列方向に沿って設けられたメイ
   ンビット線と、 前記メインビット線に沿って設けられ、前記メモリセル
   アレイの共通の列内に配置された第１のメモリセル群の
   メモリセルに共通に接続された第１のサブビット線と、 前記メインビット線に沿って設けられ、前記メモリセル
   アレイの共通の列内に配置された第２のメモリセル群の
   メモリセルに共通に接続された第２のサブビット線と、 前記メインビット線における第１の接続点と前記第１の
   サブビット線の一端との間に設けられた第１のサブビッ
   ト線選択トランジスタと、 前記第１の接続点と前記第２のサブビット線の一端との
   間に設けられた第２のサブビット線選択トランジスタと
   を備えたことを特徴とする半導体メモリ装置。
2. 【請求項２】 請求項１記載の半導体メモリ装置におい
   て、 前記第１のメモリセル群のすべてのメモリセルと、前記
   第２のメモリセル群のすべてのメモリセルとは、いずれ
   も異なるワード線に接続されていることを特徴とする半
   導体メモリ装置。
3. 【請求項３】 請求項１記載の半導体メモリ装置におい
   て、 前記第１のメモリセル群のうちの各１つのメモリセル
   と、前記第２のメモリセル群のうちの各１つのメモリセ
   ルとは、それぞれ共通のワード線に接続されていること
   を特徴とする半導体メモリ装置。
4. 【請求項４】 請求項３記載の半導体メモリ装置におい
   て、 前記メインビット線に沿って設けられ、前記メモリセル
   アレイの共通の列内に配置された第３のメモリセル群の
   メモリセルに共通に接続された第３のサブビット線と、 前記メインビット線に沿って設けられ、前記メモリセル
   アレイの共通の列内に配置された第４のメモリセル群の
   メモリセルに共通に接続された第４のサブビット線と、 前記第１の接続点と前記第３のサブビット線の一端との
   間に設けられた第３のサブビット線選択トランジスタ
   と、 前記第１の接続点と前記第４のサブビット線の一端との
   間に設けられた第４のサブビット線選択トランジスタと
   を更に備え、 前記第３のメモリセル群のうちの各１つのメモリセル
   と、前記第４のメモリセル群のうちの各１つのメモリセ
   ルとは、それぞれ共通のワード線に接続されていること
   を特徴とする半導体メモリ装置。
5. 【請求項５】 請求項１〜４のいずれか１つに記載の半
   導体メモリ装置において、前記メモリセルは、 各々ソースと、前記第１〜第４のサブビット線のうちい
   ずれか１つに接続されたドレインと、フローティングゲ
   ートと、前記ワード線に接続されたコントロールゲート
   とを有するトランジスタからなるとともに、 電気的に書き込み、読み出し、及び一括消去されること
   が可能なフラッシュメモリセルであることを特徴とする
   半導体メモリ装置。
6. 【請求項６】 電気的に少なくとも読み出し可能な記憶
   部とゲート入力部とを各々有するメモリセルが行列状に
   配置されたメモリセルアレイを備えた半導体メモリ装置
   において、 前記メモリセルアレイの各行毎に設けられ、前記メモリ
   セルアレイの共通の行に配置された各メモリセルのゲー
   ト入力部に共通に接続されたワード線と、 前記メモリセルアレイの列方向に沿って設けられた第１
   のメインビット線と、 前記第１のメインビット線に沿って設けられ、前記メモ
   リセルアレイの共通の列内に配置された第１のメモリセ
   ル群のメモリセルに共通に接続された第１のサブビット
   線とを備えるとともに、 前記第１のサブビット線は、該第１のサブビット線にお
   ける前記第１のメモリセル群を２つに分ける第１の接続
   点において、第１のサブビット線選択トランジスタを介
   して第２の接続点で前記第１のメインビット線に接続さ
   れていることを特徴とする半導体メモリ装置。
7. 【請求項７】 請求項６記載の半導体メモリ装置におい
   て、 前記第１のメインビット線に沿って設けられ、前記メモ
   リセルアレイの共通の列内に配置された第２のメモリセ
   ル群のメモリセルに共通に接続された第２のサブビット
   線を更に備えるとともに、 前記第２のサブビット線は、該第２のサブビット線にお
   ける前記第２のメモリセル群を２つに分ける第３の接続
   点において、第２のサブビット線選択トランジスタを介
   して前記第２の接続点で前記第１のメインビット線に接
   続されていることを特徴とする半導体メモリ装置。
8. 【請求項８】 請求項６記載の半導体メモリ装置におい
   て、 第２のメインビット線と、 前記第２のメインビット線に沿って設けられ、前記メモ
   リセルアレイの共通の列内に配置された第２のメモリセ
   ル群のメモリセルに共通に接続された第２のサブビット
   線とを更に備えるとともに、 前記第２のサブビット線は、該第２のサブビット線にお
   ける前記第２のメモリセル群を２つに分ける第３の接続
   点において、第２のサブビット線選択トランジスタを介
   して第４の接続点で前記第２のメインビット線に接続さ
   れ、 前記第１のメモリセル群のうちの各１つのメモリセル
   と、前記第２のメモリセル群のうちの各１つのメモリセ
   ルとは、それぞれ共通のワード線に接続されていること
   を特徴とする半導体メモリ装置。
9. 【請求項９】 請求項６記載の半導体メモリ装置におい
   て、 第２のメインビット線と、 前記第２のメインビット線に沿って設けられ、前記メモ
   リセルアレイの共通の列内に配置された第２のメモリセ
   ル群のメモリセルに共通に接続された第２のサブビット
   線とを更に備えるとともに、 前記第２のサブビット線は、該第２のサブビット線にお
   ける前記第２のメモリセル群を２つに分ける第３の接続
   点において、第２のサブビット線選択トランジスタを介
   して第４の接続点で前記第２のメインビット線に接続さ
   れ、 前記第１のメモリセル群の少なくとも一部のメモリセル
   は、前記第２のメモリセル群のすべてのメモリセルに各
   々接続されているワード線とは異なるワード線に接続さ
   れていることを特徴とする半導体メモリ装置。
10. 【請求項１０】 請求項６〜９のいずれか１つに記載の
    半導体メモリ装置において、前記メモリセルは、 各々ソースと、前記第１又は第２のサブビット線のいず
    れかに接続されたドレインと、フローティングゲート
    と、前記ワード線に接続されたコントロールゲートとを
    有するトランジスタからなるとともに、 電気的に書き込み、読み出し、及び一括消去されること
    が可能なフラッシュメモリセルであることを特徴とする
    半導体メモリ装置。
11. 【請求項１１】 電気的に少なくとも読み出し可能な記
    憶部とゲート入力部とを各々有するメモリセルが行列状
    に配置されたメモリセルアレイを備えた半導体メモリ装
    置において、 前記メモリセルアレイの各行毎に設けられ、前記メモリ
    セルアレイの共通の行に配置された各メモリセルのゲー
    ト入力部に共通に接続されたワード線と、 前記メモリセルアレイの列方向に沿って設けられたメイ
    ンビット線と、 前記メインビット線に沿って設けられ、前記メモリセル
    アレイの共通の列内に配置された第１のメモリセル群の
    メモリセルに共通に接続された第１のサブビット線とを
    備えるとともに、 前記第１のサブビット線は、一端において第１のサブビ
    ット線選択トランジスタを介し第１の接続点で前記メイ
    ンビット線に接続されるとともに、他端において第２の
    サブビット線選択トランジスタを介し第２の接続点で前
    記メインビット線に接続されていることを特徴とする半
    導体メモリ装置。
12. 【請求項１２】 請求項１１記載の半導体メモリ装置に
    おいて、 前記メインビット線に沿って設けられ、前記メモリセル
    アレイの共通の列内に配置された第２のメモリセル群の
    メモリセルに共通に接続された第２のサブビット線を備
    えるとともに、 前記第２のサブビット線は、一端において第３のサブビ
    ット線選択トランジスタを介し前記第２の接続点で前記
    メインビット線に接続されるとともに、他端において第
    ４のサブビット線選択トランジスタを介し第３の接続点
    で前記メインビット線に接続されていることを特徴とす
    る半導体メモリ装置。
13. 【請求項１３】 請求項１１又は１２のいずれかに記載
    の半導体メモリ装置において、前記メモリセルは、 各々ソースと、前記第１又は第２のサブビット線のいず
    れかに接続されたドレインと、フローティングゲート
    と、前記ワード線に接続されたコントロールゲートとを
    有するトランジスタからなるとともに、 電気的に書き込み、読み出し、及び一括消去されること
    が可能なフラッシュメモリセルであることを特徴とする
    半導体メモリ装置。