JPH11261036A

JPH11261036A - 不揮発性半導体メモリ

Info

Publication number: JPH11261036A
Application number: JP5836098A
Authority: JP
Inventors: Hidemi Nomura; 英美野村; Akira Yoneyama; 晃米山; Kunihiko Shibusawa; 邦彦澁澤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-03-10
Filing date: 1998-03-10
Publication date: 1999-09-24

Abstract

(57)【要約】【課題】不揮発性半導体メモリの大容量化により、ビ
ット線の容量性負荷を低減して動作の高速化を図り、且
つ、チップサイズの増大防止とパターレイアウトの容易
性を確保する。【解決手段】１つの主ビット線ＢＬ０に対して第１と
第２の分割ビット線ＢＬａ0、ＢＬｂ0を配置し、メモリ
セルアレイ１１を複数のブロックに分割する。メモリセ
ルアレイ１１の相対向する両側に選択トランジスタＱ
０、Ｑ１、Ｑ４、Ｑ５およびディスチャージトランジス
タＱ２、Ｑ３、Ｑ６、Ｑ７を配置し、更に所定電位ＡＲ
ＧＮＤの配線２０と選択信号ＤＣＢＬa、ＤＣＢＬbの配
線２１、２２を配置する。メモリセルアレイ１１と各制
御トランジスタ及び制御信号線を１単位パターンとして
これを複数個並べ、これらを貫通するように主ビット線
を延在させて各単位パターンの選択トランジスタを接続
する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有するメモリトランジス
タを用いた不揮発性半導体メモリに関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われる。そして、フローティングゲ
ートに電荷が注入されたか否かによるメモリセルトラン
ジスタの動作特性の差を検出することで、情報の読み出
しが行われる。

【０００３】このようなメモリセルの構造には、大きく
２種類が有り、一つはスタックゲート型と呼ばれ、もう
一つはスプリットゲート型と呼ばれる。特に、スプリッ
トゲートのメモリセルは、図５に示す如く、ドレイン１
とソース２の間に形成されたチャネル上に、フローティ
ングゲート４が絶縁膜３を介して一部がソース領域２に
重畳して形成され、また、コントロールゲート５が絶縁
膜６を介して一部がフローティングゲート４に重畳して
形成される。ドレイン領域１は隣のセルとの共通の領域
となり、コンタクトホール７を介してビット線８に接続
される。また、ソース領域２も隣のセルとの共通の領域
となる。

【０００４】このようなスプリットゲート型のメモリセ
ルを用いた不揮発性半導体メモリの概略構成を図６に示
す。複数のメモリセル１０がｎ×ｍの行及び列に配列さ
れてなるメモリセルアレイ１１において、各々のメモリ
セル１０は、各々ｎ本のワード線ＷＬ（0〜n-1）とｍ本
のビット線ＢＬ（0〜m-1）の交点に配置され、メモリセ
ル１０のコントロールゲート（図５の５）がワード線Ｗ
Ｌに接続され、ドレイン（図５の１）がビット線ＢＬに
接続される。また、隣接するワード線ＷＬに接続された
各行のメモリセル１０のソース（図５の２）は、共通ソ
ース線ＳＬ（0〜n/2-1）に各々接続される。例えば、ワ
ード線ＷＬ0とＷＬ1に接続されたメモリセルは、共通ソ
ース線ＳＬ0に接続される。ローアドレスデコーダ１２
は、印加されたローアドレスデータＲＡＤに基づいてワ
ード線ＷＬの１つを選択すると共に、消去モード、プロ
グラムモード、読み出しモードを各々示す信号ＥＳ、Ｐ
Ｇ、ＲＥとに基づいて、選択されたワード線ＷＬに各モ
ードに従った電圧を供給する。更に、ローアドレスデコ
ーダ１２は、選択されたワード線ＷＬに関連する共通ソ
ース線ＳＬに各モードに従った電圧を供給する。カラム
アドレスデコーダ１３は、印加されたカラムアドレスデ
ータＣＡＤに基づいてビット線ＢＬの１つを選択すると
共に、プログラムモード信号ＰＧ及び読み出しモード信
号ＲＥに従って選択されたビット線ＢＬに書き込み読み
出し制御回路１４で制御される電圧を印加する。

【０００５】一方、各ビット線ＢＬと電位線ＡＲＧＮＤ
との間には、消去モード時及び読み出しモード時のビッ
ト線のディスチャージとプログラムモード時の誤書き込
みを防止するため、カラムアドレスデコーダ１３のデコ
ード出力の反転信号＊Ｙ0から＊Ｙm-1によって制御され
るＭＯＳトランジスタ１５が各々設けられる。例えば、
読み出し時モード時及びプログラムモード時に、カラム
アドレスデータＣＡＤをデコードした結果、ビット線Ｂ
Ｌ0が選択された場合、そのデコード出力＊Ｙ0は「Ｌ」
レベルとなり、その他のデコード出力＊Ｙ1から＊Ｙm-1
は「Ｈ」レベルとなる。従って、選択されたビット線Ｂ
Ｌ0以外のビット線ＢＬ1からＢＬm-1は、オンとなった
ＭＯＳトランジスタ１５を介して、電位線ＡＲＧＮＤに
接続される。

【０００６】次に、図５及び図６に基づいて、不揮発性
半導体メモリの消去モード、プログラムモード、読み出
しモードを説明する。（１）消去モード消去モード信号ＥＳがアクティブになると、ローアドレ
スデコーダ１２は、ローアドレスデータＲＡＤによって
選択されたワード線ＷＬ（例えばＷＬ0とする）に消去
電圧Ｖｅ（例えば、１４．５Ｖ）を印加し、その他の選
択されないワード線ＷＬ1からＷＬn-1には接地電圧（０
Ｖ）を印加する。更に、ローアドレスデコーダ１２は、
全ての共通ソース線ＳＬ0からＳＬn/2-1に接地電位を印
加する。

【０００７】一方、カラムアドレスデコーダ１３は、全
てのデコード反転出力＊Ｙ0〜＊Ｙm-1を「Ｈ」レベルと
するため、全てのＭＯＳトランジスタ１５がオンとな
り、全てのビット線ＢＬは、電位線ＡＲＧＮＤに接続さ
れる。このとき、電位線ＡＲＧＮＤは、接地電位になっ
ているため、全てのビット線ＢＬは、接地電位が印加さ
れた状態になる。従って、ワード線ＷＬ0に接続された
全てのメモリセル１０のコントロールゲート５には、消
去電圧１４．５が印加され、ドレイン１及びソース２に
は０Ｖが印加される。メモリセル１０は、コントロール
ゲート５とフローティングゲート４の間の容量結合より
ソース２とフローティングゲート４の間の容量結合の方
が格段に大きいため、このときのフローティングゲート
４の電位は、ソース２との容量結合によりソース２と同
じ０Ｖに固定され、コントロールゲート５とフローティ
ングゲート４の電位差が１４．５Ｖとなり、Ｆ−Ｎトン
ネル電流（Fowler-Nordheim Tunnel Current）がトンネ
ル酸化膜（図５の６ａ）を介して流れる。即ち、フロー
ティングゲート４に注入されていた電子がフローティン
グゲート４の突出部からコントロールゲート５に引き抜
かれる。このようにして、１つのワード線ＷＬに接続さ
れたメモリセル１０の一括消去が行われる。（２）プログラムモード（書き込みモード）プログラムモード信号ＰＧがアクティブになると、ロー
アドレスデコーダ１２は、印加されたローアドレスデー
タＲＡＤに基づいて選択されるワード線ＷＬ（例えばＷ
Ｌ0とする）に選択電圧Ｖｇｐ（例えば、２．０Ｖ）を
印加し、その他の選択されないワード線ＷＬ１〜ＷＬn-
1には接地線圧０Ｖを印加する。更に、ローアドレスデ
コーダ１２は、選択されたワード線ＷＬ0に関わる共通
ソース線ＳＬ０にプログラム電圧Ｖｐ（例えば１２．２
Ｖ）を供給する。一方、カラムアドレスデコーダ１３
は、カラムアドレスデータＣＡＤに基づいて選択された
ビット線ＢＬ（例えばＢＬ0とする）を書き込み読み出
し回路１４に接続する。従って、選択されたビット線Ｂ
Ｌ0には、入出力端子Ｉ／Ｏに印加される書き込みデー
タに基づく電圧が印加される。例えば、入出力Ｉ／Ｏに
「０」が印加されている場合には、ビット線ＢＬ0には
書き込み可能ソース電圧Ｖｓｅ（０．９Ｖ）が印加さ
れ、入出力Ｉ／Ｏに「１」が印加されている場合には、
ビット線ＢＬ0には書き込み禁止ソース電圧Ｖｓｄ
（４．０Ｖ）が印加される。また、選択されない他のビ
ット線ＢＬ1からＢＬm-1は、ＭＯＳトランジスタ１５に
よって書き込み禁止電圧Ｖｓｄ（４．０Ｖ）に設定され
た電位線ＡＲＧＮＤに接続される。

【０００８】従って、ワード線ＷＬ0とビット線ＢＬ0で
指定されたメモリセル１０では、入出力Ｉ／Ｏが「０」
の時には、ソース２に１２．２Ｖ、ドレイン１に０．９
Ｖ、コントロールゲート５に２．０Ｖが印加される。こ
れにより、ドレイン１からソース２に向かってキャリア
が流れることになるが、フローティングゲート３とソー
ス２の容量結合のために、フローティングゲート４の電
圧は、ソース２の電位とほぼ同一となる。従ってキャリ
アはホットエレクトロンとして絶縁膜３を介してフロー
ティングゲート４に注入される。一方、選択されていな
いメモリセル１０では、ドレイン１、ソース２、コント
ロールゲート５の電圧がプログラム条件を満足しないた
め、フローティングゲート４への注入はなされない。（３）読み出しモード読み出しモード信号ＲＥがアクティブになると、ローア
ドレスデコーダ１２は、ローアドレスデータＲＡＤに基
づき選択されたワード線ＷＬ（例えばＷＬ0とする）に
選択電圧Ｖｇｒ（４．０Ｖ）を印加すると共に、全ての
共通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一
方、カラムアドレスデコーダ１３は、カラムアドレスデ
ータＣＡＤに基づき選択されたビット線ＢＬ（例えばＢ
Ｌ0）を書き込み読み出し回路１４に接続する。これに
より、ワード線ＷＬ0とビット線ＢＬ0によって選択され
たメモリセル１０に保持されたデータの読み出しが行わ
れる。一方、選択されないビット線ＢＬ1〜ＢＬm-1は、
接地電圧（０Ｖ）に保持された電位線ＡＲＧＮＤにＭＯ
Ｓトランジスタ１５を介して接続される。これにより、
カラムアドレスが遷移したときに他のビット線ＢＬの読
み出しの初期状態は、０Ｖから書き込み読み出し回路１
４によってバイアスされ、読み出しの誤動作が防止でき
る。

【０００９】上記した如く、各モードにおいて、ワード
線ＷＬ、ビット線ＢＬ、共通ソース線ＳＬに所定の電圧
を選択的に印加することによって、メモリセル１０の消
去条件、プログラム条件、読み出し条件を満足できる。
尚、上記のモード以外のスタンバイモードでは、ＭＯＳ
トランジスタ１５は全てオンとなり、接地電圧０Ｖに設
定された電位線ＡＲＧＮＤに接続され、全てのビット線
ＢＬは、０Ｖにディスチャージされる。

【００１０】

【発明が解決しようとする課題】図６の不揮発性半導体
メモリにおいて、半導体製造技術の進歩により微細化が
益々進み、記憶容量が１６Ｍビット、３２Ｍビット、更
には、６４Ｍビットと多くなると、ビット線ＢＬの寄生
容量が飛躍的に増大する。即ち、１本のビット線ＢＬに
は、ドレイン１の接合容量が並列に接続されるため、メ
モリセル１０の接続数が２倍又は４倍になれば、寄生容
量も２倍又は４倍になるのである。これにより、書き込
み呼び出し回路１４の負荷が大きくなり、書き込み時間
及び読み出し時間が長くなってしまう。また、ビット線
ＢＬをＭＯＳトランジスタ１５によって電位線ＡＲＧＮ
Ｄに接続して、所定電圧にディスチャージ（又はプリチ
ャージ）するための時間も長くなってしまう。結果的に
不揮発性半導体メモリの動作スピードが低下し、特性の
悪化を招くことになる。

【００１１】

【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、第１に、複数の不揮発
性メモリセルが複数のワード線及びビット線に配置され
たメモリセルアレイと、ローアドレスデータに基づいて
前記ワード線を選択するローデコーダと、カラムアドレ
スデータに基づいて前記ビット線を選択するカラムデコ
ーダを備えた不揮発性半導体メモリにおいて、前記メモ
リセルアレイは、前記カラムアドレスデコーダに接続さ
れる複数の主ビット線と、前記主ビット線の各々に接続
される複数の分割ビット線と、前記複数の分割ビット線
のいずれかを選択して前記主ビット線に接続する選択ト
ランジスタとを設けたものであり、これにより、分割さ
れたビット線が選択的にカラムアドレスデコーダに接続
されるため、書き込み読み出し回路の容量性負荷が軽減
されることになる。

【００１２】第２に、前記メモリセルアレイの相対向す
る両方の側に、選択トランジスタ、ディスチャージトラ
ンジスタ、電極配線とを配置して単位パターンを構成
し、前記単位パターンを複数個繰り返し配置し、前記主
ビット線を各単位パターンに跨るように延在させて各パ
ターンの選択トランジスタに接続したものであり、これ
により、メモリセルより配列ピッチが大きい選択トラン
ジスタ等を、チップサイズを増大させることなくレイア
ウトすることが可能になる。

【００１３】

【発明の実施の形態】図１は、本発明によるメモリ装置
の概略構成を示す平面図であり、図２はメモリセルアレ
イ部分のパターンレイアウトを示した平面図であり、図
３は主ビット線のパターンレイアウトを示す平面図であ
り、図４は回路構成を示す回路図である。先ずは図４を
参照して、本実施の形態の回路構成を説明する。

【００１４】図４において、ローアドレスデコーダ１
２、カラムアドレスデコーダ１３及び書き込み読み出し
回路１４は、前述の図４の回路とほぼ同一であるため、
説明を略す。メモリセルアレイは、各々ｋ×２ｍの行及
び列にメモリセル７が配置された構成である。ワード線
はＷＬ0〜ＷＬk-1、共通ソース線はＳＬ0〜ＳＬk/2-1で
ある。また、カラムアドレスデコーダ１３から導出され
た主ビット線はＢＬ0〜ＢＬm-1である。主ビット線ＢＬ
0〜ＢＬm-1の各々には、第１の分割ビット線ＢＬa0〜Ｂ
Ｌam-1と第２の分割ビット線ＢＬb0〜ＢＬbm-1との２本
の分割ビット線が設けられ、このメモリセルアレイを第
１の分割ビット線ＢＬa0〜ＢＬam-1に接続された第１の
セルアレイブロックと、第２の分割ビット線ＢＬb0〜Ｂ
Ｌbm-1に接続された第２のセルアレイブロックとの２つ
のブロックに分離する。この結果、ｍ本の主ビット線Ｂ
Ｌ０〜ＢＬｍに対して２倍の本数の分割ビット線が設け
られる。

【００１５】各第１の分割ビット線ＢＬa0〜ＢＬam-1と
各主ビット線ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢ
Ｌaによって制御される第１の選択トランジスタＱ０、
Ｑ４が設けられる。更に、各第1の分割ビット線ＢＬa0
〜ＢＬam-1と電位線ＡＲＧＮＤの間には、制御信号ＤＣ
ＢＬbによって制御される選択トランジスタ（第１のデ
ィスチャージトランジスタ）Ｑ２、Ｑ７が設けられる。
同様に、各第２のビット線ＢＬb0〜ＢＬbm-1と各主ビッ
ト線ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢＬbによ
って制御される第２の選択トランジスタＱ１、Ｑ５が設
けられ、各第２のビット線ＢＬb0〜ＢＬbm-1と電位線Ａ
ＲＧＮＤの間には、制御信号ＤＣＢＬaによって制御さ
れる選択トランジスタ（第２のディスチャージトランジ
スタ）Ｑ３、Ｑ６が設けられる。

【００１６】制御信号ＤＣＢＬa及びＤＣＢＬbは、図示
しないアドレスデータ検出回路からアドレスデータの内
容によって出力されるものである。即ち、制御信号ＤＣ
ＢＬaは、アドレスデータが第１の分割ビット線ＢＬa0
〜ＢＬam-1に接続された第１のセルアレイブロックを選
択する内容である場合に「Ｈ」レベルとなる信号であ
り、制御信号ＤＣＢＬbは、アドレスデータが第２の分
割ビット線ＢＬb0〜ＢＬbm-1に接続された第２のセルア
レイブロックを選択する場合に「Ｈ」レベルとなる信号
である。従って、制御信号ＤＣＢＬaが「Ｈ」になる
と、選択トランジスタＱ０及びＱ３がオンとなり、第１
の分割ビット線ＢＬa０が主ビット線ＢＬ０に接続さ
れ、第２の分割ビット線ＢＬb０は、電位線ＡＲＧＮＤ
に接続される。また、制御信号ＤＣＢＬbが「Ｈ」レベ
ルになると上述と逆になる。

【００１７】本実施の形態の、各動作モード（消去モー
ド、プログラムモード、読み出しモード）におけるメモ
リセルアレイ１１の電位関係は従来例と同様であるので
説明を省略する。制御信号ＤＣＢＬa及びＤＣＢＬbが互
いに反転信号、即ち、相補信号になっていることで、分
割ビット線ＢＬa0、ＢＬb0のうちいずれかを主ビット線
ＢＬ０に接続し、他方をＡＲＧＮＤ配線によって所定電
位に接続して、メモリセルアレイ内の特定セルを選択す
る動作が従来例と異なる。

【００１８】加えて、上記の各動作モード以外のスタン
バイモードにおいては、誤動作の防止及び次のモードへ
の急速な立ち上がりのために、メモリセルアレイの全て
のビット線を接地電圧にディスチャージする必要があ
る。そこで、制御信号ＤＣＢＬa及びＤＣＢＬbは、互い
に「Ｈ」レベルとし、また、カラムアドレスデコーダ１
０の出力＊Ｙも全て「Ｈ」レベルとする。これにより、
選択及びディスチャージトランジスタＱ０〜Ｑ７は全て
オンとなり、主ビット線ＢＬ、分割ビット線ＢＬa、Ｂ
Ｌbは、接地電圧に設定された電位線ＡＲＧＮＤに接続
されてディスチャージされる。

【００１９】次に図２を用いてメモりセルアレイのパタ
ーンレイアウトを説明する。図面中央付近に配置された
メモリセルアレイ１１は、各メモリセル１０が図５に示
したフローティングゲート型フラッシュメモリ素子によ
って構成される。すなわち、素子のコントロールゲート
５が延在することによってワード線ＷＬ０〜ＷＬk-1を
構成し、ソース領域２が各メモリセル１０に跨って延在
することにより共通ソース線ＳＬ０〜ＳＬk-1を構成す
る。また、第１と第２の分割ビット線ＢＬa0〜ＢＬam-
1、ＢＬb0〜ＢＬbm-1がコンタクト孔７を介して各メモ
リセル１０のドレイン領域１に接続される。

【００２０】メモリセルアレイ１１に対して、その両側
（図２ではメモリセルアレイ１１の上下）に選択トラン
ジスタＱ０、Ｑ１、Ｑ４、Ｑ５が配置され、更にその外
側にはディスチャージトランジスタＱ２、Ｑ４、Ｑ６、
Ｑ７が配置される、更にその外側に所定電位であるＡＲ
ＧＮＤを印加する電極配線２０と、制御信号ＤＣＢＬ
a、ＤＣＢＬbを印加するための電極配線２１、２２が配
置されている。第１と第２の分割ビット線ＢＬa0、ＢＬ
b0と１組の選択トランジスタＱ０、Ｑ１、及び１組のデ
ィスチャージトランジスタＱ２、Ｑ３を一つの単位とし
て、これらが略同一ピッチの繰り返しパターンで形成さ
れている。また、メモリセルアレイ１１を中心として対
象パターンになるように、他の二本の分割ビット線ＢＬ
a1、ＢＬb1と１組の選択トランジスタＱ４、Ｑ５、及び
１組のディスチャージトランジスタＱ６、Ｑ７をメモリ
セルアレイ１１の反対側に配置している。更に、主ビッ
ト線ＢＬ０に関与する分割ビット線ＢＬa0、ＢＬb0を、
選択トランジスタＱ０、Ｑ１の位置する図面下方から選
択トランジスタＱ４、Ｑ５の位置する図面上方に延在し
て終端させるのに対して、隣の主ビット線ＢＬ１に関与
する分割ビット線ＢＬa1、ＢＬb1は、図面上方から図面
下方に延在して終端させる。これらの分割ビット線は、
一つの主ビット線ＢＬ０に関与する分割ビット線ＢＬa0
の次に、隣の主ビット線ＢＬ１に関与する分割ビット線
ＢＬa1というように、交互に互い違いに配置する。つま
り分割ビット線を、ＢＬa0、ＢＬb0、ＢＬa1、ＢＬb1・・
・・の順に、等間隔で平行に配置する。このように交互に
配置することによって、メモリセルアレイ１１のセルピ
ッチよりパターンサイズが大きくなる選択及びディスチ
ャージトランジスタを、前記セルピッチの範囲内に収納
する事を可能にしている。

【００２１】選択トランジスタＱ０、Ｑ１とＱ４、Ｑ５
は、各々がＬＯＣＯＳ酸化膜で囲まれた共通の活性領域
３０（図中、砂状の塗りつぶし部分）に、２本のゲート
電極を配置し、ソース（またはドレイン）を共通として
構成したＭＯＳ型トランジスタで構成される。該共通ソ
ース（またはドレイン）はスルーホールを介して双方向
矢印で簡略的に示した主ビット線ＢＬ０、ＢＬ１に接続
され、接続された主ビット線はカラムアドレスデコーダ
１３に接続される。この実施形態では、メモリセルアレ
イの下方に設置された選択トランジスタＱ０、Ｑ１が主
ビット線ＢＬ０に、メモリセルアレイの上方に設置され
た選択トランジスタＱ４、Ｑ５が主ビット線ＢＬ１に各
々接続される。

【００２２】同じくディスチャージトランジスタＱ２、
Ｑ４とＱ６、Ｑ７も、各々がＬＯＣＯＳ酸化膜で囲まれ
た共通の活性領域３１（図中、砂状の塗りつぶし部分）
に、２本のゲート電極を配置し、ソース（またはドレイ
ン）を共通として構成したＭＯＳ型トランジスタからな
る。該共通ソース（またはドレイン）は所定電位ＡＲＧ
ＮＤを印加する電極配線２０に接続される。これらの各
選択トランジスタＱ０、Ｑ１とディスチャージトランジ
スタＱ２、Ｑ４は、その活性領域３０、３１を互い違い
にずれるように配置してある。

【００２３】主ビット線ＢＬ０に関与する分割ビット線
ＢＬa0は、選択トランジスタＱ０のドレイン（またはソ
ース）にコンタクト孔を介して接続される他、そのまま
約４５度の角度で斜行するように延在してディスチャー
ジトランジスタＱ２のドレイン（またはソース）にコン
タクト孔を介して接続される。これと対をなす分割ビッ
ト線ＢＬb0は、選択トランジスタＱ１のドレイン（また
はソース）に接続される他、分割ビット線ＢＬb0と平行
に斜めに延在してディスチャージトランジスタＱ３のド
レイン（またはソース）に接続される。同様に、主ビッ
ト線ＢＬ１に関与する分割ビット線ＢＬa1は、選択トラ
ンジスタＱ４とディスチャージトランジスタＱ７に接続
され、分割ビット線ＢＬb1は選択トランジスタＱ５とデ
ィスチャージトランジスタＱ６に接続される。

【００２４】選択トランジスタＱ１のゲート電極配線２
５は、チップ上を直線的に延在してディスチャージトラ
ンジスタＱ２のゲート電極となり、更に延在して選択信
号ＤＣＢＬｂの配線２２にスルーホールを介して接続さ
れる。このとき、ゲート電極配線２５は各トランジスタ
Ｑ１、Ｑ２のゲート電極から連続して延在するポリシリ
コン配線層で構成される。同じく選択トランジスタＱ０
のゲート電極配線２３は、チップ上を分割ビット線ＢＬ
a0の斜行する箇所と直行するように延在して隣の主ビッ
ト線に関係するディスチャージトランジスタ（トランジ
スタＱ３に相当する）のゲート電極となり、そして選択
信号ＤＣＢＬａの配線２１に接続される。これも各トラ
ンジスタのゲート電極から連続するポリシリコン配線層
で構成される。尚、分割ビット線ＢＬa0とゲート電極配
線２３、及び分割ビット線ＢＬb0とゲート電極配線２７
とは、層間絶縁により絶縁され、交差している。

【００２５】各トランジスタは連続の繰り返しパターン
で構成されるので、ディスチャージトランジスタＱ３の
ゲート電極配線２７は、隣の主ビット線に関係する選択
トランジスタ（選択トランジスタＱ０に相当する）のゲ
ート電極配線（ゲート電極配線２３に相当する）とな
る。また、メモリセルアレイ１１を挟みこれらの配置と
対称になるような形状で、選択トランジスタＱ４のゲー
ト電極配線２６とディスチャージトランジスタＱ６のゲ
ート電極とが、および選択トランジスタＱ５のゲート電
極配線２４と隣のビット線に関係するディスチャージト
ランジスタのゲート電極とが連結されている。

【００２６】メモリセルアレイ１１の両側に配置した信
号線２０、２１、２２は、各々が対応する電極と電気的
に接続されており、中央に配置したメモリセル１１に対
して同じ信号を供給する。図３は、主ビット線ＢＬ０、
ＢＬ１のパターンレイアウトを示すための平面図であ
る。主ビット線ＢＬ０、ＢＬ１は分割ビット線ＢＬa0〜
ＢＬam-1、ＢＬb0〜ＢＬbm-1とは層間絶縁されてその情
報を延在する電極配線で形成されており、各分割ビット
線と平行に延在させている。選択トランジスタＱ０、Ｑ
１の共通ソース（またはドレイン）の上部に、主ビット
線ＢＬ０の電極を拡張した凸部４０を設け、該凸部４０
にスルーホール４１を配置して、主ビット線ＢＬ０と選
択トランジスタＱ０、Ｑ１の共通ソース（またはドレイ
ン）とを接続している。同じく、選択トランジスタＱ
４、Ｑ５の共通ソース（またはドレイン）の上部に、主
ビット線ＢＬ１の電極を拡張した凸部４２を設け、該凸
部４２にスルーホール４３を配置して、主ビット線ＢＬ
１と選択トランジスタＱ４、Ｑ５の共通ソース（または
ドレイン）とを接続している。このとき、主ビット線Ｂ
Ｌ０の凸部４０と主ビット線ＢＬ１の凸部４２とは互い
に向き合うような形状で形成している。

【００２７】図１は、図２及び図３に示したパターンを
１単位パターンとして、この単位パターンを多数並べた
装置の概略構成を示すための平面図である。複数のメモ
リセルアレイ１１ａ、１１ｂ、１１ｃを、信号線（電極
２０、２１、２２）が隣接するように配置し、並べられ
たメモリセルアレイ１１ａ、１１ｂ、１１ｃを貫通する
ように主ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３・・
・が延在する。例えば主ビット線ＢＬ０は、各メモリセ
ルアレイ１１ａ、１１ｂ、１１ｃの図面下方に設置され
た選択トランジスタに凸部４０で接続され、その隣の主
ビット線ＢＬ１は、各メモリセルアレイ１１ａ、１１
ｂ、１１ｃの図面上方に配置された選択トランジスタに
凸部４２で接続される。主ビット線ＢＬ０、ＢＬ１の凸
部４０、４２は互いに向き合うような向きに拡張されて
いる。同様の組み合わせで、主ビット線ＢＬ２、ＢＬ３
・・・が繰り返し配置されている。

【００２８】１つのメモリセルアレイ１内が２分割され
ているので、複数のメモリセルアレイ１１を並置したこ
とにより、全体を並置した数×２のブロックに分割する
ことができる。この場合、メモリセルアレイ１１ｂの制
御信号ＤＣＢＬaとＤＣＢＬbに相当する制御信号は、例
えばＤＣＢＬcとＤＣＢＬdとし、メモリセルアレイ１１
ｃの制御信号ＤＣＢＬaとＤＣＢＬbに相当する制御信号
は、例えばＤＣＢＬｅとＤＣＢＬｆとする。これらは互
いに相補的な信号とするが、ローアドレスデータＲＡＤ
によって、メモリアレイセル１１ａが選択されたとき
は、制御信号ＤＣＢＬｃとＤＣＢＬｄ、ＤＣＢＬｅとＤ
ＣＢＬｆは、「Ｌ」レベルとしてメモリセルアレイ１１
ｂ、１１ｃをフローティング状態とし、メモリセルアレ
イ１１ｂが選択されたときには、制御信号ＤＣＢＬｃと
ＤＣＢＬｄを「Ｈ」、制御信号ＤＣＢＬａとＤＣＢＬ
ｂ、ＤＣＢＬｅＤＣＢＬｆを「Ｌ」レベルとする。

【００２９】

【発明の効果】以上の説明のごとく、分割されたセルア
レイブロックの第１と第２の分割ビット線ＢＬａ、ＢＬ
ｂは、そのブロックが選択された時のみカラムアドレス
デコーダ１０の主ビット線ＢＬに接続されるため、書き
込み読み出し回路１１の容量性負荷が低減される。ま
た、選択されないセルアレイブロックの分割ビット線
は、ディスチャージトランジスタによって電位線ＡＲＧ
ＮＤに接続されるため、そのブロックが選択された時の
初期値が一定となり、誤動作が防止できる。また、各モ
ードにおける印加電圧条件を低容量性負荷によって達成
できるので、不揮発性半導体メモリの高速動作が実現で
きる。

【００３０】更に、分割ビット線ＢＬａ、ＢＬｂのいず
れかを選択するために必要となる各トランジスタと制御
信号線をメモリセルアレイ１１の両側に配置することに
より、メモリセルのセルピッチを拡大せずに前記各トラ
ンジスタと制御信号線とを配置することが可能になっ
た。更に、図２と図３に示したパターンを基本パターン
として、これを多数併設することで分割ブロックの数を
増大する事が可能であり、主ビット線ＢＬ０・・・がこ
れらを跨って延在することで各単位パターンの分割ビッ
ト線を選択することができる。

【００３１】更に、主ビット線の凸部を互いに向き合う
ような形状で配置することにより、主ビット線の配置間
隔を狭めることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す平面図である。

【図２】メモリセルアレイ部分を示す平面図である。

【図３】メモリセルアレイの主ビット線を示すための平
面図である。

【図４】本発明の実施の形態を説明する回路図である。

【図５】不揮発性半導体メモリのセル構造を示す断面図
である。

【図６】従来例を示す回路図である。

【符号の説明】

１０メモリセル１１メモリセルアレイ１２ローアドレスデコーダ１３カラムアドレスデコーダ４０、４２主ビット線の凸部４１、４３スルーホールＢＬ０、ＢＬ１主ビット線ＢＬa、ＢＬb 分割ビット線Ｑ０、Ｑ１、Ｑ４、Ｑ５選択トランジスタＱ２、Ｑ３、Ｑ６、Ｑ７ディスチャージトランジス
タ

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリセルが複数のワー
ド線及びビット線に配置されたメモリセルアレイと、ロ
ーアドレスデータに基づいて前記ワード線を選択するロ
ーデコーダと、カラムアドレスデータに基づいて前記ビ
ット線を選択するカラムデコーダを備えた不揮発性半導
体メモリにおいて、前記メモリセルアレイは、複数のブロックに分割され、
各ブロック毎の分割ビット線のいずれかを、主ビット線
を介して前記カラムデコーダに選択的に接続する選択ス
イッチが設けられ、前記選択トランジスタ、及び前記選択トランジスタに制
御信号を印加する電極配線が前記メモリセルアレイの相
対向する両方の周辺部に設けられて１つの単位パターン
を構成し、前記単位パターンを多数個並べ、並べた単位パターンを
跨るように前記主ビット線が延在して、各パターンの選
択トランジスタに接続されていることを特徴とする不揮
発性半導体メモリ。
【請求項２】前記メモリセルアレイの一方の側に配置
した選択トランジスタが共通の主ビット線に接続され、
前記メモリセルアレイの他方の側に配置した選択トラン
ジスタがその隣の主ビット線に共通に接続されているこ
とを特徴とする不揮発性半導体メモリ。
【請求項３】前記メモリセルアレイの相対向する両方
の周辺部に配置した信号線が、電気的に接続されている
ことを特徴とする請求項１記載の不揮発性半導体メモ
リ。
【請求項４】前記信号線が、隣のメモリセルアレイに
関係する信号線と隣接することを特徴とする請求項１記
載の不揮発性半導体メモリ。
【請求項５】前記主ビット線が前記分割ビット線とは
層間絶縁された電極配線からなり、前記選択トランジス
タとの接続箇所に、前記電極配線の片側の片を部分的に
突出させた凸部を配置し、１つの主ビット線に関する凸
部と、その隣の主ビット線に関する凸部とが互いに向き
合うように配置したことを特徴とする請求項１記載の不
揮発性半導体メモリ。