JPWO2006035502A1

JPWO2006035502A1 - 半導体装置及びデータ読み出し方法

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Publication number: JPWO2006035502A1
Application number: JP2006537604A
Authority: JP
Inventors: 矢野　勝; 勝矢野; 黒崎　一秀; 一秀黒崎; 和宏北崎
Original assignee: Spansion Japan Ltd
Current assignee: Spansion Japan Ltd
Priority date: 2004-09-29
Filing date: 2004-09-29
Publication date: 2008-05-15
Anticipated expiration: 2024-09-29
Also published as: US20060077747A1; WO2006035502A1; JP4833073B2

Abstract

メモリセルＭＣに接続したサブビット線ＳＢＬが複数接続されるＭＢＬメインビット線を選択すると共に、選択されたメインビット線ＭＢＬと隣り合うメインビット線ＭＢＬを選択するＹデコーダ６と、選択された隣り合うメインビット線ＭＢＬを所定の配線に接続し、所定電圧に設定するＹＲＳＴトランジスタとを有する構成としている。選択されたメインビット線ＭＢＬに隣り合うメインビット線を所定電圧にすることで隣接するメインビット線ＭＢＬからのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。

Description

本発明は半導体装置に関し、特にＮＯＲ型のアレイ構成を備えた半導体装置からのデータ読み出し方法に関する。

通常、ＮＯＲ型のアレイ構成を取る半導体装置の場合、選択されたビット線の両隣はフローティングに設定されている。しかしながら、非選択の隣接ビット線をフローティングにしていると、非選択ビット線とのカップリングノイズの影響や、近年の半導体装置の低電圧化と微細化によって電圧マージンが減り、誤動作が起こる場合がある。特に、メモリセルに多値のデータを記憶させる場合には、電圧マージンの減少が問題となる。

このための対処法として、選択されたビット線に対し、隣り合う非選択ビット線を読み出し時に一定電圧で保持し、隣接ビット線によるシールド効果を高めて誤動作を防止した読み出し方法が提案されている。

特許文献１では、データ線（ビット線）を奇数番目と偶数番目とに分け、それぞれが非活性状態に置かれるときに接地電位を供給するＭＯＳＦＥＴを設けている。また特許文献２では、複数のビット線の各々を接地電位に接続する複数のトランジスタからなるビット線接地回路を備えている。

日本国公開特許公報特開平７−４５０８７号公報日本国公開特許公報特開２００２−１００１９６号公報

しかしながら上述した特許文献１及び２では、メモリセルに直接接続したサブビット線を選択してシールドを行っているため、サブビット線を選択してシールドするトランジスタを多数設けなければならず、回路数が増加し回路規模が大きくなるという問題がある。

本発明は上記事情に鑑みてなされたものであり、安定したデータの読み出しを回路数を大幅に増やすことなく実現した半導体装置を提供することを目的とする。

かかる目的を達成するために本発明の半導体装置は、メモリセルに接続したサブビット線が複数接続されるメインビット線を選択するメインビット線選択デコーダと、前記メインビット線選択デコーダの制御によって、選択された前記メインビット線に隣り合うメインビット線を所定電圧に設定する第１スイッチとを有する構成としている。

選択されたメインビット線に隣り合うメインビット線を所定電圧にすることで隣接するメインビット線からのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。従って、例えばデータの読み出し時には、誤動作の発生を防止することができる。また、メインビット線を選択単位として所定電圧に設定することで、サブビット線を選択単位とする場合と比較して回路数の増加を防ぎ、回路規模が大きくなるのを防ぐことができる。

前記第1スイッチは、前記隣り合うメインビット線を前記所定電圧が供給される所定の配線に接続するとよい。

第１スイッチによって隣り合うメインビット線を所定電圧が供給される所定の配線に接続することで、これらのメインビット線の電圧を安定化させることができる。従って、隣接するメインビット線からのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。

上記の半導体装置において、前記第１スイッチは、前記隣り合うメインビット線をグランドに接続するとよい。

第１スイッチによって隣り合うメインビット線をグランドに接続することで、これらのメインビット線の電圧を安定化させることができる。従って、隣接するメインビット線からのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。

上記の半導体装置において、前記選択されたメインビット線に接続するサブビット線を選択するサブビット線選択デコーダと、前記サブビット線選択デコーダの制御によって、選択された前記サブビット線に隣り合うサブビット線と前記隣り合うメインビット線とを接続する第２スイッチとを有し、前記隣り合うサブビット線を前記所定電圧に設定する構成をさらに有しているとよい。

サブビット線においても隣接するサブビット線を所定電圧にすることで、選択されたビット線へのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。従って、例えばデータの読み出し時には、誤動作の発生を防止することができる。

上記の半導体装置において、データの読み出し時に、前記メインビット線選択デコーダは第１スイッチを制御して前記隣り合うメインビット線を所定電圧に設定するとよい。

データの読み出し時には、選択されたメインビット線に隣接するビット線からのノイズの影響が大きくなるが、隣り合うメインビット線を所定電圧に設定することで、ノイズの影響を防止することができる。

上記の半導体装置において、前記第１スイッチは、前記メインビット線毎に該メインビット線上に設けられた選択トランジスタを含み、前記メインビット線選択デコーダからの選択信号によって選択された前記選択トランジスタをオンし、前記隣り合うメインビット線を前記所定電圧に設定するとよい。

第１スイッチ回路が、メインビット線毎に設けられたトランジスタで、メインビット線選択デコーダからの選択信号によって選択されたトランジスタがオンする。従って、隣接するメインビット線を所定電圧に設定する論理回路等を新たに設ける必要がない。

上記の半導体装置において、前記第2スイッチは、選択された前記サブビット線を前記メインビット線に接続する選択トランジスタであるとよい。

第２のスイッチが選択トランジスタであるので、スイッチの構成を簡単にすることができる。

上記の半導体装置において、電荷保持層を備えるメモリセルがマトリックス状に配置されたセルアレイ部と、前記メモリセルの制御ゲートを行方向に接続するワード線と、データの書き込みと読み出しを行う前記サブビット線とを有するＮＯＲ型のアレイ構成を有しているとよい。

ノイズが多く発生するアレイ構成を有する半導体装置からデータを正確に読み出すことができる。

上記の半導体装置において、前記セルアレイ部は、隣接する前記サブビット線がそれぞれ異なる前記メインビット線に接続された構成を備えているとよい。

ノイズが多く発生するアレイ構成であっても、この半導体装置からデータを正確に読み出すことができる。

本発明のデータ読み出し方法は、メモリセルに接続したサブビット線が複数接続されるメインビット線を選択するステップと、選択された前記メインビット線に隣り合うメインビット線所定電圧に設定するステップとを有している。

本発明は、安定したデータの読み出しを回路数を大幅に増やすことなく実現することができる。

半導体装置１の構成を示すブロック図である。セルアレイ部５のアレイ構成を示す図である。サブビット線ＳＢＬの配線レイアウトと、Ｕセクタトランジスタ、Ｌセクタトランジスタの構成を示す図である。Ｙゲート９の構成を示す図である。選択されたメインビット線と、このメインビット線に隣接するメインビット線との接続経路を示す図である。選択されたサブビット線と、このサブビット線に隣接するサブビット線との接続経路を示す図である。Ｙデコーダ６及びＳデコーダ７から出力される信号の波形を示す図である。

次に添付図面を参照しながら本発明の最良の実施例を説明する。

まず、図１を参照しながら本実施例の構成を説明する。本実施例の半導体装置１は、図１に示すように制御回路２、入出力バッファ３、アドレスバッファ４、セルアレイ部５、Ｙデコーダ（メインビット線選択デコーダ）６、Ｓデコーダ（サブビット線選択デコーダ）７、Ｘデコーダ８、Ｙゲート９、ライト回路１０、リード回路１１を備えている。この半導体装置１は単独でパッケージされたフラッシュメモリ等の半導体装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。

制御回路２は、コマンドレジスタを内蔵し、外部から供給されるチップイネーブル信号ＣＥや書き込みイネーブル信号ＷＥに同期して動作すると共に、外部から供給されるコマンドに応じたタイミング信号を生成し、各部に出力する。

入出力バッファ３は、外部からデータを受け取り、このデータをライト回路１０に出力する。またセルアレイ部５から読み出されたデータをリード回路１１から受け取り、外部に出力する。

アドレスバッファ４は、外部から供給されるアドレス情報をラッチし、Ｙデコーダ６、Ｘデコーダ８、及びＳデコーダ７に供給する。

図２にセルアレイ部５の構成を示す。セルアレイ部５は、ワード線ＷＬに接続されたコントロールゲートと、サブビット線ＳＢＬに接続されたドレインと、アレイＶｓｓ線に接続されたソースとを備えている。また、電荷を保持する構造として、第１ゲート酸化膜と、絶縁体膜からなる電荷トラップ層と、第2ゲート酸化膜とからなるゲート絶縁膜と、ゲート電極とが順に積層された構造のメモリセルＭＣを備えている。例えば、窒化膜からなる電荷トラップ層に電荷をトラップさせることでしきい値を変化させて、データ“０”と“１”とを区別する。窒化膜等の電荷トラップ層は絶縁膜のため、電荷は移動しない。また、電荷を保持する他の構造として、多結晶シリコンからなるフローティングゲートを用いるメモリセルであってもよい。セルアレイ部５は、このような構造のメモリセルＭＣが複数個マトリックス状に配置された、ＮＯＲ型のアレイ構成を備えている。

データの読み出し時には、活性化したワード線で指定されるメモリセルＭＣからのデータがサブビット線ＳＢＬに読み出される。書き込み（以下、プログラムと呼ぶ）或いはイレーズ時には、ワード線及びビット線（サブビット線と後述するメインビット線）をそれぞれの動作に応じた適当な電圧に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。

Ｘデコーダ８は、データ書込み時、消去時および読出し時に、それぞれのアドレスに基づいて複数のワード線ＷＬを選択駆動する。選択されたワード線ＷＬには、高電圧が供給される。Ｙデコーダ６は、アドレス信号が示しているＹ方向のアドレスを特定し、対応するＹゲート９内のトランジスタをオンさせる。Ｙデコーダ６からは、Ｙゲート９内のトランジスタのオン、オフを切り換えるＹＤ１，ＹＤ２，ＹＤ２Ｗの信号と、Ｙゲート９内に設けられたＹリセットトランジスタ（第１スイッチ）（以下、ＹＲＳＴＴｒとも表記する）のオン、オフを切り換えるＹＲＳＴ信号が出力される。

Ｓデコーダ７は、サブビット線ＳＢＬを選択するＵＳＥＣＹ，ＬＳＥＣＹの各信号を生成し、Ｕセクタトランジスタ（以下、ＵセクタＴｒとも表記する）１２、Ｌセクタトランジスタ（以下、ＬセクタＴｒとも表記する）１３にそれぞれ出力する。図３に示すようにＵセクタＴｒ１２、ＬセクタＴｒ１３は、メモリセルＭＣに直接接続する複数のサブビット線ＳＢＬと、メインビット線ＭＢＬとの接続を切り替える選択トランジスタＳＴｒ（第２スイッチ）を備えている。Ｓデコーダ７からのＵＳＥＣＹ信号、ＬＳＥＣＹ信号によって選択トランジスタＳＴｒのオン、オフを切り替えることで、メインビット線ＭＢＬと選択されたサブビット線ＳＢＬとが接続される。

また、図３に示すように本実施例では、１本のメインビット線ＭＢＬには、４本のサブビット線ＳＢＬが接続され、一のメインビット線ＭＢＬに接続する各々のサブビット線は、隣接するメインビット線ＭＢＬに接続する各々のサブビット線に隣接するようになっている。隣接する２本のメインビット線ＭＢＬのいずれか一方が図３に示すようにセクタの上側でサブビット線ＳＢＬとのコンタクトを取ると、もう一方のメインビット線ＭＢＬは、セクタの下側でサブビット線ＳＢＬとコンタクトを取っている。なお、図３には、２本のメインビット線ＭＢＬだけを図示したが、メインビット線ＭＢＬは、図４に示すようにセルアレイ部５に複数本（ＭＢＬ（０）〜ＭＢＬ（７））設けられている。

Ｙゲート９は、デコードアドレス信号に基づいて、読み出し時にはセルアレイ部５のメインビット線ＭＢＬを選択的にリード回路１１に接続する。これによりセルアレイ部５のメモリセルＭＣに対するデータの読み出し／書き込み経路が確立される。

ライト回路１０は、入出力バッファ３からのデータをラッチする。ライト回路１０にラッチされたデータは、Ｙゲート９によって選択されたメインビット線ＭＢＬ、サブビット線ＳＢＬに出力される。

リード回路１１は、読み出し時にはビット線（サブビット線ＳＢＬ，メインビット線ＭＢＬ）に読み出されたデータを増幅し、デジタルレベルとして取り扱いが可能になるレベルにまで増幅するセンスアンプを含んでいる。また、リード回路１１は、セルアレイ部５から読み出したデータの判定を行う。Ｘデコーダ８及びＹデコーダ６による指定に応じてセルアレイ部５から供給されるデータの電流を基準電流と比較することで、データが０であるのか１であるのかを判定する。基準電流は図示しないリファレンスセルから供給される電流である。判定結果は読み出しデータとして、入出力バッファ３に供給される。

次に、図４を参照しながらＹゲート９と、このＹゲート９に含まれるＹＲＳＴトランジスタについて説明する。Ｙゲート９は、メインビット線ＭＢＬのそれぞれに設けられた第１トランジスタ群２０と、メインビット線ＭＢＬとリード回路１１とを接続するリード選択トランジスタ３０と、メインビット線ＭＢＬとライト回路１０とを接続するライト選択トランジスタ３５と、メインビット線のそれぞれに設けられたＹＲＳＴトランジスタ４０とを備えている。リード選択トランジスタ３０とライト選択トランジスタ３５とを第２トランジスタ群と呼ぶ。

第１トランジスタ群２０の各トランジスタにはＹデコーダ６でデコードされたＹＤ１信号がゲート入力される。ＹＤ１信号はＹＤ１（０），ＹＤ１（１），ＹＤ１（２），ＹＤ１（３）の４つの信号からなる。ＹＤ１（０）信号は、ＭＢＬ（０）とＭＢＬ（１）上のトランジスタに入力される。ＹＤ１（１）信号は、ＭＢＬ（２）とＭＢＬ（３）上のトランジスタに入力される。ＹＤ１（２）信号は、ＭＢＬ（４）とＭＢＬ（５）上のトランジスタに入力される。ＹＤ１（３）信号は、ＭＢＬ（６）とＭＢＬ（７）上のトランジスタに入力される。従って、信号ＹＤ１（０）によってＭＢＬ（０）とＭＢＬ（１）とが選択され、信号ＹＤ１（１）によってＭＢＬ（２）とＭＢＬ（３）とが選択され、信号ＹＤ１（２）によってＭＢＬ（４）とＭＢＬ（５）とが選択され、信号ＹＤ１（３）によってＭＢＬ（６）とＭＢＬ（７）とが選択される。

また、リード選択トランジスタ３０は、偶数番目のメインビット線ＭＢＬ（０），（２），（４），（６）上に配置された偶数選択トランジスタ３１と、奇数番目のメインビット線ＭＢＬ（１），（３），（５）、（７）上に配置された奇数選択トランジスタ３２とからなる。

リード選択トランジスタ３０は、Ｙデコーダ６でデコードされたＹＤ２信号がゲート入力される。ＹＤ２信号は、ＹＤ２（０）信号とＹＤ２（１）信号とからなり、ＹＤ２（０）信号が偶数選択トランジスタ３１に入力され、ＹＤ２（１）信号が奇数選択トランジスタ３２に入力される。ＹＤ２（０）信号がハイレベルになると、偶数番目のメインビット線ＭＢＬ（０），（２），（４），（６）が選択される。またＹＤ２（１）信号がハイレベルになると、奇数番目のメインビット線ＭＢＬ（１），（３），（５），（７）が選択される。

ＹＤ１信号とＹＤ２信号との組み合わせによって、メインビット線ＭＢＬ（０）〜（７）のうちのいずれか１つを選択することができる。例えば、ＹＤ１（０）信号とＹＤ２（０）信号とを共にハイレベルに設定することでメインビット線ＭＢＬ（０）が選択され、ＭＢＬ（０）のビット線上に読み出されたデータがリード回路１１に出力される。同様にＹＤ１（０）とＹＤ２（１）とをハイレベルにすることでメインビット線ＭＢＬ（１）が選択され、ＹＤ１（１）とＹＤ２（１）とをハイレベルにすることでメインビット線ＭＢＬ（３）が選択される。

同様にしてライト選択トランジスタ３５は、偶数番目のメインビット線ＭＢＬ（０），（２），（４），（６）上に配置された偶数選択トランジスタ３６と、奇数番目のメインビット線ＭＢＬ（１），（３），（５），（７）上に配置された奇数選択トランジスタ３７とからなる。

ライト選択トランジスタ３５は、Ｙデコーダ６でデコードされたＹＤ２Ｗ信号がゲート入力される。ＹＤ２Ｗ信号は、ＹＤ２Ｗ（０）信号とＹＤ２Ｗ（１）信号とからなり、ＹＤ２Ｗ（０）信号が偶数選択トランジスタ３６に入力され、ＹＤ２Ｗ（１）信号が奇数選択トランジスタ３７に入力される。ＹＤ２Ｗ（０）信号がハイレベルになると、偶数番目のメインビット線ＭＢＬ（０），（２），（４），（６）が選択される。またＹＤ２Ｗ（１）信号がハイレベルになると、奇数番目のメインビット線ＭＢＬ（１），（３），（５），（７）が選択される。

メモリセルＭＣへの書き込みにおいては、ＹＤ１信号とＹＤ２Ｗ信号とを組み合わせてメインビット線ＭＢＬ（０）〜（７）のうちのいずれか１つのメインビット線を選択する。例えば、ＹＤ１（２）信号とＹＤ２Ｗ（０）信号とを共にハイレベルに設定することでメインビット線ＭＢＬ（４）が選択され、ＭＢＬ（４）のビット線上にライト回路１０からのデータが出力される。

またＹＲＳＴトランジスタ４０は、図４に示すようにメインビット線ＭＢＬにそれぞれ設けられ、Ｙデコーダ６で生成されたＹＲＳＴ信号をゲート入力している。ＹＲＳＴ信号には、ＹＲＳＴ（０）とＹＲＳＴ（１）の信号がある。

ＹＲＳＴ（０）信号は、偶数番目のメインビット線ＭＢＬ（０），（２），（４），（６）上のＹＲＳＴトランジスタに入力され、ＹＲＳＴ（１）信号は、奇数番目のメインビット線ＭＢＬ（１），（３），（５），（７）上のＹＲＳＴトランジスタに入力される。すなわち、ＹＲＳＴ（０）信号又はＹＲＳＴ（１）信号によってメインビット線ＭＢＬを１つおきに選択することができる。

半導体装置１は、読み出しのためにメインビット線ＭＢＬを選択すると、選択されたメインビット線ＭＢＬと隣り合うメインビット線ＭＢＬの電圧を所定電圧にする。本実施例では、選択されたメインビット線ＭＢＬと隣り合うメインビット線ＭＢＬをグランドＶｓｓに接続する。例えば、図７に示すようにＹＤ１（２）信号と、ＹＤ２（０）信号とをハイレベルに設定すると、図５に示すメインビット線ＭＢＬ（４）がデータの読み出しに選択される。Ｙデコーダ６は、ＹＤ１（２）とＹＤ２（０）の信号をハイレベルに設定すると共にＹＲＳＴ（１）をハイレベルに設定する（図７参照）。ＹＲＳＴ（１）がハイレベルになることで、メインビット線ＭＢＬ（４）に隣接するメインビット線ＭＢＬ（３）とメインビット線ＭＢＬ（５）とを含む奇数番目のメインビット線が、セクタ内に共通に設けられているリセット用配線（所定の配線）４１を介して、すべてグランドに接続される。図５に、メインビット線ＭＢＬ（４）をリード回路１１に接続するパスと、隣接するメインビット線ＭＢＬ（３）と（５）をグランドに接続するパスとを示す。

次に図６を参照しながら、サブビット線ＳＢＬの選択について説明する。例えば、Ｓデコーダ７でメインビット線ＭＢＬ（４）に接続するサブビット線ＳＢＬ（３）を選択、すわなち信号ＵＳＥＣＹ（３）をハイレベルにすると、サブビット線ＳＢＬ（３）に所定の電圧が供給され、サブビット線ＳＢＬに接続されたメモリセルＭＣのドレインに所定電圧が供給される。

Ｓデコーダ７は、図７に示すように信号ＵＳＥＣＹ（３）をハイレベルに遷移させると共に、ＬＳＥＣＹ（２），ＬＳＥＣＹ（３）をハイレベルに遷移させる。ＬＳＥＣＹ（２），ＬＳＥＣＹ（３）がハイレベルとなることで、選択されたサブビット線ＳＢＬ（３）の両隣にあるサブビット線ＳＢＬ（６），（７）がメインビット線ＭＢＬ（５）に接続される。メインビット線ＭＢＬ（５）は、グランドに接続されるので、これらのサブビット線ＳＢＬ（６），（７）もグランドに接続される。

このように選択されたメインビット線ＭＢＬに隣り合うメインビット線ＭＢＬ、選択されたサブビット線ＳＢＬに隣り合うサブビット線ＳＢＬをグランドに接続してシールドすることで、隣接するメインビット線、サブビット線からのノイズを最小限に抑え、電圧マージンの減少を防ぐことができる。従って、データの読み出し時には、誤動作の発生を防止することができる。また、メインビット線を選択単位として所定電圧に設定することで、サブビット線を選択単位とする場合と比較して回路数の増加を防ぎ、回路規模が大きくなるのを防ぐことができる。

なお、上述した実施例は本発明の好適な実施例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。

Claims

メモリセルに接続したサブビット線が複数接続されるメインビット線を選択するメインビット線選択デコーダと、
前記メインビット線選択デコーダの制御によって、選択された前記メインビット線に隣り合うメインビット線を所定電圧に設定する第１スイッチとを有することを特徴とする半導体装置。
前記第1スイッチは、前記隣り合うメインビット線を前記所定電圧が供給される所定の配線に接続することを特徴とする請求の範囲１記載の半導体装置。
前記第１スイッチは、前記隣り合うメインビット線をグランドに接続する請求の範囲１又は２記載の半導体装置。
前記選択されたメインビット線に接続するサブビット線を選択するサブビット線選択デコーダと、
前記サブビット線選択デコーダの制御によって、選択された前記サブビット線に隣り合うサブビット線と前記隣り合うメインビット線とを接続する第２スイッチとを有し、前記隣り合うサブビット線を前記所定電圧に設定することを特徴とする請求の範囲１から３のいずれかに記載の半導体装置。
データの読み出し時に、前記メインビット線選択デコーダは前記第１スイッチを制御して前記隣り合うメインビット線を前記所定電圧に設定することを特徴とする請求の範囲１から４のいずれかに記載の半導体装置。
前記第１スイッチは、前記メインビット線毎に該メインビット線上に設けられた選択トランジスタを含み、
前記メインビット線選択デコーダからの選択信号によって選択された前記選択トランジスタをオンし、前記隣り合うメインビット線を前記所定電圧に設定する請求の範囲１から５のいずれかに記載の半導体装置。
前記第2スイッチは、選択された前記サブビット線を前記隣り合うメインビット線に接続する選択トランジスタであることを特徴とする請求の範囲４記載の半導体装置。
電荷保持層を備えるメモリセルがマトリックス状に配置されたセルアレイ部と、前記メモリセルの制御ゲートを行方向に接続するワード線と、データの書き込みと読み出しを行う前記サブビット線とを有するＮＯＲ型のアレイ構成を有する請求の範囲１から７のいずれかに記載の半導体装置。
前記セルアレイ部は、隣接する前記サブビット線がそれぞれ異なる前記メインビット線に接続された構成を備える請求の範囲８記載の半導体装置。
メモリセルに接続したサブビット線が複数接続されるメインビット線を選択するステップと、
選択された前記メインビット線に隣り合うメインビット線を所定電圧に設定するステップとを有するデータ読み出し方法。