JP2004145910A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮した不揮発性半導体記憶装置を提供する。
【解決手段】時刻ｔ３において、ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加し、チャネルホットエレクトロンを用いた微弱書込み動作をビット線ＢＬ２に接続されたメモリセルのすべてに対して同時に開始する。また、時刻ｔ９において、ワード線ＷＬ１に２Ｖ程度の電圧を印加し、ワード線ＷＬ１に接続された任意の１メモリセルへのベリファイ動作を開始する。このメモリセルの閾値電圧が消去状態の２Ｖに達するまで、これら一連の微弱書込みおよびベリファイの動作を繰り返す。
【選択図】 図５
【解決手段】時刻ｔ３において、ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加し、チャネルホットエレクトロンを用いた微弱書込み動作をビット線ＢＬ２に接続されたメモリセルのすべてに対して同時に開始する。また、時刻ｔ９において、ワード線ＷＬ１に２Ｖ程度の電圧を印加し、ワード線ＷＬ１に接続された任意の１メモリセルへのベリファイ動作を開始する。このメモリセルの閾値電圧が消去状態の２Ｖに達するまで、これら一連の微弱書込みおよびベリファイの動作を繰り返す。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特にＭＯＮＯＳ構造を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置、特に、記憶内容が電気的に書込み・消去可能なフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）は、消去動作をある範囲のメモリセル領域（ブロック）単位で一括して行ない、ベリファイ動作は１メモリセル単位で行なう。
【０００３】
このような従来の不揮発性半導体記憶装置に改良を加えたものとして、次のようなものが提案されている。
【０００４】
まず、過消去前に「０」が書き込まれていたメモリセルトランジスタの閾値と、過消去前に「１」が書き込まれていたメモリセルトランジスタの閾値との間のばらつきが、過消去後には小さくなることを開示した技術が提案されている（たとえば、特許文献１参照）。
【０００５】
また、複数のメモリセルをいったん過消去状態に消去し、過消去状態によるリーク電流が流れている間のみ、それらのセルに書込みを行なうことで、全メモリセルの閾値を消去状態において所定の値にそろえる技術が提案されている（たとえば、特許文献２参照）。
【０００６】
【特許文献１】
特開平６−２７５０８７号公報（第４−５頁、図３）
【０００７】
【特許文献２】
特開平７−２７２４９１号公報
【０００８】
【発明が解決しようとする課題】
上述のように、従来の不揮発性半導体記憶装置、特にフラッシュＥＥＰＲＯＭでは、消去動作をある範囲のメモリセル領域（ブロック）単位で一括して行ない、ベリファイ動作は１メモリセル単位で行なっていたため、消去動作に対してベリファイ動作は時間がかかるという問題があった。
【０００９】
従来の不揮発性半導体記憶装置において、上記の課題を解決するための技術がたとえば特許文献１に開示されている。しかしながら、この特許文献１に開示されたような技術では、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきの補正が十分ではないものと推測される。
【００１０】
一方、特許文献２は、過消去状態によるリーク電流が流れている間のみ、それらのセルに書込みを行なうことで、全メモリセルの閾値を消去状態において所定の値にそろえる技術が提案されているが、ベリファイ時間の短縮という課題については全く関係を有していない。
【００１１】
それゆえに、この発明の目的は、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮した不揮発性半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明による不揮発性半導体記憶装置は、列方向に延在して配置される第１、第２および第３のビット線と、互いに隣接する第１および第２のメモリセル列を構成し、各々が電荷捕獲膜を有するトランジスタで構成される複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線とを備える。第１のメモリセル列は、第１のビット線と第２のビット線との間に接続され、第２のメモリセル列は、第２のビット線と第３のビット線との間に接続される。さらに、複数のメモリセルに対する消去動作を制御する消去制御部と、複数のメモリセルに対する微弱書込み動作を制御する微弱書込み制御部とを備え、消去制御部は、メモリセルを過消去状態に遷移させる消去動作を複数のメモリセルのすべて対して同時に行ない、微弱書込み制御部は、チャネルホットエレクトロンを用いた微弱書込み動作を複数のメモリセルのすべてに対して同時に行なう。
【００１３】
したがって、この発明によれば、チャネルホットエレクトロンによる微弱書込みを利用することにより、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮することができる。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
不揮発性半導体記憶装置において、記憶内容が電気的に書込み・消去可能な不揮発性半導体記憶装置は前述したようにＥＥＰＲＯＭと呼ばれる。ＥＥＰＲＯＭでは、メモリセルトランジスタの一方を接地電位に結合されたソース線に接続するのが一般的であるが、ビット線の間にソース線を所定間隔で設ける必要があり、高集積化が困難であった。そこで近年、仮想接地型のメモリセルアレイが検討されている。仮想接地型のメモリセルアレイ（仮想グランドアレイ）については、たとえば特開平９−８２９２１号公報に開示されている。
【００１６】
ＥＥＰＲＯＭの中で、フラッシュＥＥＰＲＯＭの一種であるＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯＭと称する）が注目されている。ＮＲＯＭとは、ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜をゲート絶縁膜として有するＭＯＮＯＳ構造の不揮発性半導体記憶装置である。ＮＲＯＭは、１メモリセルに２ビットの情報を記憶できるため、浮遊ゲートを有する他の不揮発性半導体記憶装置よりも１ビットあたりのチップ面積の低減が期待できる。ＮＲＯＭについては、たとえば米国特許第６，０８１，４５６号に開示されている。
【００１７】
図１は、仮想接地型のメモリセルアレイを有するこの発明のＮＲＯＭの特徴部分の構成を示したブロック図である。
【００１８】
図１に示すように、この発明のＮＲＯＭは、メモリセルアレイ１０００と、ワード線選択回路１１００と、ビット線電位発生回路１２００と、ビット線選択回路１３００と、センス回路１４００とを備える。
【００１９】
メモリセルアレイ１０００は、行列上に配列された複数のメモリセルトランジスタ（以後、単にメモリセルまたはセルとも称する）と、各行に対応して設けられたワード線ＷＬ１〜ＷＬｎ（ｎは自然数）と、各列に対応して設けられたビット線ＢＬ１〜ＢＬ４とを含む。
【００２０】
なお、図１において図示されたメモリセルアレイ１０００の回路構成は、図１に示された他の構成要素（ワード線選択回路１１００等）を分かりやすく説明するために図示された一例としての回路構成であり、この発明のメモリセルアレイ１０００の回路構成を限定するものではない。この発明の各実施の形態に対応したメモリセルアレイ１０００の回路構成は、図２、図８および図９において説明する。
【００２１】
ワード線選択回路１１００は、ワード線ＷＬ１〜ＷＬｎの選択を行ない、選択された行を活性化する。ビット線電位発生回路１２００は、メインビット線ＭＢＬ１，ＭＢＬ２に所定の電圧を供給する。ビット線選択回路１３００は、選択ゲート線ＳＧ１〜ＳＧ４を介して、ビット線ＢＬ１〜ＢＬ４とメインビット線ＭＢＬ１，ＭＢＬ２との接続を制御する。センス回路１４００は、メインビット線ＭＢＬ１，ＭＢＬ２を介して、メモリセルに流れる電流を検知する。
【００２２】
［実施の形態１］
図２は、この発明の実施の形態１におけるメモリセルアレイ１０００の回路構成を示した回路図である。先述したように、ＮＲＯＭは１メモリセルに２ビットの情報を記憶できるので、以下ではメモリセルをビット単位で区別して称することにする。
【００２３】
図２に示すように、実施の形態１のメモリセルアレイ１０００は、ワード線ＷＬｋに接続されるメモリセルｋ０１〜ｋ０６（ｋ＝１〜ｎ）と、選択ゲート線ＳＧ１〜ＳＧ４に印加される電圧に応じてメインビット線とビット線との接続／分離を行なう選択ゲート１０〜４０とを含む。
【００２４】
メモリセルｋ０１はビット線ＢＬ１に接続されている。メモリセルｋ０２，ｋ０３はともにビット線ＢＬ２に接続されており、ビット線ＢＬ２を共有している。メモリセルｋ０４，ｋ０５はともにビット線ＢＬ３に接続されており、ビット線ＢＬ３を共有している。メモリセルｋ０６はビット線ＢＬ４に接続されている。
【００２５】
選択ゲート１０は、選択ゲート線ＳＧ１に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ１との接続／分離を行なう。選択ゲート２０は、選択ゲート線ＳＧ２に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ３との接続／分離を行なう。選択ゲート３０は、選択ゲート線ＳＧ３に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ２との接続／分離を行なう。選択ゲート４０は、選択ゲート線ＳＧ４に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ４との接続／分離を行なう。
【００２６】
図２は、ビット線ＢＬ２に接続されるメモリセルｋ０２およびｋ０３に対して書込みを行なった状態であることを、メモリセル中の黒丸によって表わしている。メモリセルｋ０２およびｋ０３のうち、メモリセル１０２および１０３への書込み動作を、次の図３において詳細に説明する。
【００２７】
図３は、実施の形態１のメモリセルアレイ１０００における書込み動作を説明するためのタイミング図である。
【００２８】
図３は、時刻ｔ１〜ｔ６にセル１０２に対して書込みを行なった後、時刻ｔ７〜ｔ１２にセル１０３に対して同様の書込みを行なう動作を示す。なお、メモリセルトランジスタ１０１〜１０４の閾値電圧Ｖｔｈ１０１〜Ｖｔｈ１０４は、時刻ｔ１の初期状態において、すべて２Ｖ（消去状態）であるものとする。
【００２９】
まず、時刻ｔ１において、メインビット線ＭＢＬ２に書込み電圧５Ｖを印加する。なお、メインビット線ＭＢＬ１は０Ｖのままである。
【００３０】
時刻ｔ２において、選択ゲート線ＳＧ１，ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート１０，３０を介してメインビット線ＭＢＬ１，ＭＢＬ２とビット線ＢＬ１，ＢＬ２とがそれぞれ接続される。その結果、ビット線ＢＬ１は０Ｖに、ビット線ＢＬ２は５Ｖにそれぞれ遷移する。なお、ビット線ＢＬ３，ＢＬ４は、ともに高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００３１】
時刻ｔ３において、ワード線ＷＬ１に９Ｖの電圧を印加し、メモリセル１０２への書込み動作を開始する。ワード線ＷＬ１に９Ｖの電圧を印加することにより、メモリセルトランジスタ１０１（１０２）のチャネルを通じてビット線ＢＬ２からＢＬ１の方向に電流が流れ、メモリセルトランジスタ１０１（１０２）にチャネルホットエレクトロン（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ：以下、ＣＨＥと称する）が発生する。その結果、メモリセルトランジスタ１０１（１０２）のドレイン側（ＢＬ２側）近傍のＯＮＯ膜内に電子がトラップされ、メモリセル１０２への書込みが行なわれる。これはＮＲＯＭの動作原理に基づく。メモリセル１０２への書込みが行なわれたことにより、メモリセル１０２の閾値電圧Ｖｔｈ１０２が０Ｖから上昇する。
【００３２】
時刻ｔ４において、ワード線ＷＬ１を０Ｖの非活性状態に戻す。
時刻ｔ５において、選択ゲート線ＳＧ１，ＳＧ３を０Ｖの非活性状態に戻す。
【００３３】
時刻ｔ６において、メインビット線ＭＢＬ２を０Ｖの非活性状態に戻し、メモリセル１０２への書込み動作を完了する。このとき、メモリセル１０２の閾値電圧Ｖｔｈ１０２は４Ｖ程度に上昇している。
【００３４】
時刻ｔ７〜ｔ１２において、今度はメモリセル１０３への書込み動作をメモリセル１０２の場合と同様にして行なう。
【００３５】
以上の書込み動作により、閾値電圧Ｖｔｈ１０２およびＶｔｈ１０３は４Ｖ程度に上昇し、メモリセル１０２，１０３はともに書込み状態に移行する。こうした書込み動作を繰り返すことにより、図２に示すように、ビット線ＢＬ２に接続されるメモリセルｋ０２およびｋ０３のすべてを書込み状態にできる。
【００３６】
図４は、実施の形態１のメモリセルアレイ１０００における消去動作を説明するためのタイミング図である。
【００３７】
図４は、ビット線ＢＬ２に接続されるメモリセルｋ０２およびｋ０３への書込み状態を一括消去する動作を示す。メモリセルトランジスタｋ０２およびｋ０３の閾値電圧は、時刻ｔ１の初期状態において、すべて４Ｖ（書込み状態）である。図４では、メモリセルトランジスタ１０２，１０３，２０２，２０３の閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３を代表して示す。
【００３８】
まず、時刻ｔ１において、メインビット線ＭＢＬ２に消去電圧５Ｖを印加する。なお、メインビット線ＭＢＬ１は０Ｖのままである。
【００３９】
時刻ｔ２において、選択ゲート線ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート３０を介してメインビット線ＭＢＬ２とビット線ＢＬ２とが接続される。その結果、ビット線ＢＬ２は５Ｖに遷移する。なお、ビット線ＢＬ１，ＢＬ３，ＢＬ４は、ともに高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００４０】
時刻ｔ３において、ワード線ＷＬ１〜ＷＬｎのすべてに−３Ｖの電圧を印加し、消去動作をメモリセルｋ０２およびｋ０３のすべてに対して同時に開始する。どれか１本のワード線ではなく、ワード線ＷＬ１〜ＷＬｎのすべてに−３Ｖの電圧を印加し、メモリセルｋ０２およびｋ０３に対する消去動作をすべて同時に行なうのがこの発明の特徴の一つである。
【００４１】
ワード線ＷＬ１〜ＷＬｎのすべてに−３Ｖの電圧を印加することにより、メモリセルｋ０２およびｋ０３のすべてにおいてＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｒａｎｓｆｅｒ）が起こる。その結果、メモリセルトランジスタのドレイン側（ＢＬ２側）近傍より発生した正孔がＯＮＯ膜の電子を格納している部分にトラップされ、電子と正孔とが電気的に中和する現象が生じ、メモリセルｋ０２およびｋ０３のすべてに対して消去動作が行なわれる。
【００４２】
メモリセルｋ０２およびｋ０３のすべてに対して消去動作が行なわれたことにより、メモリセルトランジスタｋ０２およびｋ０３の閾値電圧がすべて４Ｖから低下する。図４では、閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３のすべてが４Ｖから低下している。
【００４３】
時刻ｔ４において、ワード線ＷＬ１〜ＷＬｎのすべてを０Ｖの非活性状態に戻す。
【００４４】
時刻ｔ５において、選択ゲート線ＳＧ３を０Ｖの非活性状態に戻す。
時刻ｔ６において、メインビット線ＭＢＬ２を０Ｖの非活性状態に戻し、メモリセルｋ０２およびｋ０３のすべてに対する消去動作を完了する。このとき、メモリセルｋ０２およびｋ０３のすべてが、図４にも示すように、閾値電圧が所定の消去状態の２Ｖを下回る過消去状態である。また、それぞれの閾値電圧はメモリセルごとにばらつきがある。
【００４５】
この閾値電圧のばらつきを解消し、メモリセルｋ０２およびｋ０３のすべてを過消去状態から所定の消去状態に移行させるため、次に説明する微弱書込みおよびベリファイの動作を行なう。
【００４６】
図５は、実施の形態１のメモリセルアレイ１０００における微弱書込みおよびベリファイの動作を説明するためのタイミング図である。
【００４７】
図５は、時刻ｔ１〜ｔ１２に１回目の微弱書込みおよびベリファイを行ない、時刻ｔ１３〜ｔ２４に２回目の微弱書込みおよびベリファイを行なう動作を示す。微弱書込み動作はメモリセルｋ０２およびｋ０３のすべてに対して行なわれ、ベリファイ動作はある任意の１メモリセルに対して行なわれる。
【００４８】
メモリセルトランジスタｋ０２およびｋ０３の閾値電圧は、先述したように、時刻ｔ１の初期状態において、メモリセルごとにばらつきがある。図５では、図４と同じく、閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３を代表して示す。
【００４９】
まず、時刻ｔ１において、メインビット線ＭＢＬ２に書込み電圧５Ｖを印加する。なお、メインビット線ＭＢＬ１は０Ｖのままである。
【００５０】
時刻ｔ２において、選択ゲート線ＳＧ１，ＳＧ２，ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート１０，２０を介してメインビット線ＭＢＬ１とビット線ＢＬ１，ＢＬ３とが接続され、選択ゲート３０を介してメインビット線ＭＢＬ２とビット線ＢＬ２とが接続される。その結果、ビット線ＢＬ１，ＢＬ３は０Ｖに、ビット線ＢＬ２は５Ｖにそれぞれ遷移する。なお、ビット線ＢＬ４は、高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００５１】
時刻ｔ３において、ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加し、ベリファイ動作の前段階である微弱書込み動作をメモリセルｋ０２およびｋ０３のすべてに対して同時に開始する。
【００５２】
通常の書込み動作では図３の説明において述べたように９Ｖの高電圧を印加するが、ベリファイ動作の前段階である微弱書込み動作ではＯＮＯ膜にトラップさせる電子の数が若干数で済むため、閾値電圧をわずか上げるのにだけ必要な６Ｖの電圧を印加する。なお、ＯＮＯ膜にトラップさせる電子の数を若干数に抑えるのは、書込み時間を制御することによっても可能である。
【００５３】
このように、どれか１本のワード線ではなく、ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加し、メモリセルｋ０２およびｋ０３に対して、ベリファイ動作の前段階である微弱書込み動作をすべて同時に行なうのがこの発明の特徴の一つである。
【００５４】
ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加することにより、メモリセルトランジスタｋ０２およびｋ０３のチャネルを通じてビット線ＢＬ２からビット線ＢＬ１およびＢＬ３の両方向に電流が流れ、メモリセルトランジスタｋ０２およびｋ０３にＣＨＥが発生する。その結果、メモリセルトランジスタｋ０２およびｋ０３のドレイン側（ＢＬ２側）近傍のＯＮＯ膜内に若干数の電子がトラップされ、メモリセルｋ０２およびｋ０３のすべてに対して微弱書込みが行なわれる。
【００５５】
メモリセルｋ０２およびｋ０３のすべてに対して微弱書込み動作が行なわれたことにより、メモリセルトランジスタｋ０２およびｋ０３の閾値電圧がすべて上昇する。図４では、閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３のすべてが上昇している。
【００５６】
時刻ｔ４において、ワード線ＷＬ１〜ＷＬｎのすべてを０Ｖの非活性状態に戻す。
【００５７】
時刻ｔ５において、選択ゲート線ＳＧ１，ＳＧ２，ＳＧ３を０Ｖの非活性状態に戻す。
【００５８】
時刻ｔ６において、メインビット線ＭＢＬ２を０Ｖの非活性状態に戻し、メモリセルｋ０２およびｋ０３のすべてに対する微弱書込み動作を一端終了する。このとき、メモリセルｋ０２およびｋ０３すべての閾値電圧が１．５〜１．７Ｖ程度にまで上昇している。この微弱書込み動作による閾値電圧の上昇の確認（ベリファイ）を時刻ｔ７〜ｔ１２において行なう。
【００５９】
時刻ｔ７において、メインビット線ＭＢＬ１にベリファイ電圧３Ｖを印加する。なお、メインビット線ＭＢＬ２は０Ｖのままである。
【００６０】
時刻ｔ８において、選択ゲート線ＳＧ１，ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート１０，３０を介してメインビット線ＭＢＬ１，ＭＢＬ２とビット線ＢＬ１，ＢＬ２とがそれぞれ接続される。その結果、ビット線ＢＬ１は３Ｖに、ビット線ＢＬ２は０Ｖにそれぞれ遷移する。なお、ビット線ＢＬ３，ＢＬ４は、ともに高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００６１】
時刻ｔ９において、ワード線ＷＬ１に２Ｖ程度の電圧を印加し、ある任意の１メモリセル、この例ではメモリセル１０２へのベリファイ動作を開始する。書込み・消去が行なわれたメモリセルｋ０２およびｋ０３のすべてではなく、ある任意の１メモリセルに対してのみベリファイ動作を行なうのがこの発明の特徴の一つである。ベリファイ動作がある任意の１メモリセルに対してだけでよい理由は後に説明する。
【００６２】
ベリファイ動作は、ワード線ＷＬ１に２Ｖ程度の電圧を印加することによってメモリセル１０２に電流が流れるかどうかを検知することにより行なう。メモリセル１０２が電流を流せばメモリセル１０２の閾値電圧はまだ過消去状態であり、メモリセル１０２が電流を流さなければメモリセル１０２の閾値電圧は既に消去状態であると判別できる。
【００６３】
時刻ｔ１０において、ワード線ＷＬ１を０Ｖの非活性状態に戻す。
時刻ｔ１１において、選択ゲート線ＳＧ１，ＳＧ３を０Ｖの非活性状態に戻す。
【００６４】
時刻ｔ１２において、メインビット線ＭＢＬ１を０Ｖの非活性状態に戻し、メモリセル１０２へのベリファイ動作を一端終了する。この時点で、メモリセル１０２の閾値電圧Ｖｔｈ１０２は、図５に示すように、まだ消去状態の２Ｖに達していない。そのため、時刻ｔ１３〜ｔ２４において再び、同様の微弱書込みおよびベリファイを行なう。
【００６５】
このようにして、メモリセル１０２の閾値電圧Ｖｔｈ１０２が消去状態の２Ｖに達するまで、これら一連の微弱書込みおよびベリファイの動作を繰り返す。
【００６６】
図６は、セル１０２，１０３，２０２，２０３に対して過消去動作および微弱書込み・ベリファイ動作を行なったことによる各メモリセルの閾値電圧Ｖｔｈの時間変化をグラフによって表わした図である。
【００６７】
図６は、時刻ｔ０までに全セルに対して過消去動作を行ない、時刻ｔ０〜ｔ１の間に１回目の微弱書込み・ベリファイ動作，時刻ｔ１〜ｔ２の間に２回目の微弱書込み・ベリファイ動作，…を行なった際の各メモリセルの閾値電圧Ｖｔｈの変化を示している。
【００６８】
図６にも示すように、ベリファイされたセル１０２が消去状態の閾値電圧（図５では２Ｖ）を越えるまでは、その他のセルの多くも消去状態の閾値電圧を越えていない可能性が高い。一方、ベリファイされたセル１０２が消去状態の閾値電圧を越えていれば、その他のセルの多くも消去状態の閾値電圧を越えている可能性が高い。
【００６９】
この性質を利用することにより、ベリファイされた任意の１セルの閾値電圧をモニタすることで、その他の多くのセルの閾値電圧の状態を推測することができる。このように、ある任意の１セルの閾値電圧の状態と他の多くのセルの閾値電圧の状態とがほぼ一致する理由を、次の図７を参照して説明する。
【００７０】
図７は、メモリセルの閾値電圧Ｖｔｈの変化に対するＣＨＥトラップ量の相対割合をグラフによって示した図である。
【００７１】
図７に示すように、メモリセルの閾値電圧Ｖｔｈが低いと一定時間内に電子がＯＮＯ膜へトラップするＣＨＥの割合が大きく、メモリセルの閾値電圧Ｖｔｈが高ければその割合は極端に低下する。この特性は次のように説明される。
【００７２】
微弱書込みの状態では、通常の書込み状態に比べてワード線電圧が低い。一方、メモリセルの閾値電圧Ｖｔｈが高い状態、すなわち電子がＯＮＯ膜にある程度トラップされた状態では、それに応じた大きさの電界が発生する。そのため、マイナス電荷を持つＣＨＥが発生しても、このＣＨＥをＯＮＯ膜へトラップするのを妨げる方向に働く上述の電界の影響が相対的に大きくなるので、一定時間内に電子がＯＮＯ膜へトラップするＣＨＥの割合は小さくなる。
【００７３】
逆に、メモリセルの閾値電圧Ｖｔｈが低い状態では、発生したＣＨＥをＯＮＯ膜へトラップするのを妨げる方向に働く上述の電界の影響が小さくなるので、一定時間内に電子がＯＮＯ膜へトラップするＣＨＥの割合は大きくなる。
【００７４】
よって図６に示すように、時刻ｔ０で一度にすべてのセルを過消去状態にしておき、時刻ｔ１，ｔ２，…，ｔｎの区切りで微弱書込み・ベリファイ動作を繰り返していけば、閾値電圧Ｖｔｈが相対的に低い状態のセルはＶｔｈが早く上昇し、閾値電圧Ｖｔｈが相対的に高い状態のセルはＶｔｈがゆっくりと上昇する。そのため、消去状態の閾値電圧を越えたセルに対して引き続き微小書込みを加えても、閾値電圧の上昇はわずかにとどまる。
【００７５】
したがって、ある任意の１セルが消去状態の閾値電圧を越えていれば、他のセルの多くも消去状態の閾値電圧に達していることになる。ゆえに、ある任意の１セルに対してのみベリファイ動作を行なうことにより、その他の多くのセルの閾値電圧の状態を推測することができる。この特性を利用すれば、従来は１ビットごとに行なっていた微弱書込み動作を含むベリファイ動作を複数セル一括して行なうことが可能となり、ベリファイ動作の短時間化が実現される。
【００７６】
以上のように、実施の形態１によれば、ＣＨＥによる微弱書込みと、閾値上昇にともなうＯＮＯ膜への電子トラップ割合の低下現象とを利用することにより、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮することができる。
【００７７】
また、消去動作および微弱書込み動作を全メモリセルに対して同時に行なうことにより、消去動作および微弱書込み動作が短時間化される。
【００７８】
［実施の形態２］
実施の形態１では単一ビット線の両側のセルに対する書込み，消去，ベリファイ等の動作について説明したが、これを１本おきの複数ビット線の両側のセルに対する書込み，消去，ベリファイ等の動作に拡張することができる。
【００７９】
図８は、この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【００８０】
図８に示すように、実施の形態２のメモリセルアレイ１０００は、大きくは、実施の形態１のメモリセルアレイ１０００を２つ連結した構成になっている。図８に示したメモリセルアレイ１０００は、偶数番地のビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８の両側のメモリセルに対して書込み，消去，ベリファイ等の動作を行なうことを、メモリセル中の黒丸によって表わしている。
【００８１】
次に、図８に示した実施の形態２のメモリセルアレイ１０００の回路構成の詳細について説明する。
【００８２】
図８に示すように、実施の形態２のメモリセルアレイ１０００は、ワード線ＷＬｋに接続されるメモリセルｋ０１〜ｋ１４（ｋ＝１〜ｎ）と、選択ゲート線ＳＧ１〜ＳＧ８に印加される電圧に応じてメインビット線とビット線との接続／分離を行なう選択ゲート１０〜８０とを含む。
【００８３】
メモリセルｋ０１はビット線ＢＬ１に接続されている。メモリセルｋ０２，ｋ０３はともにビット線ＢＬ２に接続されており、ビット線ＢＬ２を共有している。メモリセルｋ０４，ｋ０５はともにビット線ＢＬ３に接続されており、ビット線ＢＬ３を共有している。メモリセルｋ０６，ｋ０７はともにビット線ＢＬ４に接続されており、ビット線ＢＬ４を共有している。
【００８４】
メモリセルｋ０８，ｋ０９はともにビット線ＢＬ５に接続されており、ビット線ＢＬ５を共有している。メモリセルｋ１０，ｋ１１はともにビット線ＢＬ６に接続されており、ビット線ＢＬ６を共有している。メモリセルｋ１２，ｋ１３はともにビット線ＢＬ７に接続されており、ビット線ＢＬ７を共有している。メモリセルｋ１４はビット線ＢＬ８に接続されている。
【００８５】
選択ゲート１０は、選択ゲート線ＳＧ１に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ１との接続／分離を行なう。選択ゲート２０は、選択ゲート線ＳＧ２に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ３との接続／分離を行なう。選択ゲート３０は、選択ゲート線ＳＧ３に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ２との接続／分離を行なう。選択ゲート４０は、選択ゲート線ＳＧ４に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ４との接続／分離を行なう。
【００８６】
選択ゲート５０は、選択ゲート線ＳＧ５に印加される電圧に応じてメインビット線ＭＢＬ３とビット線ＢＬ５との接続／分離を行なう。選択ゲート６０は、選択ゲート線ＳＧ６に印加される電圧に応じてメインビット線ＭＢＬ３とビット線ＢＬ７との接続／分離を行なう。選択ゲート７０は、選択ゲート線ＳＧ７に印加される電圧に応じてメインビット線ＭＢＬ４とビット線ＢＬ６との接続／分離を行なう。選択ゲート８０は、選択ゲート線ＳＧ８に印加される電圧に応じてメインビット線ＭＢＬ４とビット線ＢＬ８との接続／分離を行なう。
【００８７】
書込み，消去，ベリファイの各動作は、実施の形態１における図３〜図５の各タイミング図を参照して、メインビット線ＭＢＬ３，ＭＢＬ４の動作をメインビット線ＭＢＬ１，ＭＢＬ２の動作と同一の動作で、選択ゲート線ＳＧ５〜ＳＧ８の動作を選択ゲート線ＳＧ１〜ＳＧ４の動作と同一の動作でそれぞれ行なえばよい。
【００８８】
ただし、実施の形態１と同じくベリファイ動作は任意の１メモリセルに対してだけでよいので、図５の時刻ｔ７〜ｔ１２および時刻ｔ１９〜ｔ２４におけるベリファイ動作では、選択ゲート線ＳＧ５〜ＳＧ８の動作は必ずしも選択ゲート線ＳＧ１〜ＳＧ４の動作と同一でなくともよい。
【００８９】
図９は、この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【００９０】
図９に示した実施の形態２のメモリセルアレイ１０００の回路構成は、図８のメモリセルアレイ１０００の回路構成と同一なので、ここでは説明を繰り返さない。図９に示したメモリセルアレイ１０００は、奇数番地のビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側のメモリセルに対して書込み，消去，ベリファイ等の動作を行なうことを、メモリセル中の黒丸によって表わしている。
【００９１】
書込み，消去，ベリファイの各動作は、実施の形態１における図３〜図５の各タイミング図を参照して、メインビット線ＭＢＬ１の動作とメインビット線ＭＢＬ２の動作とを入れ替える。そうしてから、図８の場合と同様に、メインビット線ＭＢＬ３，ＭＢＬ４の動作をメインビット線ＭＢＬ１，ＭＢＬ２の動作と同一の動作で、選択ゲート線ＳＧ５〜ＳＧ８の動作を選択ゲート線ＳＧ１〜ＳＧ４の動作と同一の動作でそれぞれ行なえばよい。
【００９２】
ただし、図８の場合と同じくベリファイ動作は任意の１メモリセルに対してだけでよいので、図５の時刻ｔ７〜ｔ１２および時刻ｔ１９〜ｔ２４におけるベリファイ動作では、選択ゲート線ＳＧ５〜ＳＧ８の動作は必ずしも選択ゲート線ＳＧ１〜ＳＧ４の動作と同一でなくともよい。
【００９３】
このように、図８において説明した動作と図９において説明した動作を続けて行なうことにより、偶数番地のビット線および奇数番地のビット線にそれぞれ接続されるメモリセルに対する書込み，消去，ベリファイ（微弱書込みを含む）の各動作をそれぞれ一括して行なうことができる。すなわち、メモリセルアレイ全体に対する各動作を図８，図９の２回の動作で行なうことができるため、書込み，消去，ベリファイの各動作にかかる時間を大幅に短縮することができる。
【００９４】
以上のように、実施の形態２によれば、実施の形態１において説明した単一ビット線の両側のセルに対する書込み，消去，ベリファイの動作を、１本おきの複数ビット線の両側のセルに対する書込み，消去，ベリファイの動作に拡張することによって、書込み，消去，ベリファイの各動作にかかる時間を大幅に短縮することができる。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９６】
【発明の効果】
以上のように、この発明によれば、ＣＨＥによる微弱書込みと、閾値上昇にともなうＯＮＯ膜への電子トラップ割合の低下現象とを利用することにより、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮することができる。
【図面の簡単な説明】
【図１】仮想接地型のメモリセルアレイを有するこの発明のＮＲＯＭの特徴部分の構成を示したブロック図である。
【図２】この発明の実施の形態１におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【図３】実施の形態１のメモリセルアレイ１０００における書込み動作を説明するためのタイミング図である。
【図４】実施の形態１のメモリセルアレイ１０００における消去動作を説明するためのタイミング図である。
【図５】実施の形態１のメモリセルアレイ１０００における微弱書込みおよびベリファイの動作を説明するためのタイミング図である。
【図６】セル１０２，１０３，２０２，２０３に対して過消去動作および微弱書込み・ベリファイ動作を行なったことによる各メモリセルの閾値電圧Ｖｔｈの時間変化をグラフによって表わした図である。
【図７】メモリセルの閾値電圧Ｖｔｈの変化に対するＣＨＥトラップ量の相対割合をグラフによって示した図である。
【図８】この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【図９】この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【符号の説明】
１０１〜１１４，２０１〜２１４，…ｎ０１〜ｎ１４ メモリセル、ＷＬ１〜ＷＬｎ ワード線、ＢＬ１〜ＢＬｎ ビット線、ＭＢＬ１〜ＭＢＬ４ メインビット線、１０〜８０ 選択ゲート、ＳＧ１〜ＳＧ８ 選択ゲート線、１０００ メモリセルアレイ、１１００ ワード線選択回路、１２００ ビット線電位発生回路、１３００ ビット線選択回路、１４００ センス回路。
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特にＭＯＮＯＳ構造を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置、特に、記憶内容が電気的に書込み・消去可能なフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）は、消去動作をある範囲のメモリセル領域（ブロック）単位で一括して行ない、ベリファイ動作は１メモリセル単位で行なう。
【０００３】
このような従来の不揮発性半導体記憶装置に改良を加えたものとして、次のようなものが提案されている。
【０００４】
まず、過消去前に「０」が書き込まれていたメモリセルトランジスタの閾値と、過消去前に「１」が書き込まれていたメモリセルトランジスタの閾値との間のばらつきが、過消去後には小さくなることを開示した技術が提案されている（たとえば、特許文献１参照）。
【０００５】
また、複数のメモリセルをいったん過消去状態に消去し、過消去状態によるリーク電流が流れている間のみ、それらのセルに書込みを行なうことで、全メモリセルの閾値を消去状態において所定の値にそろえる技術が提案されている（たとえば、特許文献２参照）。
【０００６】
【特許文献１】
特開平６−２７５０８７号公報（第４−５頁、図３）
【０００７】
【特許文献２】
特開平７−２７２４９１号公報
【０００８】
【発明が解決しようとする課題】
上述のように、従来の不揮発性半導体記憶装置、特にフラッシュＥＥＰＲＯＭでは、消去動作をある範囲のメモリセル領域（ブロック）単位で一括して行ない、ベリファイ動作は１メモリセル単位で行なっていたため、消去動作に対してベリファイ動作は時間がかかるという問題があった。
【０００９】
従来の不揮発性半導体記憶装置において、上記の課題を解決するための技術がたとえば特許文献１に開示されている。しかしながら、この特許文献１に開示されたような技術では、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきの補正が十分ではないものと推測される。
【００１０】
一方、特許文献２は、過消去状態によるリーク電流が流れている間のみ、それらのセルに書込みを行なうことで、全メモリセルの閾値を消去状態において所定の値にそろえる技術が提案されているが、ベリファイ時間の短縮という課題については全く関係を有していない。
【００１１】
それゆえに、この発明の目的は、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮した不揮発性半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明による不揮発性半導体記憶装置は、列方向に延在して配置される第１、第２および第３のビット線と、互いに隣接する第１および第２のメモリセル列を構成し、各々が電荷捕獲膜を有するトランジスタで構成される複数のメモリセルと、複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線とを備える。第１のメモリセル列は、第１のビット線と第２のビット線との間に接続され、第２のメモリセル列は、第２のビット線と第３のビット線との間に接続される。さらに、複数のメモリセルに対する消去動作を制御する消去制御部と、複数のメモリセルに対する微弱書込み動作を制御する微弱書込み制御部とを備え、消去制御部は、メモリセルを過消去状態に遷移させる消去動作を複数のメモリセルのすべて対して同時に行ない、微弱書込み制御部は、チャネルホットエレクトロンを用いた微弱書込み動作を複数のメモリセルのすべてに対して同時に行なう。
【００１３】
したがって、この発明によれば、チャネルホットエレクトロンによる微弱書込みを利用することにより、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮することができる。
【００１４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
不揮発性半導体記憶装置において、記憶内容が電気的に書込み・消去可能な不揮発性半導体記憶装置は前述したようにＥＥＰＲＯＭと呼ばれる。ＥＥＰＲＯＭでは、メモリセルトランジスタの一方を接地電位に結合されたソース線に接続するのが一般的であるが、ビット線の間にソース線を所定間隔で設ける必要があり、高集積化が困難であった。そこで近年、仮想接地型のメモリセルアレイが検討されている。仮想接地型のメモリセルアレイ（仮想グランドアレイ）については、たとえば特開平９−８２９２１号公報に開示されている。
【００１６】
ＥＥＰＲＯＭの中で、フラッシュＥＥＰＲＯＭの一種であるＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）型フラッシュＥＥＰＲＯＭ（以下、ＮＲＯＭと称する）が注目されている。ＮＲＯＭとは、ＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜をゲート絶縁膜として有するＭＯＮＯＳ構造の不揮発性半導体記憶装置である。ＮＲＯＭは、１メモリセルに２ビットの情報を記憶できるため、浮遊ゲートを有する他の不揮発性半導体記憶装置よりも１ビットあたりのチップ面積の低減が期待できる。ＮＲＯＭについては、たとえば米国特許第６，０８１，４５６号に開示されている。
【００１７】
図１は、仮想接地型のメモリセルアレイを有するこの発明のＮＲＯＭの特徴部分の構成を示したブロック図である。
【００１８】
図１に示すように、この発明のＮＲＯＭは、メモリセルアレイ１０００と、ワード線選択回路１１００と、ビット線電位発生回路１２００と、ビット線選択回路１３００と、センス回路１４００とを備える。
【００１９】
メモリセルアレイ１０００は、行列上に配列された複数のメモリセルトランジスタ（以後、単にメモリセルまたはセルとも称する）と、各行に対応して設けられたワード線ＷＬ１〜ＷＬｎ（ｎは自然数）と、各列に対応して設けられたビット線ＢＬ１〜ＢＬ４とを含む。
【００２０】
なお、図１において図示されたメモリセルアレイ１０００の回路構成は、図１に示された他の構成要素（ワード線選択回路１１００等）を分かりやすく説明するために図示された一例としての回路構成であり、この発明のメモリセルアレイ１０００の回路構成を限定するものではない。この発明の各実施の形態に対応したメモリセルアレイ１０００の回路構成は、図２、図８および図９において説明する。
【００２１】
ワード線選択回路１１００は、ワード線ＷＬ１〜ＷＬｎの選択を行ない、選択された行を活性化する。ビット線電位発生回路１２００は、メインビット線ＭＢＬ１，ＭＢＬ２に所定の電圧を供給する。ビット線選択回路１３００は、選択ゲート線ＳＧ１〜ＳＧ４を介して、ビット線ＢＬ１〜ＢＬ４とメインビット線ＭＢＬ１，ＭＢＬ２との接続を制御する。センス回路１４００は、メインビット線ＭＢＬ１，ＭＢＬ２を介して、メモリセルに流れる電流を検知する。
【００２２】
［実施の形態１］
図２は、この発明の実施の形態１におけるメモリセルアレイ１０００の回路構成を示した回路図である。先述したように、ＮＲＯＭは１メモリセルに２ビットの情報を記憶できるので、以下ではメモリセルをビット単位で区別して称することにする。
【００２３】
図２に示すように、実施の形態１のメモリセルアレイ１０００は、ワード線ＷＬｋに接続されるメモリセルｋ０１〜ｋ０６（ｋ＝１〜ｎ）と、選択ゲート線ＳＧ１〜ＳＧ４に印加される電圧に応じてメインビット線とビット線との接続／分離を行なう選択ゲート１０〜４０とを含む。
【００２４】
メモリセルｋ０１はビット線ＢＬ１に接続されている。メモリセルｋ０２，ｋ０３はともにビット線ＢＬ２に接続されており、ビット線ＢＬ２を共有している。メモリセルｋ０４，ｋ０５はともにビット線ＢＬ３に接続されており、ビット線ＢＬ３を共有している。メモリセルｋ０６はビット線ＢＬ４に接続されている。
【００２５】
選択ゲート１０は、選択ゲート線ＳＧ１に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ１との接続／分離を行なう。選択ゲート２０は、選択ゲート線ＳＧ２に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ３との接続／分離を行なう。選択ゲート３０は、選択ゲート線ＳＧ３に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ２との接続／分離を行なう。選択ゲート４０は、選択ゲート線ＳＧ４に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ４との接続／分離を行なう。
【００２６】
図２は、ビット線ＢＬ２に接続されるメモリセルｋ０２およびｋ０３に対して書込みを行なった状態であることを、メモリセル中の黒丸によって表わしている。メモリセルｋ０２およびｋ０３のうち、メモリセル１０２および１０３への書込み動作を、次の図３において詳細に説明する。
【００２７】
図３は、実施の形態１のメモリセルアレイ１０００における書込み動作を説明するためのタイミング図である。
【００２８】
図３は、時刻ｔ１〜ｔ６にセル１０２に対して書込みを行なった後、時刻ｔ７〜ｔ１２にセル１０３に対して同様の書込みを行なう動作を示す。なお、メモリセルトランジスタ１０１〜１０４の閾値電圧Ｖｔｈ１０１〜Ｖｔｈ１０４は、時刻ｔ１の初期状態において、すべて２Ｖ（消去状態）であるものとする。
【００２９】
まず、時刻ｔ１において、メインビット線ＭＢＬ２に書込み電圧５Ｖを印加する。なお、メインビット線ＭＢＬ１は０Ｖのままである。
【００３０】
時刻ｔ２において、選択ゲート線ＳＧ１，ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート１０，３０を介してメインビット線ＭＢＬ１，ＭＢＬ２とビット線ＢＬ１，ＢＬ２とがそれぞれ接続される。その結果、ビット線ＢＬ１は０Ｖに、ビット線ＢＬ２は５Ｖにそれぞれ遷移する。なお、ビット線ＢＬ３，ＢＬ４は、ともに高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００３１】
時刻ｔ３において、ワード線ＷＬ１に９Ｖの電圧を印加し、メモリセル１０２への書込み動作を開始する。ワード線ＷＬ１に９Ｖの電圧を印加することにより、メモリセルトランジスタ１０１（１０２）のチャネルを通じてビット線ＢＬ２からＢＬ１の方向に電流が流れ、メモリセルトランジスタ１０１（１０２）にチャネルホットエレクトロン（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ：以下、ＣＨＥと称する）が発生する。その結果、メモリセルトランジスタ１０１（１０２）のドレイン側（ＢＬ２側）近傍のＯＮＯ膜内に電子がトラップされ、メモリセル１０２への書込みが行なわれる。これはＮＲＯＭの動作原理に基づく。メモリセル１０２への書込みが行なわれたことにより、メモリセル１０２の閾値電圧Ｖｔｈ１０２が０Ｖから上昇する。
【００３２】
時刻ｔ４において、ワード線ＷＬ１を０Ｖの非活性状態に戻す。
時刻ｔ５において、選択ゲート線ＳＧ１，ＳＧ３を０Ｖの非活性状態に戻す。
【００３３】
時刻ｔ６において、メインビット線ＭＢＬ２を０Ｖの非活性状態に戻し、メモリセル１０２への書込み動作を完了する。このとき、メモリセル１０２の閾値電圧Ｖｔｈ１０２は４Ｖ程度に上昇している。
【００３４】
時刻ｔ７〜ｔ１２において、今度はメモリセル１０３への書込み動作をメモリセル１０２の場合と同様にして行なう。
【００３５】
以上の書込み動作により、閾値電圧Ｖｔｈ１０２およびＶｔｈ１０３は４Ｖ程度に上昇し、メモリセル１０２，１０３はともに書込み状態に移行する。こうした書込み動作を繰り返すことにより、図２に示すように、ビット線ＢＬ２に接続されるメモリセルｋ０２およびｋ０３のすべてを書込み状態にできる。
【００３６】
図４は、実施の形態１のメモリセルアレイ１０００における消去動作を説明するためのタイミング図である。
【００３７】
図４は、ビット線ＢＬ２に接続されるメモリセルｋ０２およびｋ０３への書込み状態を一括消去する動作を示す。メモリセルトランジスタｋ０２およびｋ０３の閾値電圧は、時刻ｔ１の初期状態において、すべて４Ｖ（書込み状態）である。図４では、メモリセルトランジスタ１０２，１０３，２０２，２０３の閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３を代表して示す。
【００３８】
まず、時刻ｔ１において、メインビット線ＭＢＬ２に消去電圧５Ｖを印加する。なお、メインビット線ＭＢＬ１は０Ｖのままである。
【００３９】
時刻ｔ２において、選択ゲート線ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート３０を介してメインビット線ＭＢＬ２とビット線ＢＬ２とが接続される。その結果、ビット線ＢＬ２は５Ｖに遷移する。なお、ビット線ＢＬ１，ＢＬ３，ＢＬ４は、ともに高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００４０】
時刻ｔ３において、ワード線ＷＬ１〜ＷＬｎのすべてに−３Ｖの電圧を印加し、消去動作をメモリセルｋ０２およびｋ０３のすべてに対して同時に開始する。どれか１本のワード線ではなく、ワード線ＷＬ１〜ＷＬｎのすべてに−３Ｖの電圧を印加し、メモリセルｋ０２およびｋ０３に対する消去動作をすべて同時に行なうのがこの発明の特徴の一つである。
【００４１】
ワード線ＷＬ１〜ＷＬｎのすべてに−３Ｖの電圧を印加することにより、メモリセルｋ０２およびｋ０３のすべてにおいてＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂａｎｄ Ｔｒａｎｓｆｅｒ）が起こる。その結果、メモリセルトランジスタのドレイン側（ＢＬ２側）近傍より発生した正孔がＯＮＯ膜の電子を格納している部分にトラップされ、電子と正孔とが電気的に中和する現象が生じ、メモリセルｋ０２およびｋ０３のすべてに対して消去動作が行なわれる。
【００４２】
メモリセルｋ０２およびｋ０３のすべてに対して消去動作が行なわれたことにより、メモリセルトランジスタｋ０２およびｋ０３の閾値電圧がすべて４Ｖから低下する。図４では、閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３のすべてが４Ｖから低下している。
【００４３】
時刻ｔ４において、ワード線ＷＬ１〜ＷＬｎのすべてを０Ｖの非活性状態に戻す。
【００４４】
時刻ｔ５において、選択ゲート線ＳＧ３を０Ｖの非活性状態に戻す。
時刻ｔ６において、メインビット線ＭＢＬ２を０Ｖの非活性状態に戻し、メモリセルｋ０２およびｋ０３のすべてに対する消去動作を完了する。このとき、メモリセルｋ０２およびｋ０３のすべてが、図４にも示すように、閾値電圧が所定の消去状態の２Ｖを下回る過消去状態である。また、それぞれの閾値電圧はメモリセルごとにばらつきがある。
【００４５】
この閾値電圧のばらつきを解消し、メモリセルｋ０２およびｋ０３のすべてを過消去状態から所定の消去状態に移行させるため、次に説明する微弱書込みおよびベリファイの動作を行なう。
【００４６】
図５は、実施の形態１のメモリセルアレイ１０００における微弱書込みおよびベリファイの動作を説明するためのタイミング図である。
【００４７】
図５は、時刻ｔ１〜ｔ１２に１回目の微弱書込みおよびベリファイを行ない、時刻ｔ１３〜ｔ２４に２回目の微弱書込みおよびベリファイを行なう動作を示す。微弱書込み動作はメモリセルｋ０２およびｋ０３のすべてに対して行なわれ、ベリファイ動作はある任意の１メモリセルに対して行なわれる。
【００４８】
メモリセルトランジスタｋ０２およびｋ０３の閾値電圧は、先述したように、時刻ｔ１の初期状態において、メモリセルごとにばらつきがある。図５では、図４と同じく、閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３を代表して示す。
【００４９】
まず、時刻ｔ１において、メインビット線ＭＢＬ２に書込み電圧５Ｖを印加する。なお、メインビット線ＭＢＬ１は０Ｖのままである。
【００５０】
時刻ｔ２において、選択ゲート線ＳＧ１，ＳＧ２，ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート１０，２０を介してメインビット線ＭＢＬ１とビット線ＢＬ１，ＢＬ３とが接続され、選択ゲート３０を介してメインビット線ＭＢＬ２とビット線ＢＬ２とが接続される。その結果、ビット線ＢＬ１，ＢＬ３は０Ｖに、ビット線ＢＬ２は５Ｖにそれぞれ遷移する。なお、ビット線ＢＬ４は、高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００５１】
時刻ｔ３において、ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加し、ベリファイ動作の前段階である微弱書込み動作をメモリセルｋ０２およびｋ０３のすべてに対して同時に開始する。
【００５２】
通常の書込み動作では図３の説明において述べたように９Ｖの高電圧を印加するが、ベリファイ動作の前段階である微弱書込み動作ではＯＮＯ膜にトラップさせる電子の数が若干数で済むため、閾値電圧をわずか上げるのにだけ必要な６Ｖの電圧を印加する。なお、ＯＮＯ膜にトラップさせる電子の数を若干数に抑えるのは、書込み時間を制御することによっても可能である。
【００５３】
このように、どれか１本のワード線ではなく、ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加し、メモリセルｋ０２およびｋ０３に対して、ベリファイ動作の前段階である微弱書込み動作をすべて同時に行なうのがこの発明の特徴の一つである。
【００５４】
ワード線ＷＬ１〜ＷＬｎのすべてに６Ｖの電圧を印加することにより、メモリセルトランジスタｋ０２およびｋ０３のチャネルを通じてビット線ＢＬ２からビット線ＢＬ１およびＢＬ３の両方向に電流が流れ、メモリセルトランジスタｋ０２およびｋ０３にＣＨＥが発生する。その結果、メモリセルトランジスタｋ０２およびｋ０３のドレイン側（ＢＬ２側）近傍のＯＮＯ膜内に若干数の電子がトラップされ、メモリセルｋ０２およびｋ０３のすべてに対して微弱書込みが行なわれる。
【００５５】
メモリセルｋ０２およびｋ０３のすべてに対して微弱書込み動作が行なわれたことにより、メモリセルトランジスタｋ０２およびｋ０３の閾値電圧がすべて上昇する。図４では、閾値電圧Ｖｔｈ１０２，Ｖｔｈ１０３，Ｖｔｈ２０２，Ｖｔｈ２０３のすべてが上昇している。
【００５６】
時刻ｔ４において、ワード線ＷＬ１〜ＷＬｎのすべてを０Ｖの非活性状態に戻す。
【００５７】
時刻ｔ５において、選択ゲート線ＳＧ１，ＳＧ２，ＳＧ３を０Ｖの非活性状態に戻す。
【００５８】
時刻ｔ６において、メインビット線ＭＢＬ２を０Ｖの非活性状態に戻し、メモリセルｋ０２およびｋ０３のすべてに対する微弱書込み動作を一端終了する。このとき、メモリセルｋ０２およびｋ０３すべての閾値電圧が１．５〜１．７Ｖ程度にまで上昇している。この微弱書込み動作による閾値電圧の上昇の確認（ベリファイ）を時刻ｔ７〜ｔ１２において行なう。
【００５９】
時刻ｔ７において、メインビット線ＭＢＬ１にベリファイ電圧３Ｖを印加する。なお、メインビット線ＭＢＬ２は０Ｖのままである。
【００６０】
時刻ｔ８において、選択ゲート線ＳＧ１，ＳＧ３に９Ｖの電圧を印加する。これにより、選択ゲート１０，３０を介してメインビット線ＭＢＬ１，ＭＢＬ２とビット線ＢＬ１，ＢＬ２とがそれぞれ接続される。その結果、ビット線ＢＬ１は３Ｖに、ビット線ＢＬ２は０Ｖにそれぞれ遷移する。なお、ビット線ＢＬ３，ＢＬ４は、ともに高インピーダンス状態（Ｈｉ−Ｚ）のままである。
【００６１】
時刻ｔ９において、ワード線ＷＬ１に２Ｖ程度の電圧を印加し、ある任意の１メモリセル、この例ではメモリセル１０２へのベリファイ動作を開始する。書込み・消去が行なわれたメモリセルｋ０２およびｋ０３のすべてではなく、ある任意の１メモリセルに対してのみベリファイ動作を行なうのがこの発明の特徴の一つである。ベリファイ動作がある任意の１メモリセルに対してだけでよい理由は後に説明する。
【００６２】
ベリファイ動作は、ワード線ＷＬ１に２Ｖ程度の電圧を印加することによってメモリセル１０２に電流が流れるかどうかを検知することにより行なう。メモリセル１０２が電流を流せばメモリセル１０２の閾値電圧はまだ過消去状態であり、メモリセル１０２が電流を流さなければメモリセル１０２の閾値電圧は既に消去状態であると判別できる。
【００６３】
時刻ｔ１０において、ワード線ＷＬ１を０Ｖの非活性状態に戻す。
時刻ｔ１１において、選択ゲート線ＳＧ１，ＳＧ３を０Ｖの非活性状態に戻す。
【００６４】
時刻ｔ１２において、メインビット線ＭＢＬ１を０Ｖの非活性状態に戻し、メモリセル１０２へのベリファイ動作を一端終了する。この時点で、メモリセル１０２の閾値電圧Ｖｔｈ１０２は、図５に示すように、まだ消去状態の２Ｖに達していない。そのため、時刻ｔ１３〜ｔ２４において再び、同様の微弱書込みおよびベリファイを行なう。
【００６５】
このようにして、メモリセル１０２の閾値電圧Ｖｔｈ１０２が消去状態の２Ｖに達するまで、これら一連の微弱書込みおよびベリファイの動作を繰り返す。
【００６６】
図６は、セル１０２，１０３，２０２，２０３に対して過消去動作および微弱書込み・ベリファイ動作を行なったことによる各メモリセルの閾値電圧Ｖｔｈの時間変化をグラフによって表わした図である。
【００６７】
図６は、時刻ｔ０までに全セルに対して過消去動作を行ない、時刻ｔ０〜ｔ１の間に１回目の微弱書込み・ベリファイ動作，時刻ｔ１〜ｔ２の間に２回目の微弱書込み・ベリファイ動作，…を行なった際の各メモリセルの閾値電圧Ｖｔｈの変化を示している。
【００６８】
図６にも示すように、ベリファイされたセル１０２が消去状態の閾値電圧（図５では２Ｖ）を越えるまでは、その他のセルの多くも消去状態の閾値電圧を越えていない可能性が高い。一方、ベリファイされたセル１０２が消去状態の閾値電圧を越えていれば、その他のセルの多くも消去状態の閾値電圧を越えている可能性が高い。
【００６９】
この性質を利用することにより、ベリファイされた任意の１セルの閾値電圧をモニタすることで、その他の多くのセルの閾値電圧の状態を推測することができる。このように、ある任意の１セルの閾値電圧の状態と他の多くのセルの閾値電圧の状態とがほぼ一致する理由を、次の図７を参照して説明する。
【００７０】
図７は、メモリセルの閾値電圧Ｖｔｈの変化に対するＣＨＥトラップ量の相対割合をグラフによって示した図である。
【００７１】
図７に示すように、メモリセルの閾値電圧Ｖｔｈが低いと一定時間内に電子がＯＮＯ膜へトラップするＣＨＥの割合が大きく、メモリセルの閾値電圧Ｖｔｈが高ければその割合は極端に低下する。この特性は次のように説明される。
【００７２】
微弱書込みの状態では、通常の書込み状態に比べてワード線電圧が低い。一方、メモリセルの閾値電圧Ｖｔｈが高い状態、すなわち電子がＯＮＯ膜にある程度トラップされた状態では、それに応じた大きさの電界が発生する。そのため、マイナス電荷を持つＣＨＥが発生しても、このＣＨＥをＯＮＯ膜へトラップするのを妨げる方向に働く上述の電界の影響が相対的に大きくなるので、一定時間内に電子がＯＮＯ膜へトラップするＣＨＥの割合は小さくなる。
【００７３】
逆に、メモリセルの閾値電圧Ｖｔｈが低い状態では、発生したＣＨＥをＯＮＯ膜へトラップするのを妨げる方向に働く上述の電界の影響が小さくなるので、一定時間内に電子がＯＮＯ膜へトラップするＣＨＥの割合は大きくなる。
【００７４】
よって図６に示すように、時刻ｔ０で一度にすべてのセルを過消去状態にしておき、時刻ｔ１，ｔ２，…，ｔｎの区切りで微弱書込み・ベリファイ動作を繰り返していけば、閾値電圧Ｖｔｈが相対的に低い状態のセルはＶｔｈが早く上昇し、閾値電圧Ｖｔｈが相対的に高い状態のセルはＶｔｈがゆっくりと上昇する。そのため、消去状態の閾値電圧を越えたセルに対して引き続き微小書込みを加えても、閾値電圧の上昇はわずかにとどまる。
【００７５】
したがって、ある任意の１セルが消去状態の閾値電圧を越えていれば、他のセルの多くも消去状態の閾値電圧に達していることになる。ゆえに、ある任意の１セルに対してのみベリファイ動作を行なうことにより、その他の多くのセルの閾値電圧の状態を推測することができる。この特性を利用すれば、従来は１ビットごとに行なっていた微弱書込み動作を含むベリファイ動作を複数セル一括して行なうことが可能となり、ベリファイ動作の短時間化が実現される。
【００７６】
以上のように、実施の形態１によれば、ＣＨＥによる微弱書込みと、閾値上昇にともなうＯＮＯ膜への電子トラップ割合の低下現象とを利用することにより、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮することができる。
【００７７】
また、消去動作および微弱書込み動作を全メモリセルに対して同時に行なうことにより、消去動作および微弱書込み動作が短時間化される。
【００７８】
［実施の形態２］
実施の形態１では単一ビット線の両側のセルに対する書込み，消去，ベリファイ等の動作について説明したが、これを１本おきの複数ビット線の両側のセルに対する書込み，消去，ベリファイ等の動作に拡張することができる。
【００７９】
図８は、この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【００８０】
図８に示すように、実施の形態２のメモリセルアレイ１０００は、大きくは、実施の形態１のメモリセルアレイ１０００を２つ連結した構成になっている。図８に示したメモリセルアレイ１０００は、偶数番地のビット線ＢＬ２，ＢＬ４，ＢＬ６，ＢＬ８の両側のメモリセルに対して書込み，消去，ベリファイ等の動作を行なうことを、メモリセル中の黒丸によって表わしている。
【００８１】
次に、図８に示した実施の形態２のメモリセルアレイ１０００の回路構成の詳細について説明する。
【００８２】
図８に示すように、実施の形態２のメモリセルアレイ１０００は、ワード線ＷＬｋに接続されるメモリセルｋ０１〜ｋ１４（ｋ＝１〜ｎ）と、選択ゲート線ＳＧ１〜ＳＧ８に印加される電圧に応じてメインビット線とビット線との接続／分離を行なう選択ゲート１０〜８０とを含む。
【００８３】
メモリセルｋ０１はビット線ＢＬ１に接続されている。メモリセルｋ０２，ｋ０３はともにビット線ＢＬ２に接続されており、ビット線ＢＬ２を共有している。メモリセルｋ０４，ｋ０５はともにビット線ＢＬ３に接続されており、ビット線ＢＬ３を共有している。メモリセルｋ０６，ｋ０７はともにビット線ＢＬ４に接続されており、ビット線ＢＬ４を共有している。
【００８４】
メモリセルｋ０８，ｋ０９はともにビット線ＢＬ５に接続されており、ビット線ＢＬ５を共有している。メモリセルｋ１０，ｋ１１はともにビット線ＢＬ６に接続されており、ビット線ＢＬ６を共有している。メモリセルｋ１２，ｋ１３はともにビット線ＢＬ７に接続されており、ビット線ＢＬ７を共有している。メモリセルｋ１４はビット線ＢＬ８に接続されている。
【００８５】
選択ゲート１０は、選択ゲート線ＳＧ１に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ１との接続／分離を行なう。選択ゲート２０は、選択ゲート線ＳＧ２に印加される電圧に応じてメインビット線ＭＢＬ１とビット線ＢＬ３との接続／分離を行なう。選択ゲート３０は、選択ゲート線ＳＧ３に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ２との接続／分離を行なう。選択ゲート４０は、選択ゲート線ＳＧ４に印加される電圧に応じてメインビット線ＭＢＬ２とビット線ＢＬ４との接続／分離を行なう。
【００８６】
選択ゲート５０は、選択ゲート線ＳＧ５に印加される電圧に応じてメインビット線ＭＢＬ３とビット線ＢＬ５との接続／分離を行なう。選択ゲート６０は、選択ゲート線ＳＧ６に印加される電圧に応じてメインビット線ＭＢＬ３とビット線ＢＬ７との接続／分離を行なう。選択ゲート７０は、選択ゲート線ＳＧ７に印加される電圧に応じてメインビット線ＭＢＬ４とビット線ＢＬ６との接続／分離を行なう。選択ゲート８０は、選択ゲート線ＳＧ８に印加される電圧に応じてメインビット線ＭＢＬ４とビット線ＢＬ８との接続／分離を行なう。
【００８７】
書込み，消去，ベリファイの各動作は、実施の形態１における図３〜図５の各タイミング図を参照して、メインビット線ＭＢＬ３，ＭＢＬ４の動作をメインビット線ＭＢＬ１，ＭＢＬ２の動作と同一の動作で、選択ゲート線ＳＧ５〜ＳＧ８の動作を選択ゲート線ＳＧ１〜ＳＧ４の動作と同一の動作でそれぞれ行なえばよい。
【００８８】
ただし、実施の形態１と同じくベリファイ動作は任意の１メモリセルに対してだけでよいので、図５の時刻ｔ７〜ｔ１２および時刻ｔ１９〜ｔ２４におけるベリファイ動作では、選択ゲート線ＳＧ５〜ＳＧ８の動作は必ずしも選択ゲート線ＳＧ１〜ＳＧ４の動作と同一でなくともよい。
【００８９】
図９は、この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【００９０】
図９に示した実施の形態２のメモリセルアレイ１０００の回路構成は、図８のメモリセルアレイ１０００の回路構成と同一なので、ここでは説明を繰り返さない。図９に示したメモリセルアレイ１０００は、奇数番地のビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側のメモリセルに対して書込み，消去，ベリファイ等の動作を行なうことを、メモリセル中の黒丸によって表わしている。
【００９１】
書込み，消去，ベリファイの各動作は、実施の形態１における図３〜図５の各タイミング図を参照して、メインビット線ＭＢＬ１の動作とメインビット線ＭＢＬ２の動作とを入れ替える。そうしてから、図８の場合と同様に、メインビット線ＭＢＬ３，ＭＢＬ４の動作をメインビット線ＭＢＬ１，ＭＢＬ２の動作と同一の動作で、選択ゲート線ＳＧ５〜ＳＧ８の動作を選択ゲート線ＳＧ１〜ＳＧ４の動作と同一の動作でそれぞれ行なえばよい。
【００９２】
ただし、図８の場合と同じくベリファイ動作は任意の１メモリセルに対してだけでよいので、図５の時刻ｔ７〜ｔ１２および時刻ｔ１９〜ｔ２４におけるベリファイ動作では、選択ゲート線ＳＧ５〜ＳＧ８の動作は必ずしも選択ゲート線ＳＧ１〜ＳＧ４の動作と同一でなくともよい。
【００９３】
このように、図８において説明した動作と図９において説明した動作を続けて行なうことにより、偶数番地のビット線および奇数番地のビット線にそれぞれ接続されるメモリセルに対する書込み，消去，ベリファイ（微弱書込みを含む）の各動作をそれぞれ一括して行なうことができる。すなわち、メモリセルアレイ全体に対する各動作を図８，図９の２回の動作で行なうことができるため、書込み，消去，ベリファイの各動作にかかる時間を大幅に短縮することができる。
【００９４】
以上のように、実施の形態２によれば、実施の形態１において説明した単一ビット線の両側のセルに対する書込み，消去，ベリファイの動作を、１本おきの複数ビット線の両側のセルに対する書込み，消去，ベリファイの動作に拡張することによって、書込み，消去，ベリファイの各動作にかかる時間を大幅に短縮することができる。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００９６】
【発明の効果】
以上のように、この発明によれば、ＣＨＥによる微弱書込みと、閾値上昇にともなうＯＮＯ膜への電子トラップ割合の低下現象とを利用することにより、過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮することができる。
【図面の簡単な説明】
【図１】仮想接地型のメモリセルアレイを有するこの発明のＮＲＯＭの特徴部分の構成を示したブロック図である。
【図２】この発明の実施の形態１におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【図３】実施の形態１のメモリセルアレイ１０００における書込み動作を説明するためのタイミング図である。
【図４】実施の形態１のメモリセルアレイ１０００における消去動作を説明するためのタイミング図である。
【図５】実施の形態１のメモリセルアレイ１０００における微弱書込みおよびベリファイの動作を説明するためのタイミング図である。
【図６】セル１０２，１０３，２０２，２０３に対して過消去動作および微弱書込み・ベリファイ動作を行なったことによる各メモリセルの閾値電圧Ｖｔｈの時間変化をグラフによって表わした図である。
【図７】メモリセルの閾値電圧Ｖｔｈの変化に対するＣＨＥトラップ量の相対割合をグラフによって示した図である。
【図８】この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【図９】この発明の実施の形態２におけるメモリセルアレイ１０００の回路構成を示した回路図である。
【符号の説明】
１０１〜１１４，２０１〜２１４，…ｎ０１〜ｎ１４ メモリセル、ＷＬ１〜ＷＬｎ ワード線、ＢＬ１〜ＢＬｎ ビット線、ＭＢＬ１〜ＭＢＬ４ メインビット線、１０〜８０ 選択ゲート、ＳＧ１〜ＳＧ８ 選択ゲート線、１０００ メモリセルアレイ、１１００ ワード線選択回路、１２００ ビット線電位発生回路、１３００ ビット線選択回路、１４００ センス回路。
Claims (5)
- 列方向に延在して配置される第１、第２および第３のビット線と、
互いに隣接する第１および第２のメモリセル列を構成し、各々が電荷捕獲膜を有するトランジスタで構成される複数のメモリセルと、
前記複数のメモリセルの行にそれぞれ対応して設けられる複数のワード線とを備え、
前記第１のメモリセル列は、前記第１のビット線と前記第２のビット線との間に接続され、前記第２のメモリセル列は、前記第２のビット線と前記第３のビット線との間に接続され、さらに、
前記複数のメモリセルに対する消去動作を制御する消去制御部と、
前記複数のメモリセルに対する微弱書込み動作を制御する微弱書込み制御部とを備え、
前記消去制御部は、メモリセルを過消去状態に遷移させる消去動作を前記複数のメモリセルのすべて対して同時に行ない、
前記微弱書込み制御部は、チャネルホットエレクトロンを用いた微弱書込み動作を前記複数のメモリセルのすべてに対して同時に行なう、不揮発性半導体記憶装置。 - 前記微弱書込み制御部は、読出し電圧より大きく、書込み電圧より小さい電圧を印加することにより、微弱書込み動作を行なう、請求項１に記載の不揮発性半導体記憶装置。
- 前記微弱書込み制御部は、書込み時間を制御することにより微弱書込み動作を行なう、請求項１に記載の不揮発性半導体記憶装置。
- 前記複数のメモリセルに対するベリファイ動作を制御するベリファイ制御部をさらに備え、
前記ベリファイ制御部は、前記微弱書込み動作による前記複数のメモリセルの閾値上昇を確認するベリファイ動作を、閾値上昇にともなうＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜への電子トラップ割合の低下現象を利用することにより、前記複数のメモリセルの中の任意の１選択メモリセルに対して行なう、請求項１に記載の不揮発性半導体記憶装置。 - 前記消去制御部によって過消去状態に遷移した前記複数のメモリセルのうち前記１選択メモリセルが消去状態に達するまで、前記微弱書込み制御部による微弱書込み動作および前記ベリファイ制御部によるベリファイ動作を繰り返す、請求項１または４に記載の不揮発性半導体記憶装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |