JP2004524643A - フラッシュメモリアレイ内のコアセルのソフトプログラム及びソフトプログラム検証 - Google Patents
フラッシュメモリアレイ内のコアセルのソフトプログラム及びソフトプログラム検証 Download PDFInfo
- Publication number
- JP2004524643A JP2004524643A JP2002580327A JP2002580327A JP2004524643A JP 2004524643 A JP2004524643 A JP 2004524643A JP 2002580327 A JP2002580327 A JP 2002580327A JP 2002580327 A JP2002580327 A JP 2002580327A JP 2004524643 A JP2004524643 A JP 2004524643A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- voltage
- soft program
- verification
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
Abstract
Description
【0001】
本発明は、一般にメモリシステムに関し、詳しくは、新規の基準セル構造と、ソフトプログラム及びソフトプログラム検証動作中の独自の基準電圧の印加とにより、基準セルを低い閾値電圧に低減させるという従来の問題点を排し、消去されるコアセル閾値の分布を狭めてさらにプログラミング時間の高速化を促進するフラッシュメモリシステム及び方法に関する。
【背景技術】
【0002】
フラッシュメモリとは、再書き込みが可能で、電力を用いずにそのデータを保持することができる1種の電子メモリ媒体である。フラッシュメモリデバイスは、通常、書き込みサイクルの寿命は100Kないし1MEGである。1つのバイトを消去することができるダイナミックランダムアクセスメモリ(DRAM: dynamic random access memory)やスタティックランダムアクセスメモリ(SRAM:static random access memory)チップとは異なり、フラッシュメモリは、一定の多重ビットブロックまたはセクタ毎に消去され書き込まれるのが普通である。適宜に消去することのできる電子的に消去可能なリードオンリーメモリ(EEPROM:electrically erasable read only memory)から進化して、フラッシュメモリはより安価で密度が大きい。この新しいカテゴリのEEPROMは、EPROMの密度とEEPROMの電気的な消去可能性という利点をあわせもつ重要な不揮発性メモリとして誕生した。
【0003】
従来のフラッシュメモリは、たとえば従来技術の図1aに示され、参照番号10と示されるような、1ビットの情報が各セルに記憶されるセル構造内に構築される。このような単ビットメモリアーキテクチャにおいては、通常、各セル10は、基板またはPウェル18内にソース12,ドレイン14及びチャネル16並びにチャネル16に重なる積層ゲート構造20を有する金属酸化物半導体(MOS:metal oxide semiconductor)トランジスタ構造を具備する。
【0004】
積層ゲート20は、Pウェルの表面上に形成される薄いゲート誘電層22(トンネル酸化物とも呼ばれる)をさらに備えることもある。積層ゲート20は、トンネル酸化物22の上のポリシリコンフローティングゲート24と、フローティングゲート上のインターポリ誘電層26も備える。インターポリ誘電層26は、窒化物層を挟む2つの酸化物層を有する酸化物−窒化物−酸化物(ONO:oxide-nitride-oxice)層などの多層絶縁体であることが多い。最後にポリシリコン制御ゲート28がインターポリ誘電層26の上に重なる。
【0005】
制御ゲート28は、このようなセルの行につながるワードラインに接続されて、典型的なNOR構造のセルのセクタを形成する。さらに、セルのドレイン領域14は導電性ビットラインにより接続される。セルのチャネル16は、積層ゲート構造20によりチャネル16内に展開される電界によりソース12とドレイン14との間に電流を伝える。
【0006】
NOR構造では、1つの列内のトランジスタの各ドレイン端子14が、同じビットラインに接続される。また、特定のビットラインに接続する各フラッシュセルは、その積層ゲート端子28が異なるワードラインに結合され、アレイ内の全てのフラッシュセルは、ソース端子12を共通のソース端子に結合する。動作中は、個々のフラッシュセルは、周辺デコーダ及び制御回路構成(図示せず)を用いて個別のビットライン及びワードラインを介してアドレスされ、プログラミング(書き込み),読み取りまたは消去の機能を行う。
【0007】
このような従来の単ビット積層ゲートフラッシュメモリセル10は、比較的高い電圧を制御ゲート28に印加し、ソース12を接地し、ドレイン14をソースより高い所定の電位に接続することによってプログラミングされる。その結果として得られる、トンネル酸化物22両端の高い電界により、「ファウラ−ノルドハイム」トンネル動作と呼ばれる現象が起こる。このプロセスの間に、コアセルチャネル領域16内の電子がゲートまたはトンネル酸化物22を通り抜けてフローティングゲート24に行き、フローティングゲートがインターポリ誘電層26とトンネル酸化物22とにより囲まれているために、そこでトラップされる。電子がトラップされると、セル10の閾値電圧が上がる。トラップされた電子が起こすセルの閾値電圧の変化(ひいてはチャネルのコンダクタンスの変化)が、セルをプログラミングするものとなる。
【0008】
従来の単ビット積層ゲートフラッシュメモリセル10を消去するためには、比較的高い電圧がソース12に印加され、制御ゲート28は負の電位に保持される。一方で、ドレイン14はフロート状態即ち浮遊状態とすることができる。このような条件のもとで、フローティングゲート24とソース12との間のトンネル酸化物22の両端に強い電界が展開する。フローティングゲート24にトラップされた電子は、ソース領域12の上のフローティングゲートの部分に向かって流れ、そこにたまり、フローティングゲートからソース領域に向かって、トンネル酸化物22を通るファウラ−ノルドハイムトンネル動作により引き出される。電子がフローティングゲート24から除去されるので、セル10が消去される。
【0009】
従来の単ビットフラッシュメモリデバイスにおいては、このようなセルのブロックまたは集合内の各セルが適切に消去されたか否かを判断するために消去がされたかの検証が実行される。現在の単ビット消去の検証方法では、ビットまたはセルが消去されたかの検証を行い、最初の検証でヴェリファイにパスしなかった個々のセルに補足の消去パルスを印加する。その後、セルの消去状態が再度検証され、セルまたはビットの消去が成功するか、あるいはセルが使用不可とマークされるまでこのプロセスが継続される。
【0010】
消去後に、セルのいくつかが過消去状態となることがあり、過剰に低い閾値電圧とそれに伴って高いドレイン電流漏洩を起こし、後の読み込み,プログラム検証または消去動作にまで問題を起こす場合がある。通常、ソフトプログラミングのプロセスが、過消去セルを修正するための手段として採用される。このプロセスでは、過消去セルに1つ以上のプログラムパルスを与えるのが普通である。ソフトプログラムのプロセスによって、特定されたセルにおいて低くなっている閾値電圧を上昇させ(または修正し)、フラッシュメモリアレイ全体の消去セル閾値電圧の分布が実際に狭められる。近年、単独のメモリセル内に2ビットの情報を蓄積することのできるデュアルビットフラッシュメモリセルが導入された。図1bは、従来技術によるデュアルビットメモリセル50の例を示す。メモリセル50は、二酸化シリコン層52と、埋込N+ソース56及びN+ドレイン58領域を有するP型基板54とによって構成される。二酸化シリコン52は、2層の窒化シリコン60,62の間に挟まれる。他の形態では、層52は、埋込ポリシリコンアイランドで構成されるか、あるいは他の任意の形状の電荷トラッピング層によって構成される。
【0011】
窒化物層60の上には、ポリシリコンゲート64がある。このゲート64は、N型不純物(たとえばリン)でドーピングされる。メモリセル50は、2つのデータビットを記憶することができ、左側のビットは破線の円Aで示され、右側のビットは破線円Bで示される。デュアルビットメモリセル50は、通常は対称形で、そのためにドレイン58とソース56を入れ替えることができる。このため、左側接合部56がソース端子として、右側の接合部58が右側ビットBのドレイン端子として機能することがある。同様に、右側接合部58がソース端子として左側接合部56が左ビットAのドレイン端子となることもある。
【0012】
デュアルビットセルの消去後に、単ビット積層ゲートアーキテクチャに採用される従来のソフトプログラミング及びソフトプログラム検証方法を、一定の条件下で、このデュアルビットデバイスに適用することができるが、消去分布VTの終端がゼロに近くなく、0.7ボルトにあるために、少なからず問題が起こる。従って、デュアルビットメモリアーキテクチャにおけるデータビットの消去セル閾値電圧分布を適切に制御することができ、その構造的特性を補う、新規の改善されたソフトプログラミング及びソフトプログラム検証方法とシステムが必要とされる。
【発明の開示】
【0013】
従来のメモリセルソフトプログラム検証の手法及びシステムの問題点や欠点を克服するあるいは最小限に抑えるシステムと方法とが提供される。本発明は、フラッシュメモリなどのメモリデバイス内の1つ以上のデュアルビットセルの消去セル閾値電圧を検証する方法及びシステムを含む。本発明により、効率的で完璧なソフトプログラムの検証を行うことができ、デュアルビットセルアーキテクチャに伴う、不注意で望ましくないデータの滞留や、過消去及びセル読み込み漏洩の問題点を最小限に抑える。本発明は、そのうちの1ビットのみがデータ格納のためにアクティブに利用されるデュアルビットメモリセルと共に用いられると、大きな利点をもたらす。しかし、本発明はデュアルビットセルアーキテクチャ全般に関して有用性を見いだし、そのために特定のデュアルビットセルの利用の実行例や構造に限定されないことが認識されよう。
【0014】
本発明の一形態では、デュアルビットメモリセルの消去セル閾値電圧を検証するための方法が提供される。消去セル閾値電圧検証法は、デュアルビットメモリセルの第1または第2のビットが適切にソフトプログラミングされたか否かを判断するステップによって構成される。
【0015】
本発明の方法によるデュアルビットメモリセル構造における適切なソフトプログラミングでの検証により、望ましくないデータの滞留やビットの過消去の問題(低閾値電圧をもたらし、結果として高い漏洩電流となる)が、コアセルの動作(たとえば、適切な消去や、読み/書きの機能など)に悪影響を与えないようにする。このように、本発明は単ビット(たとえば積層ゲート)メモリセルタイプのソフトプログラミングに通常利用される従来の方法に対して、大きな性能上の利点をもたらす。本方法は、さらに、別のデュアルビットメモリセルに対してこの方法を繰り返し行い、それによってたとえば、チップ消去またはセクタ消去動作に関して、バイト毎のソフトプログラミング検証を実行するようにしてもよい。
【0016】
コアセル閾値電圧のソフトプログラム検証は、閾値電圧が既知の基準セルに異なる電圧を印加しながら、検証しようとするメモリセルに電圧を印加して、その後で分析しようとするコアセルと基準セルそれぞれの電流を比較することで行うようにしてもよい。この比較により、ソフトプログラミングパルスのうちの1つ以上のパルスが検証されるセルの電流を基準セルの電流よりも下げたことが示されると、コアセル閾値電圧は目標の最小消去セル閾値電圧より高いことになる。さらに、本発明の1形態では、各消去セル閾値電圧が目標最小値より高くなるまで、このプロセスをアレイ内の各セルについて繰り返すようにしてもよい。
【0017】
また、本方法では、セルまたはセルのブロックがソフトプログラム検証に応答しない場合に、任意の1つのコアセルまたはコアセルのブロックに与えられるソフトプログラムパルスの数を数えるステップも含むようにしてもよい。この場合、所定の最大ソフトプログラムパルスの総数を超えると、セルまたはセルのブロックは、ソフトプログラミングを失敗したものと識別され、ゆえに、ソフトプログラムループが無限に続くことが回避される。たとえば、本方法では、新たに各セルアドレスを選択する前に、パルスカウンタを初期化し、ソフトプログラム検証を実行し、パルスカウンタが予めセットされた最大パルス数を超えたか否かを判断し、超えていない場合は新たなソフトプログラムパルスが与えられたとしてパルスカウンタを増分するステップを含み、超えた場合は、失敗したソフトプログラミングのために適切な処置を行うステップに進むようにしても良い。
【0018】
本発明の他の形態では、比較器内の差分電流により後のソフトプログラミングパルス(たとえばパルス幅,パルス高)をカスタム化することで、ソフトプログラミングのプロセス全体を大幅にスピードアップしたり、あるいは過剰なソフトプログラミングの効果を最小限に抑える方法が提供される。
【0019】
本発明の方法は、ソフトプログラミング動作のために選択されたいくつかのコアセルまたはセルのブロック並びに、ソフトプログラム検証のために選択されたコアセルまたはセルのブロックを含んでもよい。
【0020】
本発明の他の形態では、複数のデュアルビットフラッシュメモリセルのソフトプログラミング及びソフトプログラム検証のための方法が提供される。この方法は、複数のデュアルビットフラッシュメモリセルをソフトプログラミングするステップ,複数のデュアルビットフラッシュメモリセルのうち少なくとも1つの第1のビットの適切なソフトプログラミングを検証するステップ,複数のデュアルビットフラッシュメモリセルのうち少なくとも1つの第2のビットの適切なソフトプログラミングを検証するステップ,及び第1と第2のビットが適切にソフトプログラミングされている場合に、そのセルが適切にソフトプログラミングされたか否かを判断するステップを備える。
【0021】
上記とそれに関連する課題を達成するために、本発明は以下に充分に説明され、特に請求項に特定的に明記される特徴により構成される。以下の記述及び添付の図面により、本発明の形態及び実施例が例示的に示される。しかし、これらは本発明の原理を採用することのできる種々の方法のうちのいくつかを示すにすぎない。本発明のその他の目的、利点及び新規の特徴は、本発明の以下の詳細な説明を添付の図面と関連付けることで明らかになろう。
【発明を実施するための形態】
【0022】
以下に、添付の図面と共に本発明の詳細な説明を行う。図面内では、同じ参照番号は全体を通じて同じ要素を指す。本発明は、1つ以上のデュアルビットメモリセルのソフトプログラミング及び適切なソフトプログラミングを検証あるいはベリファイするシステム及び方法を提供し、これはフラッシュメモリデバイス内のチップまたはセクタのソフトプログラム及びソフトプログラム検証動作に関して利用することができる。たとえば、セクタソフトプログラミング検証動作を実行して、フラッシュメモリデバイスの各セルにソフトプログラミングパルスを与えることができる。その後、本発明を利用してデバイス内のどのセルが適切にソフトプログラミングされたかを検証することができる。
【0023】
また、本発明は、ソフトプログラム検証動作の前に実行されるアルゴリズムの消去動作過程の間に過消去されたセルを再ソフトプログラムすることを(たとえば、デュアルビットメモリセル内の1つまたは両方のビットそれぞれにソフトプログラム電圧パルスを選択的に与えることにより)選択的に試みる。また、本発明はデュアルビットセル内の1つまたは両ビットの適切なソフトプログラミングを選択的に再検証することもできる。
【0024】
本発明の1形態により、適切なソフトプログラム検証は、ソフトプログラムコアセル検証電圧を発生し、コアセル検証電圧とは異なる値を持つ基準セル検証電圧を生成することにより行われる。本方法はさらに、コアセル検証電圧を過消去コアセルのゲート部分に印加して、それによりコアセル電流を発生させ、基準セル電圧検証電圧を基準セルのゲート部分に印加して、それにより基準セル電流を発生させるステップも含む。最後に、本方法は、コアセル電流と基準セル電流との比較に基づいて、消去コアセルに関わる閾値電圧が所定の閾値より低いか否かを判断するステップを含む。
【0025】
以下、本発明を、各セルの1ビットだけがデータ格納に用いられるデュアルビットメモリセルアーキテクチャに関して、以下に例示し説明するが、本発明は他種のアーキテクチャ及びその他のデュアルビットアーキテクチャの利用法にも適用することができるものである。
【0026】
図面を再び参照して、図2は消去コアセル閾値電圧分布と呼ばれる特性曲線を図示する。図2は、閾値電圧値VTとセルの数を表す曲線200により図示される、フラッシュメモリアレイ内のコアセル閾値電圧が、消去動作後に互いにどのように異なるものとなるかを示すものである。消去の程度がもっとも小さいセルが、VTMAXの領域における比較的高い閾値電圧を有し、一方で消去の程度がもっとも大きいセル(以下「過消去セル」と呼ぶ)がVTMINの領域における低い閾値電圧を有し、その値がゼロまたは負の値となりうることが知られている。しかし、閾値電圧分布曲線の線分210により、比較的閾値電圧の低い消去セルが依然としていくつか存在することが示される。過消去の度合いが非常に大きいセルのソフトプログラム及びソフトプログラム検証動作を通じてVTを修正した後で、消去コアセルの閾値電圧分布曲線200は、曲線の下端(曲線部210)が約0ボルト近辺となっており、分布が狭くなっている。
【0027】
セルのバックグランド漏洩電流は、閾値電圧の関数として変化するので、消去セルの閾値電圧が低ければ低いほど、漏洩電流は高くなる。1つのビットラインに接続されるセルは、総計512個に達することもあるので、バックグランド漏洩電流の総計はセル読み取り電流を超えて、後に読み取りエラーを起こすことになる。従って、セルが過消去されないようにするだけでなく、閾値電圧分布をできるだけ低い範囲に抑えて、理想的には全てのセルが消去後に同じ高い閾値電圧を有することが望ましい。
【0028】
同様に、図3は所望の消去セル閾値電圧分布350と、プログラミングされたセルの閾値電圧分布360とを示すデュアルビットメモリアレイの例における特性セル閾値電圧分布曲線を示す。前述の如く、消去後にはいくつかのセルが過消去となることがあり、過剰に低い閾値電圧(斜線部370)と、それに対応する高いドレイン電流漏洩とを起こし、そのために後の読み込み,プログラム検証または消去動作にさえ問題を起こすことがある。単ビット積層ゲートセルで通常用いられるチップ,セクタまたはセルのソフトプログラミングを行う従来の方法は、1つまたは複数のプログラムパルスを過消去セルに与えることにより、過消去セルを修正することを試みたものである。ソフトプログラミングはこれらのセルの低い閾値電圧を上げ(あるいは修正して)、フラッシュメモリアレイの両端のセル閾値電圧の分布が実際に狭められる。ソフトプログラム検証は、選択されたコアセル内に生成される電流と、それに関わる消去セル閾値電圧とを、許容しうる閾値電圧を有する基準セルのそれと比較することによって行われた。
【0029】
図2と図3とを比較すると、従来技術の単ビットセルは、通常、約0ボルトのVTMINまでソフトプログラム修正されているのに対し、デュアルビット消去セルは、ソフトプログラム修正されたVTMINが約0.7ボルトまで上がっていることがわかる。従来技術の積層ゲートセルでは、基準セルはそれが比較される特定のコアセルと同様に製造され、基準セルにもコアセルにもソフトプログラム検証の間は同じゲート電圧が与えられる。しかし、デュアルビットセルアーキテクチャでは、基準セル構造はコアセルとは容易には同じにはならない一方、ソフトプログラム検証は、所望の消去コアセルVT(たとえばVT>0.7ボルト)が得られるように行う必要がある。本発明者らは、新しい基準セル構造におけるVTのトリミングあるいは修正する際に、VTを約1.7ボルト未満まで下げると、使用に耐えないほど高いセル漏洩電流が引き起こされることを発見した。
【0030】
本発明により、そしてこれらの問題に対する解決策により、本発明者らは、新しい基準セル構造とコアセル構造のゲートにそれぞれ印加される異なる電圧を発生する方法及びシステムを考案し、基準セルがVT>0.7ボルトの消去コアセルに匹敵する電流を生成することができるようにした。
【0031】
本発明の種々の形態が達成されるソフトプログラム及びソフトプログラム検証システム400の例におけるシステムレベルの機能ブロック図を示す図4において、本発明が理解され、その利点が評価頂けよう。たとえば、図4のシステムは、消去されたメモリセルが所定レベルより低い消去セル閾値電圧を呈することを防ぎ、システムは、図示される3つの機能ブロックにより構成される。
【0032】
図4のフラッシュメモリアレイシステム402は、コアセル405のアレイを有し、これは通常、セクタ,ブロック及び個別のコアセルにさらに分割される。セルは、行と列とに配列され、ある行の全てのセルがその制御ゲートを共通のワードラインに接続する。特定の行に位置するセルのドレインは、全て共通のビットラインに接続され、アレイの全てのセルはそのソースを共通のソースライン490に結合して、490におけるコアセルのドレイン電流(ICORE)の測定を可能にする。メモリシステム402は、アドレス制御410も有し、これは、コア405のセクタ,ブロックまたは個別のセルを選択するために用いられるビット列制御415とワード行420と協働するマルチプレクサのマトリクスとして働く。行制御ブロック420は、アレイのセルのワードラインに接続し、列制御ブロック415はアレイのビットラインに接続する。動作中は、個々のフラッシュセルは、プログラミング(書き込み)、読み込みまたは消去機能のための周辺のデコーダ及び制御回路構成を用いて、各々のビットライン及びワードラインを介して個別にアドレスされる。これらのフラッシュコアセル405が本発明のソフトプログラム及びソフトプログラム検証動作の対象となり、以下のセクションで詳細に論じられる。
【0033】
図4のソフトプログラム制御回路430は、ソフトプログラムマルチプレクサ435と、チャージポンプ440と、ソフトプログラム基準電圧回路445とを伴って構築され、450においてソフトプログラム電圧(V1)を、455においてソフトプログラムコアセル検証電圧(V3)を、また460において基準セル検証電圧(V2)を生成する。ロジックコマンドがソフトプログラムモードに入るのに応答して(またはたとえば、ソフトプログラム検証比較コマンド487の結果として)、マルチプレクサ回路430がソフトプログラムイネーブル信号436を生成し、基準ロジック回路445、または、たとえば次のコアアドレス選択437を制御する。マルチプレクサ回路435は、440のワードラインチャージポンプ回路に対する調整された一定の電源電圧438を生成する。440のチャージポンプは、プログラム検証動作のための電源電圧を生成するドレインチャージポンプと、ソフトプログラム基準電圧回路445内の電圧ディバイダのための昇圧されたワードライン電源電圧を生成するよう構築されるワードラインチャージポンプ回路とを備える。ソフトプログラム基準電圧回路445は、445内の基準ロジック回路マルチプレクサに用いられるソフトプログラムイネーブル信号436,486と、チャージポンプ電圧442,444とを取り入れて、たとえば電圧ディバイダを介して、別のソフトプログラム及びソフトプログラム検証電圧V1,V2及びV3を生成する。
【0034】
図4の、本発明の一実施形態によるソフトプログラム検証制御回路470は、基準セル480を伴って構築され、これはV2すなわち基準セル検証電圧460を用いて基準セル電流(IREF)495を生成する。制御回路470は、さらに、ソフトプログラム検証比較器回路475も備え、これは490における過消去コアセル検証電流(ICORE)495を基準セル電流(IREF)と比較して、特定の消去コアセル閾値電圧が所定のレベルより低いか否かを示す出力標示あるいは出力表示信号477を生成するように構築される。ソフトプログラム検証比較器回路は、さらに、VT標示を検証制御回路485に転送することができるよう構築される。回路485は、その標示に基づいてソフトプログラミングに用いる1つまたはそれ以上のソフトプログラム制御信号486,487を出力するよう構築される。
【0035】
動作中は、ソフトプログラム検証制御回路470の比較器475は、特定のコアセルVTが0.7ボルト未満であるか否かの判定を行い、比較器475が信号477を与えて、487を介して検証制御回路485からの所定のソフトプログラムパルスをソフトプログラム制御回路430に送り返す。
【0036】
本発明の他の形態では、比較器475の差分電流により後のソフトプログラミングパルスをカスタム仕様(たとえばパルス幅,パルス高)にして、ソフトプログラミングのプロセス全体を大幅にスピードアップする、あるいは過剰なソフトプログラミングの影響を最小限に抑えるためのシステム及び方法が提供される。これを行うためには、比較器475において、感度増幅器(たとえば差分電流増幅器)内の差分電流を測定することができることになる。この電流は、477を介して検証制御485に伝えられる。検証制御485は比較器475において生成される差分電流をソフトプログラムパルスの適度なパルス幅,パルス高変調の組み合わせに変換するよう構築される。
【0037】
本発明の他の形態においては、コアメモリアレイ405内または別のメモリ内に位置する参照用テーブルを用いて、後のソフトプログラミングパルスをカスタム仕様(たとえばパルス幅,パルス高)にするシステム及び方法が提供される。この場合、475に生成される差分電流は2つ以上のレベルにまとめられ、それにより、ソフトプログラミングパルスの適切な最適化されたパルス幅/高変調の選択がなされる。本発明のさらに他の形態では、フラッシュメモリアレイが全体として選択され、475において生成される差分電流を用いて、ソフトプログラムパルスの適度なパルス幅またはパルス高変調の組み合わせ、または後のソフトプログラム動作のためにフラッシュメモリアレイ全体のために作成されたパルス列として一連のパルス全体を生成することができる。
【0038】
発明者は、図5a及び図5bに示すように、約1.2ボルトという所定のドレイン−ソースバイアスを、コアセルと基準セルの両ドレインに供給し、約2.7ボルトをコアセルゲートに、約3.7ボルトを基準セルゲートに供給すると、コアセルVTが0.7ボルトに等しければ両者の電流は等しくなることを見いだした。この基準セル電圧の展開は、次のようになる。
用いる等式:ID=k(VGS-VT)2
消去コアセルに:IDCORE= k(VGSCORE-VTCORE)2
基準セルについては:IDREF= k(VGSREF-VTREF)2
求める結果:VTCORE 0.7Vで VTREF = 1.7V:
また、基準セルとコアセル電流とを等しくすることから:IDREF= IDCORE
さらに:k(VGSREF-VTREF)2= k(VGSCORE-VTCORE)2
これで割り算して: VGSREF-VTREF= VGSCORE-VTCORE
新しい基準について解く:VGSREF= VGSCORE-VTCORE+VTREF
与えられる値に置き換える:VGSREF= VGSCORE-0.7+1.7
コアセル値を挿入:VGSREF= 2.7-0.7+1.7
得られる値は:VGSREF= 3.7ボルト
【0039】
従って、コアセルと基準セルを通る電流が等しい場合、コアセルVTは0.7ボルトになる。そうでない場合は、コアセル電流が基準セル電流を超えると、コアセル電流VTは0.7ボルト(所定の閾値)より低くなり、新たなソフトプログラミングパルスを必要とする。
【0040】
次に、図6の機能ブロック図には、図4のソフトプログラム制御回路430で必要とされる種々の電圧を生成する方法及びシステム600が例示される。例えば参照符号610はソフトプログラミング、参照符号620はソフトプログラミング検証、参照符号630は、ワードライン(コアセル)ゲート、および参照符号640は、基準セルゲート基準電圧にそれぞれ供給される電圧をそれぞれ示す。ワードラインチャージポンプ回路650は、ソフトプログラムモードイネーブル信号690に応答して、基準ロジック回路680を介してソフトプログラム検証620のための昇圧された電源電圧670を生成する。ドレインチャージポンプ回路660が、プログラムモード信号(図示せず)に応答して基準ロジック回路680に対する昇圧されたプログラミング電圧610を生成する。図6からわかるように、ソフトプログラム制御システム600は、ソフトプログラム検証モードで用いる異なる値(たとえばV1,V2,V3)を有する複数の電圧を(たとえば抵抗ネットワークを介して)生成することができる。上記の要領で、コアセルと基準セルには個々に、独自の電圧が与えられる。図7は、ソフトプログラムマルチプレクサロジック回路の事例700(たとえば図4のプログラムマルチプレクサ435に関する)を図示する概略図である。このマルチプレクサ回路700は、ロジックゲートのネットワーク702を用いて、702を通じて送られるソフトプログラムモード信号に応答して、図6の基準ロジック回路680に対し、ソフトプログラムイネーブル信号710を生成する。マルチプレクサ回路700は、ラッチ715により正常な状態に保持されるレギュレータトランジスタ720により制御されるプログラム電源電圧705も利用して、ダイオード730により固定され、図6のワードラインチャージポンプ回路650に送られる電源電圧740を生成する。
【0041】
図8は、ソフトプログラム基準電圧ロジック回路805と電圧ディバイダ回路850の事例の詳細を(たとえば図6の回路600に関して)さらに図示する概略図800である。チャージポンプ昇圧ワードライン電圧810は、ラッチ825により保持され、ソフトプログラム検証電源820(または図6の620)を供給する。これがレギュレータトランジスタ830と、ソフトプログラムモードトランジスタ840のゲートで入り、電圧ディバイダ回路850の比率が、3.7ボルトの基準セルゲート電圧860と2.7ボルトの消去コアセルゲート基準電圧870とになるよう設定する。上記の例のようにして、消去コアセルVTが所定値より大きいか否かを評価するために、コアセルと基準セルとがそれに印加される必要なゲート電圧を得るように異なる値を有する電圧が提供される。
【0042】
本発明の他の形態により、消去済みのメモリセルが、所定のレベルより低い消去セル閾値電圧を呈することを防ぐための方法が提供される。図9は、本発明によりメモリセルソフトプログラミングを検証する方法の事例を示す流れ図900であり、説明のために図4のシステム例に関連させて論ずる。たとえば、消去または消去検証動作が実行されて、メモリのセクタのデータビットが(たとえばそこに1の値を書き込むことにより)消去されると、方法900がステップ910で始まり、その後で、ソフトプログラム及びソフトプログラム検証モードがステップ920でイネーブルになる。
【0043】
方法900はステップ925に進み、ここでセルアドレスが第1アドレスに初期化され、たとえば、ステップ930でパルスカウンタがゼロに初期化される。ステップ930の後で、第1セルアドレスがステップ940で選択される。次に第1メモリセルがステップ950において、ソフトプログラム検証される。意志決定ステップ950において、コアセルが適切に消去され、なおかつ過消去されていないか否かの判断がなされる。図4に関して図示し、さらに詳細に説明するように、方法900のステップ950,965で実行されるソフトプログラム検証動作は、特定のコアセルゲートに約2.7ボルトの基準電圧を印加し、異なる基準電圧(たとえば約3.7ボルト)を基準セルゲートに印加し、次にこの2つの電流を比較し、その比較結果に基づいて、関係する消去コアセル閾値電圧が0.7ボルトより大きいか否かの判断をすることで実行される。
【0044】
たとえばステップ950で、選択されたコアセルの電流が基準セル電流より低い場合、コアセルの閾値電圧が0.7ボルト未満であるという判断がなされ、方法900はステップ955に進む。そこで、すでにコアセルに印加されているソフトプログラムパルスの現数を数えて、消去セル閾値電圧を修正しようとする。所定数のパルスNpを超えている場合、ステップ955においてソフトプログラムのプロセスが失敗したコアセルとして識別する判断がなされ、ステップ970に進む。この要領で、選択されたセルが万が一不良でも、コアセルは再検証を行わずに、ソフトプログラムパルスを繰り返し受けずに済み、プログラムが終わることのないループ内でハングする(動かなくなる)ことはない。もっとも重要なことは、ソフトプログラムパルス幅を短くして、ソフトプログラミングの時間を必要性のもっとも大きな部分だけで使うためにソフトプログラミング時間全体を高速化することができることである。しかし、ステップ955において、所定のパルス数がNpを超えない場合は、方法900はステップ960に進み、そこで現パルスの計数を増分する。
【0045】
ステップ960の後で、方法900はステップ965に進み、ソフトプログラムパルスをコアセルに印加し、ステップ950に戻って新たなソフトプログラム検証を行う。
【0046】
意志決定ステップ950において、セルが適切にソフトプログラミングされたと判断されると、方法900はステップ980に進み、そこで、最後のセルアドレスに到達したか否かが判断される(たとえば、特定のセルメモリブロックまたはセクタ内で、あるいは特定の複数のセルメモリブロックまたはセクタ内で)。たとえば、本方法を選択的に採用して、NOR構造内に接続される一定数のセル(たとえば8個または16個)の消去を検証することもできるが、本発明により任意の数のこのようなセルを連続して検証する別の実行例も可能である。
【0047】
意志決定ステップ980において、最後のセルアドレスに到達していない場合は、方法はステップ985に進み、ステップ990に進む前にソフトプログラムパルスカウンタがリセットされる。ステップ990において、現アドレスが増分されてから、ステップ940に再び進み、そこで次のセルアドレスが以前と同様に選択される。そうでない場合(たとえばこれらのセル全てが検証済みの場合)は、方法900はステップ995において終了する。
【0048】
かくして、方法900はデュアルビットメモリセルの各セルを選択的に検証,再検証,ソフトプログラミング及び再ソフトプログラミングして、適切にソフトプログラミングされたことを確認してから、ステップ985で別のセルに進むか、あるいはステップ995で終了する。
【0049】
この点において、方法900では、ソフトプログラミング/検証の段階で何回かの試みが失敗に終わるとそのセルが使用不能(たとえば適切にソフトプログラミングできない)であると判断するための内部カウンタまたはその他のステップを用いるようにしてもよい。これによりセル(または、たとえばバイトまたはワードなど複数の関連セル)に不良とマーキングを行う。このような処理が行われないと、不良セクタ消去動作の一部としてハングするおそれがある。さらにこの点に関して、方法900が製造過程で(たとえばパッケージングの前または後であるが、顧客に出荷される前に)採用されると、1つのセルまたは複数のセルを不良とマーキングを行い、代わりのまたは予備の記憶装置セルに交換として提供するという冗長性を得ることができる。これにより歩留まりを許容範囲内とすることもできる。方法900をエンドユーザが行うセクタまたはチップのソフトプログラム/検証に関して採用することもできる。この場合は、結果的にメモリデバイスのハンギングとして、セルの不良をユーザに知らせることができる。
【0050】
本発明は1つ以上の実行例に関して図示及び説明されたが、本明細書並びに添付の図面を読み、理解することで、当業者には同等の変形及び修正が起案されよう。上記に説明する構成部品(アセンブリ,デバイス,回路など)により実行される様々な機能に特に関して、これらの構成部品を記述するために用いられる用語は(「手段」に対する言及も含めて)、特に標示されない限り、説明する部品の指定される機能(すなわち機能的に等価の)任意の構成部品に対応するものである。これは、本明細書で例証する本発明の実行例において機能を実行する開示される構造と、構造的に等価でなくても当てはまる。また、いくつかの実施形態のうちの一例についてのみ本発明の特定の特徴が開示されるが、このような特徴は、ある特定の用途に関して望ましく有利である他の実施形態の1つ以上のその他の特徴と組み合わせることができる。さらに、詳細な説明及び請求項のいずれにおいても「含む」という語が用いられる範囲で、この語は「有する」という語を包含するものである。
【産業上の利用可能性】
【0051】
本システムと関連の方法は、集積回路回路設計の分野において、フラッシュメモリデバイスにおける消去コアセルのVT分布を狭くする方法を提供するために利用することができる。
【図面の簡単な説明】
【0052】
【図1a】従来技術による単ビットフラッシュメモリセル事例の部分的な断面図。
【図1b】本発明の種々の側面を実現する、従来技術によるデュアルビットメモリセル事例の部分的な断面図。
【図2】従来技術のフラッシュメモリアレイの事例のいくつかのコアセルの消去セル閾値電圧の分布を示す分布図。
【図3】デュアルビットメモリアレイの事例のいくつかのコアセルの消去セル閾値電圧分布とプログラミングされたセルの閾値電圧分布を、本発明によるソフトプログラミングを必要とする過消去ビットと共に示す分布図。
【図4】本発明の種々の側面を実行することのできるソフトプログラム及びソフトプログラミング検証システムの事例を示すシステムレベルの機能ブロック図。
【図5a】図4のシステムのコアセル,コア電流及びゲート電圧の一例を示す概略図。
【図5b】図4のシステムの基準セル,基準電流及びゲート電圧の一例を示す概略図。
【図6】図4のシステムのソフトプログラム基準電圧とチャージポンプロジック回路を示す機能ブロック図である。
【図7】図4のシステムのソフトプログラムマルチプレクサロジック回路の一例を示す概略図。
【図8】図6のシステムのソフトプログラム基準電圧ロジック回路と、電圧ディバイダ回路の一例の詳細を示す概略図。
【図9】本発明によりメモリセルのソフトプログラミングを検証する方法の事例を示す流れ図。
Claims (10)
- 酸化物−窒化物−酸化物(ONO)電荷トラッピング層を有する消去済みのデュアルビットフラッシュメモリセルの消去セル閾値電圧が所定のレベルより低くなることを防ぐ方法であって、
ソフトプログラム検証コアセル検証電圧を生成するステップ(920)と、
前記ソフトプログラム検証コアセル検証電圧とは異なる値を有する基準セル検証電圧を生成するステップ(925)と、
前記ソフトプログラム検証コアセル検証電圧をONO電荷トラッピング層を有するデュアルビット消去コアセルのゲート部分に印加して、当該デュアルビット消去コアセルのゲート部を通じて流れるコアセル電流を生成するステップ(940,965)と、
前記基準セル電圧検証電圧を基準セルのゲート部分に印加して、それにより基準セルのゲート部分を通じて流れる基準セル電流を生成するステップ(940)と、
前記コアセル電流と前記基準セル電流とを比較して、ONO電荷トラッピング層を有する消去済みデュアルビットコアセルの消去セル閾値電圧が、所定の閾値よりも低いか否かを判断するステップ(950)と、を有する方法(900)。 - 前記判定により前記消去されたコアセルの消去セル閾値電圧が前記所定の閾値よりも低いことが示された場合に、前記酸化物−窒化物−酸化物(ONO)電荷トラッピング層を有する消去済みのデュアルビットフラッシュメモリセルに対してソフトプログラムを実行する、請求項1記載の方法。
- 酸化物−窒化物−酸化物(ONO)電荷トラッピング層を有する消去済みのデュアルビットフラッシュメモリセルの消去セル閾値電圧が所定の閾値電圧よりも低くなることを防ぐシステム(400)であって、
ソフトプログラム電圧(V1)(450)と、ソフトプログラムコアセル検証電圧(V3)(455)と、前記ソフトプログラムコアセル検証電圧(V3)とは異なる値を有する基準セル検証電圧(V2)(460)とを生成するよう構築されるソフトプログラム制御回路(430)を有し、
コアアドレス制御回路構成(410)、ビット/列制御回路構成(415)及びワード/行制御回路構成(420)に動作可能に結合されるONO電荷トラッピング構造(405)を有するデュアルビットコアセルのフラッシュメモリ(402)アレイを有し、当該フラッシュメモリアレイは、選択される消去済みデュアルビットコアセルのためのコアセル検証電流(490)を生成することができるものであり、
前記基準セル検証電圧(V2)(460)を利用して基準電流(495)を生成して前記コアセル検証電流(490)と前記基準セル電流(495)とを比較するよう構築されるソフトプログラム検証制御回路(470)を有するシステム(400)。 - 前記ソフトプログラム検証制御回路(470)は、
前記の選択された消去済みデュアルビットコアセルが前記比較に基づき所定のレベルより低い消去セル閾値電圧を有するか否かの標示(477)を生成するよう構築されるソフトプログラム検証比較器回路(475)と、
前記ソフトプログラム検証比較器回路(475)に動作可能に結合され、前記標示(477)に基づいて選択されたデュアルビットセルのソフトプログラミングに用いる1つまたはそれ以上のソフトプログラム制御信号(486,487)を出力するよう構築される検証制御ロジック回路(485)と、を有する、請求項3記載のシステム。 - 前記比較器回路(475)が消去済みデュアルビットセルの閾値電圧が所定のレベルより高いことを示すとき、前記検証制御ロジック回路(485)が、さらに、後の消去コアセル検証で用いるための次のコアセルアドレス制御信号(487,437)を生成することができる請求項4記載のシステム。
- 前記ソフトプログラム制御回路(430)が、
プログラムモード信号(437)とソフトプログラムモード信号(436)とのいずれかを選択するよう構築されるソフトプログラムマルチプレクサ回路(435)と、
昇圧されたワードライン電圧信号(670)を生成するよう構築されるワードラインチャージポンプ回路(650)と、昇圧されたプログラミング電圧信号(610)を生成するよう構築されるドレインチャージポンプ回路(660)と、を含む2つのチャージポンプ(440)のグループと、
プログラムモード信号(610)とソフトプログラムモード信号(690)との間で動作可能で、それに応答して、前記の選択された電圧信号に基づき複数のソフトプログラム検証電圧(620,630,640)を生成するソフトプログラム基準電圧回路(445,690)と、を含む請求項3記載のシステム。 - 前記ソフトプログラムマルチプレクサ回路(700)が、
前記ソフトプログラムモード信号(690)に応答して前記前記基準ロジック回路(680)に対するソフトプログラムイネーブル信号(710)を生成することができるモード選択ロジックゲート(702)のネットワークと、
前記ソフトプログラムモード信号(750)に応答して前記ワードラインチャージポンプ回路(650)に対する電源電圧(740)を生成することができるワードラインチャージポンプ電源回路(705,715,720,730)と、を有する、請求項6記載のシステム。 - 前記チャージポンプのグループ(440,650,660)が、
前記ソフトプログラムマルチプレクサ回路(700)に動作可能に結合され、前記ソフトプログラムモード信号(750)に応答して昇圧されたワードライン電圧(670)を生成するよう構築されるワードラインチャージポンプ回路(650)と、
プログラムモード信号(760)に応答して前記基準ロジック回路(680)に対して昇圧されたプログラミング電圧(610)を生成するよう構築されるドレインチャージポンプ回路(660)と、を有する、請求項6記載のシステム。 - 前記ソフトプログラム基準電圧回路(445,800)が、前記チャージポンプ電圧(670,610;810,830)とそれぞれのモードとからさらに選択を行い、選択された電圧を検証ディバイダ回路(850)に送り、前記ソフトプログラムマルチプレクサ回路構成(700)に動作可能に結合され、ソフトプログラムイネーブルコマンド(690,840,820)を受け取るよう構築される基準ロジック回路(680,800)を有する、請求項6記載のシステム。
- 前記ソフトプログラム基準電圧回路(445,800)が、
検証電圧ディバイダ回路(850)を有し、当該検証電圧ディバイダ回路(850)は、
前記検証電圧ディバイダ回路(850)の電源として用いられ、正しい電圧ディバイダ比率を設定するためにソフトプログラム検証モードトランジスタのゲート(840)に送られる4.0ボルトのソフトプログラム検証電圧(620,830)と、
所定の基準セル電流(495)を設定するために用いられる基準セル(480)のゲートに送られる3.7ボルトの基準電圧(860)と、
デュアルビットコアセル電流(490)を設定するために用いられる前記デュアルビットコアセルワードライン(455)のゲートに送られる2.7ボルトのワードライン電圧(630,870)、
のうち少なくとも1つの検証電圧を生成するよう構築される、請求項9記載のシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/829,193 US6493266B1 (en) | 2001-04-09 | 2001-04-09 | Soft program and soft program verify of the core cells in flash memory array |
PCT/US2001/048734 WO2002082447A2 (en) | 2001-04-09 | 2001-12-12 | Soft program and soft program verify of the core cells in flash memory array |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004524643A true JP2004524643A (ja) | 2004-08-12 |
JP4068464B2 JP4068464B2 (ja) | 2008-03-26 |
Family
ID=25253800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002580327A Expired - Fee Related JP4068464B2 (ja) | 2001-04-09 | 2001-12-12 | フラッシュメモリアレイ内のコアセルのソフトプログラム及びソフトプログラム検証 |
Country Status (9)
Country | Link |
---|---|
US (1) | US6493266B1 (ja) |
EP (1) | EP1415302B1 (ja) |
JP (1) | JP4068464B2 (ja) |
KR (1) | KR100828196B1 (ja) |
CN (1) | CN100365735C (ja) |
AU (1) | AU2002230944A1 (ja) |
DE (1) | DE60115716T2 (ja) |
TW (1) | TW584858B (ja) |
WO (1) | WO2002082447A2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009113760A1 (en) * | 2008-03-12 | 2009-09-17 | Samsung Electronics Co., Ltd. | Apparatus and method for hybrid detection of memory data |
WO2009116715A1 (en) * | 2008-03-17 | 2009-09-24 | Samsung Electronics Co., Ltd. | Memory devices and methods |
JP2012142040A (ja) * | 2010-12-28 | 2012-07-26 | Lapis Semiconductor Co Ltd | データ書き込み方法及び不揮発性半導体メモリ装置 |
Families Citing this family (98)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6928001B2 (en) * | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
US6584017B2 (en) * | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
US6925007B2 (en) | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
US6897522B2 (en) * | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
US7098107B2 (en) * | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
US6639271B1 (en) * | 2001-12-20 | 2003-10-28 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
US7001807B1 (en) | 2001-12-20 | 2006-02-21 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
TWI259952B (en) * | 2002-01-31 | 2006-08-11 | Macronix Int Co Ltd | Data erase method of flash memory |
US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US7190620B2 (en) * | 2002-01-31 | 2007-03-13 | Saifun Semiconductors Ltd. | Method for operating a memory device |
US6661711B2 (en) * | 2002-02-06 | 2003-12-09 | Sandisk Corporation | Implementation of an inhibit during soft programming to tighten an erase voltage distribution |
US6639844B1 (en) * | 2002-03-13 | 2003-10-28 | Advanced Micro Devices, Inc. | Overerase correction method |
US6901010B1 (en) * | 2002-04-08 | 2005-05-31 | Advanced Micro Devices, Inc. | Erase method for a dual bit memory cell |
JP2003346484A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JP4028301B2 (ja) * | 2002-06-11 | 2007-12-26 | 富士通株式会社 | 不揮発性半導体記憶装置及びその消去方法 |
US6917544B2 (en) * | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US6967896B2 (en) * | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
US7178004B2 (en) * | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
EP1453059B1 (en) * | 2003-02-28 | 2005-10-12 | STMicroelectronics S.r.l. | Gate voltage regulation system for a non volatile memory cells and a programming and soft programming phase |
US6914823B2 (en) * | 2003-07-29 | 2005-07-05 | Sandisk Corporation | Detecting over programmed memory after further programming |
US6917542B2 (en) * | 2003-07-29 | 2005-07-12 | Sandisk Corporation | Detecting over programmed memory |
US6954393B2 (en) * | 2003-09-16 | 2005-10-11 | Saifun Semiconductors Ltd. | Reading array cell with matched reference cell |
US7123532B2 (en) * | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
TWI258768B (en) * | 2004-03-10 | 2006-07-21 | Samsung Electronics Co Ltd | Sense amplifier and method for generating variable reference level |
KR100634169B1 (ko) * | 2004-03-10 | 2006-10-16 | 삼성전자주식회사 | 가변형 기준레벨 발생 기능을 가진 센스 앰프 및 그 방법 |
US7310347B2 (en) * | 2004-03-14 | 2007-12-18 | Sandisk, Il Ltd. | States encoding in multi-bit flash cells |
US20050213393A1 (en) | 2004-03-14 | 2005-09-29 | M-Systems Flash Disk Pioneers, Ltd. | States encoding in multi-bit flash cells for optimizing error rate |
TWI247311B (en) * | 2004-03-25 | 2006-01-11 | Elite Semiconductor Esmt | Circuit and method for preventing nonvolatile memory from over erasure |
US7652930B2 (en) * | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
CN100353457C (zh) * | 2004-04-30 | 2007-12-05 | 晶豪科技股份有限公司 | 非易失性内存防止过度擦除的电路及方法 |
US6834012B1 (en) * | 2004-06-08 | 2004-12-21 | Advanced Micro Devices, Inc. | Memory device and methods of using negative gate stress to correct over-erased memory cells |
US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
US7180775B2 (en) * | 2004-08-05 | 2007-02-20 | Msystems Ltd. | Different numbers of bits per cell in non-volatile memory devices |
US7095655B2 (en) * | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
EP1788582B1 (en) * | 2004-08-30 | 2010-04-28 | Spansion LLc | Erasing method for nonvolatile storage, and nonvolatile storage |
US20060068551A1 (en) * | 2004-09-27 | 2006-03-30 | Saifun Semiconductors, Ltd. | Method for embedding NROM |
US7638850B2 (en) * | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
US7092290B2 (en) * | 2004-11-16 | 2006-08-15 | Sandisk Corporation | High speed programming system with reduced over programming |
CN1838323A (zh) * | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 可预防固定模式编程的方法 |
US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
JP4796126B2 (ja) * | 2005-03-31 | 2011-10-19 | サンディスク コーポレイション | メモリセルの部分集合を個別に検証してさらにソフトプログラミングすることによる不揮発性メモリのソフトプログラミング |
JP2006294144A (ja) * | 2005-04-12 | 2006-10-26 | Toshiba Corp | 不揮発性半導体記憶装置 |
US20070141788A1 (en) * | 2005-05-25 | 2007-06-21 | Ilan Bloom | Method for embedding non-volatile memory with logic circuitry |
US8400841B2 (en) * | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
US7184313B2 (en) * | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
US7804126B2 (en) * | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
US7170796B1 (en) * | 2005-08-01 | 2007-01-30 | Spansion Llc | Methods and systems for reducing the threshold voltage distribution following a memory cell erase |
US20070036007A1 (en) * | 2005-08-09 | 2007-02-15 | Saifun Semiconductors, Ltd. | Sticky bit buffer |
US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
US20070096199A1 (en) * | 2005-09-08 | 2007-05-03 | Eli Lusky | Method of manufacturing symmetric arrays |
US7366022B2 (en) * | 2005-10-27 | 2008-04-29 | Sandisk Corporation | Apparatus for programming of multi-state non-volatile memory using smart verify |
US7301817B2 (en) | 2005-10-27 | 2007-11-27 | Sandisk Corporation | Method for programming of multi-state non-volatile memory using smart verify |
US20070103980A1 (en) * | 2005-11-10 | 2007-05-10 | Gert Koebernick | Method for operating a semiconductor memory device and semiconductor memory device |
US20070120180A1 (en) * | 2005-11-25 | 2007-05-31 | Boaz Eitan | Transition areas for dense memory arrays |
US7352627B2 (en) * | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
US7808818B2 (en) * | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
US20070173017A1 (en) * | 2006-01-20 | 2007-07-26 | Saifun Semiconductors, Ltd. | Advanced non-volatile memory array and method of fabrication thereof |
US7760554B2 (en) * | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
US7692961B2 (en) * | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
US8253452B2 (en) * | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
US20070255889A1 (en) * | 2006-03-22 | 2007-11-01 | Yoav Yogev | Non-volatile memory device and method of operating the device |
US7630253B2 (en) * | 2006-04-05 | 2009-12-08 | Spansion Llc | Flash memory programming and verification with reduced leakage current |
US7489560B2 (en) | 2006-04-05 | 2009-02-10 | Spansion Llc | Reduction of leakage current and program disturbs in flash memory devices |
US7701779B2 (en) * | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
US7428172B2 (en) * | 2006-07-17 | 2008-09-23 | Freescale Semiconductor, Inc. | Concurrent programming and program verification of floating gate transistor |
US7605579B2 (en) * | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
US8189396B2 (en) | 2006-12-14 | 2012-05-29 | Mosaid Technologies Incorporated | Word line driver in a hierarchical NOR flash memory |
KR100841980B1 (ko) * | 2006-12-19 | 2008-06-27 | 삼성전자주식회사 | 소거된 셀의 산포를 개선할 수 있는 플래시 메모리 장치의소거 방법 |
US7619934B2 (en) * | 2006-12-20 | 2009-11-17 | Spansion Llc | Method and apparatus for adaptive memory cell overerase compensation |
US20080239599A1 (en) * | 2007-04-01 | 2008-10-02 | Yehuda Yizraeli | Clamping Voltage Events Such As ESD |
KR101348173B1 (ko) * | 2007-05-25 | 2014-01-08 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템 |
KR100960479B1 (ko) * | 2007-12-24 | 2010-06-01 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 동작 방법 |
US7808833B2 (en) * | 2008-01-28 | 2010-10-05 | Qimonda Flash Gmbh | Method of operating an integrated circuit, integrated circuit and method to determine an operating point |
KR101400691B1 (ko) | 2008-05-14 | 2014-05-29 | 삼성전자주식회사 | 메모리 장치 및 메모리 프로그래밍 방법 |
KR20120030818A (ko) | 2010-09-20 | 2012-03-29 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 소거 방법 |
US8289773B2 (en) | 2010-11-09 | 2012-10-16 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) erase operation with brownout recovery technique |
US8654589B2 (en) * | 2010-11-30 | 2014-02-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Charge pump control scheme for memory word line |
KR101775429B1 (ko) | 2011-01-04 | 2017-09-06 | 삼성전자 주식회사 | 비휘발성 메모리 소자 및 이의 프로그램 방법 |
KR101281706B1 (ko) * | 2011-02-28 | 2013-07-03 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 및 그의 소거 동작 제어 방법 |
US8717813B2 (en) * | 2011-04-13 | 2014-05-06 | Macronix International Co., Ltd. | Method and apparatus for leakage suppression in flash memory in response to external commands |
US8526240B2 (en) * | 2011-08-17 | 2013-09-03 | Ememory Technology Inc. | Flash memory and memory cell programming method thereof |
US8576633B2 (en) * | 2011-09-29 | 2013-11-05 | Cypress Semiconductor Corp. | 1T smart write |
US8995202B2 (en) | 2012-05-21 | 2015-03-31 | Freescale Semiconductor, Inc. | Test flow to detect a latent leaky bit of a non-volatile memory |
US8760923B2 (en) * | 2012-08-28 | 2014-06-24 | Freescale Semiconductor, Inc. | Non-volatile memory (NVM) that uses soft programming |
US8947958B2 (en) | 2012-10-09 | 2015-02-03 | Freescale Semiconductor, Inc. | Latent slow bit detection for non-volatile memory |
US8830756B2 (en) * | 2013-01-23 | 2014-09-09 | Freescale Semiconductor, Inc. | Dynamic detection method for latent slow-to-erase bit for high performance and high reliability flash memory |
US8995198B1 (en) | 2013-10-10 | 2015-03-31 | Spansion Llc | Multi-pass soft programming |
US10825529B2 (en) | 2014-08-08 | 2020-11-03 | Macronix International Co., Ltd. | Low latency memory erase suspend operation |
JP6088602B2 (ja) * | 2015-08-12 | 2017-03-01 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
KR102524916B1 (ko) * | 2018-03-13 | 2023-04-26 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
US10832765B2 (en) * | 2018-06-29 | 2020-11-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Variation tolerant read assist circuit for SRAM |
US11017851B1 (en) * | 2019-11-26 | 2021-05-25 | Cypress Semiconductor Corporation | Silicon-oxide-nitride-oxide-silicon based multi level non-volatile memory device and methods of operation thereof |
CN112527550B (zh) * | 2020-11-26 | 2023-06-30 | 中山市江波龙电子有限公司 | 存储装置重读表的生成方法、测试装置以及存储介质 |
CN114995750B (zh) * | 2022-05-25 | 2022-11-18 | 北京得瑞领新科技有限公司 | 提高闪存数据可靠性的方法、装置、存储介质及存储设备 |
US12045509B2 (en) * | 2022-06-17 | 2024-07-23 | SanDisk Technologies, Inc. | Data storage device with weak bits handling |
CN116959544B (zh) * | 2023-09-20 | 2023-12-15 | 上海芯存天下电子科技有限公司 | 校验电流的设置方法、操作校验方法及相关设备 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03106075A (ja) * | 1989-09-20 | 1991-05-02 | Fujitsu Ltd | 不揮発性半導体記憶装置及びその読出し・書込み方法 |
EP0596198B1 (en) * | 1992-07-10 | 2000-03-29 | Sony Corporation | Flash eprom with erase verification and address scrambling architecture |
US5600593A (en) * | 1994-12-06 | 1997-02-04 | National Semiconductor Corporation | Apparatus and method for reducing erased threshold voltage distribution in flash memory arrays |
US5774400A (en) | 1995-12-26 | 1998-06-30 | Nvx Corporation | Structure and method to prevent over erasure of nonvolatile memory transistors |
US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US5963477A (en) | 1997-12-09 | 1999-10-05 | Macronix International Co., Ltd. | Flash EPROM erase algorithm with wordline level retry |
JP3344313B2 (ja) * | 1998-03-25 | 2002-11-11 | 日本電気株式会社 | 不揮発性半導体メモリ装置 |
JP3346274B2 (ja) * | 1998-04-27 | 2002-11-18 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
TW439293B (en) * | 1999-03-18 | 2001-06-07 | Toshiba Corp | Nonvolatile semiconductor memory |
US6172909B1 (en) | 1999-08-09 | 2001-01-09 | Advanced Micro Devices, Inc. | Ramped gate technique for soft programming to tighten the Vt distribution |
US6344994B1 (en) * | 2001-01-31 | 2002-02-05 | Advanced Micro Devices | Data retention characteristics as a result of high temperature bake |
-
2001
- 2001-04-09 US US09/829,193 patent/US6493266B1/en not_active Expired - Lifetime
- 2001-12-12 DE DE60115716T patent/DE60115716T2/de not_active Expired - Lifetime
- 2001-12-12 EP EP01991202A patent/EP1415302B1/en not_active Expired - Lifetime
- 2001-12-12 AU AU2002230944A patent/AU2002230944A1/en not_active Abandoned
- 2001-12-12 WO PCT/US2001/048734 patent/WO2002082447A2/en active IP Right Grant
- 2001-12-12 CN CNB018231195A patent/CN100365735C/zh not_active Expired - Lifetime
- 2001-12-12 KR KR1020037013262A patent/KR100828196B1/ko not_active IP Right Cessation
- 2001-12-12 JP JP2002580327A patent/JP4068464B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-13 TW TW091104663A patent/TW584858B/zh not_active IP Right Cessation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009113760A1 (en) * | 2008-03-12 | 2009-09-17 | Samsung Electronics Co., Ltd. | Apparatus and method for hybrid detection of memory data |
US7831881B2 (en) | 2008-03-12 | 2010-11-09 | Samsung Electronics Co., Ltd. | Apparatus and method for hybrid detection of memory data |
WO2009116715A1 (en) * | 2008-03-17 | 2009-09-24 | Samsung Electronics Co., Ltd. | Memory devices and methods |
JP2012142040A (ja) * | 2010-12-28 | 2012-07-26 | Lapis Semiconductor Co Ltd | データ書き込み方法及び不揮発性半導体メモリ装置 |
Also Published As
Publication number | Publication date |
---|---|
AU2002230944A1 (en) | 2002-10-21 |
US6493266B1 (en) | 2002-12-10 |
CN100365735C (zh) | 2008-01-30 |
EP1415302B1 (en) | 2005-12-07 |
TW584858B (en) | 2004-04-21 |
EP1415302A2 (en) | 2004-05-06 |
DE60115716T2 (de) | 2006-07-13 |
KR20030096307A (ko) | 2003-12-24 |
US20030021155A1 (en) | 2003-01-30 |
KR100828196B1 (ko) | 2008-05-08 |
DE60115716D1 (de) | 2006-01-12 |
WO2002082447A2 (en) | 2002-10-17 |
WO2002082447A3 (en) | 2003-03-06 |
JP4068464B2 (ja) | 2008-03-26 |
CN1494720A (zh) | 2004-05-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4068464B2 (ja) | フラッシュメモリアレイ内のコアセルのソフトプログラム及びソフトプログラム検証 | |
US6331951B1 (en) | Method and system for embedded chip erase verification | |
US6690602B1 (en) | Algorithm dynamic reference programming | |
US6512701B1 (en) | Erase method for dual bit virtual ground flash | |
US6639844B1 (en) | Overerase correction method | |
US6831858B2 (en) | Non-volatile semiconductor memory device and data write control method for the same | |
US6567303B1 (en) | Charge injection | |
KR100953208B1 (ko) | 두 개의 상보적으로 프로그래밍된 듀얼 비트 기준 셀의전압 평균화에 기초한 기준 전압 생성 시스템 및 방법 | |
US6252803B1 (en) | Automatic program disturb with intelligent soft programming for flash cells | |
US6834012B1 (en) | Memory device and methods of using negative gate stress to correct over-erased memory cells | |
US6172909B1 (en) | Ramped gate technique for soft programming to tighten the Vt distribution | |
KR100960352B1 (ko) | 선 소거 단계를 이용하여 플래시 메모리를 소거하는 방법 | |
JP4870876B2 (ja) | 不揮発性半導体メモリ装置の消去方法 | |
JP3974778B2 (ja) | 不揮発性半導体メモリ装置およびそのデータ消去方法 | |
US6172915B1 (en) | Unified erase method in flash EEPROM | |
JP4106028B2 (ja) | メモリ装置におけるソフトプログラム検証のための方法および装置 | |
US6934190B1 (en) | Ramp source hot-hole programming for trap based non-volatile memory devices | |
US6901010B1 (en) | Erase method for a dual bit memory cell | |
WO2003063167A2 (en) | System and method for programming ono dual bit memory cells | |
US6987695B2 (en) | Writing data to nonvolatile memory | |
US6178117B1 (en) | Background correction for charge gain and loss | |
KR100428784B1 (ko) | 소거된 셀들의 문턱 전압 분포를 최소화할 수 있는불휘발성 반도체 메모리 장치의 소거 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070522 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070822 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070829 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070921 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071001 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071022 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071029 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080110 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110118 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120118 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130118 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |