JP2004524643A - フラッシュメモリアレイ内のコアセルのソフトプログラム及びソフトプログラム検証 - Google Patents

フラッシュメモリアレイ内のコアセルのソフトプログラム及びソフトプログラム検証 Download PDF

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Abstract

デュアルビットメモリセルアーキテクチャ（５０）に関して採用される、目標最小値（３８０）と最大値（３９０）との間の閾値電圧（３５０）を調整または修正するためのメモリセルソフトプログラム及びソフトプログラム検証のための方法（９００）及びシステム（４００）が開示される。本方法（９００）は、過消去コアセルと異なるセル（４８０）とに、１つの基準電圧信号（４５５）を印加するステップと、それぞれにより生成される２つの電流（４７５）を比較するステップと、セル（４０５）の１つ以上のビットの適切なソフトプログラミングを選択的に検証する（４８５，４３５）ステップと、当該デュアルビットメモリセルが適切にソフトプログラムされた（９５０）ことを判断するステップとを含む。本方法はさらに、セルの少なくとも１つ以上のビット（９８０）を選択的にソフトプログラミングした後のセルの適切なソフトプログラミングを選択的に再検証する（９５０，９５５）ステップによって構成される。

Description

【技術分野】
【０００１】
本発明は、一般にメモリシステムに関し、詳しくは、新規の基準セル構造と、ソフトプログラム及びソフトプログラム検証動作中の独自の基準電圧の印加とにより、基準セルを低い閾値電圧に低減させるという従来の問題点を排し、消去されるコアセル閾値の分布を狭めてさらにプログラミング時間の高速化を促進するフラッシュメモリシステム及び方法に関する。
【背景技術】
【０００２】
フラッシュメモリとは、再書き込みが可能で、電力を用いずにそのデータを保持することができる１種の電子メモリ媒体である。フラッシュメモリデバイスは、通常、書き込みサイクルの寿命は１００Ｋないし１ＭＥＧである。１つのバイトを消去することができるダイナミックランダムアクセスメモリ（ＤＲＡＭ: dynamic random access memory）やスタティックランダムアクセスメモリ（ＳＲＡＭ：static random access memory）チップとは異なり、フラッシュメモリは、一定の多重ビットブロックまたはセクタ毎に消去され書き込まれるのが普通である。適宜に消去することのできる電子的に消去可能なリードオンリーメモリ（ＥＥＰＲＯＭ：electrically erasable read only memory）から進化して、フラッシュメモリはより安価で密度が大きい。この新しいカテゴリのＥＥＰＲＯＭは、ＥＰＲＯＭの密度とＥＥＰＲＯＭの電気的な消去可能性という利点をあわせもつ重要な不揮発性メモリとして誕生した。
【０００３】
従来のフラッシュメモリは、たとえば従来技術の図１ａに示され、参照番号１０と示されるような、１ビットの情報が各セルに記憶されるセル構造内に構築される。このような単ビットメモリアーキテクチャにおいては、通常、各セル１０は、基板またはＰウェル１８内にソース１２，ドレイン１４及びチャネル１６並びにチャネル１６に重なる積層ゲート構造２０を有する金属酸化物半導体（ＭＯＳ：metal oxide semiconductor）トランジスタ構造を具備する。
【０００４】
積層ゲート２０は、Ｐウェルの表面上に形成される薄いゲート誘電層２２（トンネル酸化物とも呼ばれる）をさらに備えることもある。積層ゲート２０は、トンネル酸化物２２の上のポリシリコンフローティングゲート２４と、フローティングゲート上のインターポリ誘電層２６も備える。インターポリ誘電層２６は、窒化物層を挟む２つの酸化物層を有する酸化物−窒化物−酸化物（ＯＮＯ：oxide-nitride-oxice）層などの多層絶縁体であることが多い。最後にポリシリコン制御ゲート２８がインターポリ誘電層２６の上に重なる。
【０００５】
制御ゲート２８は、このようなセルの行につながるワードラインに接続されて、典型的なＮＯＲ構造のセルのセクタを形成する。さらに、セルのドレイン領域１４は導電性ビットラインにより接続される。セルのチャネル１６は、積層ゲート構造２０によりチャネル１６内に展開される電界によりソース１２とドレイン１４との間に電流を伝える。
【０００６】
ＮＯＲ構造では、１つの列内のトランジスタの各ドレイン端子１４が、同じビットラインに接続される。また、特定のビットラインに接続する各フラッシュセルは、その積層ゲート端子２８が異なるワードラインに結合され、アレイ内の全てのフラッシュセルは、ソース端子１２を共通のソース端子に結合する。動作中は、個々のフラッシュセルは、周辺デコーダ及び制御回路構成（図示せず）を用いて個別のビットライン及びワードラインを介してアドレスされ、プログラミング（書き込み），読み取りまたは消去の機能を行う。
【０００７】
このような従来の単ビット積層ゲートフラッシュメモリセル１０は、比較的高い電圧を制御ゲート２８に印加し、ソース１２を接地し、ドレイン１４をソースより高い所定の電位に接続することによってプログラミングされる。その結果として得られる、トンネル酸化物２２両端の高い電界により、「ファウラ−ノルドハイム」トンネル動作と呼ばれる現象が起こる。このプロセスの間に、コアセルチャネル領域１６内の電子がゲートまたはトンネル酸化物２２を通り抜けてフローティングゲート２４に行き、フローティングゲートがインターポリ誘電層２６とトンネル酸化物２２とにより囲まれているために、そこでトラップされる。電子がトラップされると、セル１０の閾値電圧が上がる。トラップされた電子が起こすセルの閾値電圧の変化（ひいてはチャネルのコンダクタンスの変化）が、セルをプログラミングするものとなる。
【０００８】
従来の単ビット積層ゲートフラッシュメモリセル１０を消去するためには、比較的高い電圧がソース１２に印加され、制御ゲート２８は負の電位に保持される。一方で、ドレイン１４はフロート状態即ち浮遊状態とすることができる。このような条件のもとで、フローティングゲート２４とソース１２との間のトンネル酸化物２２の両端に強い電界が展開する。フローティングゲート２４にトラップされた電子は、ソース領域１２の上のフローティングゲートの部分に向かって流れ、そこにたまり、フローティングゲートからソース領域に向かって、トンネル酸化物２２を通るファウラ−ノルドハイムトンネル動作により引き出される。電子がフローティングゲート２４から除去されるので、セル１０が消去される。
【０００９】
従来の単ビットフラッシュメモリデバイスにおいては、このようなセルのブロックまたは集合内の各セルが適切に消去されたか否かを判断するために消去がされたかの検証が実行される。現在の単ビット消去の検証方法では、ビットまたはセルが消去されたかの検証を行い、最初の検証でヴェリファイにパスしなかった個々のセルに補足の消去パルスを印加する。その後、セルの消去状態が再度検証され、セルまたはビットの消去が成功するか、あるいはセルが使用不可とマークされるまでこのプロセスが継続される。
【００１０】
消去後に、セルのいくつかが過消去状態となることがあり、過剰に低い閾値電圧とそれに伴って高いドレイン電流漏洩を起こし、後の読み込み，プログラム検証または消去動作にまで問題を起こす場合がある。通常、ソフトプログラミングのプロセスが、過消去セルを修正するための手段として採用される。このプロセスでは、過消去セルに１つ以上のプログラムパルスを与えるのが普通である。ソフトプログラムのプロセスによって、特定されたセルにおいて低くなっている閾値電圧を上昇させ（または修正し）、フラッシュメモリアレイ全体の消去セル閾値電圧の分布が実際に狭められる。近年、単独のメモリセル内に２ビットの情報を蓄積することのできるデュアルビットフラッシュメモリセルが導入された。図１ｂは、従来技術によるデュアルビットメモリセル５０の例を示す。メモリセル５０は、二酸化シリコン層５２と、埋込Ｎ＋ソース５６及びＮ＋ドレイン５８領域を有するＰ型基板５４とによって構成される。二酸化シリコン５２は、２層の窒化シリコン６０，６２の間に挟まれる。他の形態では、層５２は、埋込ポリシリコンアイランドで構成されるか、あるいは他の任意の形状の電荷トラッピング層によって構成される。
【００１１】
窒化物層６０の上には、ポリシリコンゲート６４がある。このゲート６４は、Ｎ型不純物（たとえばリン）でドーピングされる。メモリセル５０は、２つのデータビットを記憶することができ、左側のビットは破線の円Ａで示され、右側のビットは破線円Ｂで示される。デュアルビットメモリセル５０は、通常は対称形で、そのためにドレイン５８とソース５６を入れ替えることができる。このため、左側接合部５６がソース端子として、右側の接合部５８が右側ビットＢのドレイン端子として機能することがある。同様に、右側接合部５８がソース端子として左側接合部５６が左ビットＡのドレイン端子となることもある。
【００１２】
デュアルビットセルの消去後に、単ビット積層ゲートアーキテクチャに採用される従来のソフトプログラミング及びソフトプログラム検証方法を、一定の条件下で、このデュアルビットデバイスに適用することができるが、消去分布ＶＴの終端がゼロに近くなく、０．７ボルトにあるために、少なからず問題が起こる。従って、デュアルビットメモリアーキテクチャにおけるデータビットの消去セル閾値電圧分布を適切に制御することができ、その構造的特性を補う、新規の改善されたソフトプログラミング及びソフトプログラム検証方法とシステムが必要とされる。
【発明の開示】
【００１３】
従来のメモリセルソフトプログラム検証の手法及びシステムの問題点や欠点を克服するあるいは最小限に抑えるシステムと方法とが提供される。本発明は、フラッシュメモリなどのメモリデバイス内の１つ以上のデュアルビットセルの消去セル閾値電圧を検証する方法及びシステムを含む。本発明により、効率的で完璧なソフトプログラムの検証を行うことができ、デュアルビットセルアーキテクチャに伴う、不注意で望ましくないデータの滞留や、過消去及びセル読み込み漏洩の問題点を最小限に抑える。本発明は、そのうちの１ビットのみがデータ格納のためにアクティブに利用されるデュアルビットメモリセルと共に用いられると、大きな利点をもたらす。しかし、本発明はデュアルビットセルアーキテクチャ全般に関して有用性を見いだし、そのために特定のデュアルビットセルの利用の実行例や構造に限定されないことが認識されよう。
【００１４】
本発明の一形態では、デュアルビットメモリセルの消去セル閾値電圧を検証するための方法が提供される。消去セル閾値電圧検証法は、デュアルビットメモリセルの第１または第２のビットが適切にソフトプログラミングされたか否かを判断するステップによって構成される。
【００１５】
本発明の方法によるデュアルビットメモリセル構造における適切なソフトプログラミングでの検証により、望ましくないデータの滞留やビットの過消去の問題（低閾値電圧をもたらし、結果として高い漏洩電流となる）が、コアセルの動作（たとえば、適切な消去や、読み／書きの機能など）に悪影響を与えないようにする。このように、本発明は単ビット（たとえば積層ゲート）メモリセルタイプのソフトプログラミングに通常利用される従来の方法に対して、大きな性能上の利点をもたらす。本方法は、さらに、別のデュアルビットメモリセルに対してこの方法を繰り返し行い、それによってたとえば、チップ消去またはセクタ消去動作に関して、バイト毎のソフトプログラミング検証を実行するようにしてもよい。
【００１６】
コアセル閾値電圧のソフトプログラム検証は、閾値電圧が既知の基準セルに異なる電圧を印加しながら、検証しようとするメモリセルに電圧を印加して、その後で分析しようとするコアセルと基準セルそれぞれの電流を比較することで行うようにしてもよい。この比較により、ソフトプログラミングパルスのうちの１つ以上のパルスが検証されるセルの電流を基準セルの電流よりも下げたことが示されると、コアセル閾値電圧は目標の最小消去セル閾値電圧より高いことになる。さらに、本発明の１形態では、各消去セル閾値電圧が目標最小値より高くなるまで、このプロセスをアレイ内の各セルについて繰り返すようにしてもよい。
【００１７】
また、本方法では、セルまたはセルのブロックがソフトプログラム検証に応答しない場合に、任意の１つのコアセルまたはコアセルのブロックに与えられるソフトプログラムパルスの数を数えるステップも含むようにしてもよい。この場合、所定の最大ソフトプログラムパルスの総数を超えると、セルまたはセルのブロックは、ソフトプログラミングを失敗したものと識別され、ゆえに、ソフトプログラムループが無限に続くことが回避される。たとえば、本方法では、新たに各セルアドレスを選択する前に、パルスカウンタを初期化し、ソフトプログラム検証を実行し、パルスカウンタが予めセットされた最大パルス数を超えたか否かを判断し、超えていない場合は新たなソフトプログラムパルスが与えられたとしてパルスカウンタを増分するステップを含み、超えた場合は、失敗したソフトプログラミングのために適切な処置を行うステップに進むようにしても良い。
【００１８】
本発明の他の形態では、比較器内の差分電流により後のソフトプログラミングパルス（たとえばパルス幅，パルス高）をカスタム化することで、ソフトプログラミングのプロセス全体を大幅にスピードアップしたり、あるいは過剰なソフトプログラミングの効果を最小限に抑える方法が提供される。
【００１９】
本発明の方法は、ソフトプログラミング動作のために選択されたいくつかのコアセルまたはセルのブロック並びに、ソフトプログラム検証のために選択されたコアセルまたはセルのブロックを含んでもよい。
【００２０】
本発明の他の形態では、複数のデュアルビットフラッシュメモリセルのソフトプログラミング及びソフトプログラム検証のための方法が提供される。この方法は、複数のデュアルビットフラッシュメモリセルをソフトプログラミングするステップ，複数のデュアルビットフラッシュメモリセルのうち少なくとも１つの第１のビットの適切なソフトプログラミングを検証するステップ，複数のデュアルビットフラッシュメモリセルのうち少なくとも１つの第２のビットの適切なソフトプログラミングを検証するステップ，及び第１と第２のビットが適切にソフトプログラミングされている場合に、そのセルが適切にソフトプログラミングされたか否かを判断するステップを備える。
【００２１】
上記とそれに関連する課題を達成するために、本発明は以下に充分に説明され、特に請求項に特定的に明記される特徴により構成される。以下の記述及び添付の図面により、本発明の形態及び実施例が例示的に示される。しかし、これらは本発明の原理を採用することのできる種々の方法のうちのいくつかを示すにすぎない。本発明のその他の目的、利点及び新規の特徴は、本発明の以下の詳細な説明を添付の図面と関連付けることで明らかになろう。
【発明を実施するための形態】
【００２２】
以下に、添付の図面と共に本発明の詳細な説明を行う。図面内では、同じ参照番号は全体を通じて同じ要素を指す。本発明は、１つ以上のデュアルビットメモリセルのソフトプログラミング及び適切なソフトプログラミングを検証あるいはベリファイするシステム及び方法を提供し、これはフラッシュメモリデバイス内のチップまたはセクタのソフトプログラム及びソフトプログラム検証動作に関して利用することができる。たとえば、セクタソフトプログラミング検証動作を実行して、フラッシュメモリデバイスの各セルにソフトプログラミングパルスを与えることができる。その後、本発明を利用してデバイス内のどのセルが適切にソフトプログラミングされたかを検証することができる。
【００２３】
また、本発明は、ソフトプログラム検証動作の前に実行されるアルゴリズムの消去動作過程の間に過消去されたセルを再ソフトプログラムすることを（たとえば、デュアルビットメモリセル内の１つまたは両方のビットそれぞれにソフトプログラム電圧パルスを選択的に与えることにより）選択的に試みる。また、本発明はデュアルビットセル内の１つまたは両ビットの適切なソフトプログラミングを選択的に再検証することもできる。
【００２４】
本発明の１形態により、適切なソフトプログラム検証は、ソフトプログラムコアセル検証電圧を発生し、コアセル検証電圧とは異なる値を持つ基準セル検証電圧を生成することにより行われる。本方法はさらに、コアセル検証電圧を過消去コアセルのゲート部分に印加して、それによりコアセル電流を発生させ、基準セル電圧検証電圧を基準セルのゲート部分に印加して、それにより基準セル電流を発生させるステップも含む。最後に、本方法は、コアセル電流と基準セル電流との比較に基づいて、消去コアセルに関わる閾値電圧が所定の閾値より低いか否かを判断するステップを含む。
【００２５】
以下、本発明を、各セルの１ビットだけがデータ格納に用いられるデュアルビットメモリセルアーキテクチャに関して、以下に例示し説明するが、本発明は他種のアーキテクチャ及びその他のデュアルビットアーキテクチャの利用法にも適用することができるものである。
【００２６】
図面を再び参照して、図２は消去コアセル閾値電圧分布と呼ばれる特性曲線を図示する。図２は、閾値電圧値VTとセルの数を表す曲線２００により図示される、フラッシュメモリアレイ内のコアセル閾値電圧が、消去動作後に互いにどのように異なるものとなるかを示すものである。消去の程度がもっとも小さいセルが、VTMAXの領域における比較的高い閾値電圧を有し、一方で消去の程度がもっとも大きいセル（以下「過消去セル」と呼ぶ）がVTMINの領域における低い閾値電圧を有し、その値がゼロまたは負の値となりうることが知られている。しかし、閾値電圧分布曲線の線分２１０により、比較的閾値電圧の低い消去セルが依然としていくつか存在することが示される。過消去の度合いが非常に大きいセルのソフトプログラム及びソフトプログラム検証動作を通じてVTを修正した後で、消去コアセルの閾値電圧分布曲線２００は、曲線の下端（曲線部２１０）が約０ボルト近辺となっており、分布が狭くなっている。
【００２７】
セルのバックグランド漏洩電流は、閾値電圧の関数として変化するので、消去セルの閾値電圧が低ければ低いほど、漏洩電流は高くなる。１つのビットラインに接続されるセルは、総計５１２個に達することもあるので、バックグランド漏洩電流の総計はセル読み取り電流を超えて、後に読み取りエラーを起こすことになる。従って、セルが過消去されないようにするだけでなく、閾値電圧分布をできるだけ低い範囲に抑えて、理想的には全てのセルが消去後に同じ高い閾値電圧を有することが望ましい。
【００２８】
同様に、図３は所望の消去セル閾値電圧分布３５０と、プログラミングされたセルの閾値電圧分布３６０とを示すデュアルビットメモリアレイの例における特性セル閾値電圧分布曲線を示す。前述の如く、消去後にはいくつかのセルが過消去となることがあり、過剰に低い閾値電圧（斜線部３７０）と、それに対応する高いドレイン電流漏洩とを起こし、そのために後の読み込み，プログラム検証または消去動作にさえ問題を起こすことがある。単ビット積層ゲートセルで通常用いられるチップ，セクタまたはセルのソフトプログラミングを行う従来の方法は、１つまたは複数のプログラムパルスを過消去セルに与えることにより、過消去セルを修正することを試みたものである。ソフトプログラミングはこれらのセルの低い閾値電圧を上げ（あるいは修正して）、フラッシュメモリアレイの両端のセル閾値電圧の分布が実際に狭められる。ソフトプログラム検証は、選択されたコアセル内に生成される電流と、それに関わる消去セル閾値電圧とを、許容しうる閾値電圧を有する基準セルのそれと比較することによって行われた。
【００２９】
図２と図３とを比較すると、従来技術の単ビットセルは、通常、約０ボルトのVTMINまでソフトプログラム修正されているのに対し、デュアルビット消去セルは、ソフトプログラム修正されたVTMINが約０．７ボルトまで上がっていることがわかる。従来技術の積層ゲートセルでは、基準セルはそれが比較される特定のコアセルと同様に製造され、基準セルにもコアセルにもソフトプログラム検証の間は同じゲート電圧が与えられる。しかし、デュアルビットセルアーキテクチャでは、基準セル構造はコアセルとは容易には同じにはならない一方、ソフトプログラム検証は、所望の消去コアセルVT（たとえばVT＞０．７ボルト）が得られるように行う必要がある。本発明者らは、新しい基準セル構造におけるＶＴのトリミングあるいは修正する際に、VＴを約１．７ボルト未満まで下げると、使用に耐えないほど高いセル漏洩電流が引き起こされることを発見した。
【００３０】
本発明により、そしてこれらの問題に対する解決策により、本発明者らは、新しい基準セル構造とコアセル構造のゲートにそれぞれ印加される異なる電圧を発生する方法及びシステムを考案し、基準セルがVT＞０．７ボルトの消去コアセルに匹敵する電流を生成することができるようにした。
【００３１】
本発明の種々の形態が達成されるソフトプログラム及びソフトプログラム検証システム４００の例におけるシステムレベルの機能ブロック図を示す図４において、本発明が理解され、その利点が評価頂けよう。たとえば、図４のシステムは、消去されたメモリセルが所定レベルより低い消去セル閾値電圧を呈することを防ぎ、システムは、図示される３つの機能ブロックにより構成される。
【００３２】
図４のフラッシュメモリアレイシステム４０２は、コアセル４０５のアレイを有し、これは通常、セクタ，ブロック及び個別のコアセルにさらに分割される。セルは、行と列とに配列され、ある行の全てのセルがその制御ゲートを共通のワードラインに接続する。特定の行に位置するセルのドレインは、全て共通のビットラインに接続され、アレイの全てのセルはそのソースを共通のソースライン４９０に結合して、４９０におけるコアセルのドレイン電流（ICORE）の測定を可能にする。メモリシステム４０２は、アドレス制御４１０も有し、これは、コア４０５のセクタ，ブロックまたは個別のセルを選択するために用いられるビット列制御４１５とワード行４２０と協働するマルチプレクサのマトリクスとして働く。行制御ブロック４２０は、アレイのセルのワードラインに接続し、列制御ブロック４１５はアレイのビットラインに接続する。動作中は、個々のフラッシュセルは、プログラミング（書き込み）、読み込みまたは消去機能のための周辺のデコーダ及び制御回路構成を用いて、各々のビットライン及びワードラインを介して個別にアドレスされる。これらのフラッシュコアセル４０５が本発明のソフトプログラム及びソフトプログラム検証動作の対象となり、以下のセクションで詳細に論じられる。
【００３３】
図４のソフトプログラム制御回路４３０は、ソフトプログラムマルチプレクサ４３５と、チャージポンプ４４０と、ソフトプログラム基準電圧回路４４５とを伴って構築され、４５０においてソフトプログラム電圧（V1）を、４５５においてソフトプログラムコアセル検証電圧（V3）を、また４６０において基準セル検証電圧（V2）を生成する。ロジックコマンドがソフトプログラムモードに入るのに応答して（またはたとえば、ソフトプログラム検証比較コマンド４８７の結果として）、マルチプレクサ回路４３０がソフトプログラムイネーブル信号４３６を生成し、基準ロジック回路４４５、または、たとえば次のコアアドレス選択４３７を制御する。マルチプレクサ回路４３５は、４４０のワードラインチャージポンプ回路に対する調整された一定の電源電圧４３８を生成する。４４０のチャージポンプは、プログラム検証動作のための電源電圧を生成するドレインチャージポンプと、ソフトプログラム基準電圧回路４４５内の電圧ディバイダのための昇圧されたワードライン電源電圧を生成するよう構築されるワードラインチャージポンプ回路とを備える。ソフトプログラム基準電圧回路４４５は、４４５内の基準ロジック回路マルチプレクサに用いられるソフトプログラムイネーブル信号４３６，４８６と、チャージポンプ電圧４４２，４４４とを取り入れて、たとえば電圧ディバイダを介して、別のソフトプログラム及びソフトプログラム検証電圧V1，V2及びV3を生成する。
【００３４】
図４の、本発明の一実施形態によるソフトプログラム検証制御回路４７０は、基準セル４８０を伴って構築され、これはV2すなわち基準セル検証電圧４６０を用いて基準セル電流（IREF）４９５を生成する。制御回路４７０は、さらに、ソフトプログラム検証比較器回路４７５も備え、これは４９０における過消去コアセル検証電流（ICORE）４９５を基準セル電流（IREF）と比較して、特定の消去コアセル閾値電圧が所定のレベルより低いか否かを示す出力標示あるいは出力表示信号４７７を生成するように構築される。ソフトプログラム検証比較器回路は、さらに、VT標示を検証制御回路４８５に転送することができるよう構築される。回路４８５は、その標示に基づいてソフトプログラミングに用いる１つまたはそれ以上のソフトプログラム制御信号４８６，４８７を出力するよう構築される。
【００３５】
動作中は、ソフトプログラム検証制御回路４７０の比較器４７５は、特定のコアセルVTが０．７ボルト未満であるか否かの判定を行い、比較器４７５が信号４７７を与えて、４８７を介して検証制御回路４８５からの所定のソフトプログラムパルスをソフトプログラム制御回路４３０に送り返す。
【００３６】
本発明の他の形態では、比較器４７５の差分電流により後のソフトプログラミングパルスをカスタム仕様（たとえばパルス幅，パルス高）にして、ソフトプログラミングのプロセス全体を大幅にスピードアップする、あるいは過剰なソフトプログラミングの影響を最小限に抑えるためのシステム及び方法が提供される。これを行うためには、比較器４７５において、感度増幅器（たとえば差分電流増幅器）内の差分電流を測定することができることになる。この電流は、４７７を介して検証制御４８５に伝えられる。検証制御４８５は比較器４７５において生成される差分電流をソフトプログラムパルスの適度なパルス幅，パルス高変調の組み合わせに変換するよう構築される。
【００３７】
本発明の他の形態においては、コアメモリアレイ４０５内または別のメモリ内に位置する参照用テーブルを用いて、後のソフトプログラミングパルスをカスタム仕様（たとえばパルス幅，パルス高）にするシステム及び方法が提供される。この場合、４７５に生成される差分電流は２つ以上のレベルにまとめられ、それにより、ソフトプログラミングパルスの適切な最適化されたパルス幅／高変調の選択がなされる。本発明のさらに他の形態では、フラッシュメモリアレイが全体として選択され、４７５において生成される差分電流を用いて、ソフトプログラムパルスの適度なパルス幅またはパルス高変調の組み合わせ、または後のソフトプログラム動作のためにフラッシュメモリアレイ全体のために作成されたパルス列として一連のパルス全体を生成することができる。
【００３８】
発明者は、図５ａ及び図５ｂに示すように、約１．２ボルトという所定のドレイン−ソースバイアスを、コアセルと基準セルの両ドレインに供給し、約２．７ボルトをコアセルゲートに、約３．７ボルトを基準セルゲートに供給すると、コアセルVTが０．７ボルトに等しければ両者の電流は等しくなることを見いだした。この基準セル電圧の展開は、次のようになる。
用いる等式：ID=k(VGS-VT)2
消去コアセルに：IDCORE= k(VGSCORE-VTCORE)2
基準セルについては：IDREF= k(VGSREF-VTREF)2
求める結果：VTCORE 0.7Vで VTREF = 1.7V：
また、基準セルとコアセル電流とを等しくすることから：IDREF= IDCORE
さらに：k(VGSREF-VTREF)2= k(VGSCORE-VTCORE)2
これで割り算して： VGSREF-VTREF= VGSCORE-VTCORE
新しい基準について解く：VGSREF= VGSCORE-VTCORE+VTREF
与えられる値に置き換える：VGSREF= VGSCORE-0.7+1.7
コアセル値を挿入：VGSREF= 2.7-0.7+1.7
得られる値は：VGSREF= 3.7ボルト
【００３９】
従って、コアセルと基準セルを通る電流が等しい場合、コアセルVTは０．７ボルトになる。そうでない場合は、コアセル電流が基準セル電流を超えると、コアセル電流VTは０．７ボルト（所定の閾値）より低くなり、新たなソフトプログラミングパルスを必要とする。
【００４０】
次に、図６の機能ブロック図には、図４のソフトプログラム制御回路４３０で必要とされる種々の電圧を生成する方法及びシステム６００が例示される。例えば参照符号６１０はソフトプログラミング、参照符号６２０はソフトプログラミング検証、参照符号６３０は、ワードライン（コアセル）ゲート、および参照符号６４０は、基準セルゲート基準電圧にそれぞれ供給される電圧をそれぞれ示す。ワードラインチャージポンプ回路６５０は、ソフトプログラムモードイネーブル信号６９０に応答して、基準ロジック回路６８０を介してソフトプログラム検証６２０のための昇圧された電源電圧６７０を生成する。ドレインチャージポンプ回路６６０が、プログラムモード信号（図示せず）に応答して基準ロジック回路６８０に対する昇圧されたプログラミング電圧６１０を生成する。図６からわかるように、ソフトプログラム制御システム６００は、ソフトプログラム検証モードで用いる異なる値（たとえばV1，V2，V3）を有する複数の電圧を（たとえば抵抗ネットワークを介して）生成することができる。上記の要領で、コアセルと基準セルには個々に、独自の電圧が与えられる。図７は、ソフトプログラムマルチプレクサロジック回路の事例７００（たとえば図４のプログラムマルチプレクサ４３５に関する）を図示する概略図である。このマルチプレクサ回路７００は、ロジックゲートのネットワーク７０２を用いて、７０２を通じて送られるソフトプログラムモード信号に応答して、図６の基準ロジック回路６８０に対し、ソフトプログラムイネーブル信号７１０を生成する。マルチプレクサ回路７００は、ラッチ７１５により正常な状態に保持されるレギュレータトランジスタ７２０により制御されるプログラム電源電圧７０５も利用して、ダイオード７３０により固定され、図６のワードラインチャージポンプ回路６５０に送られる電源電圧７４０を生成する。
【００４１】
図８は、ソフトプログラム基準電圧ロジック回路８０５と電圧ディバイダ回路８５０の事例の詳細を（たとえば図６の回路６００に関して）さらに図示する概略図８００である。チャージポンプ昇圧ワードライン電圧８１０は、ラッチ８２５により保持され、ソフトプログラム検証電源８２０（または図６の６２０）を供給する。これがレギュレータトランジスタ８３０と、ソフトプログラムモードトランジスタ８４０のゲートで入り、電圧ディバイダ回路８５０の比率が、３．７ボルトの基準セルゲート電圧８６０と２．７ボルトの消去コアセルゲート基準電圧８７０とになるよう設定する。上記の例のようにして、消去コアセルVTが所定値より大きいか否かを評価するために、コアセルと基準セルとがそれに印加される必要なゲート電圧を得るように異なる値を有する電圧が提供される。
【００４２】
本発明の他の形態により、消去済みのメモリセルが、所定のレベルより低い消去セル閾値電圧を呈することを防ぐための方法が提供される。図９は、本発明によりメモリセルソフトプログラミングを検証する方法の事例を示す流れ図９００であり、説明のために図４のシステム例に関連させて論ずる。たとえば、消去または消去検証動作が実行されて、メモリのセクタのデータビットが（たとえばそこに１の値を書き込むことにより）消去されると、方法９００がステップ９１０で始まり、その後で、ソフトプログラム及びソフトプログラム検証モードがステップ９２０でイネーブルになる。
【００４３】
方法９００はステップ９２５に進み、ここでセルアドレスが第１アドレスに初期化され、たとえば、ステップ９３０でパルスカウンタがゼロに初期化される。ステップ９３０の後で、第１セルアドレスがステップ９４０で選択される。次に第１メモリセルがステップ９５０において、ソフトプログラム検証される。意志決定ステップ９５０において、コアセルが適切に消去され、なおかつ過消去されていないか否かの判断がなされる。図４に関して図示し、さらに詳細に説明するように、方法９００のステップ９５０，９６５で実行されるソフトプログラム検証動作は、特定のコアセルゲートに約２．７ボルトの基準電圧を印加し、異なる基準電圧（たとえば約３．７ボルト）を基準セルゲートに印加し、次にこの２つの電流を比較し、その比較結果に基づいて、関係する消去コアセル閾値電圧が０．７ボルトより大きいか否かの判断をすることで実行される。
【００４４】
たとえばステップ９５０で、選択されたコアセルの電流が基準セル電流より低い場合、コアセルの閾値電圧が０．７ボルト未満であるという判断がなされ、方法９００はステップ９５５に進む。そこで、すでにコアセルに印加されているソフトプログラムパルスの現数を数えて、消去セル閾値電圧を修正しようとする。所定数のパルスNpを超えている場合、ステップ９５５においてソフトプログラムのプロセスが失敗したコアセルとして識別する判断がなされ、ステップ９７０に進む。この要領で、選択されたセルが万が一不良でも、コアセルは再検証を行わずに、ソフトプログラムパルスを繰り返し受けずに済み、プログラムが終わることのないループ内でハングする（動かなくなる）ことはない。もっとも重要なことは、ソフトプログラムパルス幅を短くして、ソフトプログラミングの時間を必要性のもっとも大きな部分だけで使うためにソフトプログラミング時間全体を高速化することができることである。しかし、ステップ９５５において、所定のパルス数がNpを超えない場合は、方法９００はステップ９６０に進み、そこで現パルスの計数を増分する。
【００４５】
ステップ９６０の後で、方法９００はステップ９６５に進み、ソフトプログラムパルスをコアセルに印加し、ステップ９５０に戻って新たなソフトプログラム検証を行う。
【００４６】
意志決定ステップ９５０において、セルが適切にソフトプログラミングされたと判断されると、方法９００はステップ９８０に進み、そこで、最後のセルアドレスに到達したか否かが判断される（たとえば、特定のセルメモリブロックまたはセクタ内で、あるいは特定の複数のセルメモリブロックまたはセクタ内で）。たとえば、本方法を選択的に採用して、NOR構造内に接続される一定数のセル（たとえば８個または１６個）の消去を検証することもできるが、本発明により任意の数のこのようなセルを連続して検証する別の実行例も可能である。
【００４７】
意志決定ステップ９８０において、最後のセルアドレスに到達していない場合は、方法はステップ９８５に進み、ステップ９９０に進む前にソフトプログラムパルスカウンタがリセットされる。ステップ９９０において、現アドレスが増分されてから、ステップ９４０に再び進み、そこで次のセルアドレスが以前と同様に選択される。そうでない場合（たとえばこれらのセル全てが検証済みの場合）は、方法９００はステップ９９５において終了する。
【００４８】
かくして、方法９００はデュアルビットメモリセルの各セルを選択的に検証，再検証，ソフトプログラミング及び再ソフトプログラミングして、適切にソフトプログラミングされたことを確認してから、ステップ９８５で別のセルに進むか、あるいはステップ９９５で終了する。
【００４９】
この点において、方法９００では、ソフトプログラミング／検証の段階で何回かの試みが失敗に終わるとそのセルが使用不能（たとえば適切にソフトプログラミングできない）であると判断するための内部カウンタまたはその他のステップを用いるようにしてもよい。これによりセル（または、たとえばバイトまたはワードなど複数の関連セル）に不良とマーキングを行う。このような処理が行われないと、不良セクタ消去動作の一部としてハングするおそれがある。さらにこの点に関して、方法９００が製造過程で（たとえばパッケージングの前または後であるが、顧客に出荷される前に）採用されると、１つのセルまたは複数のセルを不良とマーキングを行い、代わりのまたは予備の記憶装置セルに交換として提供するという冗長性を得ることができる。これにより歩留まりを許容範囲内とすることもできる。方法９００をエンドユーザが行うセクタまたはチップのソフトプログラム／検証に関して採用することもできる。この場合は、結果的にメモリデバイスのハンギングとして、セルの不良をユーザに知らせることができる。
【００５０】
本発明は１つ以上の実行例に関して図示及び説明されたが、本明細書並びに添付の図面を読み、理解することで、当業者には同等の変形及び修正が起案されよう。上記に説明する構成部品（アセンブリ，デバイス，回路など）により実行される様々な機能に特に関して、これらの構成部品を記述するために用いられる用語は（「手段」に対する言及も含めて）、特に標示されない限り、説明する部品の指定される機能（すなわち機能的に等価の）任意の構成部品に対応するものである。これは、本明細書で例証する本発明の実行例において機能を実行する開示される構造と、構造的に等価でなくても当てはまる。また、いくつかの実施形態のうちの一例についてのみ本発明の特定の特徴が開示されるが、このような特徴は、ある特定の用途に関して望ましく有利である他の実施形態の１つ以上のその他の特徴と組み合わせることができる。さらに、詳細な説明及び請求項のいずれにおいても「含む」という語が用いられる範囲で、この語は「有する」という語を包含するものである。
【産業上の利用可能性】
【００５１】
本システムと関連の方法は、集積回路回路設計の分野において、フラッシュメモリデバイスにおける消去コアセルのVT分布を狭くする方法を提供するために利用することができる。
【図面の簡単な説明】
【００５２】
【図１ａ】従来技術による単ビットフラッシュメモリセル事例の部分的な断面図。
【図１ｂ】本発明の種々の側面を実現する、従来技術によるデュアルビットメモリセル事例の部分的な断面図。
【図２】従来技術のフラッシュメモリアレイの事例のいくつかのコアセルの消去セル閾値電圧の分布を示す分布図。
【図３】デュアルビットメモリアレイの事例のいくつかのコアセルの消去セル閾値電圧分布とプログラミングされたセルの閾値電圧分布を、本発明によるソフトプログラミングを必要とする過消去ビットと共に示す分布図。
【図４】本発明の種々の側面を実行することのできるソフトプログラム及びソフトプログラミング検証システムの事例を示すシステムレベルの機能ブロック図。
【図５ａ】図４のシステムのコアセル，コア電流及びゲート電圧の一例を示す概略図。
【図５ｂ】図４のシステムの基準セル，基準電流及びゲート電圧の一例を示す概略図。
【図６】図４のシステムのソフトプログラム基準電圧とチャージポンプロジック回路を示す機能ブロック図である。
【図７】図４のシステムのソフトプログラムマルチプレクサロジック回路の一例を示す概略図。
【図８】図６のシステムのソフトプログラム基準電圧ロジック回路と、電圧ディバイダ回路の一例の詳細を示す概略図。
【図９】本発明によりメモリセルのソフトプログラミングを検証する方法の事例を示す流れ図。

Claims (10)

  1. 酸化物−窒化物−酸化物（ＯＮＯ）電荷トラッピング層を有する消去済みのデュアルビットフラッシュメモリセルの消去セル閾値電圧が所定のレベルより低くなることを防ぐ方法であって、
    ソフトプログラム検証コアセル検証電圧を生成するステップ（９２０）と、
    前記ソフトプログラム検証コアセル検証電圧とは異なる値を有する基準セル検証電圧を生成するステップ（９２５）と、
    前記ソフトプログラム検証コアセル検証電圧をＯＮＯ電荷トラッピング層を有するデュアルビット消去コアセルのゲート部分に印加して、当該デュアルビット消去コアセルのゲート部を通じて流れるコアセル電流を生成するステップ（９４０，９６５）と、
    前記基準セル電圧検証電圧を基準セルのゲート部分に印加して、それにより基準セルのゲート部分を通じて流れる基準セル電流を生成するステップ（９４０）と、
    前記コアセル電流と前記基準セル電流とを比較して、ＯＮＯ電荷トラッピング層を有する消去済みデュアルビットコアセルの消去セル閾値電圧が、所定の閾値よりも低いか否かを判断するステップ（９５０）と、を有する方法（９００）。
  2. 前記判定により前記消去されたコアセルの消去セル閾値電圧が前記所定の閾値よりも低いことが示された場合に、前記酸化物−窒化物−酸化物（ＯＮＯ）電荷トラッピング層を有する消去済みのデュアルビットフラッシュメモリセルに対してソフトプログラムを実行する、請求項１記載の方法。
  3. 酸化物−窒化物−酸化物（ＯＮＯ）電荷トラッピング層を有する消去済みのデュアルビットフラッシュメモリセルの消去セル閾値電圧が所定の閾値電圧よりも低くなることを防ぐシステム（４００）であって、
    ソフトプログラム電圧（V1）（４５０）と、ソフトプログラムコアセル検証電圧（V3）（４５５）と、前記ソフトプログラムコアセル検証電圧（V3）とは異なる値を有する基準セル検証電圧（V2）（４６０）とを生成するよう構築されるソフトプログラム制御回路（４３０）を有し、
    コアアドレス制御回路構成（４１０）、ビット／列制御回路構成（４１５）及びワード／行制御回路構成（４２０）に動作可能に結合されるＯＮＯ電荷トラッピング構造（４０５）を有するデュアルビットコアセルのフラッシュメモリ（４０２）アレイを有し、当該フラッシュメモリアレイは、選択される消去済みデュアルビットコアセルのためのコアセル検証電流（４９０）を生成することができるものであり、
    前記基準セル検証電圧（V2）（４６０）を利用して基準電流（４９５）を生成して前記コアセル検証電流（４９０）と前記基準セル電流（４９５）とを比較するよう構築されるソフトプログラム検証制御回路（４７０）を有するシステム（４００）。
  4. 前記ソフトプログラム検証制御回路（４７０）は、
    前記の選択された消去済みデュアルビットコアセルが前記比較に基づき所定のレベルより低い消去セル閾値電圧を有するか否かの標示（４７７）を生成するよう構築されるソフトプログラム検証比較器回路（４７５）と、
    前記ソフトプログラム検証比較器回路（４７５）に動作可能に結合され、前記標示（４７７）に基づいて選択されたデュアルビットセルのソフトプログラミングに用いる１つまたはそれ以上のソフトプログラム制御信号（４８６，４８７）を出力するよう構築される検証制御ロジック回路（４８５）と、を有する、請求項３記載のシステム。
  5. 前記比較器回路（４７５）が消去済みデュアルビットセルの閾値電圧が所定のレベルより高いことを示すとき、前記検証制御ロジック回路（４８５）が、さらに、後の消去コアセル検証で用いるための次のコアセルアドレス制御信号（４８７，４３７）を生成することができる請求項４記載のシステム。
  6. 前記ソフトプログラム制御回路（４３０）が、
    プログラムモード信号（４３７）とソフトプログラムモード信号（４３６）とのいずれかを選択するよう構築されるソフトプログラムマルチプレクサ回路（４３５）と、
    昇圧されたワードライン電圧信号（６７０）を生成するよう構築されるワードラインチャージポンプ回路（６５０）と、昇圧されたプログラミング電圧信号（６１０）を生成するよう構築されるドレインチャージポンプ回路（６６０）と、を含む２つのチャージポンプ（４４０）のグループと、
    プログラムモード信号（６１０）とソフトプログラムモード信号（６９０）との間で動作可能で、それに応答して、前記の選択された電圧信号に基づき複数のソフトプログラム検証電圧（６２０，６３０，６４０）を生成するソフトプログラム基準電圧回路（４４５，６９０）と、を含む請求項３記載のシステム。
  7. 前記ソフトプログラムマルチプレクサ回路（７００）が、
    前記ソフトプログラムモード信号（６９０）に応答して前記前記基準ロジック回路（６８０）に対するソフトプログラムイネーブル信号（７１０）を生成することができるモード選択ロジックゲート（７０２）のネットワークと、
    前記ソフトプログラムモード信号（７５０）に応答して前記ワードラインチャージポンプ回路（６５０）に対する電源電圧（７４０）を生成することができるワードラインチャージポンプ電源回路（７０５，７１５，７２０，７３０）と、を有する、請求項６記載のシステム。
  8. 前記チャージポンプのグループ（４４０，６５０，６６０）が、
    前記ソフトプログラムマルチプレクサ回路（７００）に動作可能に結合され、前記ソフトプログラムモード信号（７５０）に応答して昇圧されたワードライン電圧（６７０）を生成するよう構築されるワードラインチャージポンプ回路（６５０）と、
    プログラムモード信号（７６０）に応答して前記基準ロジック回路（６８０）に対して昇圧されたプログラミング電圧（６１０）を生成するよう構築されるドレインチャージポンプ回路（６６０）と、を有する、請求項６記載のシステム。
  9. 前記ソフトプログラム基準電圧回路（４４５，８００）が、前記チャージポンプ電圧（６７０，６１０；８１０，８３０）とそれぞれのモードとからさらに選択を行い、選択された電圧を検証ディバイダ回路（８５０）に送り、前記ソフトプログラムマルチプレクサ回路構成（７００）に動作可能に結合され、ソフトプログラムイネーブルコマンド（６９０，８４０，８２０）を受け取るよう構築される基準ロジック回路（６８０，８００）を有する、請求項６記載のシステム。
  10. 前記ソフトプログラム基準電圧回路（４４５，８００）が、
    検証電圧ディバイダ回路（８５０）を有し、当該検証電圧ディバイダ回路（８５０）は、
    前記検証電圧ディバイダ回路（８５０）の電源として用いられ、正しい電圧ディバイダ比率を設定するためにソフトプログラム検証モードトランジスタのゲート（８４０）に送られる４．０ボルトのソフトプログラム検証電圧（６２０，８３０）と、
    所定の基準セル電流（４９５）を設定するために用いられる基準セル（４８０）のゲートに送られる３．７ボルトの基準電圧（８６０）と、
    デュアルビットコアセル電流（４９０）を設定するために用いられる前記デュアルビットコアセルワードライン（４５５）のゲートに送られる２．７ボルトのワードライン電圧（６３０，８７０）、
    のうち少なくとも１つの検証電圧を生成するよう構築される、請求項９記載のシステム。
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