KR100841980B1 - 소거된 셀의 산포를 개선할 수 있는 플래시 메모리 장치의소거 방법 - Google Patents

소거된 셀의 산포를 개선할 수 있는 플래시 메모리 장치의소거 방법 Download PDF

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Abstract

본 발명에 따른 플래시 메모리 장치에 포함되는 복수의 메모리 셀들을 소거하는 방법은, 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계와; 그리고 제 2 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계를 포함하며, 상기 제 2 과소거 검증 전압은 상기 제 1 과소거 검증 전압보다 낮은 것을 특징으로 한다.

Description

소거된 셀의 산포를 개선할 수 있는 플래시 메모리 장치의 소거 방법{ERASE METHOD OF FLASH MEMORY DEVICE CAPABLE OF IMPROVING DISTRIBUTIONS OF THRESHOLD VOLTAGE OF ERASED MEMORY CELL}
도 1은 과소거된 셀들의 문턱전압 분포를 간략히 보여주는 도면;
도 2는 과소거된 셀들에 따른 문제점을 개략적으로 보여주는 회로도;
도 3은 본 발명의 소거 동작을 수행하는 플래시 메모리 장치를 간략히 보여주는 블록도;
도 4a는 본 발명의 포스트 프로그램 동작을 보여주는 도면;
도 4b는 본 발명의 포스트 프로그램 동작에 대한 검증 동작을 간략히 보여주는 도면;
도 5는 본 발명의 제 1 실시예에 따른 소거 검증 전압을 간략히 보여주는 도면;
도 6은 본 발명의 제 1 실시예를 간략히 보여주는 순서도;
도 7은 본 발명의 제 2 실시예에 따른 읽기 전압을 간략히 보여주는 도면;
도 8은 본 발명의 제 2 실시예를 간략히 보여주는 순서도.
*도면의 주요 부분에 대한 부호의 설명*
100 : 플래시 메모리 장치 110 : 셀 어레이
120 : 행 디코더 130 : 열 선택회로
140 : 감지 증폭기 150 : 기입 드라이버
160 : 제어 로직 170 : 전압 발생기
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치의 소거 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유 롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, 'NAND형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다. 반면에, 노어형(NOR-type) 플래시 EEPROM(이하, '노어형 플래시 메모리'라 칭함)은 상대적으로 집적도는 낮지만 고속의 읽기 및 쓰기 동작이 가능하다.
노어형 플래시 메모리 장치의 셀 어레이는 복수의 메모리 영역들(예를 들면 뱅크, 블록 등)로 구분된다. 노어형 플래시 메모리 장치의 프로그램 동작 또는 소거 동작은 상술한 메모리 영역 단위로 수행된다. 소거 동작 시, 플래시 메모리 장치는 일반적으로 블록(Block) 단위로 소거된다. 노어형 플래시 메모리 장치에 있어서, 블록 단위 영역의 벌크(Bulk)로는 6~10V 정도의 소거 전압이, 워드 라인으로는 소정의 부전압(약 -10V)이 인가됨으로써 소거된다. 메모리 셀의 비트 라인 및 공통 소스 라인이 플로팅 상태로 유지되고 상술한 바이어스 조건이 충족되면 플로팅 게이트에 주입된 전자들이 F-N 터널링에 의해서 제거된다.
노어형 플래시 메모리 장치에 있어서, 소거 동작은 특히 중요하다. 과소거된 메모리 셀(Over-erased Cell)의 존재는 이웃하는 메모리 셀의 독출 동작의 신뢰성을 훼손한다. 또한, 과소거된 메모리 셀은 소거 동작 이후에 진행되는 일련의 프로 그램 동작시 인접한 메모리 셀의 원활한 프로그램 동작을 방해하여 프로그램 페일(Fail)을 유발한다. 과소거된 메모리 셀은 프로그램 동작의 방해뿐 아니라, 인접한 메모리 셀의 독출 동작에도 오류를 유발할 수 있다.
도 1은 일반적인 노어형 플래시 메모리 장치의 과소거된 메모리 셀들의 문턱전압 분포를 간략히 보여주는 도면이다. 도 1을 참조하면, 소거된 메모리 셀들의 문턱전압들은 분포 (10)에 포함된다. 그러나 소거된 메모리 셀들의 바람직한 문턱전압 분포는 문턱전압 (V1b)와 문턱전압 (V2) 사이에 존재해야 한다. 여기서, 문턱전압 (V2)를 소거 검증 전압이라 칭하기로 한다. 문턱전압 분포가 문턱전압 (V1a)와 문턱전압 (V1b) 사이, 즉 빗금친 영역의 분포 (12)에 존재하는 셀들은 과소거된 셀들이다. 문턱전압 분포(20)에 그 문턱전압이 형성된 메모리 셀들은 프로그램된 셀들이다. 여기서는 프로그램된 셀의 문턱전압 분포를 분포 (20)으로 도시하였으나, 멀티 비트 데이터를 저장하는 메모리 셀들의 경우, 프로그램된 셀들은 복수의 문턱전압 분포들 중 어느 하나에 포함된다.
도 2는 도 1에 도시된 과소거된 메모리 셀들의 영향을 설명하기 위한 회로도이다. 도 2를 참조하면, 메모리 셀들(MC<0>~MC<4>)은 동일한 비트 라인(BL)에 연결된다. 메모리 셀들(MC<0>~MC<4>)은 또한 동일한 공통 소스 라인(CSL)에 연결되는 것으로 간주한다. 여기서, 메모리 셀들(MC<0>, MC<1>, MC<3>, MC<4>)은 과소거된 메모리 셀들이다. 그리고 메모리 셀(MC<2>)은 소거 상태가 아닌 다른 문턱전압 상태로 프로그램되어 있다. 독출 동작시, 메모리 셀(MC<2>)이 선택되어 메모리 셀(MC<2>)의 워드 라인으로는 독출 전압(약 4.5V)이 인가된다. 동시에 선택되지 아니한 나머지 메모리 셀들(MC<0>, MC<1>, MC<3>, MC<4>)의 워드 라인들(Unsel WL)로 는 0V가 인가된다. 이때, 감지 증폭기(30)는 선택된 메모리 셀에 흐르는 전류를 감지함으로써 프로그램된 데이터를 검출한다. 그러나, 도시된 바와 같이 과소거된 메모리 셀들이 특정 영역에 집중적으로 분포하는 경우, 감지 증폭기(30)는 선택된 메모리 셀(MC<2>)이 오프(Off) 셀이라 할지라도 온(On) 셀로 검출할 수 있다. 즉, 과소거된 메모리 셀들(MC<0>, MC<1>, MC<3>, MC<4>)은 오프 셀들로써, 공통 소스 라인(CSL)과 비트 라인(BL)을 차단해야 한다. 그러나 과소거된 메모리 셀들(MC<0>, MC<1>, MC<3>, MC<4>)은 0V의 워드 라인 전압에서도 누설 전류들(Il<0>, Il<1>, Il<3>, Il<4>)을 유발시킨다. 상술한 누설 전류들(Il<0>, Il<1>, Il<3>, Il<4>)은 선택된 메모리 셀(MC<2>)을 감지하기 위한 비트 라인(BL)으로부터 제공된다. 따라서, 감지 증폭기(30)는 선택된 메모리 셀(MC<2>)을 오프 셀(Off-cell)로 감지해야 하나, 상술한 누설 전류들(Il<0>, Il<1>, Il<3>, Il<4>)에 의해서 온 셀(On-cell)로 감지할 수 있다. 이러한 오동작은 과소거된 셀들이 집중적으로 분포하는 특정 셀 어레이 영역에서 더욱 빈번하게 발생한다.
상술한 과소거의 문제를 해결하기 위한 요구가 높아짐에 따라, 과소거를 방지할 수 있는 플래시 메모리 장치 및 소거 방법들이 U.S. Patent No. 6,493,266에 "SOFT PROGRAM AND SOFT PROGRAM VERIFY OF THE CORE CELLS IN FLASH MEMORY ARRAY"라는 제목으로, U.S. Patent No. 6,967,873에 "MEMORY DEVICE AND METHOD USING POSITIVE GATE STRESS TO RECOVER OVER-ERASED CELL"라는 제목으로, U.S. Patent No. 6,452,837에 "NONVOLATILE SEMICONDUCTOR MEMORY AND THRESHOLD VOLTAGE CONTROL METHOD THEREFOR"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스에 포함된다.
그러나 상술한 출원들에 기재된 기술들은 포스트 프로그램(Post program) 동작시에 발생하는 문턱전압의 상승에 따르는 문제를 다루지 못하고 있는 실정이다. 따라서, 포스트 프로그램을 수행하는 경우에 발생하는 문턱전압의 상측(Upper)으로의 확장을 차단할 수 있는 플래시 메모리 장치에 대한 요구가 증가하고 있다.
본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 포스트 프로그램 동작시에 발생하는 셀들의 상측 분포로의 과다한 프로그램 현상을 차단하는 소거 방법을 제공하는 데 있다.
상기의 과제를 이루기 위한 본 발명에 의한 플래시 메모리 장치의 소거 방법은, 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계와; 그리고 제 2 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계를 포함하며, 상기 제 2 과소거 검증 전압은 상기 제 1 과소거 검증 전압보다 낮은 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 과소거 검증 전압은 소거 상태의 문턱전압 분포의 최소 전압이다.
이 실시예에 있어서, 상기 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계는, 상기 제 1 과소거 검증 전압보다 낮은 문턱전압으로 프로그램된 메모리 셀들을 검출하는 포스트 프로그램 검증 동작을 포함한다.
이 실시예에 있어서, 상기 포스트 프로그램 검증 동작시, 상기 제 1 과소거 검증 전압보다 낮은 문턱전압으로 프로그램된 메모리 셀들이 검출되지 않는 경우, 상기 제 2 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계는 수행되지 않는다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치에 포함된 복수의 메모리 셀들을 소거하는 방법은, 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 제 1 포스트 프로그램하는 단계; 제 2 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 제 2 포스트 프로그램하는 단계; 그리고 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하는 단계를 포함하되, 상기 제 2 과소거 검증 전압은 상기 제 1 과소거 검증 전압보다 낮다.
이 실시예에 있어서, 상기 제 1 과소거 검증 전압은 소거 상태의 문턱전압 분포의 하한 전압이다.
삭제
이 실시예에 있어서, 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하는 단계에서, 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압으로 포스트 프로그램된 메모리 셀들이 검출되면 상기 플래시 메모리 장치는 불량으로 판정된다.
상기 목적을 달성하기 위한 본 발명이 또 다른 특징에 따른 플래시 메모리 장치에 포함되는 복수의 메모리 셀들의 소거 방법은, (a) 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 메모리 셀들을 선택하여 포스트 프로그램 동작을 수행하는 단계; (b) 상기 선택된 메모리 셀들을 상기 제 1 과소거 검증 전압보다 낮은 제 2 과소거 검증 전압으로 프로그램 검증 동작을 수행하는 단계; (c) 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하는 단계를 포함한다.
이 실시예에 있어서, 상기 (a) 단계의 이전에 상기 복수의 메모리 셀들이 소거되는 단계를 더 포함한다.
이 실시예에 있어서, 상기 (c) 단계는 상기 복수의 메모리 셀들을 소거 검증하는 동작에 의해서 수행된다.
이 실시예에 있어서, 상기 소거 검증 동작의 결과, 상기 복수의 메모리 셀들 중 상기 상한 전압보다 높은 문턱전압으로 프로그램된 셀들이 존재하는 경우에는 상기 플래시 메모리 장치를 불량으로 판정한다.
이 실시예에 있어서, 상기 소거 검증 동작의 결과, 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 메모리 셀들이 존재하지 않는 것으로 판별되는 경우 상기 소거 검증 동작은 종료된다.
이 실시예에 있어서, 상기 (c) 단계는 상기 복수의 메모리 셀들을 독출하는 동작을 통해서 수행된다.
이 실시예에 있어서, 상기 독출을 위한 워드 라인 전압은 데이터 읽기 전압은 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높다.
상기 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이; 상기 복수의 메모리 셀들의 비트 라인들과 연결되며, 상기 복수의 메모리 셀들 각각에 프로그램된 데이터를 감지하는 감지 증폭기; 상기 비트 라인들과 연결되어 프로그램 데이터를 상기 셀 어레이로 제공하는 기입 드라이버; 선택된 메모리 셀의 워드 라인으로 프로그램 전압, 제 1 과소거 검증 전압, 상기 제 1 과소거 검증 전압보다 낮은 제 2 과소거 검증 전압, 상기 제 1 과소거 검증 전압보다 높은 소거 검증 전압 중 어느 하나를 제공하는 전압 발생기; 및 소거 동작시, 상기 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하고, 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하도록 상기 전압 발생기 및 상기 기입 드라이버를 제어하는 제어 로직을 포함한다.
이 실시예에 있어서, 상기 제 1 과소거 검증 전압은 상기 메모리 셀들의 과소거 여부를 판단하기 위한 워드 라인 전압이다.
이 실시예에 있어서, 상기 제 2 과소거 검증 전압을 상기 메모리 셀들의 워드 라인으로 제공하는 검증 동작시에 프로그램 패스(Program pass)로 판정되면, 상기 제어 로직은 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들이 존재하는지의 여부를 검출하도록 상기 복수의 메모리 셀들의 워드 라인으로 상기 소거 검증 전압을 제공하도록 상기 전압 발생기를 제어한다.
이 실시예에 있어서, 상기 복수의 메모리 셀들 중 그 문턱전압이 상기 소거 검증 전압보다 높은 셀들이 존재하는 것으로 감지되면, 상기 제어 로직은 소거 페일(Erase fail)로 판정한다.
이 실시예에 있어서, 상기 복수의 메모리 셀들로부터 독출된 데이터가 소거 상태에 대응하는 데이터가 아닌 경우, 상기 제어 로직은 소거 페일(Erase fail)로 판정한다.
이 실시예에 있어서, 상기 소거 검증 전압은 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 상기 소거 상태의 데이터를 읽기 위한 독출 전압(Vread)이다.
이 실시예에 있어서, 상기 소거 검증 전압은 상기 소거 상태의 데이터를 읽기 위한 독출 전압보다 낮다.
이 실시예에 있어서, 상기 소거 검증 전압은 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높다.
이 실시예에 있어서, 상기 복수의 메모리 셀들은 노어형 플래시 메모리 셀들이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일 한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예들이 첨부된 도면을 참조하여 상세히 설명될 것이다.
더불어, 이하에서 "포스트 프로그램"이라는 동작은 소거 동작 이후에 과소거된 메모리 셀들을 리페어(Repair)하기 위한 프로그램 동작을 나타낸다.
도 3은 본 발명에 따른 플래시 메모리 장치의 구성을 간략히 보여주는 블록도이다. 도 3을 참조하면, 본 발명에 따른 플래시 메모리 장치(100)는 소거 동작이 수행된 이후에 포스트 프로그램 동작을 수행한다. 포스트 프로그램 동작 시, 본 발명에 따른 플래시 메모리 장치는 과소거된 메모리 셀들을 선택하고 선택된 셀들을 프로그램한다. 그리고, 포스트 프로그램 동작에 뒤따라, 본 발명의 플래시 메모리 장치(100)는 포스트 프로그램에 의해서 상측으로 문턱전압이 확장된 셀들이 존재하는지의 유무를 확인하는 검증 동작을 추가적으로 수행한다.
셀 어레이(110)는 복수의 워드 라인(WL)들과 복수의 비트 라인(BL)들의 교차 영역에 형성되는 복수의 메모리 셀(MC)들을 포함한다. 선택된 워드 라인(Selected WL)으로 공급되는 전압에 따라 메모리 셀(MC)은 턴-온(Turn on) 또는 턴-오프(Turn off) 된다. 메모리 셀들의 온-오프 상태는 비트 라인(Selected BL)의 전류 흐름을 결정한다. 메모리 셀의 프로그램 데이터는 비트 라인 전류를 감지하는 것으로 감지 및 출력된다.
행 디코더(120)는 행 어드레스(Row Address)에 응답하여 셀 어레이(110)의 블록을 선택하고, 선택된 블록의 워드 라인을 선택한다. 행 디코더(120)는 전압 발생기(170)로부터 제공되는 워드 라인 전압들(Vers, Vrd, Vpgm, Vvfy)을 선택 워드 라인으로 전달한다. 열 선택회로(130)는 열 어드레스(Column Address)에 응답하여 선택되는 열에 대응하는 비트 라인(BL)을 선택한다. 상술한 행 디코더(120)와 열 선택회로(130)에 의해서 플래시 메모리 장치는 행과 열방향으로 배열되는 메모리 셀들을 선택한다.
감지 증폭기(140)는 셀 어레이(110)의 비트 라인(BL)들과 전기적으로 연결된다. 소거 검증 동작(Erase verify operation) 시, 감지 증폭기(140)는 열 선택회로(130)에 의해서 선택되는 비트 라인을 감지하여 제어 로직(160)으로 전달한다. 독출 동작시, 각 셀들의 워드 라인에는 독출 전압(Vread)이 인가되고, 감지 증폭기(140)는 이때 검출되는 비트 라인(BL) 전류를 감지함으로써 데이터를 독출한다.
기입 드라이버(150)는 프로그램 데이터를 셀 어레이(110)에 기입하기 위한 비트 라인 전압을 설정한다. 본 발명의 기입 드라이버(150)는 포스트 프로그램을 위하여 소거 동작에서 선택된 셀들로 비트 라인 전압을 제공한다.
제어 로직(160)은 포스트 프로그램 동작시에 과소거되지 않은 메모리 셀들에 인가되는 전압 스트레스를 최소화할 수 있는 검증 동작을 수행한다. 제어 로직(160)은 과소거된 셀들을 포스트 프로그램하되, 정상 소거된 메모리 셀들의 문턱전압 확장을 최소화하기 위한 검증 전압을 제공하도록 전압 발생기(170)를 제어한다. 포스트 프로그램 시, 제어 로직(160)은 과소거 영역에 대응하는 전압 (V1a)과 전압 (V1b)의 사이 값(V1c)의 검증 전압이 제공되도록 전압 발생기(170)를 제어한다. 여기서, 전압 (V1b)를 제 1 과소거 검증 전압, 전압 (V1c)를 제 2 과소거 검증 전압이라 칭하기로 한다. 제 2 과소거 검증 전압(V1c) 이하에 그 문턱전압이 분포하는 과소거된 메모리 셀들이 모두 프로그램되면, 제어 로직(160)은 포스트 프로그램에 따른 정상 소거된 메모리 셀들의 문턱전압 확장의 유무를 확인하는 추가적인 검증 동작을 수행한다. 본 발명에 따른 추가적인 검증 동작은 검증 읽기 동작(Verify read operation)에 의해서 또는 일반적인 독출 동작(Normal read operation)에 의해서 이루어진다. 추가적인 검증 동작에 따라, 포스트 프로그램에 따른 문턱전압의 상측 확장을 감지함으로써 이후의 독출 동작에서의 오류를 방지할 수 있다.
전압 발생기(170)는 포스트 프로그램 동작 및 포스트 프로그램 이후에 수행되는 추가적인 검증 동작시에 선택된 워드 라인으로 공급되는 워드 라인 전압을 생성한다. 제어 로직(160)의 제어에 따라, 전압 발생기(170)는 포스트 프로그램 동작시에 과소거 영역에 대응하는 제 2 과소거 검증 전압(V1c)을 생성하여 선택 워드 라인으로 제공한다. 그리고 추가적인 검증 동작시, 전압 발생기(170)는 소거 검증 전압 (V2)를 생성하여 선택된 워드 라인으로 제공한다. 추가적인 검증 동작이 일반적인 독출 동작(Normal read operation)에 따라 수행되는 경우, 전압 발생기(170)는 일반적인 읽기 전압(V3)과 소거 검증 전압 (V2) 사이의 독출 전압(Vrd)을 생성하여 선택된 워드 라인으로 제공한다.
상술한 바와 같이, 본 발명에 따른 포스트 프로그램 및 추가적인 검증 동작을 수행하여 포스트 프로그램에 의한 문턱전압의 확장을 방지할 수 있다.
도 4a 및 도 4b는 본 발명에 따른 플래시 메모리 장치의 포스트 프로그램 동작을 설명하기 위한 도면이다. 본 발명의 포스트 프로그램(Post program)은 과소거된 메모리 셀들의 문턱전압을 상측으로 소폭 이동시키는 프로그램 동작이다. 특히 본 발명의 포스트 프로그램은 기준 전압(V1b) 이하에 문턱전압이 형성된 모든 메모리 셀들을 제 1 과소거 검증 전압(V1b) 이상으로 올리지는 않는다. 포스트 프로그램의 결과, 일부의 메모리 셀들이 제 1 과소거 검증 전압(V1b) 이하에 그 문턱전압이 분포한다 하더라도, 더 이상의 포스트 프로그램을 위한 동작은 진행되지 않는다. 이는 포스트 프로그램에 따르는 정상 소거된 메모리 셀들이 받는 전압 스트레스를 최소화하기 위한 동작이다. 이러한 본 발명의 포스트 프로그램만으로도 특정 영역에 과소거된 셀들이 집중적으로 분포할 확률을 감소시키기에 충분한 효과를 기대할 수 있기 때문이다.
도 4a를 참조하면, 문턱전압 분포 (200)은 소거 동작에 따라 형성되는 메모리 셀들의 문턱전압 상태를 나타낸다. 문턱전압 분포(200)에는 제 1 과소거 검증 전압(V1b)보다 낮은 문턱전압을 갖는 메모리 셀들이 포함된다. 이러한 메모리 셀들은 과소거된 메모리 셀들이다. 과소거된 메모리 셀들의 문턱전압 분포(201)는 포스트 프로그램을 통해서 문턱전압 분포(210)로 이동되어야 한다. 여기서 과소거된 메모리 셀들의 문턱전압 분포는 0V 이상으로 도시되어 있으나, 그 범위는 이에 한정되지 않는다. 즉, 0V 이하의 문턱전압으로 과소거된 메모리 셀들이 존재할 수도 있다. 문턱전압 분포(220)는 프로그램된 메모리 셀들의 문턱전압 상태를 나타낸다.
도 4b를 참조하면, 도 4b는 포스트 프로그램의 조건들을 간략히 도시하고 있다. 특히, 포스트 프로그램을 위한 제 2 과소거 검증 전압(V1c)은 전압 (V1a)와 제 1 과소거 검증 전압(V1b) 사이에 분포됨을 알 수 있다. 문턱전압 분포(230)는 포스트 프로그램에 의해서 형성된 메모리 셀들의 분포를 나타낸다. 그리고 빗금친 부분의 문턱전압 분포(231)는 포스트 프로그램을 수행한 이후에도 리페어(Repair)되지 않은 과소거된 셀들을 나타낸다. 포스트 프로그램 이후에 수행되는 프로그램 검증 동작은 제 1 과소거 검증 전압(V1b)보다 낮은 제 2 과소거 검증 전압 (V1c)로 수행된다. 따라서, 제 2 과소거 검증 전압 (V1c)와 제 1 과소거 검증 전압 (V1b) 사이에 그 문턱전압이 분포하는 여분의 메모리 셀들이 존재할지라도 포스트 프로그램은 종료된다. 포스트 프로그램을 실행한 이후에도 제 1 과소거 검증 전압(V1b) 이상으로 프로그램되지 않는 메모리 셀들은 셀 특성이 양호하지 못한 메모리 셀들로 간주될 수 있다. 따라서, 그 문턱전압을 제 1 과소거 검증 전압(V1b) 이상으로 프로그램하기 위해서는 상대적으로 많은 수의 프로그램 펄스(예를 들면 ISPP)를 워드 라인으로 제공해야 한다. 이러한 메모리 셀들을 모두 프로그램하는 경우, 비선택된 메모리 셀들은 상술한 프로그램 전압에 의해서 전압 스트레스를 받게 된다. 그러나 본 발명에 따른 포스트 프로그램 동작은 그 문턱전압이 제 1 과소거 검증 전압(V1b)의 이하에 분포하더라도 제 2 과소거 검증 전압(V1c) 이상이라면 패스(Pass)로 판정한다. 이러한 포스트 프로그램 동작에서의 제 2 과소거 검증 전압(V1c) 설정에 따라, 포스트 프로그램의 비대상인 정상 소거된 메모리 셀들의 문턱전압 확장을 최소화할 수 있다.
상술한 도면들에 의해서 설명된 포스트 프로그램 동작에 따라, 과소거된 메모리 셀들의 문턱전압이 개선될 수 있다. 그러나, 과소거된 메모리 셀들이 모두 개 선되지 않았다 하더라도 포스트 프로그램 동작은 종료된다. 이러한 포스트 프로그램에 대한 본 발명의 검증 동작에 따라, 메모리 셀들에 대한 전압 스트레스를 최소화할 수 있다. 따라서, 본 발명의 포스트 프로그램 방법은 소거된 메모리 셀들의 상측으로의 문턱전압 확장을 최소화하여 읽기 마진을 충분히 보장할 수 있다.
도 5는 본 발명에 따른 소거 검증 동작의 실시예를 간략히 설명하기 위한 도면이다. 도 5를 참조하면, 본 발명의 플래시 메모리 장치는 포스트 프로그램 동작 이후에 소거 검증 동작을 수행한다. 특히 소거 검증 동작시, 검증 전압으로 소거 검증 전압 (V2)가 메모리 셀들의 워드 라인으로 제공된다. 만일, 소거 검증 전압 (V2) 이상에 소거된 메모리 셀들의 문턱전압이 존재하는 경우, 소거 페일(Erase fail)로 판정된다. 그러나 모든 메모리 셀들의 문턱전압 상태가 소거 검증 전압 (V2)의 이하로 검출되면 소거 패스(Erase pass)로 판정된다. 이러한 소거 검증 동작은 도 3에 도시된 제어 로직(160)에 의해서 수행된다.
도 6은 도 5의 소거 검증 동작을 포함하는 본 발명의 제 1 실시예를 설명하기 위한 흐름도이다. 도 6을 참조하면, 소거 명령에 응답하여 소거될 블록이 선택되면 본 발명의 소거 동작이 개시된다. 일반적으로 소거 동작은 선택된 메모리 셀들의 워드 라인으로는 약 -10V의 부(-)전압이 인가되고 벌크 영역에는 6~8V의 전압이 인가됨으로써 수행된다(S10). 소거된 메모리 셀들은 소거 검증 전압(V2)이 그 워드 라인에 제공되면서 소거 검증된다. 여기서 소거 검증 전압(V2)은 포스트 프로그램 동작 이후에 실시되는 소거 검증 전압과 동일한 크기를 갖는다(S20). 소거 검증 동작 결과, 선택된 메모리 셀들의 문턱전압이 소거 검증 전압(V2) 이하로 이동된 것으로 판정되면 소거 동작은 종료되고 포스트 프로그램 단계로 이동한다. 그러나 소거 검증 전압(V2)보다 큰 문턱전압의 메모리 셀들이 존재하면 소거 동작은 반복된다(S30). 소거 동작이 완료되면, 과소거된 메모리 셀들의 문턱전압을 개선하기 위한 포스트 프로그램 동작이 뒤따른다. 포스트 프로그램을 위해서 제 1 과소거 검증 전압(V1b) 이하에 그 문턱전압이 존재하는 메모리 셀들이 선택될 것이다. 과소거된 메모리 셀들은 제 1 과소거 검증 전압(V1b) 이상으로 프로그램되기 위하여 그 워드 라인으로 프로그램 전압이 인가된다(S40). 포스트 프로그램을 위한 프로그램 전압의 인가 이후, 과소거된 메모리 셀들은 포스트 프로그램의 패스 또는 페일 여부를 판단하기 위하여 프로그램 검증된다. 검증 동작은 제 1 과소거 검증 전압(V1b)에 의해서 수행된다(S50). 포스트 프로그램에 의해서 모든 셀들의 문턱전압이 제 1 과소거 검증 전압(V1b) 이상으로 프로그램되면, 제반 소거 동작은 완료된다. 반면에, 페일(Fail)로 판별된 셀들이 존재하는 경우, 단계는 본 발명의 검증 동작을 위한 단계로 이동한다. 포스트 프로그램 결과, 페일(Fail)로 판정된 셀들(제 2 과소거 검증 전압(V1c) 이하인 셀들)은 재프로그램을 위해서 선택된다(S70). 선택된 페일로 판정된 셀들의 워드 라인으로는 프로그램 전압이 인가됨으로써 재프로그램된다(S80). 재프로그램된 셀들은 제 2 과소거 검증 전압(V1c)으로 검증된다(S90). 검증 결과, 제 2 과소거 검증 전압(V1c)보다 낮은 문턱전압을 갖는 셀들은 페일로 판정된다(S100). 이러한 셀들은 다시 선택되고(S110), 재프로그램을 위해 단계 (S80)으로 궤환한다.
그러나, 제 2 과소거 검증 전압(V1c) 이상으로 프로그램된 셀들은 본 발명의 소거 방법에 따라 소거 검증(Erase verified)된다. 특히, 소거 검증 동작은 소거 검증 전압 (V2)에 의해서 수행된다. 본 발명의 소거 검증 동작은 포스트 프로그램에 의해서 소거 검증 전압 (V2) 이상으로 문턱전압이 확장되었는지를 확인하기 위한 동작이다. 포스트 프로그램은 과소거된 하측 문턱전압의 확장을 개선하는 효과를 갖는다. 그렇지만, 포스트 프로그램은 프로그램 동작시 인가되는 프로그램 전압에 의해서 비선택된 메모리 셀들에 전압 스트레스를 제공하게 된다. 따라서, 소거 상태에 분포하는 셀들의 문턱전압을 상측으로 확장할 우려가 있다. 이것은 정상 소거된 메모리 셀들의 문턱전압에 영향을 줄 수 있음을 의미한다. 본 발명의 소거 검증 동작은 이러한 상측으로 확장되었는지의 여부를 확인하는 동작이다. 상측으로 확장된 문턱전압은 메모리 셀의 읽기 마진(Read margin)을 감소시켜 독출 동작의 신뢰성을 현저히 감소시킨다(S120). 검증의 결과(S130)에 따라, 포스트 프로그램에 의해서 비선택된 메모리 셀들이 소거 검증 전압(V2) 이상으로 확장되는 셀들이 존재하는 경우, 메모리 장치는 불량으로 판정된다(S140). 그러나, 소거 검증 전압(V2) 이상으로 그 문턱전압이 확장되는 메모리 셀들이 존재하지 않는 경우, 소거 패스(Erase Pass)로 판정되고 제반 소거 동작은 종료된다.
이상의 각각의 단계별로 이루어지는 본 발명의 소거 동작에 따르면, 본 발명의 소거 동작은 선택된 메모리 셀들에 스트레스를 최소화하기 위한 포스트 프로그램 동작을 포함한다. 그리고, 본 발명의 소거 동작은 포스트 프로그램에 따른 상측 문턱전압의 확장이 존재하는지의 여부를 확인하는 소거 검증 동작을 포함한다. 이러한 동작에 따라, 하측 문턱전압의 확장을 최소화할 수 있다. 또한, 본 발명의 소거 동작은 상측 문턱전압으로 확장된 셀들이 존재하는지의 여부를 확인할 수 있어 독출 동작의 신뢰성을 제공할 수 있다.
도 7은 포스트 프로그램에 뒤따라 수행되는 소거 검증의 다른 실시예를 간략히 보여주는 도면이다. 도 7을 참조하면, 본 발명의 소거 검증 동작은 독출 전압(V3)에 따른 일반적인 독출 동작(Normal read operation)을 통해서도 구현될 수 있다. 일반적으로 독출 동작(Read operation)은 검증 동작에 비하여 고속으로 진행된다. 그리고 독출 동작은 소거 검증을 위한 소거 검증 전압(V2)보다 높은 독출 전압으로 수행됨에 따라, 소거 검증에 대한 소정의 마진을 제공할 수 있다.
도 8은 도 7에서 설명된 소거 검증 동작을 포함하는 본 발명의 제 2 실시예를 설명하는 흐름도이다. 도 8을 참조하면, 소거 명령에 응답하여 소거되는 블록이 선택되면 본 발명의 소거 동작이 시작된다. 일반적으로 노어형 플래시 메모리 장치는 선택된 메모리 셀들의 워드 라인으로는 약 -10V의 부(-)전압이, 벌크 영역으로는 6~8V의 전압이 인가됨으로써 소거된다(S200). 상술한 바이어스 조건에 따른 소거 전압이 인가된 셀들은 소거 검증 전압(V2)에 의해서 소거 검증된다. 소거 검증 동작은 소거된 메모리 셀들의 문턱전압이 정상적인 소거 레벨로 천이(Shift) 되었는지 검출하는 동작이다(S210). 소거 검증 동작의 결과, 선택된 메모리 셀들의 문턱전압이 소거 검증 전압(V2) 이하로 이동된 것으로 판별되면 소거 동작은 종료된다. 그러나, 소거 검증 전압(V2)보다 큰 문턱전압의 메모리 셀들이 존재하면 소거 동작은 반복된다(S230). 소거 동작이 완료되면, 과소거된 메모리 셀들의 문턱전압을 개선하기 위한 포스트 프로그램 동작이 뒤따른다. 포스트 프로그램을 위해서 제 1 과소거 검증 전압 (V1b) 이하에 그 문턱전압이 존재하는 메모리 셀들이 선택될 것이다. 과소거된 메모리 셀들은 제 1 과소거 검증 전압(V1b)이상으로 프로그램되기 위하여 워드 라인으로 프로그램 전압이 인가된다. 프로그램 전압은 일반적인 프로그램 전압으로 사용될 수 있으나 통상의 프로그램 전압보다 낮은 전압으로 소프트 프로그램될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게 자명하다(S230). 포스트 프로그램을 위한 프로그램 전압의 인가 이후, 과소거된 메모리 셀들은 포스트 프로그램에 대한 검증 동작을 위해 제 1 과소거 검증 전압 (V1b)에 의해서 검증된다(S240). 포스트 프로그램에 의해서 모든 셀들의 문턱전압이 제 1 과소거 검증 전압 (V1b) 이상으로 프로그램되면, 제반 소거 동작은 완료되며 종료 단계로 천이된다. 반면에, 페일(Fail)로 판별된 셀들이 존재하는 경우, 단계는 본 발명의 제 2 과소거 검증 전압 (V1c)에 의한 포스트 프로그램을 위한 단계로 이동한다. 포스트 프로그램 결과, 페일(Fail)로 판정된 메모리 셀들(문턱전압이 V1c 이하인 셀들)은 재프로그램을 위해서 선택된다(S260). 선택된 페일로 판정된 셀들의 워드 라인으로는 프로그램 전압이 인가됨으로써 재프로그램된다(S270). 재프로그램된 셀들은 제 2 과소거 검증 전압 (V1c)로 검증된다(S280). 검증 결과, 제 2 과소거 검증 전압 (V1c)보다 낮은 문턱전압을 갖는 셀들은 프로그램 페일(Program fail)로 판정된다(S290). 이러한 셀들은 다시 선택되고(S110), 재프로그램을 위해 단계 (S270)으로 궤환한다.
그러나, 제 2 과소거 검증 전압 (V1c) 이상으로 프로그램된 셀들은 본 발명의 독출 동작에 의해서 검출된다. 일반적으로 소거 검증 전압을 사용하여 검증 동작을 수행하는 것은 패스(Pass) 또는 페일(Fail)의 여부를 검출하기 위한 제반 로직의 추가로 검증 속도의 제한이 있다. 하지만, 독출 동작은 이러한 단계를 생략할 수 있으므로 속도의 향상을 기대할 수 있다. 이러한 독출 동작을 위한 워드 라인 전압의 크기는 도 6에 도시되어 있다. 소거 검증을 위한 독출 전압(Vrd)은 소거 상태의 데이터를 읽기 위한 독출 전압(V3)과 연계하여 선택한다. 독출 전압(V3)과 소거 검증 동작에서 사용하는 소거 검증 전압(V2) 사이에 존재하는 전압을 본 발명의 검증을 위한 독출 전압(Vrd)으로 선택한다. 이러한 동작은 읽기 동작에 대한 마진을 제공하기 위한 것이다. 만일, 독출 전압(Vrd)보다 문턱전압을 갖는 셀들이 존재하면 독출된 데이터에는 온-셀(On Cell)의 의미하는 데이터가 존재할 것이다. 그러나 독출 전압(Vrd)에 의한 독출 동작에서 소거를 위해 선택된 모든 셀들이 오프 셀(Off cell)임을 지시하는 데이터들로 독출되면, 소거 패스(Erase Pass)로 판정한다(S320). 만일, 독출 전압(Vrd) 이상으로 프로그램된 셀들이 존재하는 것으로 판명되면, 이 메모리 장치는 불량으로 판정된다(S330). 독출 전압(Vrd) 이상으로 그 문턱전압이 확장되는 메모리 셀들이 존재하지 않는 경우, 소거 패스(Erase Pass)로 판정되고 제반 소거 동작은 종료된다.
이상의 각각의 단계별로 이루어지는 본 발명의 소거 동작에 따르면, 본 발명의 소거 동작은 선택된 메모리 셀들에 스트레스를 최소화하기 위한 포스트 프로그램 동작을 포함한다. 그리고, 본 발명의 소거 동작은 포스트 프로그램에 따른 상측 문턱전압의 확장이 존재하는지의 여부를 확인하는 독출 동작을 포함한다. 이러한 동작에 따라, 하측 문턱전압의 확장을 최소화할 수 있다. 또한, 본 발명의 소거 동작은 상측 문턱전압으로 확장된 셀들이 존재하는지의 여부를 확인할 수 있어 이후에 진행되는 프로그램 내지는 독출 동작에 신뢰성을 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 본 발명에 따른 소거 동작을 적용하는 플래시 메모리 장치는 포스트 프로그램 이후 상측으로의 문턱전압 확장을 차단 내지 감지할 수 있어 동작의 신뢰성을 제공할 수 있다.

Claims (24)

  1. 플래시 메모리 장치에 포함되는 복수의 메모리 셀들의 소거 방법에 있어서:
    제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계와; 그리고
    제 2 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계를 포함하며, 상기 제 2 과소거 검증 전압은 상기 제 1 과소거 검증 전압보다 낮은 것을 특징으로 하는 소거 방법.
  2. 제 1 항에 있어서,
    상기 제 1 과소거 검증 전압은 소거 상태의 문턱전압 분포의 하한 전압인 것을 특징으로 하는 소거 방법.
  3. 제 1 항에 있어서,
    상기 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계는, 상기 제 1 과소거 검증 전압보다 낮은 문턱전압으로 프로그램된 메모리 셀들을 검출하는 포스트 프로그램 검증 동작을 포함하는 소거 방법.
  4. 제 3 항에 있어서,
    상기 포스트 프로그램 검증 동작시, 상기 제 1 과소거 검증 전압보다 낮은 문턱전압으로 프로그램된 메모리 셀들이 검출되지 않는 경우, 상기 제 2 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하는 단계는 수행되지 않는 것을 특징으로 하는 소거 방법.
  5. 플래시 메모리 장치에 포함된 복수의 메모리 셀들을 소거하는 방법에 있어서:
    제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 제 1 포스트 프로그램하는 단계;
    제 2 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 제 2 포스트 프로그램하는 단계; 그리고
    소거 검증 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하는 단계를 포함하되,
    상기 제 2 과소거 검증 전압은 상기 제 1 과소거 검증 전압보다 낮은 것을 특징으로 하는 방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 1 과소거 검증 전압은 소거 상태의 문턱전압 분포의 하한 전압인 것을 특징으로 하는 방법.
  8. 제 5 항에 있어서,
    상기 소거 검증 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하는 단계에서, 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압으로 포스트 프로그램된 메모리 셀들이 검출되면 상기 플래시 메모리 장치는 불량으로 판정되는 것을 특징으로 하는 방법.
  9. 플래시 메모리 장치에 포함되는 복수의 메모리 셀들의 소거 방법에 있어서:
    (a) 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 메모리 셀들을 선택하여 포스트 프로그램 동작을 수행하는 단계;
    (b) 상기 선택된 메모리 셀들을 상기 제 1 과소거 검증 전압보다 낮은 제 2 과소거 검증 전압으로 프로그램 검증 동작을 수행하는 단계;
    (c) 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
  10. 제 9 항에 있어서,
    상기 (a) 단계의 이전에 상기 복수의 메모리 셀들이 소거되는 단계를 더 포 함하는 소거 방법.
  11. 제 9 항에 있어서,
    상기 (c) 단계는 상기 복수의 메모리 셀들을 소거 검증하는 동작에 의해서 수행되는 것을 특징으로 하는 소거 방법.
  12. 제 11 항에 있어서,
    상기 소거 검증 동작의 결과, 상기 복수의 메모리 셀들 중 상기 상한 전압보다 높은 문턱전압으로 프로그램된 셀들이 존재하는 경우에는 상기 플래시 메모리 장치를 불량으로 판정하는 소거 방법.
  13. 제 11 항에 있어서,
    상기 소거 검증 동작의 결과, 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 메모리 셀들이 존재하지 않는 것으로 판별되는 경우 상기 소거 검증 동작은 종료되는 소거 방법.
  14. 제 9 항에 있어서,
    상기 (c) 단계는 상기 복수의 메모리 셀들을 독출하는 동작을 통해서 수행되는 것을 특징으로 하는 소거 방법.
  15. 제 14 항에 있어서,
    상기 독출을 위한 데이터 읽기 전압은 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 것을 특징으로 하는 소거 방법.
  16. 복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 복수의 메모리 셀들의 비트 라인들과 연결되며, 상기 복수의 메모리 셀들 각각에 프로그램된 데이터를 감지하는 감지 증폭기;
    상기 비트 라인들과 연결되어 프로그램 데이터를 상기 셀 어레이로 제공하는 기입 드라이버;
    선택된 메모리 셀의 워드 라인으로 프로그램 전압, 제 1 과소거 검증 전압, 상기 제 1 과소거 검증 전압보다 낮은 제 2 과소거 검증 전압, 상기 제 1 과소거 검증 전압보다 높은 소거 검증 전압 중 어느 하나를 제공하는 전압 발생기; 및
    소거 동작시, 상기 제 1 과소거 검증 전압보다 낮은 문턱전압을 갖는 소거된 메모리 셀들을 포스트 프로그램하고, 소거 상태의 문턱전압 분포의 상한 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들을 검출하도록 상기 전압 발생기 및 상기 기입 드라이버를 제어하는 제어 로직을 포함하는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 과소거 검증 전압은 상기 메모리 셀들의 과소거 여부를 판단하기 위한 워드 라인 전압인 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제 2 과소거 검증 전압을 상기 메모리 셀들의 워드 라인으로 제공하는 검증 동작시에 프로그램 패스(Program pass)로 판정되면, 상기 제어 로직은 소거 상태의 문턱전압 분포의 최고 전압보다 높은 문턱전압을 갖는 소거된 메모리 셀들이 존재하는지의 여부를 검출하도록 상기 복수의 메모리 셀들의 워드 라인으로 상기 소거 검증 전압을 제공하도록 상기 전압 발생기를 제어하는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 복수의 메모리 셀들 중 그 문턱전압이 상기 소거 검증 전압보다 높은 셀들이 존재하는 것으로 감지되면, 상기 제어 로직은 소거 페일(Erase fail)로 판정하는 것을 특징으로 하는 플래시 메모리 장치.
  20. 제 18 항에 있어서,
    상기 복수의 메모리 셀들로부터 독출된 데이터가 소거 상태에 대응하는 데이터가 아닌 경우, 상기 제어 로직은 소거 페일(Erase fail)로 판정하는 것을 특징으로 하는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 소거 검증 전압은 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 상기 소거 상태의 데이터를 읽기 위한 독출 전압(Vread)인 것을 특징으로 하는 플래시 메모리 장치.
  22. 제 20 항에 있어서,
    상기 소거 검증 전압은 상기 소거 상태의 데이터를 읽기 위한 독출 전압보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
  23. 제 22 항에 있어서,
    상기 소거 검증 전압은 상기 소거 상태의 문턱전압 분포의 상한 전압보다 높은 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 16 항에 있어서,
    상기 복수의 메모리 셀들은 노어형 플래시 메모리 셀들인 것을 특징으로 하는 플래시 메모리 장치.
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