KR19990075962A - 플래쉬 메모리 장치의 포스트 프로그램 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
플래쉬 메모리 장치의 포스트 프로그램 방법
2. 발명이 해결하고자 하는 과제
셀 자체내에서 소모되는 다이나믹 전류를 감소시켜 비트 라인 전압 발생기의 크기를 축소시키면서 포스트 프로그램 수행 시간을 단축시키고자 함.
3. 발명의 해결 방법의 요지
플래쉬 메모리 장치의 포스트 프로그램 방법을 프리 포스트 프로그램 및 메인 포스트 프로그램으로 나누어 실시하고, 프리 포스트 프로그램 모드에서는 검증 동작없이 포스트 프로그램을 수행하며, 메인 포스트 프로그램 모드에서는 두 개 이상의 비트 라인을 선택하여 동시에 포스트 프로그램을 수행하므로써 포스트 프로그램 수행 시간을 단축시킴.

Description

플래쉬 메모리 장치의 포스트 프로그램 방법
본 발명은 플래쉬 메모리 장치의 포스트 프로그램 방법에 관한 것으로, 특히 두 개 이상의 비트 라인을 선택할 수 있도록 포스트 프로그램을 수행하므로써 포스트 프로그램 수행 시간을 단축하여 칩의 전체적인 성능을 향상시킬 수 있는 플래쉬 메모리 장치의 포스트 프로그램 방법에 관한 것이다.
플래쉬 메모리 장치는 스플리트 게이트형(split gate type)과 스택 게이트형(stack gate type)으로 나뉠 수 있다. 스택 게이트형 플래쉬 메모리 장치는 과도 소거(over erase)를 방지하기 위해 프리 프로그램(pre program), 프리 프로그램 검증(verify), 소거, 소거 검증, 포스트 프로그램(post program) 및 포스트 프로그램 검증을 통해 소거 동작이 수행된다.
프리 프로그램은 소거 이전에 모든 셀이 동일한 문턱 전압(threshold voltage; Vt)을 갖도록 하기 위해 실시하는 것이고, 포스트 프로그램은 과도 소거된 셀을 원하는 문턱 전압까지 복구하기 위해 실시하는 것이다.
종래의 플래쉬 메모리 장치의 포스트 프로그램 방법 및 이를 위한 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 플래쉬 메모리 장치의 포스트 프로그램 방법을 설명하기 위한 흐름도이다. 메모리 셀의 소거(erase) 동작을 실시한 후 포스트 프로그램 동작이 시작되면 비트 라인 어드레스 카운트를 '0'으로 세트한 후(101) 과도 소거(over erase)된 셀이 있는지를 검증한다(102). 검증 결과 과도 소거된 셀이 없을 경우 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)인지를 검사한다(103). 즉 메모리 셀 어레이내의 비트 라인이 모두 검증될 때까지 실시한다. 단계 (103)의 검사 결과 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)보다 작을 경우 비트 라인 어드레스 카운트를 증가시킨 후(104) 단계 (102)로 천이한다. 단계 (103)의 검사 결과 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)일 경우 과도 소거된 셀이 없어 메모리 셀 전체의 소거 동작이 성공적으로 수행된 것으로 판단하여(105) 종료한다.
단계 (102)의 검증 결과 과도 소거된 셀이 있을 경우 설정된 포스트 프로그램 수행 시간동안 포스트 프로그램을 수행한 후(106) 포스트 프로그램이 성공적으로 수행되었는지를 검증한다(107). 단계 (107)의 검증 결과 포스트 프로그램이 성공적으로 수행되었을 경우 단계 (103)으로 천이하고, 포스트 프로그램이 성공적으로 수행되지 않았을 경우 포스트 프로그램 수행 루프가 (포스트 프로그램 수행 루프의 최대값 + 1)인지를 검사한다(108). 이는 메모리 셀 어레이 전체에서 하나의 어드레스가 설정된 포스트 프로그램 루프동안 포스트 프로그램을 실시하도록 하기 위한 것이다. 단계 (108)의 검사 결과 포스트 프로그램 수행 루프가 (포스트 프로그램 수행 루프의 최대값 + 1)보다 작을 경우 포스트 프로그램 수행 루프의 수를 증가시키고(109) 단계 (106)으로 천이한다. 단계 (108)의 검사 결과 포스트 프로그램 수행 루프가 (포스트 프로그램 수행 루프의 최대값 + 1)일 경우 포스트 프로그램의 수행이 실패하여 메모리 셀 전체의 소거 동작이 실패한 것으로 판단하여(110) 종료한다.
이러한 플래쉬 메모리 장치의 포스트 프로그램 방법을 수행하기 위한 회로의 블록도가 도 2에 도시되어 있다.
도 2는 종래의 플래쉬 메모리 장치의 포스트 프로그램을 수행하기 위한 회로의 일 예를 도시한 블록도로서, 포스트 프로그램은 비트 라인(bit line) 단위로 수행되기 때문에 비트 라인 방향의 구성에 대해서만 설명한다. M개의 워드 라인과 N개의 비트 라인을 갖는 메모리 셀 어레이에서 각각의 워드 라인 및 비트 라인을 선택하기 위한 워드 라인 디코더(21) 및 비트 라인 디코더(23)가 있다. 비트 라인 디코더(23)에 연결된 비트 라인 멀티플렉서(multiplexer)(24)와 비트 라인 전압 발생기(voltage generator)(25)는 비트 라인에 바이어스를 인가하여 주는 패스를 형성한다. 비트 라인 전압 발생기(25)는 셀에 포스트 프로그램 및 포스트 프로그램 검증을 실시하기 위한 특정 전압을 발생시킨다. 비트 라인 멀티플렉서(24)는 비트 라인 전압 발생기(25)에서 발생된 특정 전압을 비트 라인 디코더(23)를 통해 셀에 인가하여 특정 전압에 따른 셀의 동작을 수행하도록 한다. 비트 라인 디코더(23), 비트 라인 멀티플렉서(24) 및 비트 라인 전압 발생기(25)로 이루어진 비트 라인 바이어스 패스에서 발생된 비트 라인 전류에 의한 셀의 문턱 전압을 비반전(-) 단자로 입력하고, 기준 전류(Iref)에 의한 기준 전압을 반전(+) 단자로 입력한 센스 증폭기(28)에서 두 전압을 센싱하여 그 결과, 즉 포스트 프로그램이 성공인지 실패인지를 출력한다. 센스 증폭기(28)의 출력 신호는 제 1 및 제 2 인버터(I1 및 I2)를 통해 일정 시간 지연되어 타이머(27)와 어드레스 카운터(26)를 인에이블(enable; EN)시킨다. 타이머(27)은 포스트 프로그램 수행 시간을 결정하여 결정된 시간이 지나면 포스트 프로그램 검증을 수행하도록 하는 제어 신호, 즉 포스트 프로그램 수행 시간을 발생시킨다. 또한, 어드레스 카운터(26)는 포스트 프로그램 자체가 사용자의 요구에 의한 기능이 아니므로 외부에서 포스트 프로그램을 수행할 비트 라인 어드레스가 주어지지 않기 때문에 내부적으로 비트 라인 어드레스를 발생시켜 비트 라인 디코더(23)에 입력되도록 하고, 비트 라인 디코더(23)는 이를 통해 비트 라인의 어드레스를 선택한다. 한편, 타이머(27)의 출력 신호가 어드레스 카운터(26)를 인에이블시킬 수도 있는데, 이는 타이머(27)의 설정 시간동안 포스트 프로그램을 실시하였으나 모두 실패하였을 경우 비트 라인 어드레스를 실패 처리하기 위해 어드레스 카운터(26)를 인에이블시킨다.
이러한 플래쉬 메모리 장치의 포스트 프로그램 방법을 수행하기 위해 셀에 인가되는 바이어스 조건으로 게이트에 0V, 드레인에 5.5V가 인가되고, 소오스 및 기판은 접지 전위(VSS)의 상태가 유지되도록 한다.
여기서, 드레인에 인가되는 전압은 저전력 디바이스인 경우 펌핑된 전압이 인가되어야 하며, 이에 따라 셀 자체에서 다이나믹(dynamic)한 전류를 소모하기 때문에 비트 라인 전압 발생기의 크기가 상대적으로 커져 칩의 사이즈가 커지게 된다. 또한, 셀 자체에서 다이나믹한 전류 소모에 의해 비트 라인 전압 발생기의 크기가 결정되므로써 포스트 프로그램 속도를 향상시키기 위해 두 개 이상의 비트 라인에 동시에 포스트 프로그램을 수행하는 것은 불가능하다. 이와 같은 이유 때문에 메모리 용량이 점점 커지고, 칩 사이즈가 작아지는 반도체 장치의 개발 추세에 적합하지 못하다.
따라서, 본 발명은 다이나믹 전류를 감소시켜 두 개 이상의 비트 라인을 동시에 선택하여 포스트 프로그램을 실시할 수 있어 포스트 프로그램의 수행 시간을 단축시킬 수 있는 플래쉬 메모리 장치의 포스트 프로그램 방법을 제공하는데 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 비트 라인 어드레스 카운트를 리셋한 후 모든 비트 라인에 대하여 프리 포스트 프로그램 시간동안 프리 포스트 프로그램을 순차적으로 수행하는 단계와, 상기 단계로부터 비트 라인 어드레스 카운트를 재리셋한 후 하나의 비트 라인에 대하여 포스트 프로그램이 성공적으로 수행되었는지를 검증하는 단계와, 상기 검증 결과 포스트 프로그램이 성공적으로 수행되었을 경우 모든 비트 라인에 대하여 포스트 프로그램이 성공될 때까지 상기 포스트 프로그램 검증을 반복하는 단계와, 상기 검증 결과 포스트 프로그램이 성공적으로 수행되지 못하였을 경우 다수의 비트 라인을 선택하여 메인 포스트 프로그램 수행 시간동안 메인 포스트 프로그램을 수행하는 단계와, 상기 단계로부터 메인 포스트 프로그램이 성공적으로 수행되었는지를 재검증하는 단계와, 상기 재검증 결과 메인 포스트 프로그램이 성공적으로 수행되었을 경우 모든 비트 라인에 대하여 포스트 프로그램이 성공될 때까지 상기 메인 포스트 프로그램 및 검증을 반복하는 단계와, 상기 재검증 결과 포스트 프로그램이 성공적으로 수행되지 않았을 경우 소거 실패로 판단하여 종료하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 장치의 포스트 프로그램 방법을 설명하기 위한 흐름도.
도 2는 종래의 플래쉬 메모리 장치의 포스트 프로그램을 수행하기 위한 회로의 일 예를 도시한 블록도.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램 방법을 설명하기 위한 흐름도.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램을 수행하기 위한 회로의 일 예를 도시한 블록도.
<도면의 주요 부분에 대한 부호 설명>
21, 41 : 워드 라인 디코더 22, 42 : Y-어드레스 입력
23, 43 : 비트 라인 디코더 24, 44 : 비트 라인 멀티플렉서
25, 45 : 비트 라인 전압 발생기 26, 46 : 어드레스 카운터
27, 47 : 타이머 28, 48 : 센스 증폭기
49 : 모드 발생기 I1, I11 : 제 1 인버터
I2, I12 : 제 2 인버터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램 방법을 설명하기 위한 흐름도로서, 본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램 방법은 프리 포스트 프로그램 모드와 메인 포스트 프로그램 모드로 수행한다. 프리 포스트 프로그램 모드에서는 검증 동작없이 포스트 프로그램을 수행하며, 메인 포스트 프로그램 모드에서는 두 개 이상의 비트 라인을 선택하여 동시에 포스트 프로그램을 수행한다.
포스트 프로그램이 시작되면 비트 라인 어드레스 카운트 수를 '0'으로 세트한 후(301) 프리 포스트 프로그램 시간동안 포스트 프로그램을 수행하고(302), 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)인지를 검사한다(303). 검사 결과 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)보다 작을 경우 비트 라인 어드레스 카운트 수를 증가시킨 후(304) 단계 (302)로 진행한다. 여기까지가 프리 포스트 프로그램 모드의 동작이다.
단계 (303)의 검사 결과 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)일 경우 메인 포스트 프로그램 모드로 동작한다. 먼저, 비트 라인 어드레스 카운트 수를 '0'으로 세트한 후(305) 포스트 프로그램이 성공적으로 수행되었는지를 검증한다(306). 검증 결과 포스트 프로그램이 성공적으로 수행되었을 경우 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)인지를 검사한다(307). 단계 (307)의 검사 결과 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)보다 작을 경우 비트 라인 어드레스 카운트를 증가시킨 후(308) 단계(306)으로 진행한다. 단계 (307)의 검사 결과 비트 라인 어드레스 카운트 수가 (비트 라인 수의 최대값 + 1)일 경우 포스트 프로그램이 성공적으로 수행되어 셀의 소거 동작이 성공적으로 수행된 것으로 판단하여(309) 종료한다.
단계 (306)의 검사 결과 포스트 프로그램이 성공적으로 수행되지 않았을 경우 다수의 비트 라인을 선택하여 메인 포스트 프로그램 수행 시간동안 포스트 프로그램을 수행한 후(310) 포스트 프로그램이 성공적으로 수행되었는지를 재검증한다(311). 재검증 결과 포스트 프로그램이 성공적으로 수행되었을 경우 단계 (307)로 진행하고, 성공적으로 수행되지 않았을 경우 포스트 프로그램 수행 루프가 (포스트 프로그램 수행 루프의 최대값 + 1)인지를 검사한다(312). 단계 (312)의 검사 결과 포스트 프로그램 수행 루프가 (포스트 프로그램 수행 루프의 최대값 + 1)보다 작을 경우 포스트 프로그램 루프를 증가시킨 후(313) 단계 (310)으로 진행하고, 포스트 프로그램 수행 루프가 (포스트 프로그램 수행 루프의 최대값 + 1)일 경우 포스트 프로그램이 성공적으로 수행되지 못해 소거 동작이 실패한 것으로 판단하여(314) 종료한다.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 포스트 프로그램을 수행하기 위한 회로의 일 예를 도시한 블록도이다. M개의 워드 라인과 N개의 비트 라인을 갖는 메모리 셀 어레이에서 각각의 워드 라인 및 비트 라인을 선택하기 위한 워드 라인 디코더(41) 및 비트 라인 디코더(43)가 있다. 비트 라인 디코더(43)에 연결된 비트 라인 멀티플렉서(multiplexer)(44)와 비트 라인 전압 발생기(voltage generator)(45)는 비트 라인에 바이어스를 인가하여 주는 패스를 형성한다. 비트 라인 전압 발생기(45)는 셀에 포스트 프로그램 및 포스트 프로그램 검증을 실시하기 위한 특정 전압을 발생시킨다. 비트 라인 멀티플렉서(44)는 비트 라인 전압 발생기(45)에서 발생된 특정 전압을 비트 라인 디코더(43)를 통해 셀에 인가하여 특정 전압에 따른 셀의 동작을 수행하도록 한다. 비트 라인 디코더(43), 비트 라인 멀티플렉서(44) 및 비트 라인 전압 발생기(45)로 이루어진 비트 라인 바이어스 패스에서 발생된 비트 라인 전류에 의한 셀의 문턱 전압을 비반전(-) 단자로 입력하고, 기준 전류(Iref)에 의한 기준 전압을 반전(+) 단자로 입력한 센스 증폭기(48)에서 두 전압을 센싱하여 그 결과, 즉 포스트 프로그램이 성공인지 실패인지를 출력한다. 센스 증폭기(48)의 출력 신호는 제 1 및 제 2 인버터(I11 및 I12)를 통해 일정 시간 지연되어 타이머(47)와 어드레스 카운터(46)를 인에이블(enable; EN)시킨다. 타이머(47)는 프리 포스트 프로그램 모드에서 프리 포스트 프로그램 수행 시간 신호를 출력하여 초기의 프리 포스트 프로그램 수행 시간을 결정하고 다음 비트 라인을 선택할 수 있게 한다. 또한, 메인 포스트 프로그램 모드에서는 한번에 두 개 이상 다수의 비트 라인을 선택하기 위하여 임의의 비트 라인 어드레스를 돈 케어(don't care) 처리하고 메인 포스트 프로그램 수행 시간 제어 신호를 발생시켜 메인 포스트 프로그램 수행 시간동안 두 개 이상 다수의 비트 라인에 대하여 동시에 포스트 프로그램을 수행하도록 한다. 또한, 어드레스 카운터(46)는 포스트 프로그램 자체가 사용자의 요구에 의한 기능이 아니므로 외부에서 포스트 프로그램을 수행할 비트 라인 어드레스가 주어지지 않기 때문에 내부적으로 비트 라인 어드레스를 발생시켜 비트 라인 디코더(23)에 입력되도록 하고, 비트 라인 디코더(23)는 이를 통해 비트 라인의 어드레스를 선택한다. 한편, 타이머(47)의 출력 신호가 어드레스 카운터(46)를 인에이블시킬 수도 있는데, 이는 타이머(47)의 설정 시간동안 포스트 프로그램을 실시하였으나 모두 실패하였을 경우 비트 라인 어드레스를 실패 처리하기 위해 어드레스 카운터(46)를 인에이블시킨다. 타이머(47) 및 어드레스 카운터(46)가 프리 또는 메인 포스트 프로그램을 수행하기 위해 이들 모드를 결정하는 모드 발생기(49)에서 포스트 프로그램 수행 명령을 입력으로 하여 프리 프로그램 수행 신호 및 메인 포스트 프로그램 신호를 출력하여 타이머(47) 및 어드레스 카운터(46)에 입력되도록 한다.
상술한 바와 같이 본 발명에 따른 포스트 프로그램 방법은 프리 포스트 프로그램 모드에서는 일률적으로 프리 프로그램 수행 시간동안 포스트 프로그램을 수행하고, 메인 포스트 프로그램 모드에서는 메인 포스트 프로그램 수행 시간동안 두 개 이상 다수의 비트 라인에 대하여 동시에 포스트 프로그램을 수행한다. 이에 따라 포스트 프로그램을 수행하는데 소요되는 시간상의 이득을 계산하면 다음과 같다.
종래의 포스트 프로그램의 수행 시간은 하나의 비트 라인에 포스트 프로그램을 수행할 때 소요되는 시간에 비트 라인의 개수를 곱한 값이 된다. 한편, 본 발명에 따른 포스트 프로그램의 수행 시간은 [수학식 1]과 같이 구해진다.
여기서, N은 비트 라인의 개수, K는 돈 케어(don't care)된 어드레스의 개수이다.
한번에 두 개 이상 다수의 비트 라인을 선택하는 방법으로 본 발명에서는 임의의 어드레스를 돈 케어(don't care) 처리하는 것을 제안하였다. 이 경우 한번에 선택되는 비트 라인의 개수는 임의의 돈 케어(don't care)된 어드레스의 개수가 K라고 할 때 2K개가 된다.
만약, 프리 포스트 프로그램 수행 시간이 1㎳, 메인 포스트 프로그램 수행 시간이 9㎳, 포스트 프로그램 수행 시간이 10㎳이고, 비트 라인의 개수가 100이라면, 종래의 포스트 프로그램 수행 시간은 1초이고, 본 발명에 따른 포스트 프로그램 수행 시간은 돈 케어(don't care)된 어드레스의 개수가 2개일 때 [수학식 1]에 의해 325㎳이다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 장치의 포스트 프로그램을 프리 포스트 프로그램 모드와 메인 포스트 프로그램 모드로 수행하므로써 포스트 프로그램을 수행하는데 소요되는 시간을 감소시켜 메모리 장치의 성능을 향상시킬 수 있다.

Claims (1)

  1. 비트 라인 어드레스 카운트를 리셋한 후 모든 비트 라인에 대하여 프리 포스트 프로그램 시간동안 프리 포스트 프로그램을 순차적으로 수행하는 단계와,
    상기 단계로부터 비트 라인 어드레스 카운트를 재리셋한 후 하나의 비트 라인에 대하여 포스트 프로그램이 성공적으로 수행되었는지를 검증하는 단계와,
    상기 검증 결과 포스트 프로그램이 성공적으로 수행되었을 경우 모든 비트 라인에 대하여 포스트 프로그램이 성공될 때까지 상기 포스트 프로그램 검증을 반복하는 단계와,
    상기 검증 결과 포스트 프로그램이 성공적으로 수행되지 못하였을 경우 다수의 비트 라인을 선택하여 메인 포스트 프로그램 수행 시간동안 메인 포스트 프로그램을 수행하는 단계와,
    상기 단계로부터 메인 포스트 프로그램이 성공적으로 수행되었는지를 재검증하는 단계와,
    상기 재검증 결과 메인 포스트 프로그램이 성공적으로 수행되었을 경우 모든 비트 라인에 대하여 포스트 프로그램이 성공될 때까지 상기 메인 포스트 프로그램 및 검증을 반복하는 단계와,
    상기 재검증 결과 포스트 프로그램이 성공적으로 수행되지 않았을 경우 소거 실패로 판단하여 종료하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 장치의 포스트 프로그램 방법.
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