KR100784107B1 - 플래쉬 메모리 장치의 구동 방법 - Google Patents

플래쉬 메모리 장치의 구동 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 장치의 구동 방법에 관한 것으로, 선택된 해당 메모리 셀을 프로그램하는 제 1 단계와, 해당 메모리 셀이 오버 프로그램되었는지 검증하는 제 2 단계와, 검증 결과 오버 프로그램되었으면 해당 메모리 셀을 포함하는 블록의 리드 동작시 비선택되는 메모리 셀의 워드라인에 인가하는 리드 바이어스 전압을 소정치 증가시키는 제 3 단계를 포함한다.
오버 프로그램 검증, 리드 바이어스

Description

플래쉬 메모리 장치의 구동 방법{Method for driving flash memory device}
도 1은 일반적인 낸드 플래쉬 메모리 장치를 나타낸 회로도
도 2는 셀간 프로그램 스피드 차이로 인한 오버 프로그램 현상을 나타낸 도면
도 3은 P/E(Program/Erase) 사이클링 후에 나타나는 오버 프로그램 현상을 나타낸 도면
도 4는 본 발명의 실시예에 따른 플래쉬 메모리 장치의 구동 방법을 설명하기 위한 순서도
도 5는 본 발명의 구동 과정에 따른 워드 라인 전압 변화를 나타내는 도면
도 6은 셀간 프로그램 스피드 차이로 인한 오버 프로그램 현상 발생한 경우 본 발명에 따른 리드 바이어스 전압(Vread) 변화를 나타낸 도면
도 7은 P/E 사이클링 후에 오버 프로그램 현상 발생한 경우 본 발명에 따른 리드 바이어스 전압(Vread) 변화를 나타낸 도면
본 발명은 플래쉬 메모리 장치의 구동 방법에 관한 것으로, 특히 오버 프로그램(over program)에 의한 페일율(fail rate)을 줄이고 리드 바이어스 마진(read bias margin)을 확보하여 데이터의 신뢰성을 향상시키기 위한 플래쉬 메모리 장치의 구동 방법에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 셀의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플래쉬 메모리 장치가 제안되었다.
낸드 플래쉬 메모리 장치의 플래쉬 메모리 셀들은 반도체 기판위에 소오스-드레인 사이에 형성되는 전류 패스(current path) 및 반도체 기판 위에 절연막들을 사이에 두고 분리되는 플로팅 게이트와 컨트롤 게이트로 구성된다.
플래쉬 메모리 장치의 프로그램 동작은 일반적으로, 메모리 셀의 소오스 영역과 반도체 기판을 접지시키고, 컨트롤 게이트에 양의 고전압(program voltage : Vpp), 예를 들어 19~20V의 전압을 인가하고 반도체 기판(또는 벌크)에 0V의 전압을 인가하여 F-N 터널링 방식으로 반도체 기판의 전자를 플로팅 게이트에 주입함으로써 이루어진다.
도 1은 일반적인 낸드 플래쉬 메모리 장치를 나타낸 회로도이다.
플래쉬 메모리 장치의 단위 스트링에는 제 1 내지 제 16 셀(c1 내지 c16)이 직렬 연결되어 있다. 제 1 셀(c1)의 드레인은 드레인 선택 트랜지스터(d)를 통해 제 1 비트라인(BL1)에 연결되고, 제 16 셀(c16)의 소오스는 소오스 선택 트랜지스터(s)를 통해 공통 소오스 라인(CSL : Common Source Line)에 연결되어 있다. 그리고, 이러한 단위 스트링이 다수 개 제공되어 플래쉬 메모리 소자의 블록을 이룬다.
이러한 낸드 플래쉬 메모리 장치에서 프로세스 불균일 등에 기인하여 셀간 프로그램 스피드(program speed) 차이로 인하여, 일부 셀이 오버 프로그램되어 문턱전압이 리드 동작시 비선택되는 메모리 셀의 워드라인에 인가하는 리드 바이어스 전압(Vread, 이하, 'Vread'라 한다)보다 커지게 된다.
도 2는 셀간 프로그램 스피드 차이로 인한 오버 프로그램 현상을 나타낸 도면으로, 점선은 정상적으로 소거된 경우에 문턱전압 분포 변화를 나타내고, 실선은 오버 프로그램이 발생된 경우 문턱전압 분포도를 나타낸다.
한편, 데이터 신뢰성(data reliability)을 보장하기 위해 프로그램/소거 사이클링 테스트((Program/Erase cycling test)를 진행하는데, P/E 사이클링이 진행되면서 프로그램 셀의 문턱전압이 쉬프트(shift)되게 되어 일부 셀의 문턱전압이 리드 바이어스 전압(Vread)보다 커지게 되어 오버 프로그램 현상이 발생하게 된다.
도 3은 P/E(Program/Erase) 사이클링 후에 나타나는 오버 프로그램 현상을 나타낸 도면으로, 점선은 정상적으로 소거된 경우에 문턱전압 분포 변화를 나타내 고, 실선은 오버 프로그램이 발생된 경우 문턱전압 분포도를 나타낸다.
이러한 오버 프로그램된 메모리 셀은 동일 스트링 내에 존재하는 메모리 셀들에 대한 리드를 불가능하게 만들어 리드 페일(read fail)의 원인이 된다.
종래에는 오버 프로그램 문제를 해결하기 위해 칩 전체의 리드 바이어스 전압(Vread)을 높이거나, 사이클링에 의한 터널 산화막의 막질 저하를 줄이기 위해 소거 상태 페일(erase status fail)이 나오지 않는 한도까지 소거 바이어스를 낮추는 방법을 사용하고 있다. 또한, 오버 프로그램 셀이 1개일 경우에는 ECC(Error Correction Code) 처리를 하거나, 2개 이상일 경우에는 해당 블록을 인밸리드 블록(invalid block)으로 처리하는 방법도 사용하고 있다.
그러나, 칩 전체의 리드 바이어스 전압(Vread)이 높아지면 리드 디스터브 페일율(read disturb fail rate)이 증가하게 되고, 소거 바이어스를 낮추면 소거 바이어스 마진(erase bias margin)이 줄어들어 슬로우 이레이즈 페일율(slow erase fail rate)이 증가하게 된다. 또한, 오버 프로그램 셀이 2개 이상일 경우 인밸리드 블록으로 처리하게 되면 그에 따라 유저가 다른 페일 현상들을 처리하기 위해 사용할 수 있는 인밸리드 블록의 수가 줄어들게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 오버 프로그램(over program)에 의한 페일율(fail rate)을 줄이고, 리드 바이어스(read bias) 마진을 확보하여 데이터의 신뢰성을 향상시키기 위한 플래쉬 메모리 장치의 구동 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 장치의 구동 방법은 선택된 해당 메모리 셀을 프로그램하는 제 1 단계와, 상기 해당 메모리 셀이 오버 프로그램되었는지 검증하는 제 2 단계와, 상기 검증 결과 오버 프로그램되었으면 상기 해당 메모리 셀을 포함하는 블록의 리드 동작시 비선택되는 메모리 셀의 워드라인에 인가하는 리드 바이어스 전압을 소정치 증가시키는 제 3 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 4는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 장치의 구동 방법을 설명하기 위하여 도시된 흐름도이고, 도 5는 도 4에 도시된 플래쉬 메모리 장치의 구동 방법에 따른 워드라인 전압 변화를 나타내는 도면이다.
도 4 및 도 5를 참조하여 플래쉬 메모리 장치의 구동 과정을 설명하면 다음과 같다.
먼저, 선택된 메모리 셀을 프로그램한다(S401).
소정의 제어 신호에 의해 프로그램 동작이 개시되면, 일반적인 어드레스 디코딩 과정에 의해 워드라인 및 비트라인이 선택되어 프로그램할 메모리 셀이 선택되게 된다.
선택된 해당 메모리 셀을 프로그램하기 위하여 한 펄스 구간 동안(즉, 한 사이클) 프로그램 전압(Vpgm), 예를 들어 18V의 전압이 선택된 워드라인에 인가되어 프로그램을 수행한다. 이때, 선택된 비트라인에는 0V의 전압이 인가되고, 비선택된 비트라인에는 Vcc 전압이 인가된다. 또한, 드레인 선택 라인(DSL)에는 예를 들어,4.5V의 전압, 소오스 선택 라인(SSL)에는 0V의 전압이 각각 인가되며, 비선택된 워드라인에는 예를 들어, 10V의 패스 전압(Vpass)이 인가된다.
이후, 해당 메모리 셀이 정상적으로 프로그램되었는지를 확인하는 프로그램 검증(program verify)을 수행하여 정상이면 프로그램을 종료하고 그렇지 않으면 프로그램 전압(Vpgm)을 소정치 증가시키고 초기 단계로 복귀하여 프로그램 동작을 재차 실행한다. 이러한 프로그램 방법을 ISPP(Incremental Step Pulse Program) 방식이라 한다.
전술한 과정을 통해 해당 메모리 셀에 대한 프로그램을 완료한 후, 해당 메모리 셀이 오버 프로그램되었는지 확인하기 위하여 오버 프로그램 검증(over program verify)을 수행한다(S402).
한 펄스 구간 동안 리드 바이어스 전압(Vread)을 해당 메모리 셀의 워드라인에 인가한 상태에서 해당 메모리 셀을 리드(read)한다. 이때, 해당 메모리 셀의 워드라인에 인가하는 전압 이외의 바이어스 조건은 노멀 리드(normal read) 동작과 동일하다. 즉, 비선택된 워드라인에 리드 바이어스 전압(Vread)이 인가되고, 선택된 비트라인에는 0V의 전압, 선택되지 않은 비트라인에는 예를 들어 1V의 전압이 각각 인가되고, 드레인 선택 라인 및 소오스 선택 라인에는 4.5V의 전압이 안가된다. 리드 바이어스 전압(Vread)의 초기치는 디폴트(default)값으로 예를 들어, 4.5V의 값을 갖는다.
따라서, 해당 메모리 셀과 동일 스트링에 존재하는 메모리 셀들이 모두 턴온되게 되므로 해당 메모리 셀이 오버 프로그램되지 않은 상태라면 즉, 해당 메모리 셀의 문턱전압이 4.5V보다 작다면 해당 메모리 셀이 턴온되어 프로그램 상태로 정상적으로 리드되나, 해당 메모리 셀이 오버 프로그램된 상태라면 즉, 해당 메모리 셀의 문턱전압이 4.5V 이상이라면 해당 메모리 셀은 턴 오프되어 소거된 상태로 리드되는 오류가 발생하므로 오버 프로그램 검증이 가능하다.
상기 오버 프로그램 검증 결과, 오버 프로그램되었으면 리드 바이어스 전압(Vread)을 소정치(ΔV), 예를 들어 0.25V 가량 증가시킨 후(S403), 다음 단계로 진행한다. 반면, 오버 프로그램되지 않았으면 현재의 리드 바이어스 전압(Vread)을 그대로 유지한 채 다음 단계로 진행한다.
이어, 해당 메모리 셀을 포함하는 해당 블록 내에 프로그램할 메모리 셀이 남아있는지를 판단한다(S404).
상기 판단 결과, 해당 블록 내에 프로그램할 메모리 셀이 존재하면 어드레스 디코딩 과정에 의해 워드라인 및 비트라인이 선택되어 새로운 메모리 셀이 선택되고(S405), 초기의 프로그램 단계(S401)로 복귀한다.
한편, 상기 판단 결과 해당 블록 내에 프로그램할 메모리 셀이 존재하지 않으면 해당 블록 정보와 리드 바이어스 전압(Vread)을 스페어 셀(spare cell)에 저장하고(S406), 프로세스를 종료한다.
도 6 및 도 7은 본 발명에 따른 리드 바이어스 전압(Vread) 변화를 나타낸 도면으로, 도 6은 셀간 프로그램 스피드 차이로 인한 오버 프로그램 현상 발생한 경우 본 발명에 따른 리드 바이어스 전압(Vread) 변화를 나타낸 도면이고, 도 7은 P/E 사이클링 후에 오버 프로그램 현상 발생한 경우 본 발명에 따른 리드 바이어스 전압(Vread) 변화를 나타낸 도면이다.
도 6 및 도 7을 참조하면, 셀간 프로그램 스피드 차이로 인해 오버 프로그램 현상이 발생되거나, P/E(Program/Erase) 사이클링에 의해 문턱 전압이 쉬프트되어 오버 프로그램이 발생된 경우에 오버 프로그램된 셀을 포함하는 블록의 리드 바이어스 전압(Vread)을 증가시킴으로써 오버 프로그램된 셀로 인한 리드 페일을 방지할 수 있다.
이와 같은 본 발명은, 칩 전체의 리드 바이어스 전압(Vread)을 일괄적으로 증가시키지 않고 오버 프로그램 검증을 통해 블록 별로 리드 바이어스 전압을 달리함으로써 리드 디스터브 페일율(read disturb fail rate)을 낮출 수 있다. 또한, 오버 프로그램에 대한 충분한 리드 바이어스 마진을 확보할 수 있고, 소거 바이어스를 낮추지 않고서도 오버 프로그램에 의한 리드 페일을 방지할 수 있으므로 P/E 사이클링 후 발생할 수 있는 슬로우 소거 셀에 의한 소거 상태 페일율을 낮출 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 칩 전체의 리드 바이어스 전압을 증가시키지 않고 블록별로 리드 바이어스 전압을 증가시키므로 리드 바이어스 디스터브 페일율을 줄일 수 있다.
둘째, 오버 프로그램에 대한 충분한 리드 바이어스 마진을 확보할 수 있으므로 데이터 신뢰성을 향상시킬 수 있다.
셋째, 소거 바이어스를 낮추지 않아도 되므로 사이클링 후 발생할 수 있는 슬로우 소거 셀에 의한 소거 상태 페일율을 낮출 수 있다.
넷째, 단일 블록 내에 오버 프로그램 셀이 2개 이상일 경우에도 유효하지 않은 블록으로 처리하지 않으므로 수율을 향상시킬 수 있다.

Claims (7)

  1. 선택된 해당 메모리 셀을 프로그램하는 제 1 단계;
    상기 해당 메모리 셀이 오버 프로그램되었는지 검증하는 제 2 단계; 및
    상기 검증 결과 오버 프로그램되었으면 상기 해당 메모리 셀을 포함하는 블록의 리드 동작시 비선택되는 메모리 셀의 워드라인에 인가하는 리드 바이어스 전압을 소정치 증가시키는 제 3 단계를 포함하는 플래쉬 메모리 소자의 구동 방법.
  2. 제 1항에 있어서, 상기 제 3 단계 이후에 상기 블록에 프로그램할 메모리 셀이 존재하는지 판단하는 제 4 단계; 및
    상기 판단 결과, 프로그램할 메모리 셀이 존재하지 않으면 상기 블록의 정보 및 상기 리드 바이어스 전압을 저장한 다음 프로세스를 종료시키고, 프로그램할 메모리 셀이 존재하면 프로그램할 새로운 메모리 셀을 선택하고 상기 제 1 단계로 복귀하는 제 5 단계를 더 포함하는 플래쉬 메모리 소자의 구동 방법.
  3. 선택된 해당 메모리 셀을 프로그램하는 제 1 단계;
    상기 해당 메모리 셀이 오버 프로그램되었는지 검증하는 제 2 단계; 및
    상기 검증 결과, 오버 프로그램되었으면 상기 해당 메모리 셀을 포함하는 블 록의 리드 동작시 비선택되는 메모리 셀의 워드라인에 인가하는 리드 바이어스 전압을 소정치 증가시키는 제 3 단계;
    상기 블록에 프로그램할 메모리 셀이 존재하는지 판단하는 제 4 단계; 및
    상기 판단 결과, 프로그램할 메모리 셀이 존재하지 않으면 상기 블록의 정보 및 상기 리드 바이어스 전압을 저장한 다음 프로세스를 종료시키고, 프로그램할 메모리 셀이 존재하면 프로그램할 새로운 메모리 셀을 선택하고 상기 제 1 단계로 복귀하는 제 5 단계를 포함하는 플래쉬 메모리 소자의 구동 방법.
  4. 제 1 또는 제 3항에 있어서, 상기 제 1 단계는 상기 해당 메모리 셀의 워드라인에 프로그램 전압을 인가하여 상기 해당 메모리 셀을 프로그램하는 단계;
    상기 해당 메모리 셀이 정상적으로 프로그램되었는지를 검증하는 단계; 및
    상기 검증 결과, 정상적으로 프로그램되었으면 프로그램을 종료하고 그렇지 않으면 프로그램 전압을 소정치 증가시키고 초기 단계로 복귀하여 프로그램 동작을 재차 실행하는 단계로 이루어지는 플래쉬 메모리 장치의 구동 방법.
  5. 제 1항 또는 제 3항에 있어서, 상기 제 2 단계에서 상기 해당 메모리 셀에 연결된 워드라인에 상기 리드 바이어스 전압을 인가한 상태에서 상기 해당 메모리 셀을 리드하여 프로그램 상태로 리드되지 않으면 상기 해당 메모리 셀이 오버 프로 그램된 것으로 판단하는 플래쉬 메모리 장치의 구동 방법.
  6. 제 1항 또는 제 3항에 있어서, 상기 제 2 단계의 검증 결과 상기 해당 메모리 셀이 오버 프로그램되지 않았으면 상기 제 4 단계로 진행하는 플래쉬 메모리 장치의 구동 방법.
  7. 제 2항 또는 제 3항에 있어서, 상기 소정치는 0.25V인 플래쉬 메모리 장치의 구동 방법.
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