KR100953208B1 - 두 개의 상보적으로 프로그래밍된 듀얼 비트 기준 셀의전압 평균화에 기초한 기준 전압 생성 시스템 및 방법 - Google Patents

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Abstract

메모리 디바이스의 다중-비트 메모리 셀(10)의 적절한 판독을 위한 시스템 및 방법이 제공된다. 제 1 기준 셀(70) 및 제 2 기준 셀(72)이 평균 동적 기준 값을 결정하기 위하여 사용된다. 상기 평균 동적 기준값은, 평균 동적 기준 값을 결정하기 위하여 상기 기준 셀(70)의 프로그래밍된 비트를 판독함과 아울러 상기 제 2 기준 셀(72)의 프로그래밍되지 않은 비트 또는 소거된 비트를 판독함로써 결정된다. 상기 평균 동적 기준 값은 데이터 셀이 프로그래밍된 상태인지 또는 프로그래밍되지 않은 상태인지를 결정하기 위하여 사용될 수 있다.
Figure R1020047016349
듀얼 비트 플래쉬 메모리, ONO 층.

Description

두 개의 상보적으로 프로그래밍된 듀얼 비트 기준 셀의 전압 평균화에 기초한 기준 전압 생성 시스템 및 방법{SYSTEM AND METHOD FOR GENERATING A REFERENCE VOLTAGE BASED ON AVERAGING THE VOLTAGES OF TWO COMPLEMENTARY PROGRAMMMED DUAL BIT REFERENCE CELLS}
본 발명은 일반적으로 메모리 시스템에 관한 것으로, 특히 다중-비트 플래쉬 메모리 디바이스를 정밀하게 판독하는 시스템 및 방법에 관한 것이다.
플래쉬 메모리는 전력 소모없이 재판독될 수 있으며, 내용을 유지할 수 있는 전자 메모리 매체의 일종이다. 플래쉬 메모리 디바이스는 일반적으로 100K에서 300K의 판독 사이클 수명을 갖는다. 단일 비트가 저장될 수 있는 DRAM 디바이스나 SRAM 디바이스와는 달리, 플래쉬 메모리 디바이스는 통상적으로 고정된 다중-비트 블록 또는 섹터로 소거되고 기록된다. 플래쉬 메모리 기술은 인사이츄(in situ)로 소거될 수 있는 EEPROM 칩 기술로부터 진보되었다. 플래쉬 메모리 디바이스는 단위 면적당 많은 데이터의 저장이 가능하므로, 다른 많은 메모리 디바이스에 비해 저비용이며 밀도가 높다. 이러한 EEPROM의 새로운 카테고리는 EPROM의 밀도의 장점과 EEPROM의 전기적 소거성을 결합한 중요한 비휘발성 메모리로서 출현하였다.
통상적인 플래쉬 메모리 디바이스는 단일 비트 정보가 각 셀에 저장되는 셀 구조로 구성된다. 이러한 단일 비트 메모리 기술에서, 각 셀은 전형적으로 채널을 덮는 적층(stacked) 게이트 구조를 가지면서, 기판 또는 P-웰(well) 상에 소스, 드레인, 및 채널을 갖는 금속 산화물 반도체(MOS) 트랜지스터를 포함한다. 상기 적층 게이트는 추가적으로 기판 또는 P-웰의 표면 상에 형성된 얇은 게이트 절연층(터널 산화물 층으로 종종 언급됨)을 포함한다. 이 적층 게이트는 또한 상기 터널 산화물을 덮는 폴리실리콘 부동(floating) 게이트 및 상기 부동 게이트를 덮는 인터폴리(interpoly) 절연층을 포함한다. 상기 인터폴리는 종종 질화물 층을 샌드위칭하는 두 개의 산화물 층을 갖는 산화물-질화물-산화물(ONO) 층과 같은 다중층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트는 상기 인터폴리 절연층을 덮는다.
상기 제어 게이트는 전형적인 NOR 구성의 셀의 섹터를 형성하기 위하여 상기 셀의 로우(row)와 관련된 워드라인에 연결된다. 게다가, 상기 셀의 드레인 영역은 전도 비트라인에 의해 함께 연결된다. 소스 및 드레인 영역 사이에 형성된 셀의 채널은 적층 게이트 구조에 부착된 워드라인에 의해 상기 적층 게이트 구조에 인가되는 전압에 의해 상기 채널에 형성되는 전계에 따라, 소스 및 드레인 사이에 전류를 도통시킨다. NOR 구성에서, 칼럼(column) 내의 트랜지스터들의 각 드레인 단자가 동일 비트라인에 연결된다. 게다가, 로우의 각 플래쉬 셀의 적층 게이트 구조가 동일 워드라인에 연결된다. 전형적으로, 각 셀의 소스 단자는 공통 소스 단자에 연결된다. 동작 중에, 개별 플래쉬 셀들이 셀을 프로그래밍(기록), 판독, 및 소거하기위해 주변 디코더 및 제어 회로를 활용하여 각 비트라인 및 워드라인을 통해 지정된다.
단일 비트 적층 게이트 플래쉬 메모리 셀은 프로그래밍 전압을 상기 제어 게이트에 인가하고, 소스를 접지에 연결하며, 및 드레인을 프로그래밍 전압에 연결함으로써 프로그래밍된다. 터널 산화물에 걸친 결과적인 높은 전기장에 의해 "파울러-노드하임(Fowler-Nordheim)" 터널링이라는 현상이 발생한다. 파울러 노드하임 터널링 동안에, 채널 영역의 전자는 게이트 산화물을 통하여 부동 게이트내로 터널링되어, 이 부동 게이트에서 포획(trap)된다. 포획된 전자의 영향으로, 셀의 문턱 전압이 증가한다. 포획된 전자에 의해 만들어진 셀의 이러한 문턱 전압(VT)의 변화(그 결과 채널 컨덕턴스의 변화)는 셀이 프로그래밍되도록 한다.
전형적인 단일 비트 적층 게이트 플래쉬 메모리 셀을 소거하기 위하여, 전압이 소스에 인가되고, 제어 게이트는 네거티브 전위로 유지되고, 그리고 드레인은 부동 상태로 허용된다. 이들의 조건하에서 전계가 부동 게이트와 소스 사이의 터널 산화물에 발생된다. 부동 게이트에 포획된 전자는 전방으로 흐르고, 소스 영역을 덮는 부동 게이트의 일부분에서 모여진다. 상기 전자는 이 때 부동 게이트로부터 추출되어 터널 산화물을 통하는 파울러 노드하임 터널링에 의해 소스 영역으로 들어간다. 셀은 전자가 부동 게이트로부터 제거됨으로써 소거된다.
통상적인 단일 비트 플래쉬 메모리 디바이스에서, 셀의 블록 또는 세트에 있는 각 셀이 적절하게 소거되었는지 여부를 결정하기 위하여 소거 확인(verification)이 수행된다. 현재의 단일 비트 소거 확인 방법들은 비트 또는 셀 소거의 확인 및 초기 확인이 실패한 개별 셀에 부가적 소거 펄스의 인가를 제공한다. 이에 따라, 셀의 소거 상태는 재확인되며, 상기 과정은 셀 또는 비트가 성공적으로 소거되거나 셀이 사용불가로 표시될 때까지 계속된다.
최근 들어, 단일 메모리 셀에 다중 비트 정보를 저장할 수 있게 하는 다중-비트 플래쉬 메모리 셀이 소개되었다. 통상적인 단일 비트 플래쉬 메모리 디바이스용으로 개발된 기술은 새로운 다중 비트 플래쉬 메모리 셀에서는 잘 작동하지 않는다. 예를 들어, 워드라인 연결을 제공하기 위해 ONO 층 상에 폴리실리콘 층을 채택한 ONO형 플래쉬 메모리 디바이스와 같은, 부동 게이트를 활용하지 않는 듀얼 비트 메모리 셀 구조가 소개되었다. 듀얼 비트 메모리 디바이스에서, 듀얼 비트 메모리 셀의 일측은 상보 비트(CB)로 지칭되며, 듀얼 비트 메모리 셀의 타측은 정상 비트(NB)로 지칭된다. 듀얼 비트 메모리 셀은 전하를 저장하기 위하여 ONO(산화물-질화물-산화물) 스택의 질화물층을 사용하는 바, 질화물은 전도체가 아니므로 프로그래밍 및 소거 동작 동안에 부가되거나 제거된 전하는 질화물 층의 다른 영역에 재분배되지 않아야 한다. 하지만, 하나의 비트에 전하 및 누전의 증강은 다른 비트에 영향을 미쳐, 후속 사이클에서 셀의 판독, 프로그래밍, 및 소거 특성을 변경시킨다. 결과적으로, 여분 또는 누설 전하의 증강은 CB 및 NB의 유효 VT를 변경시킨다.
듀얼 비트 동작에서의 중요한 하나의 문제는 정상 비트가 프로그래밍될 때 상보 비트의 공백(blank) 판독 전류의 이동(shift) 및 상보 비트가 프로그래밍될 때 정상 비트의 공백 판독 전류의 이동이 초래된다는 점이다. 프로그래밍되는 타측에서의 이러한 VT의 이동은 "CBD" 또는 상보 비트 교란으로 지칭된다. CB 및 NB 영역은 셀의 소스/드레인 접합부 근처이고, 프로그래밍 및 소거 동작 동안에 변경된다. 또 다른 문제는 셀의 사이클링 이후에 전하 손실에 의해 야기된다. 그러므로, 듀얼 비트 동작의 주요한 문제는 (1) BOL(수명의 시작)에서 CBD 및 (2)EOL(수명의 종료 또는 베이킹 이후)에서 사이클링 이후의 전하 손실이라는 두개의 조건하에서 전하 손실 및 상보 비트 교란의 결합임이 명백하다. 테스트 데이터는 CBD가 BOL 근처에서 더 높고, VT 분포들이 사이클링 및 베이킹(EOL) 이후에 프로그램 VT를 오버레이한다는 것을 표시한다. 이러한 두 분포의 오버레이는 정상적인 판독 센싱 방식이 듀얼 비트 동작 동안에 올바르게 동작하는 것을 방해한다. 다시 말하면, VT 분포들이 상호 접근하기 때문에 CB 또는 NB 내부의 데이터가 1 인지 아니면 0인지가 결정될 수 없게 된다.
하기 설명은 본 발명의 여러 양상들의 기초적 이해를 제공하기 위하여 본 발명의 개략적 요약을 제공한다. 본 요약은 본 발명의 광범위한 개요는 아니다. 본 발명의 핵심 또는 중요 요소를 식별하거나 본 발명의 범주를 기술하기 위함이 아니다. 이후에 제시될 보다 상세한 설명의 전주로서 개략화된 형태로 본 발명의 여러 개념을 제공함에 단지 목적을 두고 있다.
디바이스의 수명(예를 들어, 100k-300k 프로그래밍 및 소거 사이클) 동안에 메모리 디바이스(예를 들어, 플래쉬 메모리) 내의 다중-비트 메모리 셀을 적절히 판독하기 위한 시스템 및 방법이 제공된다. 본 발명은 평균 동적 기준값을 결정하기 위하여 제 1 기준 셀 및 제 2 기준 셀을 사용한다. 상기 평균 동적 기준값은 상기 제 1 기준 셀의 프로그래밍된 비트를 판독함으로써, 및 평균 동적 기준값을 결정하기 위하여 제 2 기준 셀의 프로그래밍되지 않거나 소거된 비트를 판독함으로써 결정된다. 상기 평균 동적 기준값은 데이터 셀이 프로그래밍된 상태(예를 들어, 논리 1)이거나 프로그래밍되지 않은 상태(예를 들어, 논리 0)인지를 결정하기 위하여 사용된다. 제 1 기준 셀 및 제 2 기준 셀로부터 판독 전류는 평균 동적 기준값을 결정하기 위하여 평균화된다. 평균 동적 기준값은 프로그래밍되지 않은 비트로부터 프로그래밍된 비트를 구별하기 위하여 데이터 비트의 VT와 비교될 수 있는 문턱 전압(VT)으로 변환될 수 있다.
프로그래밍 및 소거 사이클은 메모리 디바이스의 데이터 셀과 함께 기준 셀 상에서 수행되고, "페이지(page)" 또는 "워드"가 프로그래밍될 때 까지 공백으로 남는다. 이것은, 기준 셀들이 자신들과 비교될 데이터 셀과 동일한 사이클 수를 겪었기 때문에 동일한 "경년변화(age)"를 의미한다. 그러므로, 기준 셀은 관련 데이터 셀의 전하 손실 및 CBD를 추적하는 동적 기준값을 제공할 것이다. 동적 기준값은 문턱 전압의 변화 및 상보 비트 교란이 메모리 디바이스의 정상 사이클링 동안에 발생하는 하나 이상의 데이터 셀에 대해 갖는 영향을 추적한다.
본 발명의 특별한 일 양상에 의하면, 제 1 기준 셀의 한 비트 및 제 2 기준 셀의 한 비트는 정상 동작 전에 프로그래밍된다. 제 1 기준 셀의 프로그래밍된 비트는 데이터의 셀의 전하 손실을 추적하기 위하여 판독되고, 프로그래밍되지 않은 비트는 제 2 기준 셀의 프로그래밍된 비트에 의해 야기된 CBD를 추적하기 위하여 제 2 기준 셀로부터 판독된다.
본 발명의 일 양상에 의하면, 제 1 기준 셀과 제 2 기준 셀은 메모리 어레이의 워드와 관련된다. 제 1 기준 셀과 제 2 기준 셀은 어느 워드의 비트가 프로그래밍되었는지(예를 들어, 논리 1) 또는 프로그래밍되지 않았거나 소거되었는지(예를 들어, 논리 0)를 결정하기 위하여 채택될 수 있다. 대안적으로, 제 1 기준 셀과 제 2 기준 셀은 워드라인 내부의 비트와 관련될 수 있는 바, 워드라인은 복수의 워드를 포함할 수 있다. 추가적으로, 제 1 기준 셀과 제 2 기준 셀은 섹터 또는 전체 메모리 디바이스와 관련될 수 있다.
본 발명의 또 다른 양상에 의하면, 다중-비트 플래쉬 메모리 및 관련 기준 어레이는 섹터의 다중-비트 플래쉬 메모리 셀과 함께 사이클링되어(예를 들어, 프로그래밍 및 소거 사이클), 섹터 및 관련 기준 어레이의 모든 셀은 동일한 "경년변화"가 된다. 관련 기준 어레이는 제 1 동적 어레이 및 제 2 동적 어레이를 포함한다. 비교 회로가 섹터의 비트를 확인하기 위하여 셀로부터 판독된 데이터를 제 1 동적 어레이 및 제 2 동적 어레이로부터 유도된 평균값과 비교한다. 듀얼 동적 기준의 사용을 허용함으로써 플래쉬 메모리 디바이스의 멀티-비트 동작을 허용하는 다중 비트 플래쉬 메모리 어레이는 플래쉬 메모리의 다중-비트 메모리 셀과 함께 사이클링된다.
하기의 설명 및 첨부 도면은 본 발명의 예시적인 양상들을 제시한다. 비록 일부만을 나타냈지만은 이러한 양상들은 본 발명의 원리들이 적용될 수 있는 여러 다양한 방법들로 구현될 수 있다. 본 발명의 다른 장점 및 신규한 특성은 도면을 참조로 한 하기의 본 발명의 상세한 설명으로부터 자명하게 될 것이다.
도 1은 본 발명의 다양한 양상이 구현될 수 있는 예시적인 듀얼 비트 메모리 셀의 측부 횡단면도를 도시한다.
도 2는 본 발명의 다양한 양상을 수행하도록 된 시스템의 블록도이다.
도 3은 본 발명의 일 양상에 따른 두 기준 셀의 정상 비트를 사용하여 평균 문턱값을 결정하기 위한 회로의 개략적 블록도이다.
도 4는 본 발명의 일 양상에 따른 제 1 기준 셀의 정상 비트 및 제 2 기준 셀의 상보 비트를 사용한 평균 문턱값을 결정하기 위한 회로의 개략적 블록도이다.
도 5는 본 발명의 일 양상에 따른 비교 회로의 개략적 블록도이다.
도 6은 본 발명의 일 양상에 따른 듀얼 비트 플래쉬 메모리 어레이의 64K 섹터의 부분 평면도이다.
도 7은 본 발명의 일 양상에 따른 듀얼 비트 메모리 셀의 한 로우의 일부 개략도이다.
도 8은 본 발명의 일 양상에 따른 워드라인에 관련된, 기준 셀 쌍을 갖는 섹터의 일부분을 판독하기 위한 시스템의 개략적 블록도이다.
도 9는 본 발명의 일 양상에 따른 워드에 관련된, 기준 셀 쌍을 갖는 섹터의 일부분을 판독하기 위한 시스템의 개략적 블록도이다.
도 10은 본 발명의 일 양상에 따른 메모리 어레이 일부분의 구성에 대한 블록도이다.
도 11은 본 발명의 일 양상에 따른 판독 동작을 수행하기 위한 방법에 대한 순서도이다.
본 발명은 메모리 디바이스의 수명동안 다중-비트 메모리 셀의 적절한 판독에 관한 것이다. 다중-비트 메모리 디바이스의 데이터 비트와 관련된 전하 손실을 추적하기 위한 제 1 기준 셀 및 다중-비트 메모리 디바이스의 데이터 비트 상의 CBD 영향을 결정하기 위한 제 2 기준 셀을 사용한다. 프로그래밍 및 소거 사이클은 메모리 셀과 함께 기준 셀을 따라 수행되며, 데이터 셀 및 기준 셀은 동일한 "경년변화"가 된다. 평균 동적 기준값이 결정되어, 데이터 비트가 프로그래밍되었는지 또는 프로그래밍되지 않았는지를 결정하기 위해 사용된다. 비록 본 발명은 이하에서 각 셀의 비트 모두가 데이터 저장을 위해 사용되는 ONO 듀얼 비트 메모리 셀 구성과 관련되어 예시되고 설명되었지만, 본 발명은 다른 타입의 기술 및 다른 다중-비트 기술 사용 구성에서 응용가능함이 인식될 것이다.
도 1은 본 발명의 하나 이상의 다양한 양상이 수행될 수 있는 예시적인 듀얼 비트 메모리 셀(10)을 도시한다. 메모리 셀(10)은 상부 실리콘 이산화물층(14)과 하부 실리콘 이산화물층(18) 사이에 샌드위칭된 실리콘 질화물층(16)을 포함하여, ONO 층(30)을 형성한다. 폴리실리콘층(12)이 ONO 층(30) 상에 놓이며 메모리 셀(10)에 워드라인 연결을 제공한다. 제 1 비트라인(32)이 제 1 영역(4) 아래의 ONO 층(30) 아래로 진행하고, 제 2 비트라인(34)이 제 2 영역(6) 아래의 ONO 층(30) 아래로 진행한다. 비트라인(32) 및 비트라인(34)은 전도부(24) 및 선택적 산화물부(22)로 형성된다. 보론 코어 주입물(20)이 각 비트라인(32) 및 (34)의 양 단부에 형성되어, 비트라인이 하부 실리콘 이산화물층(18)과 접촉하던가, 또는 트랜지스터의 전체와 접촉한다. 보론 코어 주입 부분은 P-타입 기판보다 고농도로 도핑되며, 메모리 셀(10)의 VT 제어를 용이하게 한다. 셀(10)은 N+ 아세닉 주입물로부터 형성된 비트라인(32) 및 (34)의 전도부(24)를 갖는 P-타입 기판(9) 상에 놓이며, 채널(8)은 비트라인(32) 및 (34) 사이에 P-타입 기판을 통하여 형성된다. 메모리 셀(10)은 폴리실리콘 워드라인(12)의 일부로서 형성된 게이트를 갖는 P-타입 기판 영역(9) 상에 놓이는 N+ 아세닉 주입물부(24)로부터 형성된 상호교환가능한 소스 및 드레인 컴포넌트들을 갖는 단일 트랜지스터로 구성된다.
제 1 비트라인(32) 및 제 2 비트라인(34)은 비록 전도부(24) 및 선택적 산화물부(22)에 관하여 예시되어있지만, 이들 비트라인은 단지 전도부만으로 형성될 수 있음이 인식된다. 더욱이, 도 1은 비록 실리콘 질화물층(16) 사이에 갭(gap)이 있는 것으로 예시하고 있지만, 실리콘 질화물층(16)은 단일 스트립 또는 층으로서 갭없이 제조될 수 있음이 인식된다.
실리콘 질화물층(16)은 전하 트래핑 층을 형성한다. 셀의 프로그래밍은 드레인 및 게이트에 전압을 인가하고 소스를 접지시킴으로써 수행된다. 전압은 채널을 따라 전계를 생성하여, 전자들이 기판(9)으로부터 질화물로 가속 및 점프되게 한다.(이는 핫 전자주입으로 알려져 있다) 전자들은 대부분의 에너지를 드레인에서 얻기 때문에, 이들 전자는 포획되어 드레인 근처의 질화물층에 저장 보관된다. 셀(10)은 일반적으로 균일하고, 드레인 및 소스는 상호교환가능하다. 실리콘 질화물은 비-전도체이기 때문에, 제 1 전하(26)는 중심 영역(5)의 제 1 단부 근처의 질화물(16)에 주입되고, 제 2 전하(28)는 중심 영역(5)의 제 2 단부 근처의 질화물(16)에 주입된다. 그러므로, 이 때 전하가 이동하지 않는다면, 셀당 하나의 비트가 아닌 두 비트가 있을 수 있게 된다.
이전에 언급한 바와 같이, 제 1 전하(26)는 중심 영역(5)의 제 1 단부의 부근에서 질화물층(16)에 저장될 수 있고, 제 2 전하(28)는 중심 영역(5)의 제 2 단부의 부근에 저장됨으로써, 메모리 셀(10)당 두 개의 비트가 상주할 수 있다. 듀얼 비트 메모리 셀(10)은 일반적으로 대칭적이고, 이에 따라 드레인 및 소스는 상호교환가능하다. 이에 따라, 좌측 비트 C0를 프로그래밍할 때 제 1 비트라인(32)은 드레인 단자의 역할을 하고, 제 2 비트라인(34)은 소스 단자의 역할을 한다. 이와 유사하게, 우측 비트 C1이 프로그래밍될 때 제 2 비트라인(34)은 드레인 단자의 역할을 하고, 제 1 비트라인(32)은 소스 단자의 역할을 한다. 표 1은 제 1 비트 C0 및 제 2 비트 C1를 갖는 듀얼 비트 메모리 셀(10)의 판독, 프로그래밍, 및 단일 측의 소거를 수행하기 위한 전압 파라미터의 특정 세트를 예시한다.
동작 셀 게이트 비트라인 0 비트라인 1 코멘트
판독 C0 Vcc 0v 1.2v 상보 칼럼
판독 C1 Vcc 1.2v 0v 정상 칼럼
프로그래밍 C0 Vpp 5~6v 0v 핫 전자
프로그래밍 C1 Vpp 0v 5~6v 핫 전자
일측-소거 C0 -3 ~ -6v 5~6v 부동 핫 정공 주입
일측-소거 C1 -3 ~ -6v 부동 5~6v 핫 정공 주입
듀얼 비트 메모리 셀 아키텍춰의 다양한 구현은 본 발명의 하나 이상의 양상에 따라 수행될 수 있다. 특히, 본 발명은 듀얼 비트 셀의 두 비트가 데이터 또는 정보 저장을 위해 채택되는 메모리 디바이스에 응용가능하다. 본 발명의 발명자는 한 셀의 한 비트(예를 들어, 비트 C0)의 프로그래밍 및 소거는 관련 비트(예를 들어, 비트 C1)의 반복적인 프로그래밍, 판독, 및/또는 소거에 영향을 미침을 알게 되었다. 예를 들어, 셀(10)의 비트 C1의 재프로그래밍은 비트 C0에 전하 축적을 야기시킬 수 있으며, 그 반대의 경우에도 마찬가지이다. 또한, 비트 C1에 소거 전압 펄스의 반복 인가는 비트 C0의 과도한 소거를 야기시킨다. 관련 비트 C0에서의 이러한 현상은 또한 정상 동작 동안에 비트 동작(예를 들어, 일 비트 또는 양 비트를 효과적으로 판독, 기록/프로그래밍 및/또는 소거할 수 있는 능력)의 열화를 초래한다.
본 발명자는 듀얼 비트 동작의 주요한 문제는 (1) BOL(수명의 시작)에서 CBD 및 (2) EOL(수명의 종료 또는 베이킹 이후)에서 사이클링 이후의 전하 손실이라는 이들 두 조건하에서 전하 손실 및 상보 비트 교란의 결합으로부터 초래됨을 알게 되었다. 테스트 데이터는 CBD가 BOL근처에서 더 높고, VT 분포들이 사이클링 및 베이킹(EOL) 이후에 프로그램 VT를 오버레이(overlay)한다는 것을 표시한다. 상기 두 분포들의 오버레이는 정상적인 판독 센싱 방식이 듀얼 비트 동작 동안에 올바르게 동작하는 것을 방해한다. 다시 말하면, CB 또는 NB 내부의 데이터가 1 인지 아니면 0인지가 결정될 수 없게된다.
많은 플래쉬 메모리에 자동으로 복잡한 프로그래밍 및 소거 동작을 수행하는 명령 논리 회로 및 내장된(embedded) 상태 머신이 제공된다. SRAM 모듈 컴포넌트는 명령 논리 및 메모리 시스템의 동작 제어에 사용되는 마이크로-제어기에 의해 구현되는 프로그램을 포함할 수 있다. 이들 프로그램은 전형적으로 시스템이 시동되었을 때 SRAM으로 로딩된다. 버스는 프로세서로부터 명령 논리 디바이스로 제어 명령을 송신하거나, 플래쉬 메모리부터 판독된 데이터 또는 플래쉬 메모리에 기록될 데이터를 명령 논리 및 호스트 프로세서와 교환하는데 사용될 수 있다. 플래쉬 디바이스의 내장된 상태 머신은 프로그래밍, 판독, 및 소거 동작의 수행에 필요한 다양한 개별 단계와 같은 세부적 동작의 명령 논리 제어 정보를 생성한다. 이에 따라, 상태 머신은 플래쉬 메모리를 포함한 마이크로칩과 관련되어 전형적으로 사용되는 프로세서(미도시)에 필요한 오버헤드(overhead)를 감소시키는 기능을 한다.
도 2는 본 발명에 따른 듀얼 비트 메모리 셀을 채택한 메모리 어레이(62)의 적절한 프로그래밍, 소거 및 판독을 수행하는 시스템(40)을 예시한다. 본 실시예에서, 메모리 어레이(62)는 복수의 64K 섹터(64)로 구성된다. 플래쉬 메모리 어레이(64)의 일 섹터는 동일한 섹터 어드레스를 공유하는 워드라인을 통하여 함께 그룹화된 모든 메모리 셀을 구성하는 메모리 어레이(62)의 일부분을 포함한다. 섹터 어드레스는 전형적으로 메모리 디바이스의 하나 이상의 셀을 어드레싱하기 위해 사용되는 어드레스 비트 신호의 n차(예를 들어, 6차)의 최상위 어드레스 비트이며, 여기서 n은 정수이다. 예를 들어, 64K 섹터(64)는 8 개의 IO로 구성될 수 있으며, IO는 4개의 셀 로우, 또는 4 개의 정상 비트 및 4 개의 상보 비트를 갖는 4 개의 듀얼 비트 메모리 셀이다. 메모리 어레이(62)는, 예를 들어, 8 개의 셀 상에 8 개의 정상 비트와 8 개의 상보 비트를 포함하는 128K 섹터인 임의의 수의 다른 구성으로 될 수 있다. 추가적으로, 단지 응용의 크기 및 플래쉬 메모리 어레이(62)를 채택한 디바이스의 크기에 의해 제한된 임의의 수의 섹터가 채택될 수 있다.
제 1 동적 기준 어레이(66) 및 제 2 동적 기준 어레이(68)가 각 64K 섹터(64)와 관련된다. 제 1 동적 기준 어레이(66)는 섹터(64)의 사이클링과 관련된 데이터 비트의 전하 손실을 추적하고, 제 2 동적 기준 어레이(68)는 섹터(64)의 사이클링과 관련된 데이터 비트 상의 CBD 영향을 추적한다. 제 1 동적 기준 어레이(66) 및 제 2 동적 기준 어레이(68)는 대응 섹터(64)의 데이터 비트와 함께 사이클링되어, 기준 어레이는 대응 섹터(64)와 동일한 경년변화가 된다. 기준 어레이(66 및 68)는 워드, 워드라인 또는 섹터와 관련된 기준 셀을 포함할 수 있다.
시스템(40)은 어레이(62) 상에 수행되는 다양한 동작(예를 들어, 프로그래밍, 판독, 확인, 소거) 동안에 IO를 디코딩하기 위해 어드레스 디코더(42)를 포함하는 플래쉬 메모리 어레이(62)에 연결된다. 어드레스 디코더(42)는 시스템 제어기(미도시) 또는 이와 유사한 것으로부터 어드레스 버스 정보를 수신한다.
명령 논리 컴포넌트(44)는 기준 논리 컴포넌트(46), 기준 비교기 컴포넌트(48), 및 내부 상태 머신(50)을 포함한다. 명령 논리 컴포넌트(44)는 어드레스 메모리 어레이(62)에 연결된다. 명령 논리 및 상태 머신(50)은 시스템 제어기 또는 이와 유사한 것에 연결된 데이터 버스로부터 명령 또는 지시를 수신한다. 명령 또는 지시는 명령 논리(44) 및 상태 머신(50)에 내장된 알고리즘을 호출한다. 알고리즘은 본 명세서에서 기술된 다양한 프로그래밍, 판독, 소거, 소프트 프로그래밍 및 확인 방법을 수행한다. 전압 생성기 컴포넌트(60)는 또한 메모리 어레이(62), 명령 논리(44), 및 상태 머신(50)에 연결된다. 전압 생성기 컴포넌트(60)는 명령 논리(44) 및 상태 머신(50)에 의해 제어된다. 전압 생성기 컴포넌트(60)는 메모리 어레이(62)의 메모리 셀의 프로그래밍, 판독, 소거, 소프트 프로그래밍 및 확인을 위한 필요 전압을 생성하도록 동작가능하다.
섹터의 프로그래밍 및 소거 사이클 동안, 명령 논리(44) 및 상태 머신(50)은 섹터의 데이터 비트, 제 1 기준 어레이(66) 및 제 2 기준 어레이(68)의 기준 비트를 프로그래밍한다. 이어서 명령 논리(44) 및 상태 머신(50)은 섹터의 데이터 비트, 제 1 기준 어레이(66) 및 제 2 기준 어레이의 기준 비트를 소거한다. 이어서 명령 논리(44) 및 상태 머신(50)은 제 1 기준 어레이(66)의 기준 셀 중 일 비트를 프로그래밍하고, 제 2 기준 어레이(68)의 기준 셀 중 일 비트를 프로그래밍한다. 판독 동작 동안에, 데이터 비트는 예를 들어, 섹터의 하나 이상의 워드를 판독함으로써 판독된다. 명령 논리(44) 및 상태 머신(50)은 제 1 기준 어레이(66)의 셀로부터 프로그래밍된 비트를 판독하고, 제 2 기준 어레이(68)의 셀로부터 소거된 비트를 판독한다. 판독값은 평균 기준값(예를 들어, VTAVG)을 결정하는 기준 논리 컴포넌트(46)에 제공된다. 평균 기준값은 기준 비교기 성분(48)에 공급된다. 기준 비교기 컴포넌트(48)는 비트가 프로그래밍된 상태인지 아니면 프로그래밍되지 않은 상태인지를 결정하기 위하여 기준값을 판독된 데이터 비트와 비교한다.
도 3은 본 발명의 일 양상에 따른 두 개의 듀얼 비트 기준 셀로부터 평균 문턱 전압(VTAVG)을 결정하는 회로(76)를 예시한다. 제 1 기준 셀(70)(REF A)은 상보 비트(CB) 및 정상 비트(NB)를 포함한다. NB는 프로그래밍된 상태(P)이고, CB는 프로그래밍되지 않은 상태(NP)이다. 제 2 기준 셀(72)(REF 2)은 CB 및 NB를 포함한다. CB는 프로그래밍된 상태(P)이고, NB는 프로그래밍되지 않은 상태(NP)이다. 판독 동작 동안, 합산기(76)는 제 1 기준 셀(70)의 프로그래밍된 NB의 판독 전류와, 제 2 기준 셀(72)의 프로그래밍되지 않은 NB 판독 전류를 합산한다. 합산기(76)는 이들의 전류를 전압으로 변환하고, 전압을 평균기 컴포넌트(78)에 제공한다. 평균기 컴포넌트(78)는 예를 들어 단순 전압 분배기가 될 수 있다. 평균기 컴포넌트(78)는 이때 평균 기준 문턱 전압(VTAVG)을 제공한다. VTAVG는 데이터 비트가 프로그래밍된 비트인지 또는 프로그래밍되지 않은 비트인지를 결정하는데 사용될 수 있다. VTAVG는 제 1 기준 셀(70)의 프로그래밍되지 않은 전압(CB)과 제 2 기준 셀(72)의 프로그래밍된 전압(CB)의 합으로부터 결정될 수 있다.
도 4는 본 발명의 다른 양상에 따른 두 개의 듀얼 비트 기준 셀로부터 평균 문턱 전압(VTAVG)을 결정하는 회로(86)를 예시한다. 제 1 기준 셀(80)(REF C)은 CB 및 NB를 포함한다. NB는 프로그래밍된 상태(P)이고, CB는 프로그래밍되지 않은 상태(NP)이다. 제 2 기준 셀(82)(REF D)은 CB 및 NB를 포함한다. CB는 프로그래밍되지 않은 상태(NP)이고, NB는 프로그래밍된 상태(P)이다. 판독 동작 동안에, 합산기(86)는 제 1 기준 셀(80)의 프로그래밍된 NB의 판독 전류와, 제 2 기준 셀(82)의 프로그래밍되지 않은 CB 판독 전류를 합한다. 합산기(86)는 전류를 전압으로 변환하고, 전압을 평균기 컴포넌트(88)에 제공한다. 이어서 평균기 컴포넌트(88)는 평균 기준 문턱 전압(VTAVG)을 제공한다. VTAVG는 데이터 비트가 프로그래밍된 비트인지 또는 프로그래밍되지 않은 비트인지를 결정하는데 이용될 수 있다. VTAVG는 제 1 기준 셀(80)의 프로그래밍되지 않은 전압(CB)과 제 2 기준 셀(82)의 프로그래밍된 전압(NB)의 합으로부터 결정될 수 있다. 도 3 및 도 4는 다른 기준의 프로그래밍되지 않은 비트와 결합한 일 기준의 프로그래밍된 비트의 임의의 적절한 조합이 VTAVG를 결정하는데 채택될 수 있음을 예시한다.
도 5는 데이터 셀(92), 동적 기준 A로부터 제 1 기준 셀(94), 및 동적 기준 B로부터 제 2 기준 셀(96)을 갖는 비교 회로(90)에 대한 개략적 예시도이다. 데이터 셀(92)은 CB 및 NB를 갖는다. 기준 셀(94) 및 (96)은 또한 CB 및 NB를 갖는다. 관련 패스 게이트(98)는 셀(92), (94) 및 (96)의 CB 및 NB 측에 연결된다. 도 5에서 설명된 예시에서, 셀(92)의 NB 측으로부터 데이터는 동적 기준 셀(94) 및 (96)의 NB 측으로부터 평균화된 데이터와 비교된다. 본 실시예에서, 일 기준 셀의 NB는 프로그래밍될 수 있으며, 다른 셀의 NB는 프로그래밍되지 않을 수 있다.
이해해야할 사항으로서. 셀(92)의 CB 측으로부터 데이터가 비교될 때, 셀(94) 및 (96)의 CB 측은 평균화될 수 있다. 판독 동작은, 만일 기준 셀의 CB가 데이터 셀의 CB를 판독하기 위해 사용되거나 기준 셀의 NB가 데이터 셀의 NB를 판독하기 위해 사용된다면, 더 단순하다. 패스 게이트(98)의 출력은 개별 캐스코드 증폭기(100)의 입력이 된다. 제 1 기준 셀(94)의 NB 및 제 2 기준 셀(9)의 NB에 대응하는 캐스코드 증폭기(100)의 출력은 평균기(102)에 제공된다. 평균기(102)는 프로그래밍된 비트 및 프로그래밍되지 않은 비트의 평균에 대응하는 평균값을 제공한다. 평균기(102)의 출력은 차동 센스 증폭기(104)에 제공되고, 데이터 셀(92)의 NB에 대응하는 캐스코드 출력과 비교된다. 차동 센스 증폭기(104)는 데이터 셀(92)의 NB가 프로그래밍된 상태인지 또는 프로그래밍되지 않은 상태인지에 대응하는 출력을 제공한다.
도 6은 64K 블록(120)의 실시예의 상부, 즉 평면도로부터 부분 메모리 셀 구성을 예시한다. 본 실시예는 16 비트 IO의 64K 블록에 관하여 예시된다. 블록은 8 비트, 32 비트, 64 비트 또는 더 많은 비트 수의 I/O일 수 있으며, 64K로 한정되지 않음(예를 들어, 128K, 256K)이 인식되어야 한다. 64K 블록(120)은 섹터 또는 섹터의 일 부분일 수 있다. 예를 들어, 공통 금속 비트라인을 연결하는 접점을 갖는 하나 이상의 블록은 섹터를 형성할 수 있다. ONO 계층 스트립 또는 층(122)은 메모리 어레이의 길이를 연장하며, 블록(120)을 포함한다. 블록(120)은 16개의 I/O 또는 칼럼(126)의 그룹을 포함한다. 각 "워드" 또는 IO의 각 그룹은 8개의 트랜지스터 또는 8개의 정상 비트 및 8개의 상보 비트로 구성된다. 각 I/O는 셀의 로우를 어드레싱하기 위한 폴리실리콘 워드라인(124)을 포함한다. 복수의 비트라인은 메모리 셀의 개별 비트의 판독, 기록 및 소거를 가능하게 하기 위하여 ONO 적층 스트립 층(122)의 아래로 연장한다. 각 비트라인은 16개 로우의 그룹의 일 단부에서는 제 1 접점(128) 및 금속 비트라인(미도시)에 연결되고, 상기 그룹의 다른 단부에서는 제 2 접점(130)에 연결된다. 도 6의 실시예에서, 5개의 비트라인이 예시되는데, 일 비트라인은 칼럼의 다른 모든 트랜지스터의 단부에 결합되고, 2개 선택 트랜지스터는 판독, 기록, 및 소거를 위해 2개의 트랜지스터의 4 비트 사이를 선택하기 위해 이용된다.
도 7은 비트의 판독, 기록, 및 소거를 위해 선택 트랜지스터들 및 3개 비트라인을 사용하여 로우의 제 1 듀얼 비트 메모리 셀 4개를 어드레싱하는 것을 개략도로 예시한다. 제 1 듀얼 비트 메모리 셀(142)은 제 1 비트 C0 및 제 2 비트 C1을 포함하고, 제 2 듀얼 비트 메모리 셀(144)은 제 1 비트 C2 및 제 2 비트 C3를 포함하며, 제 3 듀얼 비트 메모리 셀(146)은 제 1 비트 C4 및 제 2 비트 C5를 포함하고, 제 4 듀얼 비트 메모리 셀(148)은 제 1 비트 C6 및 제 2 비트 C7을 포함한다. 4개 듀얼 비트 메모리 셀은 8-비트 워드를 형성할 수 있다. 선택 게이트(150)(Sel0) 및 선택 게이트(152)(Sel1)는 듀얼 비트 메모리 셀(142)의 비트 C0, C1 및 듀얼 비트 메모리 셀(144)의 비트 C2, C3의 판독, 기록, 및 소거를 가능하게 하기 위하여 제공된다. 선택 게이트(154)(Sel2) 및 선택 게이트(156)(Sel3)는 듀얼 비트 메모리 셀(146)의 비트 C4, C5 및 듀얼 비트 메모리 셀(148)의 비트 C6, C7의 판독, 기록, 및 소거를 가능하게 하기 위하여 제공된다. 제 1 스위치(158)는 제 1 비트라인 BL0에 연결되고, 제 2 스위치(160)는 제 2 비트라인 BL1에 연결되며, 제 3 스위치(162)는 제 3 비트라인 BL2에 연결된다. 제 1, 제 2 및 제 3 스위치는 전원(VDD) 및 접지(GND) 사이의 대응 비트라인과 결합한다. 듀얼 비트 메모리 셀의 임의의 비트는 하기 표 2에 예시된 것처럼 다른 전압 구성을 제공함으로써 판독될 수 있다. 도 7에 도시된 실시예에서, 듀얼 비트 메모리 셀(142)의 셀 C0가 판독되고 있다.
셀 WL A B C sel0 sel1 sel2 sel3 BL0 BL1 BL2
C0 Vgate H L × L H L L GND VD ×
C1 Vgate L H × L H L L VD GND ×
C2 Vgate H L × H L L L GND VD ×
C3 Vgate L H × H L L L VD GND ×
C4 Vgate × H L L L L H × GND VD
C5 Vgate × L H L L L H × VD GND
C6 Vgate × H L L L H L × GND VD
C7 Vgate × L H L L H L × VD GND
도 8은 본 발명의 일 양상에 따른 셀의 섹터(172) 일부분을 판독하는 시스템(170)을 예시한다. 섹터(172)는 셀(180)과 같은 더블 비트 셀 어레이이다. 시스템(170)은 섹터(172) 상에 수행되는 다양한 동작(예를 들어, 프로그래밍, 판독, 확인, 소거) 동안에 I/O를 디코딩하는 비트라인 제어기(174) 및 워드라인 제어기(176)를 포함한다. 비트라인 제어기(174) 및 워드라인 제어기(176)는 시스템 제어기(미도시) 또는 이와 유사한 것으로부터 어드레스 버스 정보를 수신한다. 셀(180)과 같은 듀얼 비트 메모리 셀은 M 로우 및 N 칼럼으로 형성된다. 공통 워드라인은 WL0, WL1, WL2, 및 계속하여 WLM의 워드라인처럼 로우로 각 셀의 게이트에 부착된다. 공통 비트라인은 BL0, BL1, BL2, 및 계속하여 BLN의 비트라인처럼 칼럼으로 각 셀에 부착된다. 각 워드라인에 관련된 것으로서 제 1 동적 기준 메모리 셀(182)(REF A) 및 제 2 동적 기준 메모리 셀(184)(REF B)가 있다. 워드라인은 예를 들어, 다중 워드를 형성하는 1000 비트를 포함할 수 있고, 섹터는 예를 들어, 512K 비트 메모리를 제공하기 위하여 512개의 워드라인을 포함할 수 있다. 워드라인에 관련된 제 1 동적 기준 메모리 셀(182) 및 제 2 동적 기준 메모리 셀(184)은 대응 워드라인을 위한 워드 또는 다중 워드에 포함된 비트의 판독 동안에 사용된다. 이것은 워드라인의 데이터 셀과 관련된 과정 변화가 대응 기준 셀에 반영되도록 하는 것을 허용한다.
도 9는 본 발명의 일 양상에 따른 셀의 섹터(191)를 판독하기 위한 시스템(190)을 예시한다. 셀의 섹터(191)는 데이터 섹터부(192), 동적 기준 A부(194), 및 동적 기준 B부(196)를 포함하며, 동적 기준 A(194) 및 동적 기준 B(196)는 기준 어레이를 구성한다. 동적 기준 A(194) 및 동적 기준 B(196)는 워드라인의 워드와 관련된 개별 기준을 제공하는 것에 의해, 각 워드에 관련 기준이 제공된다. 기준 어레이가 개별 구조로 설명되었지만, 기준 셀은 데이터 섹터부(192)에 짜넣을 수 있다.
섹터(192)는 N개의 셀을 갖는 것으로 예시된다. 메모리 어레이의 섹터들은 다른 수의 셀을 가질 수 있다는 다양성이 인식되어야 한다. 동적 기준 A(194) 및 동적 기준 B(196)는 각각 P개의 셀을 갖는 것으로 예시된다. 섹터(192)는 복수의 듀얼 비트 데이터 셀(200)을 포함하고, 동적 기준 A(194)는 복수의 듀얼 비트 기준 셀(202)을 포함하며, 동적 기준 B(196)는 복수의 듀얼 비트 기준 셀(204)을 포함한다. 어레이의 데이터 셀(200) 및 대응 기준 셀(202) 및 (204)는 WL0, WL1로부터 계속하여 WLM과 같은 공통 워드라인과 로우로, 및 섹터(192)의 BL0-BLN, 동적 기준 A(194)의 BL0-BLP, 및 동적 기준 B(196)의 BL0-BLP 공통 비트라인과 연결된다. 워드라인은 기준 어레이(194) 및 (196)뿐만 아니라 섹터(192)의 듀얼 비트 셀 모두에 공통임을 주목하라. 제어기/디코더(206)는 개별 비트라인으로 전압을 제어하며, 워드라인 제어기(200)는 개별 워드라인으로 전압을 제어한다. 섹터 1의 비트라인은 I/O(208)에서 종결된다. I/O(208)로부터 및 동적 기준 A 및 B로부터 데이터는 패스 게이트(210)의 시리즈로 제어된다.
도 10은 본 발명에 따라 제조된 메모리 어레이(210) 일부분에 대한 기술의 전체도이며, 관련 기준 어레이(214)를 갖는 제 1 섹터(212), 관련 기준 어레이(218)를 갖는 제 2 섹터(216), 계속하여 관련 기준 어레이(222)를 갖는 제 R 섹터(220)을 예시한다. 섹터의 순서는 수평 구성뿐만 아니라 수직 구성의 색터를 갖는 메모리 어레이(210)에 대응하여 바뀔 수 있음이 이해되어아 한다. 메모리 어레이(210)의 일부분에서, 기준 어레이는 워드, 워드라인 또는 전체 섹터와 관련된 제 1 기준 및 제 2 기준을 포함할 수 있다. 제 1 기준의 프로그래밍된 비트 및 제 2 기준의 프로그래밍되지 않은 비트는 관련된 섹터의 데이터 비트의 판독 동안에 사용되는 평균 문턱값을 결정하기 위하여 채택된다.
상기에서 서술된 앞선 구조적 및 기능적 특징에서 볼 때, 본 발명의 다양한 양상에 의한 방법은 도 11을 참조하면 더욱 잘 이해될 것이다. 설명의 간소함을 위하여, 도 11의 방법은 연속적으로 실시되는 것으로 도시되고 기술되어 있는 반면에, 어떤 면에서 그러할 수 있겠지만, 본 발명은 본 발명에 따른, 설명된 순서에 의해 제한받지 않으며, 다른 순서 및/또는 본 명세서에 도시되고 기술된 것과 다른 양상과 함께 발생할 수 있음을 명심하고 이해해야 한다. 게다가, 설명된 특성 모두가 본 발명의 양상에 따른 방법을 구현하는데 필요하지 않을 것이다.
도 11은 본 발명의 일 양상에 따른 다중-비트 메모리 셀 구조의 하나 이상의 데이터 비트의 판독 동작을 수행하기 위한 일 특정 방법을 예시한다. 상기 방법은 프로그래밍 및 소거 루틴이 수행되는 단계(300)에서 시작된다. 상기 프로그래밍 및 소거 루틴은 메모리의 일부분의 데이터 비트 및 기준 비트를 프로그래밍한다. 메모리의 상기 부분은 섹터, 블록 또는 전체 메모리 디바이스가 될 수 있다. 상기 프로그래밍 및 소거 루틴은 다음에 데이터 비트와 기준 비트를 소거한다. 상기 방법은 다음에 단계(310)으로 진행한다. 단계(310)에서, 상기 방법은 기준 셀 쌍의 제 1 비트 기준 셀들을 프로그래밍한다. 싱기 기준 셀은 워드, 워드라인 또는 전체 섹터에 대응하는 제 1 기준 셀 및 제 2 기준 셀을 포함할 수 있다. 제 1 기준 셀은 시간에 걸쳐서 다중-비트 메모리 셀 구조의 프로그래밍 및 소거 사이클링에 의해 발생되는 프로그래밍된 비트 상의 전하 손실을 추적한다. 제 2 기준 셀은 시간에 걸쳐서 다중-비트 메모리 셀 구조의 메모리 셀의 프로그래밍되지 않은 비트 또는 소거된 비트 상의 CBD 영향을 추적한다. 상기 방법은 다음에 정상 동작을 시작하기 위하여 단계(320)으로 진행한다.
정상 동작 동안, 기록 동작은 다중-비트 메모리 셀 구조에서 메모리 셀의 데이터 비트를 프로그래밍된 상태 또는 프로그래밍되지 않은 상태로 설정하도록 수행된다. 예를 들어, 기록 동작은 전체 섹터, 특정된 프로그램 기능을 수행하는 블록 또는 구조를 프로그래밍하기 위하여 수행될 수 있다. 추가적으로, 여러 부분이 다중-비트 메모리 셀 구조를 포함하는 디바이스의 동작 동안에 프로그래밍될 수 있으며, 데이터는 프로그래밍 루틴에 부가하여 메모리 구조에 저장될 수 있다. 상기 방법은 다음에 판독 요청이 유발되었는지를 결정하기 위하여 단계(330)으로 진행된다.
만일 판독 요청이 유발되지 않았다면(NO), 상기 방법은 정상 동작 실행을 계속하기 위하여 단계(320)로 되돌아간다. 만일 판독 요청이 유발되었다면(YES), 상기 방법은 단계(340)로 진행한다. 단계(340)에서, 판독 전류는 제 1 기준 셀의 프로그래밍된 비트 및 제 2 기준 셀의 소거된 비트 또는 프로그래밍되지 않은 비트로부터 판독된다. 상기에서 언급된 것처럼, 프로그래밍된 비트는 시간에 따라서 다중-비트 메모리 셀 구조의 전하 손실을 추적하고, 프로그래밍되지않은 비트는 시간에 따라서 다중-비트 메모리 셀 구조의 프로그래밍되지 않은 비트 상의 CBD 영향을 추적한다. 단계(350)에서, 평균 문턱 값은 제 1 기준의 프로그래밍된 비트 및 제 2 기준의 프로그래밍되지 않은 비트의 판독 전류를 채택함으로써 결정된다. 평균 문턱 값은 평균 판독 전류일 수 있으며, 평균 문턱 전압으로 변환할 수 있다.
단계(360)에서, 하나 이상의 비트가 다중-비트 메모리 셀 구조에서 판독된다. 예를 들어, 일 워드, 복수의 워드 또는 섹터가 판독될 수 있다. 단계(370)에서, 데이터 셀의 일 비트가 평균 문턱 값에 비교될 수 있다. 상기 방법은 다음에 상기 비트가 프로그래밍되었는지 또는 프로그래밍되지 않았는지를 결정하기 위하여 단계(380)로 진행한다. 예를 들어, 평균 문턱 값 이상의 판독 값을 가지는 비트는 프로그래밍된 비트로 고려될 수 있고, 반면에 평균 문턱 값 이하의 판독 값을 가지는 비트는 프로그래밍되지 않은 비트로 고려될 수 있다. 상기 방법은 판독될 남은 비트를 위해 단계(370)의 비교 처리 및 단계(380)의 결정의 처리를 반복한다. 대안적으로, 단계(370)의 비교 처리 및 단계(380)의 처리는 워드, 워드라인 또는 섹터의 비트 상에서 동시에 수행될 수 있다.
상기에서 설명된 것은 본 발명의 실시예를 포함한다. 본 발명을 설명하기 위하여 모든 생각할 수 있는 컴포넌트 또는 방법의 조합을 설명하는 것은 물론 가능하지 않지만, 기술 분야의 독특한 기술 중 하나는 본 발명의 많은 추가적 결합 및 변경이 가능하다는 것을 인식할 수 있다. 따라서, 본 발명은 청구범위 사상 및 범주내의 모든 대체, 변경 및 변화를 커버하도록 의도된다. 또한, 용어 '~를 포함한다(include)'가 발명의 상세한 설명과 특허청구의 범위에서 사용되고 있는 한, 이 용어는 용어 '~로 된(comprising)'이 청구항에서 이용되는 때는 전후를 접속하는 용어로 해석되는 것과 동일하도록, 용어 '~로 된(comprising)'과 같게 포괄적인 것이 의도된다.

Claims (10)

  1. 다중-비트 메모리 시스템(40)으로서,
    정상 비트(NB)와 상보 비트(CB)를 각각 갖는 제 1 및 제 2 다중-비트 기준 셀들(70, 72)과;
    상기 제 1 다중-비트 기준 셀(70)의 일 비트와 제 2 다중-비트 기준 셀(72)의 일 비트를 프로그래밍하는 명령 논리(44)와;
    평균 동적 기준값을 결정하기 위하여 상기 제 1 다중-비트 기준 셀(70)로부터 프로그래밍된 비트 값을 판독하고 그리고 상기 제 2 다중-비트 기준 셀(72)로부터 프로그래밍되지 않은 비트 값을 판독하는 기준 소자(46)와;
    적어도 한개의 다중-비트 데이터 셀의 비트가 프로그래밍된 상태인지 또는 프로그래밍되지 않은 상태인지를 결정하기 위해 상기 평균 동적 기준값을 이용하는 비교 소자(104)
    를 포함하는 것을 특징으로 하는 다중-비트 메모리 시스템.
  2. 제 1 항에 있어서,
    로우로 상기 다중-비트 데이터 셀(10)에 부착된 관련 워드라인(12) 및 칼럼으로 상기 다중-비트 데이터 셀(10)에 부착된 관련 비트라인(32) 및 관련 비트라인(34)를 갖는, 로우 및 칼럼으로 구성된 다중-비트 메모리 셀(10)의 섹터(64)를 더 포함하여,
    상기 제 1 다중-비트 기준 셀(70) 및 상기 제 2 다중-비트 기준 셀(72)은 프로그래밍 및 소거 사이클 동안에 상기 다중-비트 데이터 셀(10)과 함께 프로그래밍및 소거되는 다중-비트 기준 쌍을 형성하는 것을 특징으로 하는 다중-비트 메모리 시스템.
  3. 제 2 항에 있어서,
    적어도 한개의 다중-비트 기준 쌍은 워드라인(12)의 다중-비트 데이터 셀(10)과 관련되고, 상기 기준 소자(46)는 상기 워드라인(12)의 비트 판독 동안에 상기 다중 비트 기준 쌍을 사용하는 것을 특징으로 하는 다중-비트 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 다중-비트 기준 쌍은 섹터(64)의 다중-비트 데이터 셀(10)과 관련되고, 상기 기준 소자(46)는 상기 섹터(64)의 비트 판독 동안에 상기 다중 비트 기준 쌍을 사용하는 것을 특징으로 하는 다중-비트 메모리 시스템.
  5. 제 2 항에 있어서,
    다중-비트 데이터 셀(10)의 상기 섹터(64) 및 상기 다중-비트 기준 쌍은 ONO 듀얼 비트 데이터 셀인 것을 특징으로 하는 다중-비트 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 기준 소자(46)는 상기 적어도 한개의 다중-비트 데이터 셀(10)의 상기 비트가 상기 평균 동적 기준값 이상의 판독값을 가진다면 프로그래밍된 비트이고, 상기 평균 동적 기준값 이하의 판독값을 가진다면 프로그래밍되지 않은 비트인 것으로 결정하는 것을 특징으로 하는 다중-비트 메모리 시스템.
  7. 다중-비트 플래쉬 메모리 셀 어레이(62)의 비트 판독 방법으로서,
    제 1 기준 셀(70)의 프로그래밍된 비트로부터 제 1 판독 값 및 제 2 기준 셀(72)의 프로그래밍되지 않은 비트로부터 제 2 판독 값을 결정하는 단계와;
    상기 제 1 판독 값 및 상기 제 2 판독 값으로부터 평균 문턱 값을 구하는(evaluate) 단계와;
    데이터 비트 판독 값을 결정하기 위하여 데이터 셀(10)의 한 비트를 판독하는 단계와;
    상기 데이터 비트 판독 값을 상기 평균 문턱 값과 비교하는 단계와;
    상기 비교에 기초하여 상기 비트가 프로그래밍된 비트나 프로그래밍되지 않은 비트중 어느 하나인지를 결정하는 단계를 포함하는 다중-비트 플래쉬 메모리 셀 어레이의 비트 판독 방법.
  8. 제 7 항에 있어서,
    프로그래밍 및 소거 사이클을 수행한 이후에 상기 제 1 기준 셀(70)의 제 1 비트 및 상기 제 2 기준 셀(72)의 제 1 비트를 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 다중-비트 플래쉬 메모리 셀 어레이의 비트 판독 방법.
  9. 정상 비트 및 상기 정상 비트와 관련된 상보 비트를 갖는 듀얼 비트 플래쉬 메모리 셀(10) 판독 시스템으로서,
    듀얼 비트 메모리 어레이(62)의 비트를 프로그래밍하는 수단과;
    제 1 기준 셀(70)이 프로그래밍된 비트 및 프로그래밍되지 않은 비트를 가지며 제 2 기준 셀(72)이 프로그래밍된 비트 및 프로그래밍되지 않은 비트를 가지도록, 상기 제 1 기준 셀(70)의 제 1 비트 및 상기 제 2 기준 셀(72)의 제 2 비트를 프로그래밍하는 수단과:
    상기 제 1 기준 셀(70)의 상기 프로그래밍된 비트 및 상기 제 2 기준 셀(72)의 프로그래밍되지 않은 비트와 관련된 평균 판독 값을 결정하는 수단과;
    상기 듀얼 비트 메모리 어레이(62)의 한 비트의 비트 판독 값을 결정하는 수단과;
    한 비트가 프로그래밍된 상태와 프로그래밍되지 않은 상태중 어느 한 상태에 있는지를 결정하기 위해, 상기 비트 판독 값을 상기 평균 판독 값과 비교하는 수단을 포함하는 것을 특징으로 하는 듀얼 비트 플래쉬 메모리 셀 판독 시스템.
  10. 제 9 항에 있어서,
    상기 메모리 어레이(62)의 데이터 비트 및 상기 기준 셀(70, 72)의 기준 비트에서 프로그래밍 및 소거 사이클을 수행하는 수단을 더 포함하는 것을 특징으로 하는 듀얼 비트 플래쉬 메모리 셀 판독 시스템.
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