KR102060488B1 - 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법 - Google Patents

불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 랜덤 액세스 메모리 장치는, 복수의 데이터 셀들, 상기 복수의 데이터 셀들 중에서 선택된 데이터 셀에 대한 센싱 기준을 제공하기 위한 복수의 레퍼런스 셀들, 그리고 상기 선택된 데이터 셀의 제 1 논리 상태와 제 2 논리 상태를 식별하기 위하여 상기 복수의 레퍼런스 셀들로부터 서로 다른 레벨의 레퍼런스 신호(Vref)를 생성하는 읽기 및 쓰기 회로를 포함한다.

Description

불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법{NON-VOLATILE RANDOM ACCESS MEMORY DEVICE AND DATA READ METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 레퍼런스 셀을 포함하는 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법에 관한 것이다.
반도체 메모리 장치(Semiconductor Memory Device)는 크게 휘발성 메모리 장치(Volatile Memory Device)와 불휘발성 메모리 장치(Non-volatile Memory Device)로 구분된다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
최근, 고집적 및 대용량을 실현할 수 있는 불휘발성 반도체 메모리 장치의 수요가 날로 증가하고 있다. 그러한 메모리 장치로는, 현재 휴대용 전자기기 등에 주로 사용되는 플래시 메모리(Flash memory)가 대표적이다. 하지만, 랜덤 액세스(Random access)가 가능하고 향상된 성능의 불휘발성 소자에 대한 연구가 활발히 이루어지고 있다. 예를 들면, 강유전체 커패시터를 이용한 강유전체 램(Ferroelectric RAM: FRAM), 티엠알(TMR: Tunneling magneto-resistive) 막을 이용한 마그네틱 램(Magnetic RAM: MRAM), 칼코겐 혼합물(Chalcogenide alloys)을 이용한 상 변화 메모리 장치(Phase change memory device) 그리고 가변 저항 물질막을 데이터 저장매체로 사용하는 저항성 램(Resistive RAM: RRAM) 등이 있다.
상술한 불휘발성 메모리들은 메모리 셀들에 저장된 데이터를 식별하기 위한 레퍼런스 셀을 포함한다. 레퍼런스 셀에 저장된 데이터를 참조하여, 메모리 셀에 저장된 데이터가 정확하게 센싱될 수 있다. 높은 데이터의 신뢰성(Data integrity)을 위해서는 레퍼런스 셀로부터 생성되는 레퍼런스 신호의 정밀도(Precision)가 요구된다. 그러나, 레퍼런스 셀들에 의해서 제공되는 레퍼런스 신호는 다양한 요인에 의해서 가변될 수 있으며 이러한 특성은 읽기 에러의 원인이 되고 있다.
본 발명의 목적은 높은 신뢰성의 레퍼런스 신호(Vref)를 생성하는 불휘발성 메모리 장치 및 그것의 레퍼런스 신호 생성 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 랜덤 액세스 메모리 장치는, 복수의 데이터 셀들, 상기 복수의 데이터 셀들 중에서 선택된 데이터 셀에 대한 센싱 기준을 제공하기 위한 복수의 레퍼런스 셀들, 그리고 상기 선택된 데이터 셀의 제 1 논리 상태와 제 2 논리 상태를 식별하기 위하여 상기 복수의 레퍼런스 셀들로부터 서로 다른 레벨의 레퍼런스 신호(Vref)를 생성하는 읽기 및 쓰기 회로를 포함한다.
상기 목적을 달성하기 위한 불휘발성 랜덤 액세스 메모리 장치의 읽기 방법은, 선택된 데이터 셀들을 제 1 레퍼런스 신호에 따라 센싱하는 단계, 상기 센싱의 결과에 따라 출력된 데이터의 에러를 검출하는 단계, 그리고 상기 데이터에 에러가 존재할 때, 상기 제 1 레퍼런스 신호와 다른 레벨의 제 2 레퍼런스 신호를 기준으로 상기 선택된 데이터 셀들을 센싱하는 단계를 포함하되, 상기 제 1 레퍼런스 신호 및 상기 제 2 레퍼런스 신호는 상기 데이터 셀들의 제 1 논리 상태와 제 2 논리 상태를 식별하기 위한 기준 신호이며, 각각 서로 다른 레퍼런스 셀들로부터 생성된다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 랜덤 액세스 메모리 장치는, 복수의 데이터 셀들과 복수의 레퍼런스 셀들을 포함하는 셀 어레이, 상기 선택된 데이터 셀의 제 1 논리 상태와 제 2 논리 상태를 식별하기 위하여 상기 복수의 레퍼런스 셀들로부터 서로 다른 레벨의 레퍼런스 신호를 생성하는 읽기 및 쓰기 회로, 읽기 조건에 응답하여 상기 선택된 데이터 셀을 센싱하기 위하여 복수의 레퍼런스 셀들로부터 서로 다른 레벨의 레퍼런스 신호를 생성하도록 상기 읽기 및 쓰기 회로를 제어하는 제어 로직, 그리고 상기 데이터 셀의 구동 조건을 검출하여 상기 읽기 조건으로 제공하는 읽기 조건 검출기를 포함한다.
이상과 같은 본 발명의 실시 예에 따르면, 레퍼런스 신호의 불안정에 따라 발생하는 데이터 에러를 차단할 수 있어 불휘발성 메모리 장치의 높은 데이터 신뢰성을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 셀의 구성을 보여주는 회로도이다.
도 2는 도 1의 가변 저항부의 저항 분포를 간략히 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 4는 도 3의 레퍼런스 셀 영역(114)과 읽기/쓰기 회로(130)의 구성을 좀더 구체적으로 보여주기 위한 도면이다.
도 5는 상술한 도 4의 레퍼런스 셀들의 저항치들을 간략히 보여주는 도면이다.
도 6은 본 발명의 일 실시 예에 따른 레퍼런스 선택기의 구조를 보여주는 블록도이다.
도 7은 본 발명의 다른 실시 예에 따른 레퍼런스 선택기의 구조를 보여주는 블록도이다.
도 8은 본 발명의 또 다른 실시 예에 따른 레퍼런스 선택기의 구조를 보여주는 블록도이다.
도 9는 본 발명의 실시 예에 따른 불휘발성 메모 장치의 읽기 방법을 보여주는 순서도이다.
도 10은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 11은 도 10의 레퍼런스 셀들의 저항치를 간략히 보여주는 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 14 내지 도 16은 본 발명의 불휘발성 메모리 장치에 포함되는 메모리 셀을 간략히 보여주는 도면들이다.
도 17은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 반도체 장치의 예로 MRAM(Magnetic Random Access Memory)이 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 램의 메모리 셀의 구성을 간략히 보여주는 회로도이다. 도 1을 참조하면, 메모리 셀(10)은 가변 저항부(11, Rv)와 선택 트랜지스터(12, ST)를 포함한다. 여기서, 메모리 셀(10)은 예시적으로 MRAM 셀인 것으로 가정한다. MRAM은 자기 물질의 박막에 자기 분극(Magnetic Polarization) 상태를 저장하는 메모리로서, 비트 라인 전류 또는 워드 라인 전류에 따라 생성된 자기장에 의해 자기 분극 상태를 바꿈으로써 쓰기 동작을 수행한다.
가변 저항부(11, Rv)는 도시되지는 않았지만, 고정층, 자유층, 그리고 터널 접합층으로 이루어진 자기적 터널 접합(Magnetic Tunnel Junction, MTJ)으로 형성될 수 있다. 고정층은 자유층보다 상대적으로 두꺼운 두께를 가질 수 있다. 그에 따라 고정층은 강한 자기장이 가해질 때 자기 분극 상태가 변화된다. 반면에, 자유층은 상대적으로 작은 자기장에 의해서도 자기 분극 상태가 바뀔 수 있다. 터널 접합층은 고정층과 자유층의 사이에 위치한다.
가변 저항부(11)는 고정층과 자유층의 자화 방향에 따라 서로 다른 저항값을 갖는다. 즉, 고정층과 자유층의 자화 방향이 동일(이하, 평형 상태)한 경우, 가변 저항부(11)는 상대적으로 낮은 저항값을 갖는다. 반면에, 고정층과 자유층의 자화 방향이 반대(이하, 반평형 상태)인 경우, 가변 저항부(11)는 상대적으로 높은 저항값을 갖는다.
선택 트랜지스터(12)는 워드 라인의 레벨에 따라 턴-온 또는 턴-오프된다. 그리고 액세스 동작시 선택 트랜지스터(12)의 온/오프(On/Off)에 의해 가변 저항부(11)가 활성화 또는 비활성화된다.
메모리 셀(10)의 가변 저항부(11) 및 선택 트랜지스터(12)는 다양한 바이어스 조건에서 구동될 수 있다. 비트 라인(BL)과 소스 라인(SL) 사이에 흐르는 센싱 전류(I)는 가변 저항부(11) 및 선택 트랜지스터(12)의 특성에 의해서 결정된다. 공정 조건의 차이(Process variation), 구동 온도, 랜덤 잡음 등에 의해서 센싱 전류(I)를 통한 센싱에 에러가 발생할 수 있음을 의미한다.
이러한 다양한 조건들에 대해 본 발명의 불휘발성 메모리 장치는 다양한 레벨의 레퍼런스 신호(Vref)를 제공할 수 있다. 즉, 고정된 레벨의 레퍼런스 신호에 의해서 측정되는 경우에 발생할 수 있는 센싱 에러를 차단할 수 있다.
도 2는 도 1의 가변 저항부의 저항 분포를 간략히 보여주는 도면이다. 도 2를 참조하면, 가변 저항부(11)의 저항 상태는 저저항 상태(RL, 20)와 고저항 상태(30, RH)로 구분될 수 있다.
저저항 상태(20)는 고정층과 자유층의 자화 방향이 동일한 경우의 가변 저항부(11)의 저항 상태에 해당한다. 예시적으로, 저저항 상태(20)에 해당하는 데이터를 기입한 메모리 셀들의 저항치를 측정하는 경우, 약 1KΩ의 평균값을 가진 로그 스케일 형태의 산포(20)를 가진다. 그리고 고저항 상태(30)는 고정층과 자유층의 자화 방향이 상이한 경우의 가변 저항부(11)의 저항 상태에 해당한다. 고저항 상태(30)에 해당하는 데이터를 기입한 메모리 셀들의 저항치를 측정하는 경우, 약 3KΩ의 평균값을 가진 산포(30)로 관찰될 수 있다.
그러나, 저저항 상태(20)의 여러 가지 조건에 의해서 저저항 상태(20)의 최대값(RH,MIN)은 고저항 상태(30)의 최소값(RL,MAX)보다 높을 경우가 발생할 수 있다. 이러한 메모리 셀의 저항치 분포의 불균일은 메모리 셀을 센싱하기 위한 레퍼런스 신호의 정밀도를 높임으로써 해결할 수 있다. 본 발명에서는 저저항 상태(20) 또는 고저항 상태(30)에 대응하는 레퍼런스 신호의 레벨을 다양한 레벨로 제공할 수 있다. 따라서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치에서, 메모리 셀들의 센싱 마진이 높아질 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 읽기/쓰기 회로(130), 에러 정정 유닛(140), 그리고 제어 로직(150)을 포함한다.
셀 어레이(110)는 워드 라인들(WL0~WLn-1)과 비트 라인들(BL0~BLm-1)에 각각 연결되는 복수의 메모리 셀들을 포함한다. 그리고 셀 어레이(110)는 데이터 셀 영역(112)과 레퍼런스 셀 영역(114)으로 구분될 수 있다. 데이터 셀 영역(112)에는 불휘발성 메모리 장치(100)의 외부로부터 제공된 데이터가 저장된다. 그리고 레퍼런스 셀 영역(114)에는 레퍼런스 신호(Vref)를 제공하기 위한 레퍼런스 셀들이 형성된다. 레퍼런스 신호(Vref)를 참조하여 데이터 셀 영역(112)에 저장된 데이터가 독출될 수 있다. 데이터를 출력하기 위해서 워드 라인(WL1)이 선택되면, 데이터 셀 영역(112)의 메모리 셀들을 센싱하기 위하여 레퍼런스 셀 영역(114)의 레퍼런스 셀들이 선택될 것이다.
본 발명의 레퍼런스 셀 영역(114)에는 하나의 논리값에 대해서 복수의 저항값을 갖도록 설정되는 레퍼런스 셀들이 포함된다. 예를 들면, 논리 '1'에 대응하는 셀 신호를 생성하기 위해 복수의 레퍼런스 셀들이 논리 '1'에 대응하는 셀 저항을 갖도록 설정된다. 더불어, 논리 '1'을 저장하는 복수의 레퍼런스 셀들 각각은 서로 다른 셀 저항들을 갖도록 설정될 것이다. 마찬가지로, 논리 '0'에 대응하는 셀 신호를 생성하기 위해 복수의 레퍼런스 셀들이 논리 '0'에 대응하는 셀 저항을 갖도록 설정된다. 논리 '0'을 저장하는 복수의 레퍼런스 셀들 각각은 서로 다른 셀 저항을 갖도록 설정될 것이다.
행 디코더(120)는 어드레스(ADD)에 응답하여 워드 라인들(WL0~WLn-1) 중 어느 하나를 선택할 수 있다. 행 디코더(120)에 의해서 선택된 메모리 셀의 선택 트랜지스터(Selection Transistor)의 게이트 전압이 제공될 수 있다.
읽기/쓰기 회로(130)는 읽기 동작시 선택된 메모리 셀들의 데이터를 감지한다. 읽기/쓰기 회로(130)는 읽기 동작시 선택된 메모리 셀들의 비트 라인(BL0~BLm-1) 각각 센싱 노드(Sensing node) 전압을 레퍼런스 셀들로부터 생성된 레퍼런스 신호(Vref)와 비교한다. 읽기/쓰기 회로(130)는 메모리 셀들의 센싱 노드 전압과 레퍼런스 신호(Vref)의 레벨을 비교하여 그 결과를 래치한다. 본 발명의 읽기/쓰기 회로(130)는 제어 로직(150)으로부터 제공되는 레퍼런스 선택 신호(Ref_SEL)를 참조하여 레퍼런스 신호(Vref)를 생성한다. 읽기/쓰기 회로(130)는 레퍼런스 선택 신호(Ref_SEL)를 참조하여 레퍼런스 신호(Vref)를 생성하기 위한 레퍼런스 셀을 선택할 수 있다. 읽기/쓰기 회로(130)는 논리 '0'과 논리 '1'에 대응하는 저항값을 식별하기 위한 레퍼런스 신호(Vref)의 레벨을 레퍼런스 선택 신호(Ref_SEL)에 따라서 가변할 수 있다.
에러 정정 유닛(140)은 읽기/쓰기 회로(130)로부터 센싱되어 출력되는 읽기 데이터에 대한 에러 검출 및 검출된 에러의 정정을 수행한다. 예를 들면, 에러 정정 유닛(140)은 싱글 에러(Single Error)의 정정 및 이중 에러(Double Error)의 검출이 가능한 해밍 코드(Hamming code) 방식의 인코딩 및 디코딩을 수행할 수 있다. 에러 정정 유닛(140)은 읽기/쓰기 회로(130)로부터 제공되는 읽기 데이터(Read data)를 디코딩하여 에러의 존재를 검출한다. 그리고 에러 정정 유닛(140)은 정정 가능한 에러는 정정한다. 에러 정정 유닛(140)은 에러가 존재하지 않거나 정정 가능한 에러가 읽기 데이터에 포함되는 경우, 제어 로직(150)에 읽기 성공(Pass) 플래그(Flag)를 전달한다. 반면, 에러 정정 유닛(140)은 에러 디코딩시에 정정 불가한 에러가 검출되는 경우, 제어 로직(150)에 읽기 실패(Fail) 플래그(Flag)를 전달할 것이다.
제어 로직(150)은 명령어(CMD)에 응답하여 선택된 메모리 셀들에 대한 읽기 동작을 수행하기 위하여 행 디코더(120) 또는 읽기/쓰기 회로(130)를 제어한다. 특히, 제어 로직(150)은 선택된 메모리 셀들의 데이터를 읽기 위한 레퍼런스 신호(Vref)의 레벨을 선택할 수 있다. 제어 로직(150)은 일반 읽기 모드에서는 디폴트 레벨에 대응하는 레퍼런스 신호(Vref)를 생성하도록 레퍼런스 선택 신호(Ref_SEL)를 생성할 수 있다.
반면, 에러 정정 유닛(140)으로부터 읽기 실패(Fail) 메시지를 제공받을 경우, 제어 로직(150)은 디폴트 레벨보다 높거나 낮은 레벨의 레퍼런스 신호(Vref)를 출력하도록 레퍼런스 선택 신호(Ref_SEL)를 생성할 것이다. 그러면, 읽기/쓰기 회로(130)는 일반 모드에서 선택되는 레퍼런스 셀들보다 셀 저항치가 더 높거나 낮은 레퍼런스 셀들을 선택하여 레퍼런스 신호(Vref)를 생성한다.
이상에서는 하나의 논리치를 식별하기 위해서 서로 다른 레벨의 레퍼런스 신호를 생성하는 불휘발성 메모리 장치(100)의 구성 및 동작이 설명되었다. 하나의 논리에 대응하는 복수의 레퍼런스 셀들은 서로 다른 셀 저항을 갖도록 설정될 것이다. 하지만, 레퍼런스 신호의 레벨을 조정하기 위한 방식은 이상의 실시 예에만 국한되지 않으며 다양한 변형이 가능함은 당업자에게 잘 이해될 것이다.
도 4는 도 3의 레퍼런스 셀 영역(114)과 읽기/쓰기 회로(130)의 구성을 좀더 구체적으로 보여주기 위한 도면이다. 도 4를 참조하면, 본 발명의 읽기/쓰기 회로(130)는 레퍼런스 선택 신호(Ref_SEL)에 응답하여 레퍼런스 셀들 중 적어도 하나의 쌍(Pair)을 선택할 수 있다. 이러한 레퍼런스 셀들을 선택하기 위하여 읽기/쓰기 회로(130)는 레퍼런스 선택기(131)를 포함한다. 더불어, 읽기/쓰기 회로(130)는 평균 회로(132) 및 감지 증폭기(133)를 포함할 수 있다. 설명의 간략화를 위해서 셀 어레이(110)는 하나의 워드 라인(WLi)에 연결되는 메모리 셀들만 도시하였다.
데이터 셀 영역(112)에는 m개의 비트 라인에 연결되는 메모리 셀들이 포함된다. 메모리 셀들 각각에는 논리 '1'이나 논리 '0'의 데이터가 저장된다. 하지만, 메모리 셀은 적어도 2-비트 이상의 멀티 비트를 저장하는 멀티 레벨 셀(MLC)로도 구성될 수 있다.
레퍼런스 셀 영역(114)에는 복수의 레퍼런스 셀들(R0, R1, R2, R3, R4, R5)이 포함된다. 여기서, 예시적으로 레퍼런스 셀들(R0, R1, R2)은 논리 '0'에 대응하는 저항치로 설정된다. 그리고 레퍼런스 셀들(R3, R4, R5)은 논리 '1'에 대응하는 저항치들로 설정된다. 하지만, 논리 '0'에 대응하는 저항치로 설정된 레퍼런스 셀들(R0, R1, R2) 각각의 저항치는 서로 다르다. 레퍼런스 셀(R0)의 저항치는 강한 논리 '0'에 대응하는 저항치로 설정된다. 강한 논리 '0'(Strong logic '0')에 대응하는 레퍼런스 셀(R0)은 셀 신호(S0)를 제공할 수 있다. 레퍼런스 셀(R1)의 저항치는 일반 논리 '0'(Normal logic '0')에 대응하는 저항치로 설정된다. 일반 논리 '0'(Normal logic '0')에 대응하는 레퍼런스 셀(R1)은 셀 신호(N0)를 제공할 수 있다. 레퍼런스 셀(R2)의 저항치는 약한 논리 '0'(Weak logic '0')에 대응하는 저항치로 설정된다. 약한 논리 '0'(Weak logic '0')에 대응하는 레퍼런스 셀(R2)은 셀 신호(W0)를 제공할 수 있다.
논리 '1'에 해당하는 저항치로 설정된 레퍼런스 셀들(R3, R4, R5) 각각의 저항치도 서로 다르다. 레퍼런스 셀(R3)의 저항치는 약한 논리 '1'(Weak logic '1')에 대응하는 저항치로 설정된다. 약한 논리 '1'(Weak logic '1')에 대응하는 레퍼런스 셀(R3)은 셀 신호(W1)를 제공할 수 있다. 레퍼런스 셀(R4)의 저항치는 일반 논리 '1'(Normal logic '1')에 대응하는 저항치로 설정된다. 일반 논리 '1'(Normal logic '1')에 대응하는 레퍼런스 셀(R4)은 셀 신호(N1)를 제공할 수 있다. 레퍼런스 셀(R5)의 저항치는 강한 논리 '1'(Strong logic '1')에 대응하는 저항치로 설정된다. 강한 논리 '1'(Strong logic '1')에 대응하는 레퍼런스 셀(R5)은 셀 신호(S1)를 제공할 수 있다.
데이터 셀 영역(112)의 비트 라인(BL2)에 연결된 메모리 셀을 센싱하는 경우, 읽기/쓰기 회로(130)는 비트 라인(BL2)에 대응하는 센싱 노드로부터 제공되는 데이터 신호(Vdata)를 제공받는다. 그리고, 레퍼런스 선택기(131)는 레퍼런스 선택 신호(Ref_SEL)에 응답하여 복수의 레퍼런스 셀들 중 적어도 2개를 선택한다. 레퍼런스 선택기(131)는 레퍼런스 선택 신호(Ref_SEL)에 응답하여 레퍼런스 셀들(R1, R4)의 비트 라인을 통해서 제공되는 셀 신호들(N0, N1)을 선택할 것이다. 반면, 에러가 발생하여 레퍼런스 신호의 레벨을 변경해야 하는 경우, 레퍼런스 선택기(131)는 레퍼런스 셀 쌍(R0, R3) 각각의 비트 라인을 통해서 제공되는 셀 신호들(S0, W1)을 선택할 것이다. 또는 레퍼런스 선택기(131)는 레퍼런스 셀 쌍(R2, R5)의 비트 라인을 통해서 제공되는 셀 신호들(W0, S1)을 선택할 수 있다. 하지만, 선택되는 레퍼런스 셀들의 수는 상술한 예들에만 국한되지 않는다. 다양한 레퍼런스 셀들의 조합이나, 모든 레퍼런스 셀들이 선택될 수도 있다.
평균 회로(132)는 셀 신호들(S0, N0, S0, S1, N1, S1) 중 선택된 조합(Ref_i)을 참조하여 기준 전압(Vref)을 생성한다. 감지 증폭기(133)는 레퍼런스 신호(Vref)와 센싱 전압(Vdata)을 비교하여 선택된 메모리 셀의 데이터를 결정한다. 결정된 데이터는 센싱 출력(SAO)으로 출력될 것이다.
이상에서는 동일한 논리값에 대해서 서로 다른 저항치를 갖도록 설정되는 레퍼런스 셀들이 설명되었다. 그리고 읽기 모드에 따라 최적의 레퍼런스 셀들 조합을 선택할 수 있는 레퍼런스 선택기(131)를 포함하는 읽기/쓰기 회로(130)가 설명되었다. 본 발명의 레퍼런스 셀들의 구성을 통해서, 불휘발성 메모리 장치(100)의 레퍼런스 신호(Vref)의 부정확성에 기인한 읽기 에러를 차단할 수 있다.
도 5는 상술한 도 4의 레퍼런스 셀들의 저항치들을 간략히 보여주는 도면이다. 도 5를 참조하면, 도 4의 복수의 레퍼런스 셀들(R0, R1, R2, R3, R4, R5)은 다양한 레벨의 저항치들을 갖도록 설정된다.
먼저 논리 '0'에 대응하는 저항치들(R_LL, R_LN, R_LH)로 레퍼런스 셀들(R0, R1, R2)이 설정될 수 있다. 앞선 도 4의 예시에 따르면, 레퍼런스 셀(R0)은 가장 작은 저항치(R_LL)를 갖도록 프로그램될 수 있다. 저항치(R_LL)로 설정된 레퍼런스 셀(R0)은 비트 라인을 통해서 셀 신호(S0)를 제공할 수 있다. 레퍼런스 셀(R1)은 저항치(R_LN)를 갖도록 프로그램될 수 있다. 저항치(R_LN)로 설정된 레퍼런스 셀(R1)은 비트 라인을 통해서 셀 신호(N0)를 제공할 수 있다. 레퍼런스 셀(R2)은 저항치(R_LH)를 갖도록 프로그램될 수 있다. 저항치(R_LH)로 설정된 레퍼런스 셀(R2)은 비트 라인을 통해서 셀 신호(W0)를 제공할 수 있다.
그리고 논리 '1'에 대응하는 저항치들(R_HL, R_HN, R_HH)로 레퍼런스 셀들(R3, R4, R5)이 설정될 수 있다. 앞선 도 4의 예시에 따르면, 레퍼런스 셀(R3)은 저항치(R_HL)를 갖도록 프로그램될 수 있다. 저항치(R_HL)로 설정된 레퍼런스 셀(R3)은 비트 라인을 통해서 셀 신호(W1)를 제공할 수 있다. 레퍼런스 셀(R4)은 저항치(R_HN)를 갖도록 프로그램될 수 있다. 저항치(R_HN)로 설정된 레퍼런스 셀(R4)은 비트 라인을 통해서 셀 신호(N1)를 제공할 수 있다. 레퍼런스 셀(R5)은 저항치(R_HH)를 갖도록 프로그램될 수 있다. 저항치(R_HH)로 설정된 레퍼런스 셀(R5)은 비트 라인을 통해서 셀 신호(S1)를 제공할 수 있다.
상술한 각각의 이진 논리들(0, 1)에 대응하는 다양한 레벨의 저항치들로 레퍼런스 셀들이 설정될 수 있다. 따라서, 이러한 레퍼런스 셀들의 조합을 통해서 다양한 레벨의 레퍼런스 신호(Vref)의 생성이 가능하다. 예를 들면, 일반 모드에서 일반 모드에 대응하는 저항치(R_LN, R_HN)를 가진 레퍼런스 셀들(R1, R4)가 선택될 수 있다. 이때, 레퍼런스 셀들로부터 셀 신호들(NO, N1 = Ref_1)가 평균 회로(132)에 제공될 것이다. 반면, 레퍼런스 셀의 저항을 감소시켜야 하는 경우, 레퍼런스 셀들(R0, R3)이 선택될 수 있다. 즉, 저항치(R_LL, R_HL)를 가진 레퍼런스 셀들(R0, R3)이 선택될 수 있다. 마찬가지로, 레퍼런스 셀의 저항을 증가시켜야 하는 경우, 레퍼런스 셀들(R2, R5)이 선택될 수 있다. 즉, 저항치(R_LH, R_HH)를 가진 레퍼런스 셀들(R2, R5)이 선택될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 레퍼런스 선택기의 구조를 보여주는 블록도이다. 도 6을 참조하면, 레퍼런스 선택기(131a)는 레퍼런스 선택 신호(Ref_SELj, 0 ≤j≤5인 정수)에 응답하여 다양한 조합의 레퍼런스 셀들이 평균 회로(132)에 연결될 수 있다.
일반 모드에 대응하는 저항치(R_LN, R_HN)를 가진 레퍼런스 셀들(R1, R4)을 선택하기 위해서는 제어 로직(150)은 레퍼런스 선택 신호들(Ref_SEL1, Ref_SEL4)을 각각 활성화한다. 그러면, 트랜지스터들(M1, M4)이 턴온되고, 결과적으로 레퍼런스 셀들(R1, R4)이 평균 회로(132)에 연결된다. 마찬가지로, 레퍼런스 셀들(R2, R5)을 선택하기 위해서는 레퍼런스 선택 신호들(Ref_SEL2, Ref_SEL5)이 활성화되어야 할 것이다. 여기서, 레퍼런스 셀들이 각각의 쌍으로 선택되는 예가 설명되었으나, 레퍼런스 선택 신호(Ref_SELj)는 2개 이상의 레퍼런스 셀들을 평균 회로(132)에 연결할 수 있다. 즉, 최적의 레퍼런스 신호(Vref)의 레벨을 제공하기 위해서 적어도 3개 이상의 레퍼런스 셀들이 평균 회로(132)에 연결될 수도 있을 것이다.
도 7은 본 발명의 다른 실시 예에 따른 레퍼런스 선택기의 구조를 보여주는 블록도이다. 도 7을 참조하면, 레퍼런스 선택기(131b)는 레퍼런스 선택 신호(WTj, 0 ≤j≤5인 정수)에 대응하는 가중치를 각각의 레퍼런스 셀들이 제공하는 셀 신호에 제공할 수 있다.
일반 모드에 대응하는 저항치(R_LN, R_HN)를 가진 레퍼런스 셀들(R1, R4)을 선택하기 위해서는 제어 로직(150)은 가중치들(WT1, WT4)을 최대로, 나머지 가중치들(WT0, WT2, WT3, WT5)은 '0'으로 제공하면 된다. 반면, 그러면, 레퍼런스 셀들(R1, R4)로부터 제공되는 셀 신호들(N0, N1)만이 평균 회로(132)에 전달될 것이다. 마찬가지로, 레퍼런스 셀들(R0, R3)을 선택하기 위해서는 가중치들(WT0, WT3)이 최대로, 그리고 나머지 가중치들은 '0'으로 설정하면 된다. 더불어, 다양한 레퍼런스 신호(Vref)를 생성하기 위해서 가중치들(WT0~WT5)의 레벨은 더 다양한 값들로 제공될 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 레퍼런스 선택기의 구조를 보여주는 블록도이다. 도 8을 참조하면, 레퍼런스 선택기(131c)는 선택될 데이터 셀의 위치나 데이터 셀의 비트 라인 저항의 크기에 따라 선택될 수도 있다.
레퍼런스 셀들(R0, R1)은 상대적으로 높은 저항치로 설정될 수 있다. 예를 들면, 레퍼런스 셀(R0)은 약한 논리 '0'에 대응하는 저항치(R_LH)로, 레퍼런스 셀(R1)은 강한 논리 '1'에 대응하는 저항치(R_HH)로 설정될 수 있다. 반면, 레퍼런스 셀들(R2, R3)은 상대적으로 높은 낮은 저항치로 설정될 수 있다. 예를 들면, 레퍼런스 셀(R2)는 강한 논리 '0'에 대응하는 저항치(R_LL)로, 레퍼런스 셀(R3)은 약한 논리 '1'에 대응하는 저항치(R_LH)로 설정될 수 있다.
만일, 센싱을 위해서 선택된 데이터 셀의 비트 라인 저항이 큰 경우, 상대적으로 높은 저항치로 설정된 레퍼런스 셀 상(R0, R1)이 선택될 수 있을 것이다. 반면, 선택된 데이터 셀의 비트 라인 저항이 작은 경우, 상대적으로 낮은 저항치로 설정될 레퍼런스 셀 쌍(R2, R3)이 선택될 수 있다. 선택된 데이터 셀의 비트 라인 저항의 크기는 열 어드레스를 통해서 결정될 수 있다.
도 9는 본 발명의 실시 예에 따른 불휘발성 메모 장치의 읽기 방법을 보여주는 순서도이다. 도 9를 참조하면, 선택된 메모리 셀들에 저장된 데이터의 읽기 명령에 응답하여 제어 로직(150, 도 3 참조)에 의한 제반 읽기 동작이 시작된다.
단계 S110에서, 선택된 메모리 셀들은 일반 레퍼런스 조건(Ref_1, 도 5 참조)에 의한 데이터 센싱이 이루어진다. 이때, 레퍼런스 신호(Vref)를 위해서 선택되는 레퍼런스 셀들은 디폴트 값에 대응하는 셀 신호들을 출력하게 될 것이다. 예를 들면, 제어 로직(150)에 의해서 제공되는 레퍼런스 선택 신호(Ref_SEL)에 의해서 각각 셀 신호(N0)와 셀 신호(N1)를 출력하는 레퍼런스 셀들이 선택될 것이다.
단계 S120에서, 디폴트 값으로 설정된 레퍼런스 신호(Vref)에 의해서 센싱된 데이터에 대한 에러 검출이 이루어진다. 에러 정정 유닛(140, 도 3 참조)은 센싱된 데이터에 대한 에러 검출을 수행한다. 센싱된 데이터에 에러가 존재하지 않을 경우, 에러 정정 유닛(140)은 읽기 성공(Pass)으로 판단할 것이다. 또한, 에러가 존재하지만 정정 가능한 경우에도 에러 정정 유닛(140)은 검출된 에러를 정정하고 읽기 성공(Pass)으로 판단할 것이다. 읽기 성공(Pass)으로 판단된 경우, 에러 정정 유닛(140)은 제어 로직(150)으로 읽기 성공(Pass)을 전송한다. 그리고 절차는 단계 S130으로 이동한다.
반면, 센싱된 데이터에 정정 불가한 에러가 존재는 경우, 에러 정정 유닛(140)은 읽기 실패(Fail)로 판단할 것이다. 읽기 실패(Fail)로 판단된 경우, 에러 정정 유닛(140)은 제어 로직(150)으로 읽기 실패(Fail)를 전송한다. 그리고 절차는 단계 S140으로 이동할 것이다.
단계 S130에서 에러 정정 유닛(140)에 의해서 읽기 성공(Pass)으로 판정된 센싱 데이터가 불휘발성 메모리 장치(100)의 외부로 출력될 것이다.
단계 S140에서는 제어 로직(150)은 데이터를 센싱하기 위한 레퍼런스 신호(Vref)의 생성 조건을 변경하게 될 것이다. 즉, 제어 로직(150)은 단계 S110에서 선택된 레퍼런스 셀들이 아닌 다른 레퍼런스 셀들을 선택하도록 레퍼런스 선택 신호(Ref_SEL)를 생성한다. 제어 로직(150)의 레퍼런스 선택 신호(Ref_SEL)의 변경에 따라, 선택되는 레퍼런스 셀들이 변경되고, 레퍼런스 신호(Vref)의 레벨도 변하게 될 것이다.
단계 S150에서, 변경된 레퍼런스 신호(Vref)에 의해서 선택된 데이터 셀들에 대한 센싱이 수행된다. 그리고 절차는 선택된 데이터 셀들로부터 출력되는 읽기 데이터에 대한 에러 검출을 위한 단계 S120으로 복귀한다.
이상에서는 본 발명의 실시 예에 따른 레퍼런스 셀들의 설정 조건에서, 에러 발생시에 레퍼런스 신호의 레벨을 가변하는 읽기 방법이 설명되었다.
도 10은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 10을 참조하면, 불휘발성 메모리 장치(200)는 레퍼런스 셀들의 저항치는 고정되지만, 레퍼런스 셀들에 대한 바이어스 조건을 가변하여 다양한 레퍼런스 신호(Vref)의 레벨을 생성할 수 있다. 불휘발성 메모리 장치(200)는 셀 어레이(210), 행 디코더(220), 읽기/쓰기 회로(230), 그리고 읽기 바이어스 발생기(240)를 포함한다.
셀 어레이(210)는 데이터 셀 영역(212)과 레퍼런스 셀 영역(214)을 포함한다. 데이터 셀 영역(212)에는 외부로부터 제공된 데이터가 저장된다. 그리고 레퍼런스 셀 영역(214)에는 레퍼런스 셀들이 포함된다. 레퍼런스 셀들을 통해서 데이터 셀 영역(212)에 저장된 데이터를 센싱하기 위한 레퍼런스 신호(Vref)가 생성될 수 있다.
레퍼런스 셀 영역(214)에는 논리 '0'에 대응하는 레퍼런스 셀의 저항치는 고정적인 단일 저항치(R_L)로 설정된다. 마찬가지로, 논리 '1'에 대응하는 레퍼런스 셀의 저항치는 단일 저항치(R_H)로 설정된다. 하나의 논리에 대해서 다양한 저항치들로 설정되는 도 3의 실시 예와는 다른 방식으로 레퍼런스 셀들이 설정될 것이다.
행 디코더(220)는 어드레스(ADD)에 응답하여 워드 라인들(WL0~WLn-1) 중 어느 하나를 선택할 수 있다. 행 디코더(120)에 의해서 선택된 메모리 셀의 선택 트랜지스터(Selection Transistor)의 게이트 전압이 제공될 수 있다. 행 디코더(220)는 읽기 바이어스 발생기(240)로부터 제공되는 바이어스 전압에 따라 워드 라인의 전압을 제공할 수 있다.
읽기/쓰기 회로(230)는 읽기 동작시 선택된 메모리 셀들의 데이터를 감지한다. 읽기/쓰기 회로(230)는 읽기 동작시 선택된 메모리 셀들의 비트 라인(BL0~BLm-1) 각각 센싱 노드(Sensing node) 전압을 레퍼런스 셀들로부터 생성된 레퍼런스 신호(Vref)와 비교한다. 읽기/쓰기 회로(230)는 메모리 셀들의 센싱 노드 전압과 레퍼런스 신호(Vref)의 레벨을 비교하여 그 결과를 래치한다.
본 발명의 읽기/쓰기 회로(230)는 읽기 바이어스 발생기(240)로부터 제공되는 바이어스 전압에 따라 레퍼런스 셀들을 센싱할 수 있다. 즉, 읽기/쓰기 회로(230)는 레퍼런스 셀들의 비트 라인에 대한 프리차지, 클램핑 등의 레벨을 읽기 바이어스 발생기(240)의 제어에 따라 가변할 수 있다. 따라서, 레퍼런스 셀들의 저항치가 각각의 논리값들에 대해 고정적이라 하더라도, 바이어스 조건의 가변을 통해서 출력되는 레퍼런스 신호(Vref)의 레벨은 다양하게 조정할 수 있다.
읽기 바이어스 발생기(240)는 레퍼런스 셀들에 대한 바이어스 전압을 생성한다. 읽기 바이어스 발생기(240)는 제어 신호(CNTL)나 또는 어드레스(ADD)를 참조하여 레퍼런스 셀들에 대한 바이어스 조건을 가변할 수 있다. 예를 들면, 읽기 바이어스 발생기(240)는 특정 위치에 형성되는 메모리 셀에 대한 읽기 어드레스에 응답하여 대응하는 레퍼런스 셀에 대한 바이어스를 발생할 수 있다. 즉, 공정 변화(Process Variation)나 위치에 의해서 발생하는 데이터 셀의 저항 변화를 보상하기 위하여 레퍼런스 셀의 바이어스 조건을 조정할 수 있다. 이러한 바이어스 전압의 변경은 어드레스(ADD) 또는 제어 신호(CNTL)에 의해서 수행될 수 있다. 제어 신호(CNTL)는 에러 발생에 응답하여 제어 로직(미도시됨)에 의해서 제공될 수 있을 것이다.
이상에서는 고정적인 저항치를 가지는 레퍼런스 셀들에 대한 바이어스 변경을 통해서 다양한 레벨의 레퍼런스 신호(Vref)를 생성하는 불휘발성 메모리 장치(200)가 설명되었다.
도 11은 도 10의 레퍼런스 셀들의 저항치를 간략히 보여주는 도면이다. 도 11을 참조하면, 레퍼런스 셀들은 고정적인 저항치를 갖도록 설정된다. 하지만, 레퍼런스 셀들에 대한 바이어스 조건 변경을 통해서 다양한 레벨의 레퍼런스 신호(Vref)의 생성이 가능하다.
논리 '0'으로 설정되는 레퍼런스 셀은 저항치(R_L)를 갖도록 설정될 것이다. 그리고 논리 '1'로 설정되는 레퍼런스 셀은 저항치(R_H)를 갖도록 설정될 것이다. 즉, 디폴트 모드의 제 1 바이어스 조건(1st bias condition) 하에서 논리 '0'과 논리 '1'에 대응하는 레퍼런스 셀들의 저항치는 각각 (R_L, R_H)로 측정될 것이다. 하지만, 제 2 바이어스 조건(2nd bias condition) 하에서 저항치(R_L)로 설정된 레퍼런스 셀은 실질적으로 저항치(R_LL)로 측정될 수 있다. 또한, 제 2 바이어스 조건(2nd bias condition) 하에서 저항치(R_H)로 설정된 레퍼런스 셀은 실질적으로 저항치(R_HL)로 측정될 수 있다. 결국, 제 2 바이어스 조건(2nd bias condition) 하에서 논리 '0'과 논리 '1'에 대응하는 레퍼런스 셀들의 저항치는 각각 (R_LL, R_HL)로 나타날 수 있다. 마찬가지로, 제 3 바이어스 조건(1st bias condition) 하에서 논리 '0'과 논리 '1'에 대응하는 레퍼런스 셀들의 저항치는 각각 (R_LH, R_HH)로 나타날 수 있다.
이상에서는 레퍼런스 셀에 대한 바이어스 조건의 가변만으로도 다양한 레퍼런스 신호(Vref)를 생성할 수 있음이 설명되었다.
도 12는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 12를 참조하면, 불휘발성 메모리 장치(300)는 읽기 조건(Read condition)에 따라 복수의 레퍼런스 셀들 중에서 최적의 레퍼런스 셀들을 선택할 수 있다. 여기서, 셀 어레이(310), 행 디코더(320), 읽기/쓰기 회로(330), 에러 정정 유닛(340)은 도 1의 셀 어레이(110), 행 디코더(120), 읽기/쓰기 회로(130), 에러 정정 유닛(140)과 동일하므로 자세한 설명은 생략하기로 한다.
읽기 조건 검출기(360)는 불휘발성 메모리 장치(300)의 읽기 조건(Read condition)을 검출한다. 예를 들면, 읽기 조건(Read condition)에는 불휘발성 메모리 장치(300)의 구동 온도, 트랜지스터들의 누설 전류의 크기, 외부로부터의 유입되는 전계 또는 자계(Electric field or Magnetic Field)의 크기 등이 포함될 수 있다. 이러한 영향은 MTJ 저항 소자의 측정 오류를 유발할 수 있다. 본 발명의 읽기 조건 검출부(360)는 이러한 조건을 검출하여 제어 로직(350)에 전달한다.
제어 로직(350)은 읽기 조건 검출기(360)로부터 제공되는 읽기 조건에 응답하여 레퍼런스 선택 신호(Ref_SEL)를 출력할 수 있다. 즉, 읽기 조건이 구동 온도에 대응하는 경우라면, 복수의 기준 온도에 따라 서로 다른 저항값으로 설정된 레퍼런스 셀들 중 하나의 세트를 선택하도록 레퍼런스 선택 신호(Ref_SEL)를 생성할 수 있다.
도 13은 본 발명의 또 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 13을 참조하면, 불휘발성 메모리 장치(400)는 읽기 조건(Read condition)에 따라 각각 논리 '0' 또는 논리 '1'에 대해 단일 저항치로 설정된 레퍼런스 셀들에 대해 다양한 바이어스 설정을 적용할 수 있다. 따라서, 다양한 레벨의 레퍼런스 신호(Vref)의 생성이 가능하다. 여기서, 셀 어레이(410), 행 디코더(420), 읽기/쓰기 회로(430), 읽기 바이어스 발생기(440)는 도 10의 셀 어레이(210), 행 디코더(220), 읽기/쓰기 회로(230), 읽기 바이어스 발생기(240)들과 실질적으로 동일하므로 자세한 설명은 생략하기로 한다.
읽기 조건 검출기(450)는 불휘발성 메모리 장치(400)의 읽기 조건(Read condition)을 검출한다. 예를 들면, 읽기 조건(Read condition)에는 불휘발성 메모리 장치(400)의 구동 온도, 트랜지스터들의 누설 전류의 크기, 외부로부터의 유입되는 전계 또는 자계(Electric field or Magnetic Field)의 크기 등이 포함될 수 있다. 이러한 영향은 MTJ 저항 소자의 측정 오류를 유발할 수 있다. 본 발명의 읽기 조건 검출부(450)는 이러한 조건을 검출하여 읽기 바이어스 발생기(440)에 전달한다.
읽기 바이어스 발생기(440)는 읽기 조건 검출기(450)로부터 제공되는 읽기 조건에 응답하여 레퍼런스 셀들에 대한 센싱 바이어스를 생성한다. 레퍼런스 셀들에 대한 센싱 바이어스는 행 디코더(420) 또는 읽기/쓰기 회로(430)에 제공된다. 하나의 논리치에 대해 하나의 저항치로 설정되는 레퍼런스 셀들에 다양한 조건의 바이어스를 제공함으로 다양한 레벨의 레퍼런스 신호(Vref)의 생성이 가능하다.
도 14 내지 도 16은 본 발명의 불휘발성 메모리 장치에 포함되는 메모리 셀을 간략히 보여주는 도면들이다. 도 14를 참조하면, 불휘발성 메모리 장치(100, 200, 300, 400)의 메모리 셀로 스핀 전달 토크형 MRAM(Spin Transfer Torque Magneto resistive Random Access Memory: 이하, STT-MRAM)의 메모리 셀(400)을 보여준다. 메모리 셀(500)은 자기 터널 접합(Magnetic Tunnel Junction: 이하, MJT) 소자(510) 및 선택 트랜지스터(ST, 520)를 포함할 수 있다. 선택 트랜지스터(520)의 게이트에는 워드 라인(WL0)이 연결될 수 있다. 그리고 선택 트랜지스터(520)의 일단은 MTJ 소자(510)를 경유하여 비트 라인(BL0)과 연결된다. 또한, 선택 트랜지스터(520)의 타단은 소스 라인(SL0)에 연결된다.
MTJ 소자(510)는 고정층(Pinned layer, 513)과 자유층(Free layer, 511), 그리고 이들 사이에 위치하는 터널층(512)이 포함할 수 있다. 고정층(513)의 자화 방향은 고정되어 있으며, 자유층(511)의 자화 방향은 조건에 따라 고정층(513)의 자화 방향과 같거나 역방향이 될 수 있다. 고정층(513)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(Anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM의 메모리 셀(500)의 라이트 동작을 하기 위해서는, 워드 라인(WL0)에 전압을 인가하여 선택 트랜지스터(520)를 턴-온 시키고, 비트 라인(BL0)과 소스 라인(SL0) 사이에 쓰기 전류를 인가한다. 메모리 셀(500)의 리드 동작을 하기 위해서는, 워드 라인(WL0)에 턴-온 전압을 인가하여 선택 트랜지스터(520)를 턴-온시키고, 비트 라인(BL0)으로부터 소스 라인(SL0) 방향으로 읽기 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 소자(510)에 저장된 데이터를 판별할 수 있다.
도 15는 저항성 메모리 장치의 메모리 셀(600)을 예시적으로 보여주는 회로도들이다. 도 15를 참조하면, 저항성 메모리 장치의 메모리 셀(600)은 가변 저항 소자(610, Rv)와 선택 트랜지스터(620, ST)를 포함한다.
가변 저항 소자(610)는 데이터를 저장하기 위한 가변 저항 물질을 포함한다. 선택 트랜지스터(620)는 워드 라인(WL)의 바이어스에 따라 가변 저항 소자(610)에 전류를 공급 또는 차단한다. 선택 트랜지스터(620)는 도시된 바와 같이 NMOS 트랜지스터로 구성될 수 있다. 하지만, 선택 트랜지스터(620)는 PMOS 트랜지스터, 또는 다이오드 등과 같은 스위치 소자들 중 어느 하나로 구성될 수 있다.
가변 저항 소자(610, Rv)는 한 쌍의 전극들(611, 613), 그리고 전극들 사이에 형성되는 데이터 저장막(612)을 포함한다. 데이터 저장막(612)은 쌍극성(Bipolar) 저항 기억 재료 또는 단극성(Unipolar) 저항 기억 재료로 형성될 것이다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램된다. 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있다. 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 단일의 천이 금속의 산화물(Metal Oxide) 등이 포함된다. 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 포함될 수 있다.
도 16은 본 발명의 불휘발성 메모리 장치의 한 예로 상 변화 메모리 장치의 메모리 셀을 보여주는 도면이다. 상 변화 메모리 장치의 메모리 셀(700)은 저항 소자와 스위칭 소자로 구성된다. 도 16은 상 변화 메모리 셀의 저항 소자(R)를 간략히 보여주는 도면이다. 저항 소자(R)는 인가되는 전류(I)에 따라 가변적인 저항값을 갖는다. 저항 소자(R)의 단면을 간략히 살펴보면, 저항 소자(R)는 상부 전극(710), 상 변화 물질(720), 콘택 플러그(730), 그리고 하부 전극(740)으로 구성된다. 상부 전극(710)은 비트 라인(BL)에 연결된다. 하부 전극(740)은 콘택 플러그(Contact plug: CP)(730)와 액세스 트랜지스터 또는 액세스 다이오드(미도시됨) 사에 연결된다. 콘택 플러그(730)는 도전성 물질(예컨대, TiN 등)로 형성되며, 히터 플러그(Heater Plug)라고도 부른다. 상 변화 물질(720)은 상부 전극(710)과 콘택 플러그(730) 사이에 형성된다. 상 변화 물질(720)의 상태(Phase)는 공급되는 전류 펄스의 크기(Amplitude), 폭(Duration), 하강 시간(Fall time) 등에 따라 바뀌게 된다. 셋(Set) 또는 리셋(Reset)에 대응하는 상 변화 물질의 상태(Phase)는 도시된 바와 같이 비정질 양(Amorphous volume, 725)에 의해서 결정된다. 일반적으로 비정질 상태(Amorphous Phase)는 리셋 상태에, 결정 상태(Crystal Phase)는 셋 상태에 대응한다. 비정질 상태(Amorphous state)에서 결정 상태(Crystal state)로 진행될수록 비정질 양은 적어진다. 상 변화 물질(720)은 형성되는 비정질 양(Amorphous volume, 725)에 따라 가변되는 저항(Resistance)을 갖는다. 즉, 서로 다른 전류 펄스에 따라 형성되는 상 변화 물질(720)의 비정질 양(725)에 따라 기입되는 데이터가 결정된다.
이상에서 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 구성하는 메모리 셀의 예로 STT-MRAM, RRAM, PRAM이 간단히 소개되었다. 하지만, 본 발명의 불휘발성 램을 구성하는 메모리 셀은 여기에 국한되지 않음은 잘 이해될 것이다. 즉, 불휘발성 램의 메모리 셀은 플래시 메모리, FRAM 중 어느 하나의 형태로 제공될 수도 있을 것이다.
도 17은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다. 도 17을 참조하면, 본 발명의 실시 예에 따른 사용자 장치(1000, 예를 들면 컴퓨터 시스템)는 중앙처리장치(1100), 칩 셋(1200), 롬(1300), 불휘발성 램(1400), 보조 기억 장치(1500)를 포함한다. 여기서, 불휘발성 램(1400)은 사용자 장치(1000)의 메인 메모리 또는 워킹 메모리로서 제공된다.
중앙처리장치(1100)는 롬(1300) 또는 보조 기억 장치(1500)로부터 바이오스(BIOS)나 운영 체제(OS)를 읽어와 실행한다. 부팅 동작시, 중앙처리장치(1100)는 롬(1300)으로부터 바이오스(BIOS)의 부트 프로그램(또는 부트 스트랩)을 읽어와 실행한다. 중앙처리장치(1100)는 사용자 장치(1000)의 데이터 처리를 위한 연산을 수행한다. 중앙처리장치(1100)는 부팅시에는 운영 체제(OS)와 같은 프로그램을 구동하기 위해서 정해진 시퀀스에 따라 보조 기억 장치(1400)를 액세스한다. 그리고 보조 기억 장치(1400)에 저장된 운영 체제 데이터를 읽어와 불휘발성 램(1400)에 저장하도록 보조 기억 장치(1500) 및 메모리 관리 유닛(1250)을 제어할 것이다. 이러한 제어 동작은 예시에 불과하며, 중앙처리장치(1100)는 사용자 장치(1000)에 대한 모든 제어 동작을 주관하게 될 것이다.
칩 셋(1200)은 사용자 장치(1000)에 실장되는 다양한 장치들을 제어한다. 사용자 장치(1000)에 실장되는 장치들을 제어하기 위하여, 칩 셋(1200)에는 복수의 제어 회로들이 내장될 수 있다. 특히, 칩 셋(1200)은 불휘발성 램(1400)을 제어하기 위한 메모리 관리 유닛(1250, MMU)을 포함할 수 있다.
칩 셋(1200)은 노스 브리지(North bridge)와 사우스 브리지(South bridge)의 2개의 칩 셋들로 세분화될 수도 있다. 노스 브리지는 중앙처리장치(1100)와 가까운 곳에 위치하며, 중앙처리장치(1100)와 불휘발성 램(1400)을 제어할 수 있다. 이 경우, 메모리 관리 유닛(1250)은 노스 브리지에 포함될 수 있다. 또한, 도시되지는 않았지만, AGP, PCI 익스프레스와 같은 고속 장치용 확장 카드 슬롯들이 노스 브리지에 의해서 제어될 것이다.
사우스 브리지는 노스 브리지에 비해 중앙처리장치(1100)와 상대적으로 원거리에 위치한다. 노스 브리지가 연산에 관련된 장치를 제어하는 것과 달리, 사우스 브리지는 입출력 장치 제어에 주로 쓰인다. 하드디스크(HDD)나 광드라이브(ODD)가 연결되는 IDE/SATA 포트, 키보드나 마우스가 연결되는 USB 포트, 랜카드나 사운드 카드와 같은 PCI 슬롯 등의 제어를 사우스 브리지가 담당한다. 하지만, 칩 셋(1200)의 역할과 구성은 상술한 설명에 국한되지 않는다. 특히, 최근에는 중앙처리장치(1100)가 메모리 관리 유닛(MMU)을 내장하는 경우도 있다.
롬(1300)은 바이오스(BIOS)를 저장한다. 바이오스(BIOS)는 사용자 장치(1000)의 가장 기본적인 처리 루틴을 지원한다. 예를 들면, 바이오스(BIOS)는 스타트-업(Start-up) 루틴, 서비스 처리 루틴, 그리고 하드웨어 인터럽트 처리 루틴을 포함한다. 스타트-업 루틴은 사용자 장치(1000)의 부팅시에 POST 및 초기화 작업을 수행한다. 서비스 처리 루틴은 운영 체제(OS)나 응용 프로그램이 요청하는 작업을 처리한다.
불휘발성 램(1400)은 메인 메모리 또는 워킹 메모리(Working memory)로서 사용자 장치(1000)에서 구동된다. 불휘발성 램(1400)은 DRAM과 같이 바이트 단위 액세스(Byte Access)가 가능하며, 덮어쓰기가 가능한 불휘발성 메모리 장치이다. 워킹 메모리로 사용되는 불휘발성 램(1400)에는 사용자 장치(1000)의 구동시에 운영 체제(OS), 구동중인 응용 프로그램(Application Program), 업데이트되는 데이터 등이 저장된다. 여기서, 불휘발성 램(1400)은 멀티-칩 형태로 제공될 수 있다. 본 발명의 실시 예에 따라 레퍼런스 신호(Vref)를 생성하는 불휘발성 램(1400)은 외부로부터 유입되는 잡음이나, 온도, 공정 변화 등에도 불구하고 높은 데이터 신뢰성(Data Integrity)을 제공할 수 있다.
보조 기억 장치(1500)는 사용자 데이터나, 운영 체제(OS), 응용 프로그램과 같은 데이터를 저장한다. 보조 기억 장치(1500)는 예를 들면 하드 디스크 드라이버(HDD), 솔리드 스테이트 드라이버(SSD), 그리고 하이브리드 하드 디스크 드라이버(Hybrid HDD) 중 어느 하나일 수 있다. 보조 기억 장치(1500)는 대용량의 저장 장치로서, 사용자 장치(1000)에서 구동되는 프로그램이나, 코드 또는 설정 데이터들을 저장할 수 있다. 하지만, 보조 기억 장치(1400)는 상술한 예들에 국한되지 않음은 잘 이해될 것이다.
이외에도, 사용자 장치(1000)는 유저 인터페이스(User Interface), 배터리(Battery), 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 사용자 장치(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 컴퓨팅 시스템(1000)에 따르면, 불휘발성 램(1400)은 레퍼런스 셀의 수를 줄이고도 높은 데이터 신뢰성(Data integrity)를 유지할 수 있다. 따라서, 본 발명의 불휘발성 램(1400)은 고용량, 고신뢰성의 워킹 메모리로 제공될 수 있다.
본 발명에 따른 불휘발성 램은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 메모리 셀 11 : 가변 저항부
12 : 선택 트랜지스터 110, 210, 310, 410 : 셀 어레이
112, 212, 312, 412 : 데이터 셀 영역
114, 214, 314, 414 : 레퍼런스 셀 영역
120, 220, 310, 410 : 행 디코더
130, 230, 330, 430 : 읽기/쓰기 회로
131 : 레퍼런스 선택기 132 : 평균 회로
133 : 감지 증폭기 140, 340 : 에러 정정 유닛
150, 350 : 제어 로직 240, 450 : 읽기 바이어스 발생기
360, 460 : 읽기 조건 검출기 510 : MTJ 소자
511 : 자유층 512 : 터널층
513 : 고정층 520 : 선택 트랜지스터
610 : 가변 저항 소자 611, 613 : 전극
612 : 데이터 저장막 620 : 선택 트랜지스터
710 : 상부 전극 720 : 상변화 물질
725 : 비정질 730 : 콘택 플러그
740 : 하부 전극 1100 : 중앙처리장치
1200 : 칩 셋 1250 : 메모리 관리 유닛
1300 : 롬 1400 : 불휘발성 램
1500 : 보조 기억 장치

Claims (11)

  1. 복수의 데이터 셀들;
    상기 복수의 데이터 셀들 중에서 선택된 데이터 셀에 대한 센싱 기준을 제공하기 위한 복수의 레퍼런스 셀들;
    상기 선택된 데이터 셀의 제 1 논리 상태와 제 2 논리 상태를 식별하기 위하여 상기 복수의 레퍼런스 셀들로부터 서로 다른 레벨의 레퍼런스 신호(Vref)를 생성하는 읽기 및 쓰기 회로;
    상기 읽기 및 쓰기 회로로부터 출력되는 읽기 데이터에 대한 에러의 검출 및 정정을 수행하는 에러 정정 유닛; 그리고
    상기 에러 정정 유닛의 에러 검출 결과에 응답하여 상기 레퍼런스 신호의 레벨을 조정하기 위한 레퍼런스 선택 신호를 상기 읽기 및 쓰기 회로에 제공하는 제어 회로를 포함하는 불휘발성 랜덤 액세스 메모리 장치.
  2. 제 1 항에 있어서,
    상기 레퍼런스 셀들은 상기 제 1 논리 상태에 대응하는 서로 다른 크기의 셀 저항을 갖는 제 1 레퍼런스 그룹과, 상기 제 2 논리 상태에 대응하는 서로 다른 크기의 셀 저항을 갖는 제 2 레퍼런스 그룹을 포함하는 불휘발성 랜덤 액세스 메모리 장치.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 읽기 및 쓰기 회로는:
    상기 레퍼런스 선택 신호에 응답하여 상기 제 1 레퍼런스 그룹 및 상기 제 2 레퍼런스 그룹 각각으로부터 적어도 하나의 레퍼런스 셀을 선택하는 레퍼런스 선택기;
    상기 레퍼런스 선택기에 의해서 선택된 레퍼런스 셀들 각각의 비트 라인들로부터 제공되는 셀 신호들에 대한 평균화 연산을 수행하여 레퍼런스 신호로 출력하는 평균 회로; 그리고
    상기 선택된 데이터 셀의 비트 라인으로 전달되는 데이터 신호와 상기 레퍼런스 신호(Vref)를 비교하여 읽기 데이터로 출력하는 감지 증폭기를 포함하는 불휘발성 랜덤 액세스 메모리 장치.
  5. 제 4 항에 있어서,
    상기 레퍼런스 선택기는 상기 레퍼런스 선택 신호에 대응하는 가중치에 따라 상기 제 1 및 제 2 레퍼런스 그룹의 레퍼런스 셀들로부터 제공되는 셀 신호를 처리하는 불휘발성 랜덤 액세스 메모리 장치.
  6. 제 1 항에 있어서,
    상기 레퍼런스 셀들은 상기 제 1 논리 상태에 대응하는 단일 레벨의 셀 저항을 갖는 제 1 레퍼런스 셀과, 상기 제 2 논리 상태에 대응하는 단일 레벨의 셀 저항을 갖는 제 2 레퍼런스 셀을 포함하는 불휘발성 랜덤 액세스 메모리 장치.
  7. 제 6 항에 있어서,
    제어 신호에 응답하여 상기 제 1 레퍼런스 셀 및 상기 제 2 레퍼런스 셀에 대한 읽기 바이어스를 변경하는 읽기 바이어스 발생기를 더 포함하는 불휘발성 랜덤 액세스 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 신호에 응답하여 상기 읽기 바이어스 발생기는 상기 제 1 레퍼런스 셀 및 상기 제 2 레퍼런스 셀의 워드 라인 전압, 비트 라인의 프리차지 전압, 클램핑 전압들 중 적어도 하나를 조정하는 불휘발성 랜덤 액세스 메모리 장치.
  9. 제 1 항에 있어서,
    상기 데이터 셀들 및 상기 레퍼런스 셀들은 자기 저항 메모리(MRAM), 상 변화 메모리(PRAM), 저항성 메모리(RRAM)들 중 적어도 하나의 형태로 형성되는 불휘발성 랜덤 액세스 메모리 장치.
  10. 불휘발성 랜덤 액세스 메모리 장치의 읽기 방법에 있어서:
    선택된 데이터 셀들을 제 1 레퍼런스 신호에 따라 센싱하는 단계;
    상기 센싱의 결과에 따라 출력된 데이터의 에러를 검출하는 단계; 그리고
    상기 데이터에 에러가 존재할 때, 상기 제 1 레퍼런스 신호와 다른 레벨의 제 2 레퍼런스 신호를 기준으로 상기 선택된 데이터 셀들을 센싱하는 단계를 포함하되,
    상기 제 1 레퍼런스 신호 및 상기 제 2 레퍼런스 신호는 상기 데이터 셀들의 제 1 논리 상태와 제 2 논리 상태를 식별하기 위한 기준 신호이며, 각각 서로 다른 레퍼런스 셀들로부터 생성되는 읽기 방법.
  11. 제 10 항에 있어서,
    상기 제 1 레퍼런스 신호는 제 1 및 제 2 레퍼런스 셀들 각각의 비트 라인으로 출력되는 셀 신호들로부터, 상기 제 2 레퍼런스 신호는 제 3 및 제 4 레퍼런스 셀들 각각의 비트 라인으로 출력되는 셀 신호들로부터 생성되는 읽기 방법.
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