KR102292643B1 - 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법 - Google Patents

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법 Download PDF

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Abstract

본 개시는 멀티 레벨 메모리 셀로 구현되는 저항성 메모리 장치를 포함하는 저항성 메모리 시스템의 동작 방법에 관한 것으로서, 상기 메모리 셀의 복수의 저항 상태를 판별하는데 이용되는 복수의 기준 전압들의 전압 레벨을 설정하는 단계; 및 상기 복수의 기준 전압에 기초하여 메모리 셀의 데이터를 독출하는 단계를 포함하고, 상대적으로 고 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이는 상대적으로 저 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이보다 클 수 있다.

Description

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법{Resistive Memory Device, Resistive Memory System and Operating Method thereof}
본 개시의 기술적 사상은 저항성 메모리 장치에 관한 것으로서, 더욱 상세하게는, 멀티 레벨 셀을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 상기 저항성 메모리 시스템의 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 데이터 독출 시 에러 발생을 감소시킬 수 있는 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 실시예에 따른, 멀티 레벨 메모리 셀로 구현되는 저항성 메모리 장치를 포함하는 저항성 메모리 시스템의 동작 방법은, 상기 메모리 셀의 복수의 저항 상태를 판별하는데 이용되는 복수의 기준 전압들의 전압 레벨을 설정하는 단계; 및 상기 복수의 기준 전압에 기초하여 메모리 셀의 데이터를 독출하는 단계를 포함하고, 상대적으로 고 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이는 상대적으로 저 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이보다 클 수 있다.
실시예들에 있어서, 상기 복수의 기준 전압들 중 제1 기준 전압과 제2 기준 전압간의 전압 차이는 상기 제2 기준 전압과 제3 기준 전압과의 전압 차이보다 크고, 상기 제2 기준 전압 및 상기 제3 기준 전압은, 상기 제1 기준 전압에 대응하는 저항 상태보다 상대적으로 낮은 저항 상태에 대응할 수 있다.
실시예들에 있어서, 상기 제1 기준 전압의 전압 레벨은 상기 제2 기준 전압 및 상기 제3 기준 전압의 전압 레벨보다 높을 수 있다.
실시예들에 있어서, 상기 복수의 기준 전압들 중 제1 기준 전압과 제2 기준 전압간의 전압 차이는 제3 기준 전압과 제4 기준 전압과의 전압 차이보다 크고, 상기 제1 기준 전압은, 상기 제3 기준 전압에 대응하는 저항 상태보다 상대적으로 높은 저항상태에 대응할 수 있다.
실시예들에 있어서, 상기 제1 내지 제4 기준 전압은, 순차적으로 상대적으로 낮은 저항 상태에 대응할 수 있다.
실시예들에 있어서, 상기 메모리 셀의 데이터를 독출하는 단계는, 상기 제1 기준 전압 및 상기 제3 기준 전압에 기초하여 상기 메모리 셀의 데이터를 독출하는 제1 독출 단계; 및 상기 제2 기준 전압 및 상기 제4 기준 전압에 기초하여 상기 메모리 셀의 데이터를 독출하는 제2 독출 단계를 포함할 수 있다.
실시예들에 있어서, 상기 제2 기준 전압은 상기 제1 기준 전압에 대하여 제1 오프셋 차이를 갖는 전압이고, 상기 제4 기준 전압은 상기 제3 기준 전압에 대하여 제2 오프셋 차이를 갖는 전압일 수 있다.
실시예들에 있어서, 상기 제1 독출 단계에서 독출된 데이터에 대한 ECC 디코딩 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 제1 독출 단계 및 상기 제2 독출 단계에서 독출된 데이터를 기초로, 복수의 저항 레벨 구간에 해당하는 메모리 셀의 개수를 카운트하는 단계; 및 상기 카운트된 개수에 기초하여, 상기 복수의 저항 상태를 구분하기 위한 기준 전압의 독출 레벨들을 결정하는 단계를 더 포함할 수 있다.
실시예들에 있어서, 상기 저항성 메모리 장치는 데이터 셀 어레이 및 기준 셀 어레이를 포함하고, 복수의 기준 전압들의 전압 레벨을 설정하는 단계는, 상기 기준 셀 어레이에 포함되는 복수의 기준 셀들이 서로 다른 저항 레벨을 갖도록 상기 복수의 기준 셀들을 프로그램하는 단계; 및 상기 복수의 기준 셀들의 저항 레벨에 따른 복수의 기준 전압들을 생성하는 단계를 포함할 수 있다.
실시예들에 있어서, 상기 복수의 기준 셀들을 프로그램하는 단계는, 상대적으로 고 저항 상태를 갖는 메모리 셀들의 저항 레벨의 차이가 상대적으로 저 저항 상태를 갖는 메모리 셀들의 저항 레벨의 차이보다 크도록 상기 복수의 기준 셀들을 프로그램할 수 있다.
실시예들에 있어서, 상기 메모리 시스템은 상기 저항성 메모리 장치를 제어하는 메모리 컨트롤러를 더 포함하고, 상기 메모리 컨트롤러는, 적어도 두 기준 전압들간의 전압 차이가 서로 다르도록 상기 복수의 기준 전압들의 전압 레벨을 설정할 수 있다.
상기 기술적 과제를 달성하기 위한 본 개시의 다른 실시예에 따른, 멀티 레벨 메모리 셀을 포함하는 저항성 메모리 시스템의 동작 방법은, 제1 내지 제3 기준 셀이 서로 다른 저항 레벨을 갖도록 프로그램하되, 제1 기준 셀과 제2 기준 셀의 저항 레벨의 차이가 상기 제2 기준 셀과 제3 기준 셀의 저항 레벨의 차이보다 크도록 상기 제1 내지 상기 제3 기준 셀을 프로그램하는 단계; 상기 제1 내지 제3 기준 셀을 포함하는 복수의 기준 셀의 저항 레벨을 기초로 서로 다른 전압 레벨을 갖는 제1 내지 제3 기준 전압을 생성하는 단계; 및 상기 제1 내지 제3 기준 전압을 기초로 상기 메모리 셀의 데이터를 독출하는 단계를 포함할 수 있다.
실시예들에 있어서, 상기 제1 내지 제3 기준 전압은 각각 제1 내지 제3 기준 셀을 기초로 생성되고, 상기 제1 기준 전압과 상기 제2 기준 전압 사이의 전압 차이는 상기 제2 기준 전압과 상기 제3 기준 전압의 전압 차이보다 클 수 있다.
실시예들에 있어서, 상기 제1 기준 셀은 상기 제2 기준 셀 및 상기 제3 기준 셀보다 높은 저항 레벨을 갖고, 상기 제2 기준 셀은 상기 제3 기준 셀보다 높은 저항 레벨을 가질 수 있다.
본 개시의 기술적 사상에 따른 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작방법은, 독출 기준 전압들간의 전압 차이를 독출 기준 전압들에 대응하는 저항 상태에 따라 다르게 설정함으로써, 독출 시 에러 발생 확률을 감소시킬 수 있다. 또한 추가 독출 동작을 줄임으로써, 독출 레이턴시(latency)를 감소시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 컨트롤러의 일 구현 예를 나타내는 블록도이다.
도 3은 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 5는 도 4의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 6a 내지 도 6c는 도 4의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 7은 메모리 셀이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들의 산포를 나타내는 그래프이다.
도 8은 도 3의 독출 회로의 일 구현예를 나타내는 회로도이다.
도 9는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 일 예를 설명하는 도면이다.
도 10a 내지 도 10f는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예들을 설명하는 도면이다.
도 11은 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 12는 도 11의 메모리 장치에서 메모리 셀 어레이 및 독출 회로를 보다 상세하게 나타낸 회로도이다.
도 13은 본 개시의 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 14는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예를 설명하는 도면이다.
도 15는 도 14의 기준 전압 설정 방법을 포함하는 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 16은 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예를 설명하는 도면이다.
도 17은 도 16의 기준 전압 설정 방법을 포함하는 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 18은 본 개시의 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 19는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예를 설명하는 도면이다.
도 20은 도 19의 기준 전압 설정 방법을 포함하는 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 21은 타일 별로 본 개시의 실시예들에 따른 적용예를 나타내는 블록도이다.
도 22는 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 개시의 실시예들에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 24는 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 25는 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다. 본 개시의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 개시를 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 개시를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 개시의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 개시의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 기입될 데이터(DATA)를 메모리 장치(100)에 송신하고, 독출된 데이터(DATA)를 메모리 장치(100)로부터 수신할 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)과 멀티 레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기입된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조로 배치된 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조로 배치된 메모리 셀들을 포함할 수 있다.
본 개시의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 ReRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 ReRAM인 경우를 가정하여 설명하기로 한다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 엠프를 포함할 수 있다. 기입/독출 회로(120)는 복수의 메모리 셀들 중, 로우 디코더(미도시) 및 칼럼 디코더(미도시)에 의해 선택되는 메모리 셀에 전류 펄스 또는 전압 펄스를 제공함으로써, 상기 메모리 셀에 대한 기입 및 독출 동작을 수행할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있다. 제어 로직(130)은 기입 또는 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)는 기입 및 독출 동작에 이용되는 각종 전압들 및 전류들을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 상기 제어 로직(130)의 제어 하에서 전압 및 전류들의 전압 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기입 동작에 있어서, 기입 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 레벨이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 레벨이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 레벨을 가질 수 있으며, 각각의 메모리 셀들로 기입될 데이터에 따라 저항 레벨이 증가하거나 감소할 수 있다. 상기와 같은 기입 동작은 리셋(Reset) 기입 동작과 셋(Set) 기입 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 레벨을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 레벨을 가질 수 있다.
ReRAM에 있어서, 셋 기입 동작이 수행될 경우, 산소 이온(oxygen ion)의 이동으로 인하여, 정공(vacancy)이 형성되고, 산소 정공(oxygen vacancy)으로 이루어지는 필라멘트(filament)가 생성되어 메모리 셀의 저항 레벨이 감소될 수 있다. 리셋 기입 동작이 수행될 경우, 산소 이온이 정공과 재결합하면서 필라멘트가 단절되어 메모리 셀의 저항 레벨이 증가될 수 있다.
이때, 메모리 셀에 형성된 필라멘트의 양에 따라 메모리 셀의 저항 레벨이 결정되는데, 고 저항 상태에서는 형성된 필라멘트의 수가 적으므로, 저 저항 상태보다 저항 레벨의 산포가 상대적으로 크게 나타날 수 있다. 이에 따라 데이터 독출 시 에러 발생 확률이 증가될 수 있다. 이때, 고 저항 상태 또는 저 저항 상태라 함은 특정 저항 레벨 이상 또는 미만의 상태를 나타내는 것이 아니라 각각의 저항 상태가 다른 저항 상태에 있어서 상대적으로 고 저항 또는 저 저항 상태임을 나타내며, 본 개시 전체에 있어서 고 저항 상태 또는 저 저항 상태는 이와 같이 상대적인 개념으로서 해석될 것이다.
본 개시의 일 실시예에 따르면, 메모리 시스템(10)은 저항 상태를 판별하기 위한 독출 기준 전압들(이하, 기준 전압이라고 한다)의 전압 레벨 설정 시, 고 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이가 저 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이보다 크도록 기준 전압들의 전압 레벨을 설정할 수 있다.
일 실시예에 있어서, 메모리 시스템(10)은 저항 상태들 각각을 구분하는 기준 전압들간의 전압 차이를 다르게 설정할 수 있다. 고 저항 상태를 구분하는 두 기준 전압들간의 전압 차이가 저 저항 상태를 구분하는 다른 두 기준 전압들간의 전압 차이보다 크게 설정될 수 있다.
다른 실시예에 있어서, 메모리 시스템(10)이 기준 전압들의 전압 레벨을 변경하면서 복수 회 데이터 독출을 수행할 경우, 메모리 시스템(10)은 이전 독출 수행 시 이용된 기준 전압들의 전압 레벨과 다음 독출 수행 시 이용될 기준 전압들의 전압 레벨의 전압 차이, 예컨대 오프셋 전압을 각각의 기준 전압이 대응하는 저항 상태에 대응하여 서로 다르게 설정할 수 있다. 상대적으로 고 저항 상태에 대응하는 기준 전압의 오프셋 전압이 상대적으로 저 저항 상태에 대응하는 기준 전압의 오프셋 전압보다 크게 설정될 수 있다.
전술한 본 개시의 실시예에 따른 기준 전압의 설정은 메모리 컨트롤러(200)에서 수행될 수 있으며, 이를 위해, 메모리 컨트롤러(200)는 기준 전압 설정부(210)를 구비할 수 있다.
상기와 같은 실시예에 따르면, 본 개시의 실시예에 따른 메모리 시스템(10)은 저항 상태에 따른 산포의 차이를 반영하여, 기준 전압들간의 전압 차이를 다르게 설정함으로써, 독출 시 에러 발생 확률을 감소시킬 수 있다. 또한 정확한 데이터 독출을 위한 추가 독출 동작이 감소됨으로써, 독출 레이턴시(latency)를 줄일 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
도 2는 도 1의 메모리 컨트롤러의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 기준 전압 설정부(210), 중앙 처리 장치(CPU, 220), 에러 정정 유닛(ECC unit, 230), 호스트 인터페이스(240) 및 메모리 인터페이스(250)를 포함할 수 있다. 또한, 도 2에 도시되지는 않았으나 메모리 컨트롤러(200)는 이외에도 다양한 구성들을 더 포함할 수 있으며, 예컨대 메모리 시스템(10)이 채용된 장치의 초기 부팅에 필요한 코드 데이터(code)를 저장하는 ROM(read only memory)이나, 버퍼 메모리 장치를 제어하는 버퍼 메모리 컨트롤러 등을 더 포함할 수 있다.
호스트 인터페이스(240)는 호스트와 메모리 컨트롤러(200) 사이의 인터페이스를 제공하며, 호스트로부터 메모리 동작의 요청을 수신한다. 예컨대, 호스트 인터페이스(240)는 호스트로부터 데이터의 독출 및 기록 등의 각종 요청을 수신하고, 이에 응답하여 메모리 장치(100)에 대한 메모리 동작을 위한 각종 내부 신호들을 발생한다. 예를 들어, 메모리 컨트롤러(200)는 호스트와 다양한 표준 인터페이스들을 통해 통신할 수 있으며, 상기 표준 인터페이스는, ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), Parallel-ATA, SCSI(small computer small interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI express), IEEE 1394, USB(universal serial bus), IDE(Integrated Drive Electronics), SD(secure digital) 카드, MMC(multi media card), eMMC(embedded multi media card), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식들을 포함할 수 있다.
중앙 처리 장치(220)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있으며, 일 예로서 메모리 장치(100)에 대한 메모리 동작에 관련된 각종 기능 블록들을 제어할 수 있다. 또한, 중앙 처리 장치(220)는 메모리 컨트롤러(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
에러 정정 유닛(230)은 기록 데이터에 대한 ECC 인코딩 및 독출 데이터에 대한 ECC 디코딩 처리를 수행할 수 있으며, 이에 따라 메모리 장치(100)로부터 독출된 데이터에 대해 에러 검출 결과를 발생하고, 또한 독출된 데이터에 대해 에러 정정 동작을 수행할 수 있다. 에러 정정 유닛(230)은 소정 단위의 데이터 별로 ECC 인코딩 및 디코딩 동작을 수행할 수 있다. 예컨대 섹터 데이터가 ECC 인코딩 및 디코딩 동작의 단위로 정의될 수 있다.
에러 정정 유닛(230)은 RS 코드(Reed-Solomon code), 헤밍 코드(Hamming code), CRC(Cyclic Redundancy Code) 등과 같은 알고리즘을 이용하여 ECC 인코딩 처리 및 ECC 디코딩 처리를 수행할 수 있다. ECC 인코딩 처리는 기록할 데이터에 근거하여 패리티 비트를 생성하는 동작을 포함하며, ECC 디코딩 처리는 독출 데이터로부터 에러 비트를 검출하고, 검출된 에러 비트를 정정하는 동작을 포함한다. 일 예로서, 에러 정정 유닛(230)은 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 독출할 때 생성된 패리티 비트를 서로 비교하여 에러 비트를 검출하고, 검출된 에러 비트에 대한 소정의 논리 연산(예컨대, 배타적 논리합(XOR))을 수행함으로써 에러 비트를 정정할 수 있다.
에러 정정 유닛(230)은 소정의 에러 정정률을 갖도록 설정될 수 있으며, 에러 정정률이 높아질수록 동일 사이즈의 데이터 당 생성되는 패리티 비트 수는 증가할 수 있다. 예컨대, 에러 정정률이 높아질수록 소정의 데이터 사이즈(또는 ECC 단위) 당 더 많은 비트의 에러를 정정할 수 있다.
도 2에서는 에러 정정 유닛(230)이 메모리 컨트롤러(200) 내부의 구성요소인 것으로 도시되었으나, 상기 에러 정정 유닛(230)의 기능은 메모리 장치(100)에 구현되도록 구성되어도 무방하다.
메모리 인터페이스(250)는 메모리 컨트롤러(200)와 메모리 장치(100) 사이의 인터페이스를 제공할 수 있으며, 예컨대 기록 데이터 및 독출 데이터가 메모리 인터페이스(250)를 통해 메모리 장치(100)와 송수신될 수 있다. 또한, 메모리 인터페이스(250)는 메모리 컨트롤러(200)와 버퍼 메모리 장치(미도시) 사이의 인터페이스를 더 제공할 수 있다.
한편, 기준 전압 설정부(210)는 데이터 독출 시 메모리 장치(100)의 독출 회로에서 이용되는 기준 전압을 설정할 수 있다. 기준 전압 설정부(210)는 기준 전압들의 전압 레벨, 기준 전압들 간의 전압 차이 등을 설정할 수 있다. 일 실시예에 있어서, 기준 전압 설정부(210)는 기준 전압들의 전압 레벨을 설정하는 제어 신호를 생성하여 메모리 장치(100)에 제공할 수 있다. 기준 전압 설정부(210)는 고 저항 상태에 대응하는 기준 전압들의 전압 차이가 저 저항 상태에 대응하는 기준 전압들의 전압 차이보다 크도록 기준 전압들의 전압 레벨을 결정하거나 또는 기준 전압들 간의 전압 차이를 설정할 수 있다.
다른 실시예에 있어서, 메모리 장치(100)가 다수의 저항 상태에 해당하는 저항 레벨을 갖는 기준 셀들을 포함하고 기준 전압들을 기준 셀들을 이용하여 생성할 경우, 기준 전압 설정부(210)는 기준 셀들에 대한 프로그램 수행 시, 고 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이가 저 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이보다 크도록 제어함으로써, 기준 전압을 설정할 수 있다. 이하, 기준 전압 설정 방법에 대하여 도 3 내지 도 21을 참조하여 자세하게 설명하기로 한다.
도 3은 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 전원 생성부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다. 또한 기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 워드 라인들(WL)이고, 복수의 제2 신호 라인들은 비트 라인들(BL)인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다.
커맨드(CMD)에 수반하여 엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(150)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결되며, 로우 어드레스(X_ADDR)에 응답하여 워드 라인들 중 적어도 하나를 선택할 수 있다. 칼럼 디코더(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되며, 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인들 중 적어도 하나를 선택할 수 있다.
기입/독출 회로(120)는 제어 로직(130)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한 기입/독출 회로(120)는 기입 또는 독출 결과를 제어 로직(130)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과, 예컨대 패스 또는 페일(P/F) 신호를 제어 로직(130)에 제공할 수 있다.
기입/독출 회로(120)는 로우 디코더(160) 또는 칼럼 디코더(170)에 선택적으로 연결될 수 있으며, 이에 따라, 워드 라인(WL) 또는 비트 라인(BL)에 선택적으로 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다.
기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함할 수 있다. 기입 회로(121)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되어 선택된 메모리 셀(MC)에 프로그램 펄스를 제공함으로써 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 입력할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고 지칭할 수도 있다. 일 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀(MC)의 저항이 감소하는 방향으로 메모리 셀(MC)을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀(MC)의 저항이 증가하는 방향으로 메모리 셀(MC)을 프로그램하는 리셋 기입 동작을 수행할 수 있다.
독출 회로(122)는 칼럼 디코더(160)를 통해 선택된 비트 라인(BL)에 연결되고, 선택된 메모리 셀(MC)의 저항 레벨을 판별하여 저장된 데이터(DATA)를 독출할 수 있다. 독출 회로(122)는 비트 라인(BL)의 전압을 센싱하고, 상기 센싱된 전압을 기준 전압(Vref)과 비교함으로써, 선택된 메모리 셀(MC)의 저항 레벨을 판별할 수 있다. 본 개시의 실시예에 따라, 메모리 셀(MC)이 멀티 레벨 셀일 경우, 독출 회로(122)는 센싱된 비트 라인(BL)의 전압을 복수의 기준 전압(Vref)과 비교함으로써, 선택된 메모리 셀(MC)의 저항 레벨을 판별할 수 있다.
독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀(MC)에 대한 독출 동작을 수행하여 메모리 셀(MC)의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행한 후에, 메모리 셀(MC)에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA) 또는 기입/독출 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)를 기입/독출 동작의 결과로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
일 실시예에서, 기입 회로(121) 및 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다. 다른 실시예에서, 기입 회로(121) 및 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 워드 라인(WL)에 연결되고, 독출 회로(122)는 비트 라인(BL)에 연결될 수 있다. 또 다른 실시예에서, 기입 회로(121)는 비트 라인(BL)에 연결되고, 독출 회로(122)는 워드 라인(WL)에 연결될 수 있다.
전원 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 유형의 전압들을 생성할 수 있다. 전원 생성부(140)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 구동 전압들, 예컨대 셋 기입 전압(Vset), 리셋 기입 전압(Vreset), 독출 전압(Vread), 차단 전압들(Vinh)을 생성할 수 있다. 또한, 전원 생성부(140)는 메모리 셀(MC)에 저장된 데이터를 독출하기 위한 기준 전압(Vref)을 생성할 수 있다. 도 2에서, 전원 생성부(140)는 하나의 기준 전압(Vref)을 출력하는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 멀티 레벨 셀의 데이터를 독출할 경우, 복수의 기준 전압(Vref)이 순차적으로 독출 회로(122)에 제공될 수 있으며, 복수의 기준 전압(Vref)간의 전압 차이는 판별하고자 하는 저항 상태에 따라 서로 다를 수 있다. 도 1을 참조하여 전술한 바와 같이, 고 저항 상태를 판별하는데 이용되는 기준 전압들(Vref)간의 전압 차이는 저 저항 상태를 판별하는데 이용되는 기준 전압들(Vref)간의 전압 차이보다 클 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 전원 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 동작 제어 신호들(CTRL_op)을 기입/독출 회로(120)에 제공할 수 있다.
더 나아가, 제어 로직(130)은 로우 디코더(150)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
또한, 제어 로직(130)은 커맨드(CMD), 제어 신호(CTRL) 및 독출 회로(122)로부터 수신한 패스/페일 신호(P/F)를 기초로 하여 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 본 개시의 실시예에 따르면, 제어 로직(130)은 호스트로부터 기준 전압(Vref)의 전압 레벨, 또는 기준 전압(Vref)들 간의 전압 차이를 설정하는 제어 신호(CTRL)를 수신하고, 기준 전압(Vref)의 전압 레벨을 제어하는 전압 제어 신호(CTRL_vol)를 생성하여 전원 생성부(140)에 제공할 수 있다.
본 개시의 실시예에 따른 메모리 장치(100)는 고 저항 상태에 대응하는 기준 전압들 간의 전압 차이가 저 저항 상태에 대응하는 기준 전압들간의 전압 차이보다 크도록 기준 전압들을 생성하고, 상기 기준 전압들에 기초하여 독출 동작을 수행함으로써, 저항 상태들의 산포 차이에 따른 독출 에러의 발생을 감소시킬 수 있다.
도 4는 도 3의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 수평 구조의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 도 4에는 수평 구조의 2차원 메모리가 도시되었으나 본 개시는 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 선택 소자(D)가 복수의 워드 라인들(WL1 내지 WLn) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 비트 라인들(BL1 내지 BLm) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 량에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 4에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 개시의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 5는 도 4의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 5를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 6a 내지 도 6c는 도 4의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 6a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 6b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 6c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 7은 메모리 셀(MC)이 멀티 레벨 셀인 경우, 저항에 따른 메모리 셀들(MC)의 산포를 나타내는 그래프이다.
도 7에서, 가로축은 메모리 셀에 흐르는 전류 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다. 메모리 셀에 흐르는 전류는 저항에 반비례한다. 따라서, 전류값이 작을수록 고 저항 상태를, 전류값이 클수록 저 저항 상태를 나타낸다.
도 7을 참조하면, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다. 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3), 제4 저항 상태(RS4) 순서로 저항 레벨이 클 수 있다. 다시 말해, 제1 저항 상태(RS1)는 제2 저항 상태(RS2)보다 고 저항 상태이고, 제2 저항 상태(RS2)는 제3 저항 상태(RS3)보다 고 저항 상태이고, 제3 저항 상태(RS3)는 제4 저항 상태(RS4)보다 고 저항 상태일 수 있다.
도 7에서 메모리 셀(MC)은 2 비트의 멀티 레벨 셀인 것으로 도시하였으나, 본 개시는 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제4 저항 상태(RS4)는 데이터 '11'에 해당하고, 제3 저항 상태(RS3)는 데이터 '01'에 해당하고, 제2 저항 상태(RS2)는 데이터 '00'에 해당하며, 제1 저항 상태(RS1)는 데이터 '10'에 해당할 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태에서 저 저항 상태로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입(set write) 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태에서 고 저항 상태로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입(reset write) 동작이라고 한다.
제1 저항 상태(RS1)에 따른 산포와 제2 저항 상태(RS2)에 따른 산포 사이의 임의의 전류를 제1 임계 전류(Ith1)로 설정하고, 제2 저항 상태(RS2)에 따른 산포와 제3 저항 상태(RS3)에 따른 산포 사이의 임의의 전류를 제2 임계 전류(Ith2)로 설정하고, 제3 저항 상태(RS3)에 따른 산포와 제4 저항 상태(RS4)에 따른 산포 사이의 임의의 전류를 제3 임계 전류(Ith3)로 설정할 수 있다. 메모리 셀들(MC)에 대한 독출 동작에서, 메모리 셀에 흐르는 전류가 제1 임계 전류(Ith1) 이상인 경우에는 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나인 것으로 판단하고, 독출 결과가 제1 임계 전류(Rth1) 이하인 경우에는 제1 저항 상태(RS1)인 것으로 판단한다.
이때, 메모리 장치(도 2의 100)에서 제1 내지 제3 임계 전류(Ith1, Ith2, Ith3)에 상응하는 기준 전압들(Vref1, Vref2, Vref3)이 생성되며, 독출 회로(122)는 상기 기준 전압들(Vref1, Vref2, Vref3)에 기초하여 메모리 셀의 저항 상태를 판단할 수 있다. 예컨대, 제1 기준 전압(Vref1)은 제1 저항 상태(RS1)를 다른 저항 상태들(RS2, RS3, RS4)과 구분하는 기준이 되며, 제2 기준 전압(Vref2)은 제1 및 제2 저항 상태(RS1, RS2)를 제3 및 제4 저항 상태(RS3, RS4)와 구분하는 기준이 되며, 제3 기준 전압(Vref3)은 제4 저항 상태(RS4)를 다른 저항 상태들(RS1, RS2, RS3)와 구분하는 기준이 될 수 있다. 이때, 제1 내지 제3 전압들(Vref1, Vref2, Vref3)의 전압 레벨은 제1 기준 전압(Vref1) 제2 기준 전압(Vref2), 제3 기준 전압(Vref3) 순으로 작을 수 있다. 이에 대한 자세한 설명은 이하 도 8을 참조하여 후술하기로 한다.
제1 기준 전압(Vref1)은 다른 기준 전압들(Vref2, Vref3) 보다 상대적으로 고 저항 상태를 판단하는데 이용되며, 다시 말해 제1 기준 전압(Vref1)은 다른 기준 전압들(Vref2, Vref3) 대비 고 저항상태에 대응된다고 지칭할 수 있다. 제2 기준 전압(Verf2)은 제3 기준 전압(Vref3) 대비 고 저항 상태에 대응된다고 지칭할 수 있다. 제3 기준 전압(Vref3)다른 기준 전압들(Vref1, Vref2) 대비 저 저항 상태에 대응된다고 지칭할 수 있다.
한편, 제1 내지 제3 기준 전압들(Vref1, Vref2, Vref3)에 대한 정보는 메모리 컨트롤러(200)로부터 수신될 수 있다. 제어 로직(130)은 기준 전압들(Vref1, Vref2, Vref3)에 대한 정보에 따라 기준 전압들(Vref1, Vref2, Vref3)의 전압 레벨 또는 기준 전압들(Vref1, Vref2, Vref3)간의 전압 차이를 설정할 수 있다.
도 7은 메모리 셀들의 이상적인 산포를 도시하고 있으며, 메모리 셀들의 실제적인 산포에서는 두 개의 인접한 저항 상태들 사이에 밸리(valley)가 생길 수 있으며 센싱 마진이 크지 않을 수 있다. 또한, 고 저항 상태의 저항 산포는 저 저항 상태의 저항 산포보다 클 수 있다. 예컨대 제1 저항 상태(RS1)의 산포는 제2 저항 상태(RS2)의 산포보다 클 수 있으며, 제2 저항 상태(RS2)의 산포는 제3 저항 상태(RS3)의 산포보다 클 수 있다.
도 8은 도 3의 독출 회로의 일 구현예를 나타내는 회로도이다. 설명의 편의를 위하여, 메모리 셀(MC) 및 전원 생성부(도 3의 140)에 구비되는 전압 선택기(141a)를 함께 도시하였다.
도 8을 참조하면, 독출 회로(122)는 센싱 회로(SC)를 포함할 수 있다. 도 8에서는 설명의 편의를 위하여 하나의 센싱 회로(SC)를 도시하였으며, 독출 회로(122)는 서로 다른 비트 라인들에 연결되는 복수의 센싱 회로(SC)를 포함할 수 잇다. 센싱 회로(SC)는 센싱 시점에서의 센싱 전압(Vsense)을 기초로 메모리 셀(MC)의 에 저장된 데이터를 독출할 수 있다. 도 8에서본 실시예에서, 센싱 회로(SC)는 센스 엠프(1), 커패시터(2), 클램핑부(3) 및 프리차지 스위치(4)를 포함할 수 있다. 그러나, 센싱 회로(SC)의 구성은 이에 한정되지 않으며, 센싱 타이밍에 저장된 데이터를 독출할 수 있는 임의의 구성을 가질 수 있다. 이하에서는 본 실시예에 따른 센싱 회로(SC)의 구성 요소들에 대해 상술하기로 한다.
프리차지 인에이블 신호(PRE)에 응답하여 프리차지 스위치(4)가 턴온되면, 커패시터(2)가 프리차지될 수 있다. 이에 따라, 독출 동작 또는 센싱 동작 이전의 프리차지 구간 동안, 센싱 전압(Vsense)은 소정의 프리차지 전압을 유지할 수 있다.
클램핑부(3)는 센싱 노드(SN)와 메모리 셀(MC) 사이에 연결되어, 비트 라인 전압(VBL)을 독출하기 적합한 범위 내로 클램핑할 수 있다. 구체적으로, 클램핑부(1213)는 클램핑 신호(VCLP)에 따라 비트 라인 전압(VBL)을 일정 레벨로 클램핑할 수 있다. 다시 말해, 비트 라인 전압(VBL)은 클램핑 신호(VCLP)를 기초로 결정될 수 있다.
클램핑 신호(VCLP)에 의해 클램핑부(3)가 스위칭되면 센싱 노드(SN)와 비트 라인, 즉, 메모리 셀(MC)이 연결되고, 이에 따라, 메모리 셀(MC)에는 비트 라인 전압(VBL)과 메모리 셀(MC)의 저항 레벨에 따라 셀 전류(Icell)가 흐르게 된다.
이에 따라, 센싱 전압(Vsense)은 시간에 따라 감소하고, 센싱 전압(Vsense)의 감소 시간은 메모리 셀(MC)의 저항 레벨에 비례하게 결정될 수 있다. 이때, 메모리 셀(MC)의 저항 레벨이 작으면 셀 전류(Icell)가 커지고, 이에 따라, 센싱 전압(Vsense)의 감소 시간이 짧아진다. 한편, 메모리 셀(MC)의 저항 레벨(R)이 크면 셀 전류(Icell)가 작아지고, 이에 따라, 센싱 전압(Vsense)의 감소 시간이 길어진다.
센스 엠프(1)는 센싱 전압(Vsense)과 기준 전압(Vref)을 비교하고, 전압 비교 결과에 따라 메모리 셀(MC)에 저장된 데이터를 센싱 또는 독출할 수 있다. 센스 엠프(1)는 센스 엠프 인에이블 신호(SAE)가 활성화된 센싱 타이밍에 센싱 동작을 수행할 수 있다.
구체적으로, 센스 엠프(1)의 비반전 입력 단자에는 센싱 전압(Vsense)이 인가되고, 센스 엠프(1)의 반전 입력 단자에는 기준 전압(Vref)이 인가될 수 있다. 센스 엠프(1)는 센싱 전압(Vsense)이 기준 전압(Vref)보다 큰 경우 논리 레벨 '1'을 갖는 출력을 제공하고, 센싱 전압(Vsense)이 기준 전압(Vref)보다 작은 경우 논리 레벨 '0'을 갖는 출력을 제공할 수 있다.
한편, 전압 선택기(141a)는 전원 생성부(도 3의 140)에서 생성되는 복수의 기준 전압들, 예컨대 제1 내지 제3 기준 전압들(Vref1, Vref2, Vref3) 중 하나를 순차적으로 선택하여 센싱 회로(SC)에 기준전압으로서 제공할 수 있다. 센스 엠프(1)는 순차적으로 기준 전압(Vref)으로서 제공되는 제1 내지 제3 기준 전압들(Vref1, Vref2, Vref3)과 센싱 전압(Vsense)을 비교한 결과에 따른 논리 레벨들을 출력할 수 있다 센스 엠프(1)에서 출력되는 논리 레벨에 따른 데이터는 도 7에 도시된 저항 상태들 중 하나에 대응될 수 있다. 이에 따라 대응하는 저항 상태에 해당하는 데이터가 메모리 셀(MC)에 저장된 데이터로서 출력될 수 있다.
예를 들어, 메모리 셀(MC)의 저항 레벨이 도 7에 도시된 제3 저항 상태(RS3)인 경우 센싱 전압(Vsense)은 제3 기준 전압(Vref3)보다 클 수 있으며, 제1 및 제2 기준 전압(Vref1, Vref2) 보다 작을 수 있다. 따라서, 센싱 전압(Vsense)을 제1 내지 제3 기준 전압들(Vref1, Vref2, Vref3) 각각에 비교한 결과는 '001'로 출력될 수 있으며, 이로써, 메모리 셀(MC)에 저장된 저항 레벨이 제3 저항 상태(RS3)임을 판단할 수 있다.
한편, 도 8에서는 하나의 비트 라인에 하나의 센스 엠프(1)가 연결되고, 센스 엠프(1)에 제1 내지 제3 기준 전압(Vref1, Vref2, Vref3)이 순차적으로 기준 전압(Vref)로서 제공됨으로써, 복수회의 센싱 동작을 통해 메모리 셀(MC)의 저항 상태를 판단하는 것으로 도시되었다. 그러나 이는 일 예일 뿐이며, 본 개시의 기술적 사상은 이에 제한되지 않는다. 하나의 비트 라인에 세 개의 센스 엠프가 연결되고, 센스 엠프들 각각에 제1 내지 제3 기준 전압(Vref1, Vref2, Vref3)이 제공됨으로써, 일 회의 센싱 동작을 통해 메모리 셀(MC)의 저항 상태를 판단할 수도 있다.
도 9는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 일 예를 설명하는 도면이다.
도 9를 참조하면, 메모리 셀은 2 비트로 프로그램되는 멀티 레벨 셀이고, 4 개의 저항 상태, 예컨대 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4)를 포함할 수 있다.
도 9에 도시된 바와 같이, 메모리 셀들의 실제적인 산포는 저항 상태들에 따라 다를 수 있다. 전술한 바와 같이, 고 저항 상태에서는 형성된 필라멘트의 수가 적으므로, 저 저항 상태보다 저항 레벨의 산포가 상대적으로 크게 나타날 수 있다.
이에, 본 개시의 실시 예에 따른 메모리 시스템(도 1의 10)은 고 저항 상태에 대응하는 기준 전압들, 예컨대 제1 기준 전압(Vref1) 및 제2 기준 전압(Vref2) 간의 전압 차이(D1)를 저 저항 상태에 대응하는 기준 전압들, 예컨대 제2 기준 전압(Vref2) 및 제3 기준 전압(Vref3) 간의 전압 차이(D2)보다 크게 설정할 수 있다.
도 10a 내지 도 10f는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예들을 설명하는 도면이다. 도 10a 내지 도 10f에서 메모리 셀은 3 비트로 프로그램되는 트리플 레벨 셀이며, 메모리 셀은 8개의 저항 상태(RS1~RS8)를 포함할 수 있다. 이때, 제1 내지 제8 기준 전압들(vref1~Vref8)간의 전압 차이를 각각 제1 내지 제6 전압 차이(D1~D6)라고 지칭하기로 한다.
도 10a 내지 도 10f를 참조하면, 메모리 시스템(10)은 고 저항 상태에 대응하는 전압 차이를 저 저항 상태에 대응하는 전압 차이보다 크게 설정할 수 있다.
도 10a을 참조하면, 메모리 시스템(10)은 제n 전압 차이(Dn)를 제n+k 전압 차이(Dn+k)보다 크게 설정할 수 있다. (n 및 k는 자연수). 이에 따라 도 10b에 도시된 바와 같이, 각각의 전압 차이(D1~D6)는 서로 다르게 설정될 수 있으며, 고 저항 상태에 대응하는 전압 차이는 저 저항 상태에 대응하는 전압 차이보다 클 수 있다. 예컨대 제1 전압 차이(D1)는 제2 전압 차이(D2)보다 크고, 제2 전압 차이(D2)는 제3 전압 차이(D3)보다 클 수 있다.
다른 실시예에 있어서, 도 10c에 도시된 바와 같이, 인접한 두 전압 차이들 간의 합은 다른 두 인접한 전압 차이들 간의 합과 다르게 설정될 수 있다. 이때, 고 저항 상태에 대응하는 전압 차이들 간의 합은 저 저항 상태에 대응하는 전압 차이들 간의 합보다 클 수 있다. 예컨대, 제1 전압 차이(D1) 및 제2 전압 차이(D2)의 합은 제3 전압 차이(D3) 및 제4 전압 차이(D4)의 합보다 클 수 있다. 제3 전압 차이(D3) 및 제4 전압 차이(D4)의 합은 제5 전압 차이(D5) 및 제6 전압 차이(D6)의 합보다 클 수 있다.
다른 실시예에 있어서, 도 10d에 도시된 바와 같이, 고 저항 상태들에 대응하는 전압 차이들은 서로 다르게 설정되고, 저 저항 상태들에 대응하는 전압 차이들은 서로 같게 설정될 수 있다. 예컨대, 고 저항 상태에 대응하는 제1 내지 제3 전압 차이(D1, D2, D3)는 서로 다르게 설정되고, 저 저항 상태에 대응하는 제4 내지 제6 전압 차이는 서로 같게 설정될 수 있다.
또 다른 실시예에 있어서 도 10e에 도시된 바와 같이, 고 저항 상태의 전압 차이는 저 저항 상태의 전압 차이보다 크게 설정되되, 인접한 저항 상태들에 대응하는 전압 차이들은 서로 같게 설정될 수 있다. 예컨대, 인접한 저항 상태들에 대응하는 제1 및 제2 전압 차이(D1, D2), 제3 및 제4 전압 차이(D3, D4) 및 제5 및 제6 전압 차이(D5, D6)는 동일하게 설정될 수 있다.
또 다른 실시예에 있어서, 도 10f에 도시된 바와 같이, 인접하지 않은 두 전압 차이들 간의 합이 다른 두 인접하지 않은 전압 차이들 간의 합과 다르게 설정될 수 있다. 이때, 고 저항 상태에 대응하는 전압 차이들 간의 합은 저 저항 상태에 대응하는 전압 차이들 간의 합보다 클 수 있다. 예컨대, 제1 전압 차이(D1) 및 제4 전압 차이(D4)의 합은 제2 전압 차이(D2) 및 제5 전압 차이(D5)의 합보다 클 수 있다. 제2 전압 차이(D2) 및 제5 전압 차이(D5)의 합은 제3 전압 차이(D3) 및 제6 전압 차이(D6)의 합보다 클 수 있다.
이상, 기준 전압들 간의 전압 차이를 설정하는 다양한 예에 대하여 설명하였다. 그러나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니며, 상술한 예를 기초로 하는 다양한 변형예를 포함할 수 있다.
도 11은 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 11을 참조하면, 메모리 장치(100a)는 메모리 셀 어레이(110a), 기입/독출 회로(120), 제어 로직(130) 및 전원 생성부(140a)를 포함할 수 있다. 또한, 메모리 장치(100a)는 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다. 또한 기입/독출 회로(120a)는 기입 회로(121) 및 독출 회로(122a)를 포함할 수 있다.
본 실시예에서, 메모리 장치(100a)는 기준 셀 어레이(RCA)의 기준 셀들을 복수의 저항 상태들에 대응하도록 프로그램하고, 이후 기준 셀들을 센싱하여, 기준 전압들을 생성할 수 있다. 일 실시예에 있어서 기준 셀들에 대한 프로그램은 최초 1회 수행될 수 있다.
메모리 셀 어레이(110a)는 데이터 셀 어레이(DCA) 및 기준 셀 어레이(RCA)를 포함할 수 있다. 기준 셀 어레이(RCA)는 다수의 임계 저항 상태들에 해당하는 저항 레벨을 갖는 기준 셀들을 포함할 수 있다. 이때, 임계 저항 상태란 도 7에 도시된 임계 전류(Ith1, Ith2, Ith3)가 흐르는 저항 상태를 의미할 수 있다. 이에 따라, 메모리 장치(100a)는 전원 생성부(140a)에서 기준 셀들의 전압 레벨을 센싱함으로써, 기준 전압들을 생성할 수 있다.
3개의 기준 전압들을 이용하여 데이터를 센싱하는 경우, 기준 셀 어레이(RCA)는 제1 내지 제3 기준 전압을 제공하는 기준 셀들을 포함할 수 있다. 데이터 셀 어레이(DCA)의 메모리 셀과 기준 셀 어레이(RCA)의 기준 셀들은 동일한 셀 구조를 가질 수 있다.
데이터 셀 어레이(DCA)의 셀들에 대한 독출 동작 시, 기준 셀 어레이(RCA)의 기준 셀들에 기록된 정보가 함께 독출됨으로써, 기준 전압들이 생성될 수 있으며, 생성된 기준 전압들은 센스 엠프에 제공될 수 있다. 기준 셀들에 연결된 비트 라인의 전압들이 센싱되며, 센싱된 전압들이 기준 전압으로서, 센스 엠프에 제공될 수 있다.
본 실시예에서, 메모리 장치(100a)는 기준 셀들의 저항 레벨의 차이를 다르게 설정함으로써, 기준 전압들의 전압 차이를 다르게 설정할 수 있다. 고 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이는 저 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이보다 크게 설정될 수 있다. 이에 대한 자세한 설명은 도 12를 참조하여 후술하기로 한다.
도 12는 도 11의 메모리 장치에서 메모리 셀 어레이(110a) 및 독출 회로(122a)를 보다 상세하게 나타낸 회로도이다.
도 12를 참조하면, 메모리 셀 어레이(110a)는 데이터 셀 어레이(DCA) 및 기준 셀 어레이(RCA)를 포함할 수 있다. 메모리 셀 어레이(110a)는 데이터가 저장되는 메모리 셀(MC)들을 포함할 수 있다. 기준 셀 어레이(RCA)는 다수의 임계 저항 상태들에 대응하는 저항 레벨을 갖는 기준 셀들(RC)을 포함할 수 있다. 기준 셀 어레이(RCA)에서 워드 라인들의 적어도 일부에 대응하여 기준 셀들(RC)이 배치될 수 있으며, 또는 모든 워드 라인들 각각에 대하여 기준 셀들(RC)이 배치될 수 있다. 기준 셀들(RC)은 메모리 셀(MC)과 동일한 셀 구조를 가질 수 있다.
독출 회로(122a)는 데이터 독출 블록(DRB) 및 기준 전압 생성 블록(RVGA)을 구비할 수 있다. 데이터 독출 블록(SAB)은 도 8에 도시된 센싱 회로(SC)를 포함할 수 있다.
기준 전압 생성 블록(RVGB)은 복수의 기준 전압 생성기들(RVG1, RVG2, RVG3)을 포함할 수 있다. 기준 전압 생성 블록(RVGB)은 기준 전압 선택기(RVSC)를 더 포함할 수 있다. 기준 전압 생성기(RVG1, RVG2, RVG3)는 센싱 회로(SC)와 유사한 구조를 가질 수 있다. 다만, 기준 전압 생성기(RVG1, RVG2, RVG3)는 센스 엠프(1)를 포함하지 않을 수 있다. 기준 전압 생성기(RVG1, RVG2, RVG3) 각각은 프리차지 스위치(7), 커패시터(5) 및 클램프부(6)를 구비할 수 있다. 프리차지 스위치(7), 커패시터(5) 및 클램프부(6)의 동작은 도 8을 참조하여 설명한 센싱 회로(SC)의 프리차지 스위치(4), 커패시터(2) 및 클램프부(3)의 동작과 유사한바 중복되는 설명은 생략하기로 한다.
기준 전압 생성기(RVG1, RVG2, RVG3)는 각각 대응하는 기준 셀들(RC1, RC2, RC3)을 기초로, 기준 셀들(RC1, RC2, RC3)에 연결되는 비트 라인들(RBL1, RBL2, RBL3)의 전압을 센싱하고, 이를 기준 전압(Vref1, Vref2, Vref3)으로서 출력할 수 있다.
기준 셀들(RC1, RC2, RC3)에 흐르는 전류에 반비례하여 기준 전압(Vref1, Vref2, Vref3)의 전압 레벨이 결정될 수 있다. 예컨대 제1 기준 셀(RC1) 의 저항 레벨이 가장 높고, 제3 기준 셀(RC3)의 저항 레벨이 가장 낮을 경우, 제1 기준 셀(RC1)에 흐르는 전류가 가장 많고, 제3 기준 셀(RC3)에 흐르는 전류가 가장 적으므로, 제1 기준 전압(Vref1)의 전압 레벨이 가장 높고, 제3 기준 전압(Vref3)의 전압 레벨이 가장 낮을 수 있다.
기준 전압 생성기(RVG1, RVG2, RVG3)에서 생성된 기준 전압들(Vref1, Vref2, Vref3) 중 하나가 기준 전압 선택기(RVSC)에서 선택되어, 센스 엠프(1)에 기준 전압(Vref)으로서 제공될 수 있다. 기준 전압들(Vref1, Vref2, Vref3)은 순차적으로 선택되어 센스 엠프(1)에 제공될 수 있다. 이에 따라 센싱 회로(SC)는 메모리 셀(MC)의 복수의 저항 상태를 센싱하고, 그에 따른 데이터를 독출할 수 있다.
이와 같이, 각각의 저항 상태로 프로그램된 기준 셀들(RC)의 저항 레벨에 기초하여 기준 전압이 생성될 수 있으므로, 본 실시예에 따른 메모리 장치(100a)는 기준 셀들의 저항 레벨의 차이를 다르게 설정함으로써, 기준 전압들의 전압 차이를 다르게 설정할 수 있다. 고 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이, 예컨대 제1 기준 셀(RC1)과 제2 기준 셀(RC2)의 저항 레벨의 차이는 저 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이, 예컨대, 제2 기준 셀(RC2)과 제3 기준 셀(RC3)의 저항 레벨의 차이보다 크게 설정될 수 있다. 이때, 기준 셀들의 저항 레벨이, 전술한 기준 전압 설정 방법에 대응하도록 메모리 컨트롤러(도 1의 200)은 기준 셀들에 대한 프로그램을 제어할 수 있다.
도 13은 본 개시의 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 13을 참조하면, 본 실시예에 따른 메모리 시스템의 동작 방법은, 기준 전압을 설정하고, 메모리 셀의 데이터를 독출하는 방법으로써, 도 1 내지 도 13에 상술된 내용은 본 실시예에 따른 메모리 시스템의 동작 방법에도 적용된다.
본 개시의 실시 예에 따른 메모리 시스템의 동작 방법에 따르면, 복수의 기준 전압들의 전압 레벨을 설정할 수 있다(S110). 전압 레벨 설정 단계(S110)에서, 고 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이가 저 저항 상태를 판단하는데 이용되는 기준 전압들간 전압 차이보다 크도록 기준 전압들의 전압 레벨을 설정할 수 있다.
일 실시예에 있어서, 기준 전압들을 생성하는 기준 셀들을 복수의 저항 상태에 대응되도록 프로그램 함에 있어서, 기준 셀들의 저항 레벨의 차이를 다르게 설정하며, 고 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이가 저 저항 상태에 대응하는 기준 셀들의 저항 레벨의 차이보다 크도록 상기 기준 셀들에 대한 프로그램 동작을 제어할 수 있다.
설정된 전압 레벨에 따라 복수의 기준 전압을 생성할 수 있다(S120), 기준 전압들은 메모리 장치(도 3의 100)에 구비되는 전원 생성부(140)에서 생성될 수 있다. 다른 실시예에 있어서, 메모리 장치(도 11의 100a)가 기준 셀 어레이의 기준 셀들을 센싱함으로써 기준 전압들을 생성할 수 있다.
복수의 기준 전압에 기초하여 메모리 셀의 데이터를 독출할 수 있다(S130). 기준 전압들 각각에 대하여 메모리 셀이 순차적으로 여러 번 센싱되거나, 또는 기준 전압들 전부에 대하여 일시에 메모리 셀이 센싱됨으로써, 메모리 셀의 데이터가 독출될 수 있다.
도 14는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예를 설명하는 도면이며, 도 15는 도 14의 기준 전압 설정 방법을 포함하는 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 15를 참조하면, 제1 기준 전압 및 제2 기준 전압의 전압 차이가 제3 기준 전압 및 제4 기준 전압의 전압 차이보다 크도록 복수의 기준 전압들의 전압 레벨을 설정할 수 있다(S210). 이때, 제1 기준 전압은 도 14의 기준 전압 Vref1이고, 제2 기준 전압은 기준 전압 Vref1'일 수 있다. 제3 기준 전압은 기준 전압 Vref2이고, 제4 기준 전압은 기준 전압 Vref2'일 수 있다. 제1 기준 전압과 제2 기준 전압의 전압 차이는 Offset1 이고, 제3 기준 전압과 제4 기준 전압의 전압 차이는 Offset2일 수 있다.
다른 실시예에서, 제1 기준 전압은 기준 전압 Vref2이고, 제2 기준 전압은 기준 전압 Vref2'일 수 있다. 제3 기준 전압은 기준 전압 Vre3이고, 제4 기준 전압은 기준 전압 Vref3'일 수 있다. 제1 기준 전압과 제2 기준 전압의 전압 차이는 Offset2 이고, 제3 기준 전압과 제4 기준 전압의 전압 차이는 Offset3일 수 있다.
도 14를 참조하면, 제1 기준 전압과 제3 기준 전압은 노멀 기준 전압이고, 제2 기준 전압과 제4 기준 전압은 각각 제1 기준 전압과 제3 기준 전압의 오프셋 전압일 수 있다. 고 저항 상태에 대응하는 오프셋 전압이 저 저항 상태에 대응하는 오프셋 전압보다 크도록 기준 전압들이 설정될 수 있다. 예컨대, Offset1이 Offset2보다 크고, Offset2 가 Offset3보다 크도록 기준 전압들 Vref1, Vref1', Vref2, Vref2', Vref3, Vref3'의 전압 레벨이 설정될 수 있다. 한편, 기준 전압 Vref1과 Vref2의 전압 차이는 Vref2 와 Vref3의 전압 차이보다 크게 설정될 수 있다.
제1 기준 전압 및 제3 기준 전압에 기초하여 메모리 셀의 데이터를 독출한다(S220). 다시 말해, 노멀 기준 전압을 기초로 메모리 셀의 데이터를 독출할 수 있다.
독출된 데이터에 대해 ECC 디코딩을 수행하고(S230) ECC 성공 여부를 판단한다(S2430). ECC 디코딩이 실패할 경우, 제2 기준 전압 및 제4 기준 전압에 기초하여 메모리 셀의 데이터를 재독출 한다(S250). 다시 말해 오프셋 기준 전압을 기초로 메모리 셀의 데이터를 재독출 한다.
도 14 및 도 15를 참조하여 설명한 본 실시예에 따른 메모리 시스템의 동작 방법에 따르면, 노멀 기준 전압들 Vref1, vref2, Vref3를 기초로 데이터를 독출하고, 독출된 데이터에 대한 ECC 디코딩이 실패할 경우, 오프셋 기준 전압들 Vref1', Vref2', Vref3'을 기초로 재독출을 수행하되, 이때, 노멀 기준 전압과 오프셋 전압의 전압 차이는 저항 상태에 따라 다르게 설정될 수 있으며, 고 저항 상태의 오프셋 전압 차이가 저 저항 상태의 오프셋 전압 차이보다 크게 설정될 수 있다.
도 16은 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예를 설명하는 도면이며, 도 17은 도 16의 기준 전압 설정 방법을 포함하는 메모리 시스템의 동작 방법을 나타내는 흐름도이다. 도 16은 연판정(soft decision) 수행을 위하여 기준 전압들을 설정하는 방법을 나타낸다.
도 17을 참조하면, 제1 기준 전압과 제1 기준 전압에 대한 오프셋 전압과의 전압 차이가 제2 기준 전압과 제2 기준 전압에 대한 오프셋 전압과의 전압 차이보다 크도록 복수의 기준 전압들의 전압 레벨을 설정한다(S310). 이때, 제1 기준 전압 및 제2 기준 전압은 경판정 기준 전압이고, 오프셋 전압들은 연판정 기준 전압일 수 있다.
일 실시예에 있어서, 제1 기준 전압 및 제2 기준 전압은 도 16의 기준 전압 Vref1, Vref2 이고, 제1 기준 전압에 대한 오프셋 전압은 기준 전압 Vref1a 또는 Vref1b이고, 제2 기준 전압에 대한 오프셋 전압은 기준 전압 Vref2a 또는 Vref2b일 수 잇다. 기준 전압 Vref1과 기준 전압 Vref1a 또는 Vref1b 간의 전압 차이(SD_offset1)가 기준 전압 Vref2와 기준 전압 Vref2a 또는 Vref2b와의 전압 차이(SD_offset2)보다 크게 설정될 수 있다.
다른 실시예에서, 제1 기준 전압 및 제2 기준 전압은 기준 전압 Vref2, Vref3 이고, 제1 기준 전압에 대한 오프셋 전압은 기준 전압 Vref2a 또는 Vref2b이고, 제2 기준 전압에 대한 오프셋 전압은 기준 전압 Vref3a 또는 Vref3b일 수 잇다. 기준 전압 Vref2와 기준 전압 Vref2a 또는 Vref2b 간의 전압 차이(SD_offset2)가 기준 전압 Vref3와 기준 전압 Vref3a 또는 Vref3b와의 전압 차이(SD_offset3)보다 크게 설정될 수 있다.
다시 도 17을 참조하면, 제1 기준 전압 및 제2 기준 전압에 기초하여 메모리 셀의 데이터를 독출한다(S320). 다시 말해, 경판정 기준 전압들에 기초하여 메모리 셀의 데이터를 독출하며, 예컨대, 기준 전압 Vref1, vref2 및 Vref3에 기초하여 메모리 셀의 데이터를 독출할 수 있다.
제1 기준 전압 및 제2 기준 전압 각각에 대한 오프셋 전압들에 기초하여 메모리 셀의 데이터를 독출한다(S330). 다시 말해, 연판정 기준 전압들에 기초하여 메모리 셀의 데이터를 독출하며, 기준 전압 Vref1a, Vref2a 및 Vref3a 또는 기준 전압 Vref1b, Vref2b 및 Vref3b에 기초하여 메모리 셀의 데이터가 독출될 수 있다.
연판정 데이터를 생성한다(S340). S320 및 S330 단계에서 독출된 데이터들을 기초로 연판정 데이터가 생성될 수 있다.
도 16 및 도 17을 참조하여 설명한 본 실시예에 따른 메모리 시스템의 동작 방법에 따르면, 연판정 수행을 위한, 복수의 기준 전압들 생성 시에, 고 저항 상태 일수록 연판정 독출 전압들의 오프셋 값, 즉 경판정 기준 전압과 연판정 기준 전압들간의 전압 차이를 크게 설정할 수 있다.
도 18은 본 개시의 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 18을 참조하면, 기준 전압들에 기초하여 메모리 셀의 데이터를 독출한다(S410), 독출된 데이터에 대하여 ECC 디코딩을 수행하며(S420), ECC 디코딩 성공 여부를 판단한다(S430). ECC 디코딩이 실패할 경우, 재 설정된 기준 전압들에 기초하여 메모리 셀의 데이터를 재 독출한다(S440). 이때, 재 설정된 기준 전압들과 종래의 기준 전압들과의 전압 차이는 도 14에 도시된 바와 같이 설정될 수 있다. 고 저항 상태에 대응하는 기준 전압의 전압 차이가 저 저항 상태에 대응하는 기준 전압의 전압 차이보다 클 수 있다.
한편, 재 독출된 데이터에 대하여 ECC 디코딩을 수행하고(S450), ECC 디코딩 성공 여부를 판단한다(S430). ECC 디코딩이 실패할 경우, 연판정 독출을 수행한다(S470). 이때, 연판정 독출을 위한 기준 전압들은 도 16에 도시된 바와 같이 전압 레벨이 설정될 수 있다.
도 19는 본 개시의 실시 예에 따른 메모리 시스템의 기준 전압 설정 방법의 다른 예를 설명하는 도면이며, 도 20은 도 19의 기준 전압 설정 방법을 포함하는 메모리 시스템의 동작 방법을 나타내는 흐름도이다. 도 19는 저항 상태의 산포들 사이의 벨리(vally)를 찾아 기준 전압들의 최적화된 전압 레벨을 찾기 위한 방법을 나타낸다. 도 19에서 메모리 셀은 2 비트의 멀티 레벨 메모리 셀로서, 4 개의 저항 상태(RS1, RS2, RS3, RS4)를 포함하며, 저항 상태의 산포들 사이의 벨리를 찾기 위하여 각각의 벨리에 대하여 4 개의 기준 전압들이 이용되는 것으로 가정한다.
우선, 도 19 및 도 20을 참조하면, 고 저항 상태일수록 전압 간격이 넓게 설정된 기준 전압들에 기초하여 데이터를 독출한다(S510). 동일한 저항 상태에 대한 기준 전압들간의 전압 간격은 일정하며, 고 저항 상태일수록 기준 전압들의 전압 간격이 넓게 설정될 수 있다. 예컨대 제1 내지 제4 기준 전압들(Vref1~Vreef4) 사이의 전압 간격, 제5 내지 제8 기준 전압들(Vref5~Vref8) 사이의 전압 간격 및 제9 내지 제 12 기준 전압들(Vref9~Vref12) 사이의 전압 간격은 각각 d1, d2 및 d3로 일정하며, d1은 d2 및 d3 보다 넓으며, d2는 d3보다 넓을 수 있다. 각각의 기준 전압들(Vref1~Vref12)에 기초하여 복수회 데이터가 독출될 수 있다.
각 전압 구간에 대한 메모리 셀의 개수를 카운트한다(S520). 제1 내지 제 12 기준 전압들(Vref1~Vref12)에 따라 독출된 데이터에 기초하여 각 전압 구간들 또는 각 저항 레벨 구간에 대한 메모리 셀의 개수를 카운트할 수 있다.
메모리 셀의 개수에 기초하여 기준 전압들의 최적의 전압 레벨이 설정될 수 있다(S530). 이때, 기준 전압들의 최적의 전압 레벨은 데이터 독출시 각각의 저항 상태를 구분함에 있어서 에러 발생 확률이 가장 낮은 전압 레벨로서, 저항 산포들 사이의 벨리에 해당하는 기준 전압들의 전압 레벨을 의미할 수 있다. 기준 전압들의 최적의 전압 레벨을 기준 전압들의 독출 레벨이라고 지칭하기로 한다. 각 전압 구간들(또는 각 저항 구간들)에 대하여 카운트된 메모리 셀의 개수에 기초하여 n차식의 함수, 예컨대 제1 내지 제3 함수(FC1, FC2, FC3)와 같은 2차식의 함수가 도출될 수 있으며, 상기 함수들(FC1, FC2, FC3)의 최저값에 해당하는 전압 레벨들이 기준 전압들의 독출 레벨로 설정될 수 있다.
기준 전압들의 독출 레벨에 기초하여 메모리 셀의 데이터를 독출한다(S540)
도 19 및 도 20을 참조하여 설명한 본 실시예에 따른 메모리 시스템의 동작 방법에 따르면, 기준 전압들의 독출 레벨을 찾기 위하여, 복수의 전압 구간들에 대한 메모리 셀의 개수를 카운트할 때, 고 저항 상태에 대응하는 전압 구간은 저 저항 상태에 대응하는 전압 구간보다 넓게 설정함으로써, 저항 상태들 간의 산포 차이를 반영하여 최적의 전압 레벨을 찾을 수 있다.
도 21은 타일 별로 본 개시의 실시예들에 따른 적용예를 나타내는 블록도이다.
도 21을 참조하면, 메모리 셀 어레이는 타일 별로 정의될 수 있다. 예컨대, 하나의 타일은 다수의 메모리 셀들과, 상기 다수의 메모리 셀들에 연결된 워드 라인들 및 비트 라인들을 포함할 수 있다. 또한, 하나의 타일은 워드 라인들에 공통하게 연결된 로우 디코더와 비트 라인들에 공통하게 연결된 칼럼 디코더를 포함할 수 있다. 본 실시예에서는 타일 A(TILE A) 및 타일 B(TILE B)가 도시된다.
타일 A(TILE A) 및 타일 B(TILE B)에는 서로 다른 기준 전압 세트(Vref_SET1, Vref_SET2)가 제공될 수 있다. 타일 A(TILE A) 및 타일 B(TILE B)는 서로 다른 기준 전압을 기초로 독출 동작을 수행할 수 있다. 이때, 타일 A(TILE A) 및 타일 B(TILE B)에 제공되는 기준 전압 세트(Vref_SET1, Vref_SET2)들 중 적어도 하나의 기준 전압 세트는, 고 저항 상태에 대응하는 기준 전압들 간의 전압 차이가 저 저항 상태에 대응하는 기준 전압들 간의 전압 차이보다 크도록, 기준 전압들의 전압 레벨이 설정될 수 있다. 본 실시예는 타일 별로 저항 레벨 산포가 유사하게 변동되는 경우에 유리하게 적용될 수 있다.
도 22는 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 개시의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 23을 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다. 또한 제어 칩(2100)은 메모리 장치들(2210~2240)들 각각에서 생성되는 차단 전압들의 개수 또는 차단 전압들간의 전압 차이를 조절하도록 메모리 장치들(2210~2240)들을 제어할 수 있다.
도 24는 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 22에 도시된 실시예들을 이용하여 구현될 수 있다.
도 25는 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 28에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메모리 시스템 100: 메모리 장치
200: 메모리 컨트롤러 210: 기준 전압 설정부

Claims (10)

  1. 멀티 레벨 메모리 셀로 구현되는 저항성 메모리 장치를 포함하는 저항성 메모리 시스템의 동작 방법에 있어서,
    상대적으로 고 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이가 상대적으로 저 저항 상태를 판단하는데 이용되는 기준 전압들간의 전압 차이보다 크도록 상기 메모리 셀의 복수의 저항 상태를 판별하는데 이용되는 복수의 기준 전압들의 전압 레벨을 설정하는 단계; 및
    상기 복수의 기준 전압에 기초하여 메모리 셀의 데이터를 독출하는 단계를 포함하고,
    상기 저항성 메모리 장치는 데이터 셀 어레이 및 기준 셀 어레이를 포함하고,
    상기 복수의 기준 전압들의 전압 레벨을 설정하는 단계는,
    상기 기준 셀 어레이에 포함되는 복수의 기준 셀들이 서로 다른 저항 레벨을 갖도록 상기 복수의 기준 셀들을 프로그램하는 단계; 및
    상기 복수의 기준 셀들의 저항 레벨에 따른 복수의 기준 전압들을 생성하는 단계를 포함하고,
    상기 복수의 기준 셀들을 프로그램하는 단계는, 상대적으로 고 저항 상태를 갖는 메모리 셀들의 저항 레벨의 차이가 상대적으로 저 저항 상태를 갖는 메모리 셀들의 저항 레벨의 차이보다 크도록 상기 복수의 기준 셀들을 프로그램하는 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  2. 제 1항에 있어서,
    상기 복수의 기준 전압들 중 제1 기준 전압과 제2 기준 전압간의 전압 차이는 상기 제2 기준 전압과 제3 기준 전압과의 전압 차이보다 크고, 상기 제2 기준 전압 및 상기 제3 기준 전압은, 상기 제1 기준 전압에 대응하는 저항 상태보다 상대적으로 낮은 저항 상태에 대응하는 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  3. 제 2항에 있어서, 상기 제1 기준 전압의 전압 레벨은 상기 제2 기준 전압 및 상기 제3 기준 전압의 전압 레벨보다 높은 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  4. 제 1항에 있어서,
    상기 복수의 기준 전압들 중 제1 기준 전압과 제2 기준 전압간의 전압 차이는 제3 기준 전압과 제4 기준 전압과의 전압 차이보다 크고, 상기 제1 기준 전압은, 상기 제3 기준 전압에 대응하는 저항 상태보다 상대적으로 높은 저항상태에 대응하는 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  5. 제 4항에 있어서,
    상기 제1 내지 제4 기준 전압은, 순차적으로 상대적으로 낮은 저항 상태에 대응하는 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  6. 제 4항에 있어서, 상기 메모리 셀의 데이터를 독출하는 단계는,
    상기 제1 기준 전압 및 상기 제3 기준 전압에 기초하여 상기 메모리 셀의 데이터를 독출하는 제1 독출 단계; 및
    상기 제2 기준 전압 및 상기 제4 기준 전압에 기초하여 상기 메모리 셀의 데이터를 독출하는 제2 독출 단계를 포함하는 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  7. 제 6항에 있어서, 상기 제2 기준 전압은 상기 제1 기준 전압에 대하여 제1 오프셋 차이를 갖는 전압이고, 상기 제4 기준 전압은 상기 제3 기준 전압에 대하여 제2 오프셋 차이를 갖는 전압인 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  8. 제 6항에 있어서, 상기 제1 독출 단계에서 독출된 데이터에 대한 ECC 디코딩 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  9. 제 6항에 있어서, 상기 제1 독출 단계 및 상기 제2 독출 단계에서 독출된 데이터를 기초로, 복수의 저항 레벨 구간에 해당하는 메모리 셀의 개수를 카운트하는 단계; 및
    상기 카운트된 개수에 기초하여, 상기 복수의 저항 상태를 구분하기 위한 기준 전압의 독출 레벨들을 결정하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 시스템의 동작 방법.
  10. 삭제
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