KR101753366B1 - 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 - Google Patents

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 개시는 복수의 메모리 셀들을 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법에 관한 것으로서, 저항성 메모리 장치는 메모리 셀이 연결된 제1 신호 라인에 연결되고, 제1 기준 전류에 기초하여 상기 메모리 셀의 데이터를 센싱하는 센싱 회로; 및 상기 제1 기준 전류에 기초하여, 센싱 결과의 출력 시점을 결정하는 기준 시간 신호를 생성하는 기준 시간 생성기를 포함한다.

Description

저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법{Resistive Memory Device and Operating Method thereof}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법들에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 독출 동작 수행 시, 센싱 마진을 증가시키고 전류 소모를 감소시킬 수 있는 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법을 제공하는데 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 메모리 셀이 연결된 제1 신호 라인에 연결되고, 제1 기준 전류에 기초하여 상기 메모리 셀의 데이터를 센싱하는 센싱 회로; 및상기 제1 기준 전류에 기초하여, 센싱 결과의 출력 시점을 결정하는 기준 시간 신호를 생성하는 기준 시간 생성기를 구비할 수 있다.
일부 실시예들에 있어서, 상기 센싱 회로는, 상기 제1 신호 라인에 상기 제1 기준 전류를 제공하는 제1 전류원; 상기 제1 신호 라인에 연결되는 제1 커패시터; 및 상기 기준 시간 신호에 응답하여, 제1 기준 전압과 상기 제1 신호 라인의 전압을 비교하고, 비교 결과를 출력하는 센스 엠프를 구비할 수 있다.
일부 실시예들에 있어서, 상기 기준 시간 생성기는, 상기 제1 기준 전류에 기초하여 제2 기준 전류를 생성하는 제2 전류원; 상기 제2 기준 전류에 의하여 충전되는 제2 커패시터; 및 제2 기준 전압과 상기 제2 커패시터의 전압을 비교하고, 비교 결과를 상기 기준 시간 신호로서 출력하는 비교기를 구비할 수 있다.
일부 실시예들에 있어서, 상기 제2 전류원은, 상기 기준 전류의 a배(단, 0<a<1)에 해당하는 전류를 출력할 수 있다.
일부 실시예들에 있어서, 상기 제1 커패시터의 정전용량과 상기 제2 커패시터의 정전용량은 실질적으로 동일할 수 있다.
일부 실시예들에 있어서, 상기 제1 기준 전압과 상기 제2 기준 전압은 실질적으로 동일할 수 있다.
일부 실시예들에 있어서, 상기 제1 기준 전류에 의해 상기 제1 커패시터가 상기 제1 기준 전압의 전압 레벨까지 충전되는 시간은, 상기 제2 기준 전류에 의해 상기 제2 커패시터가 상기 제2 기준 전압의 전압 레벨까지 충전되는 시간보다 짧을 수 있다.
일부 실시예들에 있어서, 상기 제2 커패시터는 상기 제1 신호 라인의 기생 커패시터일 수 있다.
일부 실시예들에 있어서, 상기 기준 시간 생성기는, 상기 메모리 셀을 포함하는 메모리 셀 어레이 내의 더미 제1 신호 라인에 연결되고, 상기 제2 커패시터는 상기 더미 제1 신호 라인의 기생 커패시터일 수 있다.
일부 실시예들에 있어서, 상기 센싱 회로는, 복수 횟수의 독출 동작을 수행하여 상기 메모리 장치의 데이터를 센싱하고, 상기 기준 시간 생성기는, 상기 센싱 회로에 복수의 기준 시간 신호를 제공하며, 상기 독출 동작 수행 횟수에 따라, 상기 제2 전류의 전류 값을 가변시킬 수 있다.
본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치는, 기준 전류에 기초하여 메모리 셀의 데이터를 센싱하고, 서로 다른 시점에 활성화 되는 적어도 두 개의 기준 시간 신호에 응답하여, 센싱 결과를 적어도 두 비트의 데이터로서 출력하는 센싱 회로; 및 상기 기준 전류에 기초하여 동작하는 적어도 두 개의 기준 시간 생성 회로를 포함하고, 서로 다른 시간을 나타내는 적어도 두 개의 기준 시간 신호를 생성하는 기준 시간 생성기를 포함할 수 있다.
일부 실시예들에 있어서, 상기 센싱 회로는, 상기 메모리 셀에 연결되는 제1 신호 라인에 상기 기준 전류를 제공하는 전류원; 상기 제1 신호 라인에 연결되는 커패시터; 기준 전압과 상기 제1 신호 라인의 전압을 비교하여 출력하는 센스 엠프; 및 상기 센스 엠프의 비교 결과를 수신하고, 상기 적어도 두 개의 기준 신호 중 대응하는 기준 신호에 응답하여 데이터를 출력하는 적어도 두 개의 래치를 포함할 수 있다.
일부 실시예들에 있어서, 상기 적어도 두 개의 기준 시간 생성 회로는, 상기 기준 전류에 대하여 서로 다른 감류 비율을 적용하여 생성되는 적어도 두 전류를 기초로 상기 적어도 두 개의 기준 시간 신호를 생성할 수 있다.
일부 실시예들에 있어서, 상기 적어도 두 개의 기준 시간 생성 회로는, 상기 메모리 셀의 저항 상태를 구분하는 적어도 두 개의 임계 저항 레벨에 기초하여 상기 적어도 두 개의 기준 시간을 생성할 수 잇다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 공정 및 온도 변화에 따른 커패시터의 편차에 무관하게 센스 엠프의 출력 시점을 결정하는 기준 시간 생성기를 사용하여, 센싱 마진을 증가시키고 전류 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다.
도 7은 본 발명의 실시예에 따른 독출 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시 예에 따른 독출 회로의 일 예를 나타내는 회로도이다.
도 9는 도 8의 독출 회로의 전압 및 신호를 나타내는 그래프이다.
도 10은 도 8의 독출 회로의 전압 및 신호를 나타내는 그래프이다.
도 11은 본 발명의 실시예에 따른 독출 회로 및 메모리 셀 어레이를 포함하는 메모리 장치를 나타내는 회로도이다.
도 12는 도 8의 독출 회로의 멀티 비트 센싱을 나타내는 그래프이다.
도 13은 도 8의 독출 회로에서 복수의 독출 동작 수행 시 출력되는 데이터에 따른 메모리 셀의 상태를 나타낸다.
도 14는 본 발명의 다른 실시예에 따른 독출 회로를 나타내는 회로도이다.
도 15는 도 14의 독출 회로의 멀티 비트 센싱을 나타내는 그래프이다.
도 16은 도 14의 독출 회로에서 독출 동작 수행 시 출력되는 데이터에 따른 메모리 셀의 상태를 나타낸다.
도 17은 본 발명의 다른 실시예에 따른 독출 회로를 나타내는 회로도이다.
도 18은 도 17의 독출 회로의 전압 및 신호를 나타내는 그래프이다.
도 19는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 일 예를 나타낸다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 22는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120) 및 제어 로직(150)을 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티 레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기입된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더(또는 로우 선택 스위치 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더(또는, 칼럼 선택 스위치 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 RRAM인 경우를 가정하여 설명하기로 한다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 엠프(미도시)를 포함할 수 있다.
제어 로직(150)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기입 및 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)는 기입 및 독출 동작에 이용되는 각종 기입 전압 및 독출 전압을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 상기 제어 로직(150)의 제어 하에서 기입 전압 및 독출 전압의 레벨이 조절될 수 있다.
메모리 장치(100)에 대한 기입 동작에 있어서, 기입 데이터에 따라 메모리 셀 어레이(110)의 메모리 셀의 가변 저항은 그 저항 레벨이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 레벨이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 레벨을 가질 수 있으며, 각각의 메모리 셀들로 기입될 데이터에 따라 저항 레벨이 증가하거나 감소할 수 있다. 상기와 같은 기입 동작은 리셋(Reset) 기입 동작과 셋(Set) 기입 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 레벨을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 레벨을 가질 수 있다. 리셋(Reset) 기입 동작은 가변 저항의 저항 레벨이 증가하는 방향으로 기입 동작을 수행하며, 셋(Set) 기입 동작은 가변 저항의 저항 레벨이 감소하는 방향으로 기입 동작을 수행한다.
본 발명의 실시 예에 따른 메모리 장치(100)의 데이터 독출 방법에 따르면, 센싱 노드, 예컨대 선택된 메모리 셀이 연결된 신호 라인의 전압을 기준 전압과 비교함으로써, 데이터를 판별할 수 있다. 일 실시예에 있어서, 전류 센싱 방법에 따라, 선택된 메모리 셀에 기준 전류를 인가하고, 상기 기준 전류에 기인한 센싱 노드의 전압을 기준 전압과 비교하여 데이터를 판별할 수 있다. 이때, 센싱 노드의 전압과 기준 전압을 비교하는 센싱 시점에 따라 데이터 판별 결과가 달라질 수 있다. 공정, 온도의 변화에 따라 메모리 셀의 저항 레벨이 변하거나, 상기 메모리 셀이 연결된 신호 라인의 커패시터의 정전 용량(capacitance)이 변하는 경우, 센싱 시점에 따라 데이터 판별 결과가 달라지거나 센싱 마진이 감소할 수 있다.
본 발명의 실시 예에 따른 메모리 장치(100)는 공정, 온도의 변화에 대응하여 가변되는 기준 시간을 설정하고, 설정된 기준 시간에 데이터를 센싱함으로써, 센싱 마진을 증가시킬 수 있으며, 공정, 온도의 변화에 관계없이 안정적으로 데이터를 독출할 수 있다. 또한, 상기 기준 시간을 기초로 센싱 노드의 전압이 안정화 되기 이전에 데이터를 센싱함으로써, 소비 전류를 감소시킬 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 도 2를 참조하여 설명하기로 한다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(150) 및 기준 신호 생성부(180)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(160) 및 칼럼 디코더(170)를 더 포함할 수 있다. 또한, 기입/독출 회로(120)는 기입 회로(130) 및 독출 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(160)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(170)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기입/독출 회로(120)는 칼럼 디코더(160)를 통해 비트 라인(BL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 기입/독출 회로(120)는 제어 로직(150)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한 기입/독출 회로(120)는 기입 또는 독출 결과(RST_WR)를 제어 로직(150)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과, 예컨대 패스 또는 페일(pass or fail) 정보를 제어 로직(150)에 제공할 수 있다.
기입/독출 회로(120)는 비트 라인들(BL) 또는 워드 라인들(WL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대 선택된 비트 라인(BL) 또는 선택된 워드 라인(WL)에 연결되어 선택된 메모리 셀에 프로그램 펄스를 제공함으로써, 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 기입할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고 지칭할 수도 있다. 일 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(130)는 메모리 셀의 저항이 감소하는 방향으로 메모리 셀을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(130)는 메모리 셀의 저항이 증가하는 방향으로 메모리 셀을 프로그램하는 리셋 기입 동작을 수행할 수 있다.
독출 회로(140)는 칼럼 디코더(170)를 통해 비트 라인(BL) 에 연결되고, 선택된 메모리 셀의 저항 레벨을 센싱하여 저장된 데이터(DATA)를 독출할 수 있다. 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다.
구체적으로, 독출 회로(140)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(140)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀에 대한 독출 동작을 수행하여 메모리 셀의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(140)는 메모리 셀에 대한 기입 동작을 수행한 후에, 메모리 셀에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
독출 회로(140)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(140)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA) 또는 기입/독출 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)를 기입/독출 동작의 결과로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(150) 또는 기입 회로(130)에 제공할 수 있다.
한편, 본 발명의 실시 예에 따르면, 독출 회로(140)는 전류 센싱 방법에 따라, 선택된 메모리 셀에 연결된 신호 라인에 기준 전류, 예컨대 IREF를 인가하고, 상기 기준 전류(IREF)에 기인한 센싱 노드의 전압을 기준 전압(VREF)과 비교하여 데이터를 판별할 수 있다. 이때, 독출 회로(140)는 공정, 온도 등의 환경 변화에 대응하여 가변되는 기준 시간을 설정하고, 상기 기준 시간에 데이터를 판별할 수 있다. 일 실시예에 있어서, 상기 기준 시간은 센싱 노드의 전압이 세틀링되기 이전의 시점으로 설정될 수 있다.
일 실시예에 있어서, 독출 회로(140)는, 선택된 메모리 셀에 연결된 신호 라인, 예컨대 비트 라인 또는 워드 라인에 연결되는 센싱 회로와 유사한 구조의 기준 시간 생성기를 구비하고, 센싱 회로는, 상기 기준 시간 생성기에서 출력되는 기준 시간 신호에 응답하여, 데이터를 센싱할 수 있다.
일 실시예에 있어서, 상기 기준 시간 생성기는 적어도 두 개의 센싱 시점을 설정하는 적어도 두 개의 기준 시간 신호를 생성하고, 상기 센싱 회로는, 상기 적어도 두 기준 시간에 데이터를 센싱함으로써, 멀티 비트의 메모리 셀의 데이터를 센싱할 수 있다.
한편, 기준 신호 생성부(180)는 데이터 독출 동작에 관련된 각종 기준 신호들로서, 기준 전압(VREF) 및 기준 전류(IREF)를 생성할 수 있다. 예컨대, 데이터 독출 동작시 독출 회로(140)에 내부에 구비되는 센스 엠프(미도시)는 데이터를 판별하기 위하여 비트 라인(BL)의 일 노드(예컨대, 센싱 노드)에 연결될 수 있으며, 센싱 노드의 센싱 전압과 기준 전압(VREF)에 대한 비교 동작을 통해 데이터 값이 판독될 수 있다. 또한, 전류 센싱 방법이 적용되는 경우, 기준 신호 생성부(180)는 기준 전류(IREF)를 생성하여 메모리 셀 어레이(110)로 제공할 수 있으며, 상기 기준 전류(IREF)에 기인한 센싱 노드의 전압과 기준 전압(VREF)을 비교함에 의해 데이터 값이 판독될 수 있다.
제어 로직(150)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(150)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 기준 신호 생성부(180), 로우 디코더(160) 및 칼럼 디코더(170)에 제공될 수 있고, 이로써, 제어 로직(150)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(150)은 기입/독출 회로(120)에 각종 동작 제어 신호들(CTRL_op)을 제공할 수 있다. 제어 로직(150)은 또한 로우 디코더(160)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(170)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 나아가 제어 로직(150)은 기입/독출 회로(120)로부터 수신되는 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
일 실시예에 있어서, 제어 로직(150)은 독출 제어부(151)를 구비할 수 있다. 독출 제어부(151)는 독출 회로(140)에서 안정적으로 데이터를 판별할 수 있도록 기입결과, 독출 결과 또는 독출 환경 등을 고려하여 독출 회로(140)를 제어하는 신호들을 제공할 수 있다. 예를 들어, 독출 제어부(151)는 기입 결과 또는 독출 결과 등에 기초하여 메모리 셀의 저항 산포 등을 분석하고, 상기 분석 결과에 따라 독출 마진을 증가시킬 수 있는 독출 조건, 예컨대 기준 전압(VREF), 기준 전류(IREF) 등을 결정하는 제어 신호, 예컨대 기준 제어 신호(CTRL_ref)를 생성할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 메모리 블록들을 포함할 수 있으며, 도 3은 하나의 메모리 블록을 나타낼 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 수평 구조의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 스위칭될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 값에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다. 도 6a는 메모리 셀(MC)이 싱글 레벨 셀인 경우를 나타내고, 도 6b는 메모리 셀(MC)이 멀티 레벨 셀인 경우를 나타낸다. 도 6a 및 도 6b에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다.
도 6a를 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입(set write) 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입(reset write) 동작이라고 한다.
본 실시예에서, 임계 저항 레벨(Rth)을 기준으로 저항 상태는 고 저항 상태(HRS) 및 저 저항 상태(LRS)로 구분될 수 있다. 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HES)는 리셋 상태로 지칭될 수 있다. 저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다.
일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀들(MC)에 대한 독출 동작에서, 독출 결과가 임계 저항(Rth) 이상인 경우에는 고 저항 상태(HRS)인 것으로 판단하고, 독출 결과가 임계 저항(Rth) 이하인 경우에는 저 저항 상태(LRS)인 것으로 판단한다.
이때, 임계 저항(Rth)에 상응하는 독출 기준(REF)에 대한 정보는 메모리 컨트롤러(200)로부터 수신될 수 있다. 제어 로직(150)은 독출 기준(REF)에 대한 정보에 따라 독출 조건을 설정할 수 있고, 독출 조건은 독출 회로(130) 또는 기준 신호 생성부(180)에 제공되는 전압, 전류 및 제어 신호 중 적어도 하나에 대한 정보를 포함할 수 있다.
도 6b를 참조하면, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제4 저항 상태(RS4)는 데이터 '11'에 해당하고, 제3 저항 상태(RS3)는 데이터 '01'에 해당하고, 제2 저항 상태(RS2)는 데이터 '00'에 해당하며, 제1 저항 상태(RS1)는 데이터 '10'에 해당할 수 있다.
제1 저항 상태(RS1)에 따른 산포와 제2 저항 상태(RS2)에 따른 산포 사이의 임의의 저항을 제1 임계 저항(Rth1)으로 설정하고, 제2 저항 상태(RS2)에 따른 산포와 제3 저항 상태(RS3)에 따른 산포 사이의 임의의 저항을 제2 임계 저항(Rth2)으로 설정하고, 제3 저항 상태(RS3)에 따른 산포와 제4 저항 상태(RS4)에 따른 산포 사이의 임의의 저항을 제3 임계 저항(Rth3)으로 설정할 수 있다. 메모리 셀들(MC)에 대한 독출 동작에서, 독출 결과가 제1 임계 저항(Rth1) 이상인 경우에는 제2 내지 제4 저항 상태들(RS2, RS3, RS4) 중 하나인 것으로 판단하고, 독출 결과가 제1 임계 저항(Rth1) 이하인 경우에는 제1 저항 상태(RS1)인 것으로 판단한다.
이때, 제1 내지 제3 임계 저항(Rth1, Rth2, Rth3)에 상응하는 독출 기준들(REFa, REFb, REFc)에 대한 정보는 메모리 컨트롤러(200)로부터 수신될 수 있다. 제어 로직(150)은 독출 기준들(REFa, REFb, REFc)에 대한 정보에 따라 독출 조건들을 설정할 수 있고, 독출 조건들은 독출 회로(121)에 인가되는 전압, 전류 및 제어 신호 중 적어도 하나에 대한 정보를 포함할 수 있다.
도 6a 또는 도 6b는 메모리 셀들의 이상적인 산포를 도시하고 있으며, 메모리 셀들의 실제적인 산포에서는 두 개의 인접한 저항 상태들 사이에 밸리(valley)가 생길 수 있으며 센싱 마진이 크지 않을 수 있다. 또한 메모리 셀들의 산포는 온도, 공정 등에 따라 쉬프팅 될 수 있다.
도 7은 본 발명의 실시예에 따른 독출 회로 및 독출 제어부(151)를 나타내는 블록도이다. 설명의 편의를 위하여 메모리 셀 어레이(110)를 함께 도시한다.
도 7을 참조하면, 독출 회로(140)는 센싱부(145) 및 기준 시간 생성기(142)를 구비할 수 있다. 센싱부(145)는 메모리 셀 어레이(110)의 신호 라인들, 예컨대 비트 라인들(BL1 내지 BLm) 또는 워드 라인들(미도시)과 연결되어 상기 신호 라인들의 전압을 센싱함으로써 선택된 메모리 셀의 데이터를 판별할 수 있다. 센싱부(145)는 센택된 메모리 셀의 데이터를 판별하여, 독출 데이터(RDATA)로서 출력할 수 있다.
센싱부(145)는 신호 라인들에 대응하는 복수의 센싱 회로(미도시)를 포함할 수 있으며, 복수의 센싱 회로 각각은 적어도 하나의 신호 라인에 연결될 수 있다. 센싱 회로는 기준 전류(IREF)를 기초로 전류 센싱 방법으로 메모리 셀의 데이터를 센싱할 수 있다. 일 실시예에 있어서 기준 전류(IREF)는 도시된 바와 같이 외부로부터, 예컨대 기준 신호 생성부(도 2의 180) 인가될 수 있다. 이때, 기준 전류(IREF)가 인가된다는 것은 외부로부터 기준 전류(IREF)가 포싱(forcing) 또는 소싱(sourcing) 됨을 의미할 뿐만 아니라, 상기 기준 전류(IREF)와 동일한 전류 값을 갖는 전류를 생성할 수 있도록 바이어싱하는 바이어스 전압 등이 인가된다는 것을 의미할 수 있다. 한편, 다른 실시 예에 있어서, 센싱 회로는 자체적으로 기준 전류(IREF)를 생성하여 이용할 수도 있다.
기준 시간 생성기(142)는 기준 전류(IREF)를 인가받을 수 있으며, 상기 기준 전류(IREF)에 기초하여 기준 시간을 나타내는 기준 시간 신호를 생성하여 센싱부(145)에 제공할 수 있다. 이때 기준 시간은 독출이 수행될 때, 센싱부(145)의 센싱 회로에서 데이터를 센싱하는 시점을 의미한다. 기준 시간 생성기(142)는 센싱 시점을 결정하고, 센싱 시점을 나타내는 신호를 기준 시간 신호로서 생성하여 센싱부(145)에 제공할 수 있다.
독출 제어부(151)는 도2를 참조하여 전술한 바와 같이, 독출 회로(140)에서 안정적으로 데이터를 판별할 수 있도록 기입 결과, 독출 결과 또는 독출 환경 등을 고려하여 독출 회로(140)를 제어하는 신호들을 제공할 수 있다. 일 실시예에 있어서 독출 제어부(151)는 독출 회로(140)의 내부에 배치될 수 있다.
본 발명의 실시 얘에 따른 독출 회로(140)에 대하여 이하 도 8 내지 도 18을 참조하여 보다 상세하게 설명하기로 한다.
도 8은 본 발명의 실시 예에 따른 독출 회로의 일 예를 나타내는 회로도이다.
설명의 편의를 위하여 도 8에는 하나의 센싱 회로(141a)가 도시되었으나, 이에 제한되는 것은 아니다. 독출 회로(140a)는 메모리 셀 어레이의 복수의 비트 라인에 연결되는 복수의 센싱 회로(141a)를 포함할 수 있다.
도 8을 참조하면, 독출 회로(140a)는 센싱 회로(141a) 및 기준 신호 생성기(142a)를 포함할 수 있다. 설명의 편의를 위하여 메모리 셀(MC)을 함께 도시하였다.
센싱 회로(141a)는 메모리 셀(MC)이 연결된 비트 라인(BL)에 연결되고, 제1 기준 전류(IREF1)를 기초로, 비트 라인(BL)의 센싱 노드(N1)를 센싱하여 메모리 셀(MC)의 데이터를 판별할 수 있다. 제1 기준 전류(IREF1)는 도 7에서 설명한 기준 전류(IREF)와 실질적으로 동일할 수 있다.
센싱 회로(141a)는 전류 센싱 방법에 따라 메모리 셀(MC)의 데이터를 센싱할 수 있다. 센싱 회로(141a)는 제1 전류원(CS1), 제1 커패시터(C1) 및 센스 엠프(SAMP)를 포함할 수 있다.
일 실시예에 있어서, 제1 커패시터(C1)는 비트 라인(BL)의 기생 커패시터일 수 있다. 다른 실시예에 있어서, 제1 커패시터(C1)는 데이터 센싱을 위하여 메모리 셀 어레이(110) 내 또는 메모리 셀 어레이(110) 외부에 배치되는 커패시터일 수 있다.
제1 전류원(CS1)은 제1 기준 전류(IREF1)를 생성하여 제1 커패시터(C1)에 제공한다. 제1 커패시터(C1)는 제1 신호 라인, 예컨대 비트 라인(BL)에 연결될 수 있으며, 제1 커패시터(C1)가 충전됨에 따라, 센싱 노드(N1)의 전압, 예컨대 제1 전압(V1)이 상승될 수 있다. 센스 엠프(SAMP)는 제1 전압(V1)과 기준 전압(VREF)을 비교 하고 비교 결과를 출력할 수 있다.
제1 기준 전류(IREF1)는 제1 커패시터(C1)를 충전하여, 센싱 노드(N1)의 전압(V1)을 증가시킬 수 있다. 이때, 제1 기준 전류(IREF1)의 일부의 전류가 셀 전류(ICELL)로서 메모리 셀(MC)을 통해 흐르게 되며 나머지 일부(I1)가 제1 커패시터(C1)를 충전하게 된다. 메모리 셀(MC)이 셋 상태일 경우의 셀 저항(RCELL)의 저항 레벨은 메모리 셀(MC)이 리셋 상태일 경우의 셀 저항(RCELL)의 저항 레벨보다 작다. 따라서, 메모리 셀(MC)이 셋 상태일 때의 셀 전류(ICELL)의 전류 값은 메모리 셀(MC)이 리셋 상태일 경우의 셀 전류(ICELL)의 전류 값보다 클 수 있다. 메모리 셀(MC)의 셀 저항(RCELL)의 저항 레벨에 따라 제1 전압(V1)이 증가되는 속도가 달라질 수 있으며, 메모리 셀(MC)이 리셋 상태일 때의 제1 전압(V1)의 증가속도가 메모리 셀(MC)이 셋 상태일 때의 제1 전압(V1)의 증가속도보다 빠르다.
전류 센싱 회로(141a)는 기준 시간 신호(EN)에 응답하여, 제1 전압(V1)과 기준 전압(VREF)을 비교하여 비교 결과를 출력할 수 있다. 기준 시간 신호(EN)는 데이터를 센싱하는 센싱 시점을 나타내는 신호로서, 센싱 회로(141a)를 동작시키는 인에이블 신호일 수 있다. 기준 시간 신호(EN)가 활성화 되는 시점은 제1 전압(V1)의 증가 속도를 고려하여 설정될 수 있다. 전술한 바와 같이, 메모리 셀(MC)이 셋 상태일 때와 리셋 상태일 때의 제1 전압(V1)의 증가속도가 다르므로, 기준 시점에 제1 전압(V1)과 기준 전압(VREF)을 비교하였을 때, 메모리 셀(MC)이 셋 상태일 경우, 제1 전압(V1)의 전압 레벨은 기준 전압(VREF)보다 낮고, 메모리 셀(MC)이 리셋 상태일 경우, 제1 전압(V1)이 전압 레벨이 기준 전압(VREF)보다 높을 수 있다. 이에 따른, 제1 전압(V1)과 기준 전압(VREF)의 비교 결과에 따라 메모리 셀(MC)의 데이터가 판별될 수 있다.
기준 시간 생성기(142a)는 제1 기준 전류(IREF1)를 기초로, 센싱 회로(141a)의 데이터 센싱 시점을 나타내는 기준 시간 신호(EN)를 생성할 수 있다. 본 실시예에서 기준 시간 신호(EN)를 생성한다는 것은 기준 시간 신호(EN)가 활성화 되는 것, 즉 기준 시간 신호(EN)의 논리 레벨이 제1 레벨, 예컨대 논리 하이가 됨을 의미한다. 기준 시간 생성기(142a)는 센싱 회로(141a)와 유사한 회로일 수 있다.
기준 시간 생성기(142a)는 제2 커패시터(C2), 제2 커패시터(C2)에 제2 기준 전류(IREF2)를 제공하는 제2 전류원(CS2) 및 제2 커패시터(C2)의 전압, 예컨대 제2 전압(V2)과 기준 전압(VREF)을 비교하여 비교 결과를 출력하는 비교기(COMP)를 구비할 수 있다.
제2 전류원(CS2)은 제1 기준 전류(IREF1)의 a배(0<a<1)에 해당하는 제2 기준 전류(IREF2)를 생성할 수 있다. 다시 말해, 제2 기준 전류(IREF2)의 전류 값은 제1 기준 전류(IREF1)의 전류 값보다 작을 수 있다.
제2 전류원(CS2)은 제1 기준 전류(IREF1)에 기초하여 제2 기준 전류(IREF2)를 생성할 수 있다. 예컨대 제2 전류원(CS2)은 제1 전류원(CS1)에 대한 전류 미러링 회로일 수 있다. 제2 전류원(CS2)은 제1 기준 전류(IREF1)를 a배 미러링하여 제2 기준 전류(IREF2)를 생성할 수 있다.
다른 예로서, 제1 전류원(CS1) 및 제2 전류원(CS2)은 외부, 예컨대 기존 신호 생성부(180)으로부터 인가되는 기준 전류(IREF) 또는 바이어스 전압을 공통으로 수신하여 각각 제1 기준 전류(IREF1) 및 제2 기준 전류(IREF2)를 생성할 수 있다. 이에 따라, 제2 기준 전류(IREF2)와 제1 기준 전류(IREF1)는 상호 연관성을 가질 수 있다.
제2 기준 전류(IREF2)는 제2 커패시터(C2)를 충전하여 제2 노드(N2)의 전압, 예컨대 제2 전압(V2)을 상승시킬 수 있다. 제2 커패시터(C2)는 제1 커패시터(C1)와 동일한 정전 용량을 가질 수 있다. 그러나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 제2 커패시터(C2)의 정전 용량은 제1 커패시터(C1)의 정전 용량과 다를 수 있다. 이 경우, 공정, 온도 등의 변화 시에, 제2 커패시터(C2)와 제2 커패시터(C1)의 정전 용량은 동일한 비율로 변화될 수 있다.
일 실시예에서, 제2 커패시터(C2)는 메모리 셀 어레이(110) 내에 배치되는 더미 신호 라인, 예컨대 더미 비트 라인일 수 있다. 더미 비트 라인에는 더미 메모리 셀들이 연결될 수 있으며, 데이터 독출 수행 시, 더미 메모리 셀은 더미 비트 라인으로부터 전기적으로 분리될 수 있다.
다른 실시예에서, 제2 커패시터(C2)는 기준 시간 생성기(142a)에 구비되는 독립적인 커패시터로서, 메모리 셀 어레이(110) 내에 또는 메모리 셀 어레이(110) 외부(예컨대, 주변 회로 영역)에 배치될 수 있다.
비교기(COMP)는 제2 전압(V2)과 기준 전압(VREF)을 비교하여 비교 결과를 기준 시간 신호(EN)로서 생성할 수 있다. 비교기(COMP)는 차동 증폭기 등으로 구성될 수 있으며, 센스 엠프(SAMP)와 동일한 구조를 가질 수 있다.
제2 전압(V2)의 전압 레벨이 상승하여, 제2 전압(V2)의 기준 전압(VREF) 보다 높아지면, 비교기(COMP)는 제1 논리 레벨, 예컨대 로직 하이의 기준 시간 신호(EN)를 생성할 수 있다. 센싱 회로(141a)는 기준 시간 신호(EN)에 응답하여 센싱 결과를 출력할 수 있다.
한편, 메모리 셀(MC)의 데이터를 판별하기 위하여, 기준 시간 신호(EN)는 메모리 셀(MC)이 셋 상태일 때 센스 엠프(SAMP)의 출력이 변하는 시점 (예컨대 제1 전압(V1)의 전압 레벨이 기준 전압(VREF)보다 높아지는 시점)과 메모리 셀(MC)이 리셋 상태일 때 센스 엠프(SMP)의 출력이 변하는 시점 사이의 시간 구간에 활성화 되어야 한다. 이를 위해, 다음과 같은 계산식에 의하여 제2 기준 전류(IREF2)의 전류 값을 조절할 수 있다. 이때, Rref는 도 6a를 참조하여 전술한 바와 같이, 메모리 셀(MC)의 셋 상태와 리셋 상태를 구분하는 임계 저항 레벨을 의미한다.
우선, 센싱 회로(141a)의 제1 전압(V1)은 수학식 1로 계산될 수 있다.
Figure 112014104184412-pat00001
이때, Vthd는 메모리 셀(MC)의 다이오드의 임계 전압을 의미한다.
기준 시간 생성기(142a)의 제2 전압(V2)은 수학식 2로 계산될 수 있다.
Figure 112014104184412-pat00002
제1 커패시터(C1)와 제2 커패시터(C2)의 정전 용량이 동일하다고 가정하고, 수학식 1 및 수학식 2를 참조하여, 메모리 셀(MC)의 셀 저항(RCELL)이 임계 저항 레벨(Rref)이고, 제1 전압(V1)의 전압 레벨과 제2 전압(V2)의 전압 레벨이 같아지는 기준 시간(tREF)을 계산하면 수학식 3으로 나타낼 수 있다.
Figure 112014104184412-pat00003
한편, 기준 시간(tREF)에, 제2 전압(V2)과 전압 레벨이 같은 기준 전압(VREF)을 구하기 위하여 수학식 3를 수학식 2에 대입하면 수학식 4와 같이 나타낼 수 있다.
Figure 112014104184412-pat00004
기준 전압(VREF)은 커패시터와 무관하게 설정될 수 있으며, a 값에 따라 기준 전압(VREF)을 조절할 수 있다. 반대로, 수학식 4를 기초로 기준 전압(VREF) 및 임계 저항 레벨(Rref)이 결정된 상태에서의 제2 기준 전류(IREF2)의 전류 값, 즉 a를 결정할 수 있다.
전류 센싱 방식의 센싱 회로의 경우, 커패시터의 충전이 완료되어 센싱 노드의 전압이 안정화 된 상태에서 데이터를 센싱할 수 있다. 커패시터가 충전되는 시간을 감소시키기 위하여, 신호 라인, 예컨대 비트 라인에 제공되는 기준 전류를 증가시키면 비트 라인의 전압이 안정화 되는 때의 전압 레벨이 높아지므로 기준 전압이 증가되어야 하며, 소비전류가 증가된다. 반대로, 기준 전류를 감소시키면, 비트 라인의 전압이 안정화 되는 때의 전압 레벨이 낮아지지만, 커패시터가 충전되는 시간이 증가되어 센싱 시간이 길어진다.
그러나, 본 발 명의 실시 예에 따른 독출 회로(140a)는 기준 시간 생성기(142a)에서 메모리 셀(MC)의 저항 상태를 구분할 수 있는 기준 시간을 제공하고, 비트 라인의 전압 레벨이 안정화 되기 이전에, 상기 기준 시간에 기초하여 데이터를 센싱하므로, 센싱 시간 및 소비전류를 줄이고, 센싱 마진을 증가시킬 수 있다. 또한, 온도 또는 공정 등 외부 환경의 변화에 기인한 커패시터의 변화에 무관하게 데이터를 센싱할 수 있으므로, 안정적으로 데이터를 독출할 수 있다.
도 9는 도 8의 독출 회로의 전압 및 신호를 나타내는 그래프이다. 도 9는 센싱 회로(141a)의 제1 커패시터(C1)와 기준 신호 생성기(142a)의 제2 커패시터(C2)의 정전 용량이 같은 경우의 실시예를 나타낸다.
도 9를 참조하면, 데이터 독출이 수행되기 시작되면, 제1 전압(V1)의 전압 레벨이 소정의 기울기로 증가한다. 이때, 제1 전압(V1)의 전압 레벨이 다이오드의 임계 전압(Vthd) 이상이 되면, 메모리 셀(MC)의 다이오드가 턴온되고, 메모리 셀(MC)의 저항 상태에 따른 셀 전류(ICELL)가 흐르게 되므로, 제1 전압(V1)의 전압 증가 속도가 감소하게 된다. 메모리 셀(MC)이 셋 상태일 때의 셀 전류(ICELL)는 리셋 상태일 때의 셀 전류(ICELL)보다 크므로, 셋 상태일 때의 제1 전압(V1)의 전압 증가 속도는 리셋 상태일 때의 제1 전압(V1)의 전압 증가 속도보다 느려진다. 이에 따라, 메모리 셀(MC)이 리셋 상태일 때는 제1 시점(t1) 이후에 제1 전압(V1)의 전압 레벨이 기준 전압(VREF)보다 높아지며, 센스 엠프의 출력(SAOUT)이 로직 하이로 변할 수 있다. 또한 셋 상태일 때는 제1 시점(t1)보다 늦은 제3 시점(t3) 시점 이후에 제1 전압(V1)의 전압 레벨이 기준 전압(VREF)보다 높아지며, 센스 엠프의 출력(SAOUT)이 로직 하이로 변할 수 있다. 그러나, 센스 엠프(SAMP)는 기준 시간 신호(EN)에 응답하여, 비교 결과를 데이터로서 출력하므로 기준 시간 신호(EN)가 활성화되면, 센스 엠프의 출력(SAOUT)이 데이터(Data)로서 출력된다.
한편, 제2 기준 전류(IREF2)의 전류 값은 제1 기준 전류(IREF1)보다 작으므로, 제2 전압(V2)의 전압 상승 속도는 센싱 초기, 제1 전압(V1)의 전압 상승 속도보다 늦다. 그러나, 제2 전압(V2)은 계속하여 일정한 속도로 상승하고, 제2 시점(t2)에 기준 전압(VREF)보다 전압 레벨이 높아질 수 있다. 이에 따라 제2 시점(t2)에 기준 시간 신호(EN)가 활성화될 수 있다.
기준 시간 신호(EN)가 활성화되는 제2 시점(t2)에 메모리 셀(MC)의 데이터가 출력되고, 메모리 셀(MC)이 리셋 상태일 경우, Data1, 예컨대 로직 하이 신호가 출력되고, 메모리 셀(MC)이 셋 상태일 경우, Data0, 예컨대 로직 로우 신호가 출력될 수 있다.
도 10은 도 8의 독출 회로의 전압 및 신호를 나타내는 그래프로써 커패시터의 용량이 감소되는 경우의 전압을 함께 도시한다.
도 10에서, case1은 노멀 상태의 제1 전압(V1) 및 제2 전압(V2)의 전압을 나타내고, case2는 공정, 온도의 변화 등에 따라, 상기 노멀 상태보다 커패시터의 용량이 20% 감소하는 경우의 제1 전압(V1) 및 제2 전압(V2)의 전압을 나타낸다. 저항(R)은 메모리 셀의 셀 저항을 나타내며, 저항(R)이 300kΩ는 리셋 상태를 저항(R)이 100kΩ인 것은 셋 상태를 나타낸다.
도시된 바와 같이, Case2에서, 의 경우, 커패시터의 정전 용량 감소로 인하여, 셋 상태 및 리셋 상태일 때 모두 제1 전압(V1)의 증가 속도가 빨라진다. 그러나, 이와 함께 제2 전압(V2)의 증가 속도가 빨라져, 데이터 센싱 마진이 유지될 수 있으며, 센싱 시간이 감소될 수 있다.
본 실시예에 따른 독출 회로(140a)는 커패시터의 변화에 대응하여 기준 시간이 가변되므로, 커패시터가 변하더라도 안정적으로 데이터를 센싱할 수 있다.
도 11은 본 발명의 실시예에 따른 독출 회로 및 메모리 셀 어레이를 포함하는 메모리 장치를 나타내는 회로도이다.
도 11을 참조하면, 메모리 장치(100a)는 독출 회로(140a) 및 메모리 셀 어레이(110a)를 포함할 수 있다. 도 11은 도 8의 독출 회로(140a)가 메모리 셀 어레이(110a)와 함께 구현되는 일 예를 나타내는 것으로서, 도 11의 독출 회로(140a)와 실질적으로 동일할 수 있다. 따라서, 중복되는 설명은 생략하기로 한다.
메모리 셀 어레이(110a)는 제1 영역(AR1) 및 제2 영역(AR2)을 포함할 수 있다. 제2 영역(AR2)은 더미 영역으로서, 더미 신호 라인들 및 더미 메모리 셀이 배치될 수 있다. 예컨대 더미 신호 라인은 더미 비트 라인(BLd)일 수 있다.
독출 회로(141a)는 비트 라인(BL1)과 연결되어 비트 라인(BL1)에 연결된 선택된 메모리 셀의 데이터를 센싱할 수 있다. 본 실시예에서, 센싱 회로(141a)의 제1 커패시터(도 8의 C1)는 비트 라인(BL1)의 기생 커패시터일 수 있다.
기준 시간 생성기(142a)는 더미 비트 라인(BLd)과 연결될 수 있다. 기준 시간 생성기(142a)의 제2 커패시터(도 8의 C2)는 더미 비트 라인(BL2)의 기생 커패시터일 수 있다.
공정, 온도에 따라 커패시터의 정전 용량이 변화되는 경우, 센싱 회로(141a)에 연결되는 제1 커패시터(C1) 와 기준 시간 생성기(142a)에 연결되는 제2 커패시터(C2)의 정전 용량이 동일 또는 유사한 비율로 변화될 수 있다. 따라서, 독출 회로(140a)는 커패시터가 변화되어도 안정적으로 메모리 셀의 데이터를 독출할 수 있다.
도 12는 도 8의 독출 회로의 멀티 비트 센싱을 나타내는 그래프이고, 도 13은 도 8의 독출 회로에서 복수의 독출 동작 수행 시 출력되는 데이터에 따른 메모리 셀의 상태를 나타낸다.
도 12를 참조하면, 도 8의 독출 회로(140a)에서 메모리 셀(MC)의 적어도 3 개의 상태, 예컨대 저항 상태를 판별하기 위하여 적어도 두 번의 독출 동작을 수행할 수 있다. 기준 신호 생성기(142a)는 적어도 두 번 기준 시간 신호(EN)를 생성하며, 센싱 회로(141a)는 기준 시간 신호(EN)에 응답하여 적어도 두 번 이상 센싱 결과를 출력할 수 있다. 독출 수행 시 출력되는 센싱 결과에 따라 도 13에 도시된 바와 같이, 메모리 셀의 상태가 판별될 수 있다.
이때, 독출 동작 횟수에 따라 제2 기준 전류(IREF2)의 전류 값을 다르게 설정하여, 기준 시간 신호(EN)가 생성되는 시점을 다르게 설정할 수 있다. 메모리 셀에 대한 독출 동작이 수행 될 때, 제2 기준 전류(IREF2)의 전류 값을 조절하여 기준 시간 신호(EN)가 생성되는 시점을 조절할 수 있다. 다시 말해, a 값을 조절하여 기준 시간 신호(EN)가 활성화되는 시점을 조절할 수 있다. 전술한 수학식 3 및 4를 기초로 제2 기준 전류(IREF2)의 전류 값, 즉 a 값을 도출할 수 있다.
일 예로서, a 값을 조절하여, 제1 독출(READ1) 수행 시에는 제1 시점(t1)에서 기준 시간 신호(EN)가 활성화되도록 제어하고, 제2 독출 (READ2) 수행 시에는 제2 시점(t2)에서 기준 시간 신호(EN)가 활성화되도록 제어하고, 제3 독출 (READ3) 수행 시에는 제3 시점(t2)에서 기준 시간 신호(EN)가 활성화되도록 제어할 수 있다. 이에 따라, 제1 독출(READ1) 수행 시에는, 제1 임계 저항 레벨(RREF<0>)을 기준으로, 제2 독출 (READ2) 수행 시에는, 제2 임계 저항 레벨(RREF<1>)을 기준으로, 제3 독출 (READ3) 수행 시에는 제3 임계 저항 레벨(RREF<1>)을 기준으로, 메모리 셀의 저항 상태를 판별할 수 있다.
도 12에는 3회의 독출 동작을 수행하여, 메모리 셀의 4개의 상태(State0 내지 State3)를 판별하는 예를 나타내었다, 그러나, 본 발명은 이에 제한되지 않으며, 독출 회로(140a)는 적어도 두 번의 독출 동작을 수행하여, 적어도 세 개의 상태를 구분할 수 있다.
도 13을 참조하면, 각각의 독출 수행 단계에서 출력되는 독출 데이터(READ1 내지 READ3)를 기초로 메모리 셀의 상태를 판단할 수 있다.
예컨대, 제1 내지 제3 독출(READ1, READ2, READ3) 수행 시 센스 엠프의 출력(SAOUT)이 모두 Data1, 예컨대 로직 하이(1)이면, 메모리 셀은 제1 상태(State0)로 판단될 수 있다.
제1 독출(READ1) 수행 시 Data0, 예컨대 로직 로우(0)가 출력되고, 제2 독출(READ2) 수행 시, Data1이 출력되면 제2 상태(State1)로 판단될 수 있다.
제1 및 제2 독출 (READ1, READ2) 수행 시 센스 엠프의 출력(SAOUT)이 Data0이고 제3 독출 (READ3) 수행 시, Data0이 출력되면 제3 상태(State2)로 판단될 수 있다. 제1 내지 제3 독출 (READ1, READ2, READ3) 수행 시 출력되는 데이터가 모두 Data0이면, 제4 상태(State3)로 판단될 수 있다.
다시 도 12를 참조하면, 제1 전압(V1)은 제2 시점(t2)과 제3 시점(t3) 의 사이 구간에 기준 전압(VREF) 보다 전압 레벨이 높아진다. 이에 따라, 센스 엠프의 출력(SAOUT)은 제2 시점(t2)와 제3 시점(t3) 사이 구간에 로직 하이로 변하게 되며, 제3 독출(READ3) 수행 시 Data1을 출력하게 된다. 따라서, 메모리 셀은 제3 상태(State2)로 판단될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 독출 회로(140b)를 나타내는 회로도이다. 본 실시예에 따른 독출 회로(140b)는 한번의 독출 동작을 수행하여 메모리 셀의 적어도 세 개의 상태를 판별할 수 있다.
도 14를 참조하면, 독출 회로(140b)는 센싱 회로(141b) 및 기준 시간 신호 생성기(142b)를 포함할 수 있으며, 기준 신호 생성기(142b)는 복수의 기준 시간 신호(EN1 내지 EN3)을 생성하여 센싱 회로(141b)에 제공할 수 있다.
센싱 회로(141b)는 제1 전류원(CS1), 제1 커패시터(C1), 센스 엠프(SAMP) 및 복수의 래치(LS0 내지 LS2)를 포함할 수 있으며, 전류 센싱 방법에 따라 메모리 셀(MC)의 데이터를 센싱할 수 있다.
도 8을 참조하여 전술한 바와 같이, 메모리 셀(MC)의 상태에 따라 제1 전압(V1)의 증가 속도가 다르므로, 기준 시점에 제1 전압(V1)과 기준 전압(VREF)을 비교한 결과에 기초하여, 메모리 셀(MC)의 상태를 판단할 수 있다.
한편, 메모리 셀(MC)이 멀티 비트 셀일 경우, 메모리 셀(MC)은 적어도 3개의 상태를 가질 수 있다. 본 실시 예에 따른 센싱 회로(141b)는 센스 엠프의 출력(SAOUT)을 복수의 래치(LS0 내지 LS2)에 인가하고, 복수의 래치 (LS0 내지 LS2) 각각이 서로 다른 기준 시간을 나타내는 복수의 기준 시간 신호(EN1, EN2, EN3)에 응답하여 데이터를 출력함으로써, 적어도 두 번의 시점에 메모리 셀의 센싱 데이터가 출력될 수 있다.
도 14에서 센싱 회로(141b)는 세 개의 래치(LS0, LS1, LS2)를 포함하고, 세 개의 출력 데이터(Out<0>, Out<1>, Out<2>)를 출력하는 것으로 도시하였다. 그러나 이는 일 예로서, 본 발명은 이에 제한되는 것은 아니며, 센싱 회로(141b)는 적어도 두 개의 래치를 포함하고 적어도 두 개의 출력 데이터를 출력할 수 있다.
한편, 기준 시간 생성기(142b)는 복수의 기준 시간 생성 회로(41, 42, 43)를 포함하고, 복수의 기준 시간 신호(EN1, EN2, EN3)를 생성할 수 있다. 복수의 기준 시간 생성 회로(41, 42, 43) 각각은 제2 커패시터(C2), 비교기(COMP) 및 전류원(CS2, CS3, CS4)을 포함할 수 있다. 복수의 기준 시간 생성 회로(41, 42, 43)의 동작은 도 8을 참조하여 전술한 기준 시간 생성기(142a)와 유사한 바 중복되는 설명은 생략하기로 한다.
각각의 기준 시간 생성 회로(41, 42, 43)에 구비되는 전류원(CS2, CS3, CS4)은 제1 기준 전류(IREF1)를 기초로 서로 다른 전류 값을 갖는 기준 전류(IREF2, IREF3, IREF4)를 생성할 수 있다. 제2 전류원(CS2)은 제1 기준 전류(IREF1)의 a0배(0<a0<1)에 해당하는 제2 기준 전류(IREF2)를 생성할 수 있다. 제3 전류원(CS3)은 제1 기준 전류(IREF1)의 a1배(0<a1<1)에 해당하는 제3 기준 전류(IREF3)를 생성할 수 있다. 제4 전류원(CS4)은 제1 기준 전류(IREF1)의 a0배(0<a0<1)에 해당하는 제4 기준 전류(IREF4)를 생성할 수 있다. a0, a1, a2 는 서로 다른 값을 가지며, 일 실시예에 있어서, a0 의 값이 가장 크고, a2의 값이 가장 작을 수 있다. a0, a1, a2 는 메모리 셀(MC)의 저항 상태들을 구분하는 임계 저항 레벨 및 기준 전압(VREF)을 고려하여 전술한 수학식 3 및 4를 기초로 설정될 수 있다.
제2 커패시터(C2)를 충전하는 기준 전류(IREF2, IREF3, IREF4)의 전류 값이 서로 다르므로, 제2 전압(V2), 제3 전압(V3) 및 제4 전압(V4)의 전압 증가 속도가 다르다. 따라서, 제1 내지 제3 기준 시간 신호(EN1, EN2, EN3)는 서로 다른 시점에 활성화 될 수 있으며, 제1 내지 제3 기준 시간 신호(EN1, EN2, EN3)에 응답하여 센싱 회로(141b)는 복수의 시점, 예컨대 세 번의 시점에 각각 센싱된 복수의 출력 데이터(Out<0>, Out<1>, Out<3>)를 출력할 수 있다.
도 15는 도 14의 독출 회로의 멀티 비트 센싱을 나타내는 그래프이고, 도 16은 도 14의 독출 회로에서 독출 동작 수행 시 출력되는 데이터에 따른 메모리 셀의 상태를 나타낸다.
도 15를 참조하면 도 14의 센스 엠프(SAMP)의 출력(SAOUT)은 제1 전압(V1)과 기준 전압(VREF)을 비교한 결과를 제1 내지 제3 래치 회로(LS0 내지 LS3)에 제공할 수 있다. 제1 내지 제3 래치 회로(LS0 내지 LS3)는 제1 내지 제3 기준 시간 신호(EN1, EN2, EN3)에 응답하여 제1 내지 제3 출력 데이터(OUT<0>, OUT<1>, OUT<3>)를 출력한다.
한편, 제1 기준 시간 생성 회로(41)는 제1 시점(t1)에 활성화된 제1 기준 시간 신호(EN1)를 출력하고, 이에 기초하여, 제1 래치(LS<0>)는 제 1 출력 데이터(OUT<0>)를 출력할 수 있다. 제1 출력 데이터(OUT<0>)는 제1 시점(t1)의 센스 엠프(SAAMP)의 출력(SAOUT)으로서 제1 시점(t1)의 센싱 결과를 의미한다.
제2 기준 시간 생성 회로(42)는 제2 시점(t2)에 활성화된 제2 기준 시간 신호(EN2)를 출력하고, 이에 기초하여, 제2 래치(LS<1>)는 제2 출력 데이터(OUT<1>)를 출력할 수 있다.
제3 기준 시간 생성 회로(43)는 제3 시점(t3)에 활성화된 제3 기준 시간 신호(EN3)를 출력하고, 이에 기초하여, 제3 래치(LS<2>)는 제3 출력 데이터(OUT<2>)를 출력할 수 있다.
센스 엠프(SAAMP)의 출력(SAOUT)이 제2 시점(t2)과 제3 시점(t3) 사이에 변하므로, 제3 래치(LS<2>)는 Data1, 예컨대 로직 하이(1)를 제3 출력 데이터(OUT<2>)로서 출력할 수 있다.
도 16에는 출력 데이터에 따라, 메모리 셀의 4개의 상태(State0 내지 State3)를 판별하는 예를 나타내었다, 그러나, 본 발명은 이에 제한되지 않으며, 독출 회로(140b)는 적어도 두 개, 즉 두 비트의 출력 데이터를 출력하고, 이에 기초하여 적어도 세 개의 상태를 구분할 수 있다.
도 16을 참조하면, 제1 내지 제3 출력 데이터(OUT<0>, OUT<1>, OUT<2>)가 Data0, 예컨대 로직 로우(0)이면, 메모리 셀을 제1 상태(State0)로 판단할 수 있다. 제1 및 제2 출력 데이터(OUT<0>, OUT<1>)가 Data0이고, 제3 출력 데이터(<3>)가 Data1, 예컨대 로직 하이(1)이면, 메모리 셀을 제2 상태(Sate1)로 판단할 수 있다. 제1 출력 데이터(OUT<0>)가 Data0이고, 제2 및 제3 출력 데이터(OUT<0>, OUT<1>, OUT<2>)가 Data1이면, 제3 상태(Sate2)로 판단할 수 있다. 제1 내지 제3 출력 데이터(OUT<0>, OUT<1>, OUT<2>)가 모두 Data1이면 메모리 셀을 제4 상태(State3)로 판단할 수 있다.
도 15에서 제1 및 제2 출력 데이터(OUT<0>, OUT<1>)가 Data0이고, 제3 출력 데이터(<3>)가 Data1이므로 메모리 셀은 제2 상태(Sate1)로 판단할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 독출 회로(140c)를 나타내는 회로도이다.
도 17을 참조하면, 독출 회로(140c)는 센싱 회로(140c) 및 기준 신호 생성기(142c)를 포함할 수 있다. 도 17의 센싱 회로(140c) 및 기준 신호 생성기(142c)의 구성 및 동작은 도 8을 참조하여 전술한 센싱 회로(141a) 및 기준 신호 생성기(142a)와 유사하다. 다만, 도 17의 기준 신호 생성기(142c)에서 제2 전류원(CS2)은 센싱 회로(141c)의 제1 전류원(CS1)에서 출력하는 기준 전류(IREF)와 동일한 기준 전류(IREF)를 출력한다. 제1 커패시터(C1)와 제2 커패시터(C2)의 정전 용량이 동일할 경우, 제1 전압(V1)이 메모리 셀의 다이오드의 임계 전압(Vthd) 이하일 때, 제1 전압(V1)과 제2 전압(V2)의 전압 상승 속도가 동일하게 된다.
그러나, 기준 신호 생성기(142a)는 센싱 회로(141c)의 센스 엠프(SAMP)에 인가되는 제1 기준 전압(VREF1)과 다른 전압 레벨을 가지는 제2 기준 전압(VREF2)을 비교기(COMP)에 인가함으로써, 기준 신호 신호(EN)가 활성화 되는 시점을 제어할 수 있다. 이때, 비교기(COMP)에 인가되는 제2 기준 전압(VREF2)의 전압 레벨은 제1 기준 전압(VREF1)의 전압 레벨보다 높을 수 있다. 제2 기준 전압(VREF2)의 전압 레벨은 메모리 셀의 상태를 구분하는 임계 저항 레벨을 고려하여, 수학식 4를 기초로 도출할 수 있다.
도 18은 도 17의 독출 회로의 전압 및 신호를 나타내는 그래프이다. 도 18은 센싱 회로(141c)의 제1 커패시터(C1)와 기준 신호 생성기(142c)의 제2 커패시터(C2)의 정전 용량이 같은 경우의 실시예를 나타낸다.
도 18을 참조하면, 데이터 독출이 시작되면, 제1 전압(V1)의 전압 레벨이 소정의 기울기로 증가한다. 이때, 제1 전압(V1)의 전압 레벨이 다이오드의 임계 전압(Vthd) 이상이 되면, 메모리 셀(MC)의 다이오드가 턴온되고, 메모리 셀(MC)의 저항 상태에 따른 셀 전류(Icell)가 흐르게 되므로, 제1 전압(V1)의 전압 증가 속도가 감소하게 된다. 메모리 셀(MC)이 셋 상태일 때의 셀 전류(ICELL)는 리셋 상태일 때의 셀 전류(ICELL)보다 크므로, 셋 상태일 때의 제1 전압(V1)의 전압 증가 속도는 리셋 상태일 때의 제1 전압(V1)의 전압 증가 속도보다 느려진다. 이에 따라, 메모리 셀(MC)이 리셋 상태일 때는 제1 시점(t1) 이후에 제1 전압(V1)의 전압 레벨이 기준 전압(VREF)보다 높아지며, 센스 엠프의 출력(SAOUT)이 로직 하이로 변할 수 있다. 또한 셋 상태일 때는 제1 시점(t1)보다 늦은 제3 시점(t3) 시점 이후에 제1 전압(V1)의 전압 레벨이 기준 전압(VREF)보다 높아지며, 센스 엠프의 출력(SAOUT)이 로직 하이로 변할 수 있다. 그러나, 센스 엠프(SAMP)는 기준 시간 신호(EN)에 응답하여, 비교 결과를 데이터로서 출력하므로 기준 시간 신호(EN)가 활성화되면, 센스 엠프의 출력(SAOUT)이 데이터(Data)로서 출력된다.
한편, 제2 전압(V2)의 전압 상승 속도는 제1 전압(V1)이 다이오드의 임계 전압(Vthd) 이하일 때의 제1 전압(V1)의 상승 속도와 동일할 수 있다. 제1 전압(V1)의 전압 레벨이 다이오드의 임계 전압(Vthd) 이상이 되면, 제1 전압(V1)의 상승 속도가 떨어지므로, 제2 전압(V2)의 전압 레벨이 제1 전압(V1)의 전압 레벨보다 높아진다. 다만, 제2 기준 전압(VREF2)의 전압 레벨을 제1 기준 전압(VREF1)의 전압 레벨보다 높게 설정함으로써, 기준 시간 신호(EN1)가 제1 시점(t1)과 제2 시점(t2)의 사이의 시간 구간에 활성화 될 수 있다.
기준 시간 신호(EN)가 활성화되는 제2 시점(t2)에 메모리 셀(MC)의 데이터가 출력되고, 메모리 셀(MC)이 리셋 상태일 경우, Data1, 예컨대 로직 하이 신호가 출력되고, 메모리 셀(MC)이 셋 상태일 경우, Data0, 예컨대 로직 로우 신호가 출력될 수 있다.
도 19는 본 발명의 다른 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(20)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다. 메모리 장치(300)는 메모리 셀 어레이(310), 기입/독출 회로(320) 및 제어 로직(330)을 포함할 수 있다. 도 7 내지 도 18을 참조하여 전술한 본 발명의 실시 예에 따른 독출 회로(도 7의 140)는 본 실시예의 기입/독출 회로(320)에 적용될 수 있다.
메모리 컨트롤러(400)는 독출 제어부(410)를 포함할 수 있다. 독출 제어부(410) 독출 회로(140)의 독출 동작을 제어하는 제어 신호(CTRL)를 메모리 장치(300)에 전송할 수 있다. 독출 제어부(410)는 기입 결과 또는 독출 결과 등에 기초하여 메모리 셀들의 저항 산포 등을 분석하고, 상기 분석 결과에 따라 센싱 마진 등을 증가시킬 수 있는 독출 조건, 예컨대 기준 전압, 기준 전류 등을 결정하는 제어 신호(CTRL)를 기입/독출 회로(320) 또는 제어 로직(330)에 제공할 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 장치의 일 예를 나타낸다.
도 20을 참조하면, 본 실시예에 따른 메모리 장치는 3차원(3D) 크로스 포인트 메모리일 수 있다. 예를 들어, 선택된 비트 라인은 BL1이고, 선택된 워드 라인은 WL4일 수 있다. 이에 따라, 선택된 비트 라인(BL1)과 선택된 워드 라인(WL4)이 교차하는 영역에 배치되는 메모리 셀에 대한 기입, 독출 또는 소거와 같은 동작이 수행될 수 있고, 선택된 비트 라인(BL1)과 선택된 워드 라인(WL4)에 동작 전압 또는 동작 전류가 인가될 수 있다. 비 선택된 비트 라인들(BL0, BL1)에는 칼럼 인히빗 전압(VinhibitY)이 인가되고, 비 선택된 워드 라인들(WL0, WL1, LW2, WL3, WL5)에는 로우 인히빗 전압(VinhibitX)이 인가될 수 있다.
일 실시예에 있어서, 동작 전압 또는 동작 전류가 인가되는 선택된 비트 라인(BL1)에 인접한 제2 층 및 제3 층에 배치된 메모리 셀들은 제1 셀 영역(G1)으로, 제1 층 및 제4 층에 배치된 메모리 셀들은 제2 셀 영역(G2)으로 구분될 수 있으며, 제1 및 제2 셀 영역들(G1, G2)에 각각 상응하는 제1 및 제2 독출 기준들(REF1, REF2)에 따라 독립적으로 독출 동작이 수행될 수 있다.
본 실시예에 따른 3차원(3D) 크로스 포인트 메모리는 전술한 본 발명의 실시예들에 따른 메모리 장치(100, 100a)에 적용될 수 있으며, 도 7 내지 도 18을 참조하여 설명한 본 발명의 실시 예들에 따른 독출 회로(140, 140a, 140b, 140c, 140d)에서 제1 커패시터(C1)는 선택된 비트 라인(BL1) 또는 선택된 워드 라인(WL4)에 존재하는 기생 커패시터 일 수 이다. 또한 제2 커패시터(C2)다른 비선택된 비트 라인들(BL0, BL2)에 존재하는 기생 커패시터일 수 있다.
다른 실시예에 있어서, 제1 커패시터(C1) 및 제2 커패시터(C2)는 회로 영역에 별도로 구비될 수 있다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 21을 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 카드(1200)는 도 1 내지 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 22는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 22를 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
도 23은 본 발명의 실시예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 23을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, SSD(3200)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(4000)을 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 이때, 메모리 시스템(4100)은 도 1 및 도 20에 도시된 실시예들을 이용하여 구현될 수 있다.
실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)는 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10, 10a, 10b: 메모리 시스템
100, 100a: 메모리 장치
140, 140a, 140b, 140c,
200, 400: 메모리 컨트롤러

Claims (20)

  1. 제1 신호 라인과 제2 신호 라인에 연결된 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 제1 신호 라인에 연결되고, 상기 제1 신호 라인에 흐르는 제1 기준 전류에 기초하여 상기 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로; 및
    상기 제1 기준 전류에 기초하여, 상기 저장된 데이터가 센싱되는 시점을 결정하는 기준 시간 신호를 생성하는 기준 시간 생성기를 구비하고,
    상기 센싱 회로는,
    상기 제1 신호 라인에 상기 제1 기준 전류를 제공하는 제1 전류원;
    상기 제1 신호 라인에 연결되는 제1 커패시터; 및
    상기 기준 시간 신호에 응답하여, 제1 기준 전압과 상기 제1 신호 라인상의 전압을 비교하는 센스 엠프를 구비하고,
    상기 기준 시간 생성기는,
    상기 제1 기준 전류에 기초하여 제2 기준 전류를 생성하는 제2 전류원;
    상기 제2 기준 전류에 의하여 충전되는 제2 커패시터; 및
    제2 기준 전압과 상기 제2 커패시터의 전압을 비교하고, 대응하는 비교 결과를 상기 기준 시간 신호로서 제공하는 비교기를 구비하는 저항성 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서, 상기 제2 전류원은,
    상기 기준 전류의 a배(단, 0<a<1)에 해당하는 전류를 제공하는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 커패시터의 정전용량과 상기 제2 커패시터의 정전용량은 동일한 것을 특징으로 하는 저항성 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 기준 전압과 상기 제2 기준 전압은 동일한 것을 특징으로 하는 저항성 메모리 장치.
  7. 제1 항에 있어서,
    상기 제1 기준 전류에 응답하여 상기 제1 커패시터가 상기 제1 기준 전압의 레벨까지 충전되는데 필요한 시간은, 상기 제2 기준 전류에 응답하여 상기 제2 커패시터가 상기 제2 기준 전압의 레벨까지 충전되는데 필요한 시간보다 적은 것을 특징으로 하는 저항성 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 커패시터는 상기 제1 신호 라인에 관련된 기생 커패시터인 것을 특징으로 하는 저항성 메모리 장치.
  9. 제1 항에 있어서, 상기 기준 시간 생성기는,
    상기 메모리 셀 어레이의 제1 더미 신호 라인에 연결되고, 상기 제2 커패시터는 상기 제1 더미 신호 라인에 관련된 기생 커패시터인 것을 특징으로 하는 저항성 메모리 장치.
  10. 제1 항에 있어서,
    상기 센싱 회로는, 복수 횟수의 독출 동작을 수행하여 상기 메모리 장치의 데이터를 센싱하고,
    상기 기준 시간 생성기는, 상기 독출 동작 횟수에 따라 상기 제2 기준 전류의 값을 가변시킴으로써, 상기 센싱 회로에 복수의 기준 시간 신호를 제공하는 것을 특징으로 하는 저항성 메모리 장치.
  11. 제1 신호 라인과 제2 신호 라인에 연결된 메모리 셀을 포함하는 메모리 셀 어레이;
    기준 전류에 기초하여 메모리 셀에 저장된 멀티-레벨 데이터를 센싱하고, 서로 다른 시간에 각각 활성화되는 적어도 두 개의 기준 시간 신호에 응답하여 센싱 결과를 제공하는 센싱 회로; 및
    상기 기준 전류에 응답하여 동작하는 적어도 두 개의 기준 시간 생성 회로를 포함하고, 상기 적어도 두 개의 기준 시간 생성 회로 각각은 상기 적어도 두 개의 기준 시간 신호 중 하나를 생성하는, 기준 시간 생성기를 포함하고,
    상기 센싱 회로는,
    상기 제1 신호 라인에 상기 기준 전류를 제공하는 제1 전류원;
    기준 전압과 상기 제1 신호 라인상의 전압을 비교하여 제1 비교 결과를 생성하는 센스 엠프; 및
    상기 제1 비교 결과를 수신하고, 상기 적어도 두 개의 기준 신호 중 각각에 대응하는 기준 신호에 응답하여 상기 멀티-레벨 데이터의 한 비트로 제공하는 적어도 두 개의 래치를 포함하는 저항성 메모리 장치.
  12. 삭제
  13. 제11 항에 있어서,
    상기 적어도 두 개의 래치는 제1 래치, 제2 래치 및 제3 래치를 포함하고,
    상기 제1 래치는 제1 기준 시간 신호에 응답하여 상기 멀티-레벨 데이터의 제1 비트를 제공하고,
    상기 제2 래치는 제2 기준 시간 신호에 응답하여 상기 멀티-레벨 데이터의 제2 비트를 제공하고,
    상기 제3 래치는 제3 기준 시간 신호에 응답하여 상기 멀티-레벨 데이터의 제3 비트를 제공하는 것을 특징으로 하는 저항성 메모리 장치.
  14. 제11 항에 있어서, 상기 적어도 두 개의 기준 시간 생성 회로 각각은,
    서로 다른 감류 비율에 따라, 상기 기준 전류에 응답하여 생성되는 적어도 두 전류를 기초로 상기 적어도 두 개의 기준 시간 신호 중 하나를 각각 생성하는 것을 특징으로 하는 저항성 메모리 장치.
  15. 제11 항에 있어서, 상기 적어도 두 개의 기준 시간 생성 회로 각각은,
    상기 메모리 셀의 서로 다른 저항 상태와 관련된 적어도 두 개의 임계 저항 레벨에 기초하여 상기 적어도 두 개의 기준 시간 중 하나를 각각 생성하는 것을 특징으로 하는 저항성 메모리 장치.
  16. 제1 신호 라인과 제2 신호 라인에 연결된 메모리 셀을 구비하는 메모리 셀 어레이를 포함하는 저항성 메모리 장치의 동작 방법에 있어서,
    제1 기생 커패시터와 관련된 상기 제1 신호라인에 제1 기준 전류를 제공하는 단계;
    상기 기준 전류에 기초하여 제2 기준 전류를 생성하는 단계;
    상기 제2 기준 전류를 이용하여 상기 제2 신호 라인과 관련된 제2 기생 커패시터를 충전하는 단계;
    제2 기준 전압과 상기 제2 기생 커패시터의 전압을 비교하여 대응하는 비교 결과를 데이터 센싱 시점을 나타내는 기준 시간 신호로서 제공하는 단계; 및
    상기 기준 시간 신호에 응답하여, 제1 기준 전압과 상기 제1 신호 라인상의 전압을 비교하여 상기 메모리 셀에 저장된 데이터를 센싱하는 단계를 포함하는 저항성 메모리 장치의 동작 방법.
  17. 삭제
  18. 제16 항에 있어서,
    상기 제1 기생 커패시터의 정전용량과 상기 제2 기생 커패시터의 정전용량은 동일하고,
    상기 제1 기준 전압과 상기 제2 기준 전압은 동일한 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  19. 제16 항에 있어서,
    상기 제1 기준 전류에 응답하여 상기 제1 기생 커패시터가 상기 제1 기준 전압의 레벨까지 충전되는데 필요한 시간은, 상기 제2 기준 전류에 응답하여 상기 제2 기생 커패시터가 상기 제2 기준 전압의 레벨까지 충전되는데 필요한 시간보다 적은 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
  20. 제16 항에 있어서, 상기 제2 신호 라인은 상기 메모리 셀 어레이의 더미 신호 라인인 것을 특징으로 하는 저항성 메모리 장치의 동작 방법.
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