KR20170014872A - 저항성 메모리 장치 - Google Patents

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Abstract

본 개시는 복수의 메모리 셀들을 포함하는 저항성 메모리 장치에 관한 것으로서, 저항성 메모리 장치는, 서로 교차하는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 각각 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀에 데이터를 기입하기 위한 기입 전압을 제공하는 제1 기입 드라이버 및 상기 메모리 셀 어레이와 상기 제1 기입 드라이버 사이에 배치되며, 상기 복수의 제1 신호 라인들 중 선택된 제1 신호 라인에 상기 기입 전압을 기초로 생성되는 기입 전류를 제공하는 제2 기입 드라이버를 포함한다.

Description

저항성 메모리 장치 {Resistive Memory Device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법들에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 현재 각광을 받고 있는 차세대 메모리 장치로는 PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 메모리 셀에 서지 전류가 흐르는 것을 방지하여, 내구성이 향상되고, 데이터의 신뢰성이 향상된 저항성 메모리 장치를 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 저항성 메모리 장치는, 서로 교차하는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀에 데이터를 기입하기 위한 기입 전압을 제공하는 제1 기입 드라이버 및 상기 메모리 셀 어레이와 상기 제1 기입 드라이버 사이에 배치되며, 상기 복수의 제1 신호 라인들 중 선택된 제1 신호 라인에 상기 기입 전압을 기초로 생성되는 기입 전류를 제공하는 제2 기입 드라이버를 포함한다.
일부 실시예들에 있어서, 상기 제1 기입 드라이버는, 프로그램 루프 횟수에 따라 전압 레벨이 변화는 상기 기입 전압을 상기 제2 기입 드라이버에 제공할 수 있다.
일부 실시예들에 있어서, 상기 제2 기입 드라이버는, 상기 제1 기입 드라이버로부터 제공되는 상기 기입 전압을 상기 기입 전류로 변환할 수 있다.
일부 실시예들에 있어서, 상기 제2 기입 드라이버는, 상기 선택된 제1 신호 라인에 연결되는 드레인 단자, 상기 제1 기입 드라이버에 연결되는 소스 단자 및 제어 전압이 인가되는 게이트 단자를 포함하고, 상기 게이트 단자와 상기 소스 단자의 전압 차이를 기초로, 상기 기입 전류를 생성하는 트랜지스터를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 기입 드라이버는, 프로그램 루프 횟수가 증가함에 따라 상기 기입 전류가 증가되도록, 상기 기입 전압의 전압 레벨을 상기 프로그램 루프 횟수가 증가될수록 증가 또는 감소시킬 수 있다.
일부 실시예들에 있어서, 상기 제1 기입 드라이버는, 제3 신호 라인에 연결되고, 상기 제2 기입 드라이버는, 상기 제3 신호 라인을 통해 상기 제1 기입 드라이버와 전기적으로 연결될 수 있다.
본 개시의 다른 기술적 사상에 따른 저항성 메모리 장치는, 각각이, 복수의 제1 신호 라인들, 복수의 제2 신호 라인들 및 상기 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결되는 복수의 메모리 셀들을 포함하고, 서로 평행하게 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이, 상기 제1 메모리 셀 어레이의 상기 복수의 제1 신호 라인들 중 적어도 하나의 제1 신호 라인에 연결되는 제1 전류 드라이버, 상기 제2 메모리 셀 어레이의 상기 복수의 제1 신호 라인들 중 적어도 하나의 제1 신호 라인에 연결되는 제2 전류 드라이버 및 제3 신호 라인을 통해 상기 제1 전류 드라이버 및 상기 제2 전류 드라이버에 제1 기입 전압을 제공하는 제1 전압 드라이버를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제1 전류 드라이버 및 상기 제2 전류 드라이버는 상기 제1 기입 전압을 기초로 제1 기입 전류를 생성하고, 상기 제1 기입 전류를 상기 적어도 하나의 제1 신호 라인을 통해 선택된 메모리 셀에 제공할 수 있다.
일부 실시예들에 있어서, 상기 제1 전류 드라이버는 상기 제1 메모리 셀 어레이에 인접하게 배치되고, 상기 제2 전류 드라이버는 상기 제2 메모리 셀 어레이에 인접하게 배치될 수 있다.
본 개시의 기술적 사상에 따른 저항성 메모리 장치는, 셋 기입 수행 시, 기생 커패시터의 영향을 제거함으로써, 메모리 셀에 서지 전류가 발생하는 것을 방지하고, 메모리 장치의 내구성을 증가시킬 수 있다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 메모리 셀의 저항 변화의 조절성을 향상시켜 메모리 셀의 저항 산포를 개선하고, 데이터 신뢰성을 증가시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4는 도 3의 메모리 셀에 포함된 가변 저항 소자의 일 예를 나타낸다.
도 5a 내지 도 5c는 도 3의 메모리 셀의 변형 예들을 나타내는 회로도들이다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다.
도 7은 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 8은 본 개시의 실시 예에 따른 메모리 장치의 일 예를 나타내는 회로도이다.
도 9는 본 개시의 실시 예에 따른 메모리 장치를 나타내는 회로도이다.
도 10은 도 9의 메모리 장치에서, 기입 전압과 기입 전류의 변화를 나타내는 그래프이다.
도 11은 본 실시예에 따른 메모리 장치의 비교 예로서 설명되는 메모리 장치를 나타내는 회로도이다.
도 12a는 본 개시의 실시 예에 따른, 메모리 장치의 다른 예를 개략적으로 나타내는 블록도이다.
도 12b는 도 12a의 메모리 장치를 보다 상세하게 나타내는 회로도이다.
도 13은 본 개시의 실시 예에 다른 메모리 장치를 나타내는 블록도이다.
도 14는 본 개시의 실시예에 따른 메모리 장치의 일 예를 나타내는 회로도이다.
도 15는 본 개시의 실시 예에 따른 메모리 장치를 나타내는 회로도이다.
도 16은 도 15의 메모리 장치에서, 기입 전압과 기입 전류의 변화를 나타내는 그래프이다.
도 17a는 본 개시의 실시 예에 따른, 메모리 장치의 다른 예를 개략적으로 나타내는 블록도이다.
도 17b는 도 17a의 메모리 장치를 보다 상세하게 나타내는 회로도이다.
도 18은 본 개시의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 19는 본 개시의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 20은 본 개시의 실시예에 따른 메모리 장치의 일 구현예를 나타낸다.
도 21a 및 도 21b는 도 1의 메모리 장치의 일 예를 나타내는 사시도이다.
도 22는 본 개시의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 개시의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 24는 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 25는 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 설정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 개시의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)에 대한 기입 및 독출 동작을 수행하는 회로들을 더 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 컨트롤러(200)는 호스트(Host)로부터의 기입/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기입), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기입될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티 레벨 셀을 함께 포함할 수 있다. 하나의 메모리 셀에 하나의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기입되는 경우, 메모리 셀들은 기입된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기입된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM(Resistive random-access memory)이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM(Magnetic random-access memory)이 될 수 있다. 이하, 메모리 셀 어레이(110)는 RRAM인 경우를 가정하여 설명하기로 한다.
본 개시의 일 실시예에 따르면, 메모리 셀 어레이(110)는 다수의 셀 영역들을 포함할 수 있다. 상기 셀 영역은 다양한 방식으로 정의될 수 있으며, 예컨대 상기 셀 영역은 동일한 워드 라인에 연결되는 다수의 메모리 셀들을 포함하는 페이지 단위일 수 있다. 또 다른 예로서, 상기 셀 영역은 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결되며, 상기 워드 라인들은 하나의 로우 디코더(또는 로우 선택 스위치 블록)에 연결되고 상기 비트 라인들은 하나의 칼럼 디코더(또는, 칼럼 선택 스위치 블록)에 연결되는 단위일 수 있으며, 이와 같은 셀 영역을 타일(Tile)로 정의할 수 있다.
기입/독출 회로(120)는 메모리 셀들에 대한 기입 및 독출 동작을 수행한다. 기입/독출 회로(120)는 다수의 비트 라인들 또는 다수의 워드 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기입하기 위한 기입 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 엠프(미도시)를 포함할 수 있다.
기입/독출 회로(120)는 다수의 셀 영역들에 연결되어, 상기 다수의 셀 영역들에 대한 기입 동작을 제어하는 복수의 제1 기입 드라이버 및 상기 다수의 셀 영역들 각각에 연결되어, 대응하는 셀 영역들에 대한 기입 동작을 제어하는 복수의 제2 기입 드라이버를 포함할 수 있다. 복수의 제2 기입 드라이버는 대응하는 셀 영역에 인접하게 배치될 수 있다.
제1 기입 드라이버는 제2 기입 드라이버에 기입 전압을 제공하고, 제2 기입 드라이버는 제공된 기입 전압을 기입 전류로 변환할 수 있다. 제2 기입 드라이버는 기입 전류를 메모리 셀에 제공할 수 있다. 제2 기입 드라이버는, 대응하는 셀 영역에 인접한 곳에서 셀 영역에 기입 전류를 제공하므로, 다른 셀 영역들에 따른 기생 커패시터의 영향을 제거할 수 있다. 이에 따라, 메모리 셀에 대한 기입 수행 시, 기생 커패시터에 의해 발생될 수 있는 서지 전류를 방지할 수 있으며, 메모리 셀의 저항 변화의 조절성이 향상될 수 있다. .
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기입 및 독출 등의 메모리 동작을 수행하기 위하여 기입/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)는 기입 및 독출 동작에 이용되는 각종 전압들을 생성하는 전원 발생 수단(미도시)을 포함할 수 있으며, 상기 제어 로직(130)의 제어 하에서 상기 전압들의 전압 레벨이 조절될 수 있다.
전술한 바와 같이, 본 개시의 실시 예에 따른 메모리 장치(100)는 기입 수행 시, 기생 커패시터에 의해 발생될 수 있는 서지 전류를 방지할 수 있으며, 메모리 셀의 저항 변화의 조절성이 향상될 수 있다. 이에 따라, 메모리 장치(100)의 내구성이 증가될 수 있으며, 데이터 신뢰성이 증가될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 도 2를 참조하여 설명하기로 한다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기입/독출 회로(120), 제어 로직(130) 및 전압 생성부(140)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다.
엑세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(150)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(160)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기입/독출 회로(120)는 기입 회로(121) 및 독출 회로(122)를 포함하며, 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 일 실시예에 있어서, 기입/독출 회로(120)는 칼럼 디코더(160)를 통해 비트 라인(BL)에 연결되어 기입/독출 동작을 수행할 수 있다. 다른 실시예에 있어서, 기입/독출 회로(120)는 로우 디코더(150)를 통해 워드 라인(WL)에 연결되어 기입/독출 동작을 수행할 수 있다. 기입/독출 회로(120)는 제어 로직(130)의 제어에 따라, 외부로부터 입력되는 데이터(DATA)를 메모리 셀 어레이(110)에 기입하거나, 메모리 셀 어레이(110)에 기입된 데이터를 감지하여 외부로 출력할 수 있다. 또한 기입/독출 회로(120)는 기입 또는 독출 결과를 제어 로직(130)에 제공할 수 있다. 예를 들어, 기입/독출 회로(120)는 기입 동작 시 기입 동작의 결과를 검출하기 위하여 검증 동작을 수행하고, 검증 결과, 예컨대 패스 또는 페일(pass or fail) 정보(P/F)를 제어 로직(130)에 제공할 수 있다.
기입/독출 회로(120)는 비트 라인들(BL) 또는 워드 라인들(WL)에 연결되어 메모리 셀에 데이터를 기입하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대 선택된 비트 라인(BL) 또는 선택된 워드 라인(WL)에 연결되어 선택된 메모리 셀에 프로그램 펄스를 제공함으로써, 프로그램 동작(즉, 기입 동작)을 수행할 수 있고, 이로써, 메모리 셀 어레이(110)에 저장하고자 하는 데이터(DATA)를 기입할 수 있다. 여기서, 프로그램 펄스는 기입 펄스라고 지칭할 수도 있다. 일 실시예에서, 프로그램 펄스는 전류 펄스일 수 있다. 다른 실시예에서, 프로그램 펄스는 전압 펄스일 수 있다.
구체적으로, 기입 회로(121)는 메모리 셀의 저항이 감소하는 방향으로 메모리 셀을 프로그램하는 셋 기입 동작을 수행할 수 있다. 또한, 기입 회로(121)는 메모리 셀의 저항이 증가하는 방향으로 메모리 셀을 프로그램하는 리셋 기입 동작을 수행할 수 있다. 일 실시예에 있어서, 기입 회로(121)는 셋 기입 동작 시, 메모리 셀에 전압 또는 전압 펄스를 제공하고, 리셋 기입 동작 시, 메모리 셀에 전류 또는 전류 펄스를 제공할 수 있다.
본 실시예에 있어서, 기입 회로(121)는 제1 기입 드라이버(WD1) 및 제2 기입 드라이버(WD2)를 포함할 수 있다. 제1 기입 드라이버(WD1)는 전압을 제공하는 전압 드라이버이고, 제2 기입 드라이버(WD2)는 전압을 전류로 변환하고 변환된 전류를 메모리 셀에 제공하는 전류 드라이버일 수 있다. 셋 기입 동작 시, 제1 기입 드라이버(WD1) 와 제2 기입 드라이버(WD2)는 함께 동작하여, 메모리 셀에 전류 또는 전류 펄스를 제공할 수 있다.
제2 기입 드라이버(WD2)는 제1 기입 드라이버(WD1)와 메모리 셀 어레이(110) 사이에 배치될 수 있다. 일 실시예에 있어서, 메모리 셀 어레이(110)는 복수의 셀 영역을 포함하고, 제2 기입 드라이버(WD2)는 대응하는 셀 영역에 인접하게 배치될 수 있다. 일 실시예에 있어서, 제2 기입 드라이버(WD2)는 로우 디코더(150) 또는 컬럼 디코더(160)의 일부로서 구현될 수 있다.
제1 기입 드라이버(WD1)는 기입 전압을 제2 기입 드라이버(WD2)에 제공할 수 있다. 제2 기입 드라이버(WD2)는 기입 전압을 기초로 기입 전류를 생성하고, 기입 전류를 메모리 셀에 제공할 수 있다. 기입이 수행되는 메모리 셀에 인접한 곳에 배치되는 제2 기입 드라이버(WD2)가 메모리 셀에, 기입 전류를 제공함으로써, 기생 커패시터 성분에 의한 서지 전류의 발생을 억제할 수 있다. 이에 대한 보다 자세한 설명은 도 8 내지 도 18을 참조하여 후술하기로 한다.
독출 회로(122)는 칼럼 디코더(160)를 통해 비트 라인(BL) 에 연결되거나 로우 디코더(150)를 통해 워드 라인(WL)에 연결되고, 선택된 메모리 셀의 저항 레벨을 센싱하여 저장된 데이터(DATA)를 독출할 수 있다. 이로써, 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 출력할 수 있다.
구체적으로, 독출 회로(122)는 메모리 컨트롤러(200)로부터 독출 커맨드가 수신된 경우 메모리 셀(MC)에 대한 일반 독출 동작을 수행할 수 있다. 또한, 독출 회로(122)는 메모리 셀(MC)에 대한 기입 동작을 수행하기 전에, 메모리 셀에 대한 독출 동작을 수행하여 메모리 셀의 초기 저항 상태를 미리 독출하는 선 독출(pre-read) 동작을 수행할 수 있다.
나아가, 독출 회로(122)는 메모리 셀에 대한 기입 동작을 수행한 후에, 메모리 셀에 대한 기입이 완료되었는지를 판별하는 검증 독출(verify read) 동작을 수행할 수 있다.
독출 회로(122)는 일반 독출 동작의 경우에는 독출된 데이터(DATA)를 메모리 장치(100)의 외부로, 예를 들어, 메모리 컨트롤러(200)로 제공할 수 있다. 또한, 독출 회로(122)는 선 독출 동작 및 검증 독출 동작의 경우에는 독출된 데이터(DATA) 또는 기입/독출 동작의 성공/실패를 나타내는 패스/페일 신호(P/F)를 기입/독출 동작의 결과로서 메모리 장치(100)의 내부로, 예를 들어, 제어 로직(130) 또는 기입 회로(121)에 제공할 수 있다.
전압 생성부(140)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 유형의 전압들을 생성할 수 있다. 전압 생성부(140)는 복수의 워드 라인들(WL) 및 비트 라인들(BL)을 구동하기 위한 바이어스 전압(Vbias), 기준 전압(Vref), 기입 제어 전압(Vwct) 등을 생성할 수 있다. 예컨대, 바이어스 전압(Vbias)은 복수의 워드 라인들(WL) 또는 복수의 비트 라인들(BL)에 인가되는 셋 기입 전압(Vset), 리셋 기입 전압(Vreset), 독출 전압(Vread), 로우 차단 전압(Vinhx), 칼럼 차단 전압(Vinhy) 등을 포함할 수 있다. 바이어스 전압(Vbias)은 로우 디코더(150) 또는 칼럼 디코더(160)를 통해 복수의 비트 라인(BL) 또는 복수의 워드 라인(WL)에 제공될 수 있다. 기준 전압(Vref)은 제1 기입 드라이버(WD1)에 제공될 수 있다. 기준 전압(Vref)은 제1 기입 드라이버(WD1)에 제공될 수 있다. 제1 기입 드라이버(WD1)는 기준 전압(Vref)을 기초로 기입 전압을 생성할 수 있다. 기입 제어 전압(Vwct)은 제2 기입 드라이버(WD2)에 제공될 수 있다. 제2 기입 드라이버(WD2)는 상기 기입 제어 전압(Vwct) 및 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압을 기초로 기입 전류를 생성할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(130)에서 출력된 각종 제어 신호는 기입/독출 회로(120), 전압 생성부(140), 로우 디코더(150) 및 칼럼 디코더(160)에 제공될 수 있고, 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
구체적으로, 제어 로직(130)은 커맨드(CMD) 및 제어 신호(CTRL)를 기초로 하여 동작 제어 신호들(CTRL_op)을 생성할 수 있고, 생성된 동작 제어 신호들(CTRL_op)을 기입/독출 회로(120)에 제공할 수 있다. 제어 로직(130)은 또한 로우 디코더(150)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 칼럼 디코더(160)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다. 나아가 제어 로직(130)은 기입/독출 회로(120)로부터 수신되는 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있으며, 전압 제어 신호(CTRL_vol)를 생성하여, 상기 전압 제어 신호(CTRL_op)를 전압 생성부(140)에 제공할 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다. 메모리 셀 어레이(110)는 다수 개의 메모리 블록들을 포함할 수 있으며, 도 3은 하나의 메모리 블록을 나타낼 수 있다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL1 내지 WLn), 복수의 비트 라인들(BL1 내지 BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 동일한 워드라인에 선택되는 메모리 셀들(MC)을 페이지(PAGE) 단위로 정의할 수 있다. 여기서, 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 도 3에는 수평 구조의 2차원 메모리가 도시되었으나 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀 어레이(110)는 수직 구조의 3차원 메모리일 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC) 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 내지 BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 내지 WLn) 중 하나의 사이에 연결될 수 있다.
본 실시예에 따르면, 가변 저항 소자(R)는 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 스위칭될 수 있다. 일 실시예에서, 가변 저항 소자(R)는 전류 값에 따라 결정 상태가 변화하는 상변화 물질(phase-change material)을 포함할 수 있다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다.
이러한 상변화 물질은 비교적 저항이 높은 비정질 상태(amorphous state)와 비교적 저항이 낮은 결정 상태(crystal state)를 가질 수 있다. 이러한 상변화 물질은 전류의 양에 따라 발생되는 주울 열(Joule's heat) 의해 상(phase)이 변화될 수 있다. 그리고, 이와 같은 상변화를 이용하여 데이터를 기입할 수 있다.
한편, 다른 실시예에서, 가변 저항 소자(R)는 상변화 물질 대신, 페로브스카이트(perovskite) 화합물들, 전이 금속 산화물(transition metal oxide), 자성체 물질(magnetic materials), 강자성(ferromagnetic) 물질들 또는 반강자성(antiferromagnetic) 물질들을 포함할 수도 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 내지 WLm) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 일 실시예에서, 선택 소자(D)는 PN 접합 또는 PIN 접합 다이오드일 수 있으며, 다이오드의 애노드(anode)가 가변 저항 소자(R)에 연결되고, 다이오드의 캐소드(cathode)가 복수의 워드 라인들(WL1 내지 BLm) 중 하나에 연결될 수 있다. 이때, 다이오드의 애노드와 캐소드 사이의 전압 차가 다이오드의 문턱 전압보다 커지면, 다이오드가 턴 온되어 가변 저항 소자(R)에 전류가 공급될 수 있다 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4는 도 3의 메모리 셀(MC)에 포함된 가변 저항 소자(R)의 일 예를 나타낸다.
도 4를 참조하면, 가변 저항 소자(R)는 제1 및 제2 전극들(electrodes)(EL1, EL2) 및 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치되는 데이터 저장막(data storage film)(DS)을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 다양한 금속, 금속 산화물 또는 금속 질화물로 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 알루미늄(Al), 구리(Cu), 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TixAlyNz), 이리듐(Ir), 백금(Pt), 은(Ag), 금(Au), 폴리실리콘(poly silicon), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN)), 니켈(Ni), 코발트(Co), 크롬(Cr), 안티몬(Sb), 철(Fe), 몰리브덴(Mo), 팔라듐(Pd). 주석(Sn). 지르코늄(Zr), 아연(Zn), 산화 이리듐(IrO2), 산화스트론튬지르코네이트(StZrO3) 등일 수 있다.
데이터 저장막(DS)은 쌍극성(bipolar) 저항 기억 재료 또는 단극성(unipolar) 저항 기억 재료로 형성될 수 있다. 쌍극성 저항 기억 재료는 펄스의 극성에 의하여 셋이나 리셋 상태로 프로그램될 수 있으며, 쌍극성 저항 기억 재료에는 페로브스카이트(Perovskite) 계열의 물질들이 사용될 수 있다. 한편, 단극성 저항 기억 재료는 동일한 극성의 펄스에 의해서도 셋이나 리셋 상태로 프로그램될 수 있으며, 단극성 저항 기억 재료에는, NiOx나 TiOx와 같은 전이 금속 산화물(transition metal oxide) 등이 사용될 수 있다.
도 5a 내지 도 5c는 도 3의 메모리 셀(MC)의 변형 예들을 나타내는 회로도들이다.
도 5a를 참조하면, 메모리 셀(MCa)은 가변 저항 소자(Ra)를 포함하고, 가변 저항 소자(Ra)는 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 5b를 참조하면, 메모리 셀(MCb)은 가변 저항 소자(Rb)와 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항 소자(Rb)는 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항 소자(Rb)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(Rb)는 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항 소자(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 차단할 수 있다.
도 5c를 참조하면, 메모리 셀(MCc)은 가변 저항 소자(Rc)와 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항 소자(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 트랜지스터(TR)는 가변 저항 소자(Rc)와 워드 라인(WL) 사이에 연결되며, 가변 저항 소자(R)는 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항 소자(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 6a 및 도 6b는 메모리 셀들의 저항 산포를 나타내는 그래프이다. 도 6a는 메모리 셀(MC)이 싱글 레벨 셀인 경우를 나타내고, 도 6b는 메모리 셀(MC)이 멀티 레벨 셀인 경우를 나타낸다. 도 6a 및 도 6b에서, 가로축은 저항을 나타내고, 세로축은 메모리 셀들(MC)의 개수를 나타낸다.
도 6a를 참조하면, 메모리 셀(MC)이 1 비트로 프로그램되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다. 저 저항 상태(LRS)는 셋 상태, 고 저항 상태(HES)는 리셋 상태로 지칭될 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기입(set write) 동작이라고 한다. 또한, 메모리 셀(MC)에 기입 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기입(reset write) 동작이라고 한다.
도 6b를 참조하면, 메모리 셀(MC)이 2 비트로 프로그램되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 다른 실시예에서, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 저항 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 저항의 작은 변화에 의해 독출 오류가 발생될 수 있다. 따라서, 독출 마진(read margin)을 확보하기 위하여 저항 상태들(RS1, RS2, RS3, RS4)의 각각은 서로 중복되지 않는 저항범위(resistor range)를 가질 수 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제4 저항 상태(RS4)는 데이터 '11'에 해당하고, 제3 저항 상태(RS3)는 데이터 '01'에 해당하고, 제2 저항 상태(RS2)는 데이터 '00'에 해당하며, 제1 저항 상태(RS1)는 데이터 '10'에 해당할 수 있다.
도 7은 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 7을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 메모리 셀(MC)이 멀티 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 복수의 저항 상태들 중 하나를 가질 수 있다. 예를 들어, 도시된 바와 같이 메모리 셀(MC)은 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 하나를 가질 수 있다. 이때, 메모리 셀이 제1 저항 상태(RS1)일 때 저항 레벨이 가장 큰 상태이고, 메모리 셀이 제4 저항 상태(RS4)일 때 저항 레벨이 가장 작은 상태로 정의될 수 있다.
도 7의 그래프의 오른쪽에 도시된 바와 같이 셋 기입 동작을 통해 메모리 셀의 저항 레벨이 감소될 수 있다. 반면에, 그래프의 왼쪽에 도시된 바와 같이 리셋 기입을 통해 메모리 셀의 저항 레벨이 커질 수 있다.
한편, 메모리 셀(MC)에 임계 전압(Vth) 이상의 전압이 인가되면 메모리 셀(MC)의 전류가 급격히 증가하게 되므로, 프로그램하고자 하는 데이터에 따른 저항 레벨을 기입하기 위한 전류 제어가 쉽지 않다. 따라서, 본 실시예에서는, 메모리 셀(MC)에 대한 셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전류(Iset) 또는 기입 전류 펄스를 인가할 수 있다.
메모리 셀(MC)에 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스를 인가함에 따라, 메모리 셀(MC)의 저항 상태가 현재의 저항 상태에서 상대적으로 고 저항 상태로 변경될 수 있다. 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기에 따라 메모리 셀(MC)의 저항 상태의 변경의 정도가 달라질 수 있다. 예컨대, 도시된 바와 같이, 메모리 셀(MC)이 제1 저항 상태(RS1)일 때, 인가되는 셋 기입 전류(Iset) 또는 셋 기입 전류 펄스의 크기에 따라 제2 내지 제4 저항 상태(RS2 내지 RS4) 중 하나의 저항 상태로 변경될 수 있다.
리셋 기입 동작을 수행하기 위해서는 메모리 셀(MC)에 인가되는 전류를 피크 전류까지(도 7의 점선 박스로 표시됨) 증가한 이후에 다시 감소하도록 조절해야 하기 때문에, 일반적인 사각 펄스를 이용하여 메모리 셀(MC)에 대한 리셋 기입 동작을 수행하기는 쉽지 않다. 따라서, 메모리 셀(MC)에 대한 리셋 기입 동작을 수행할 경우에는 메모리 셀(MC)에 기입 전압 펄스(Vreset)를 인가할 수 있다.
메모리 셀(MC)에 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스를 인가함에 따라, 메모리 셀(MC)의 저항 상태가 현재의 저항 상태에서 상대적으로 저 저항 상태로 변경될 수 있다. 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기에 따라 메모리 셀(MC)의 저항 상태의 변경의 정도가 달라질 수 있다. 예컨대, 도시된 바와 같이, 메모리 셀(MC)이 제4 저항 상태(RS4)일 때, 인가되는 리셋 기입 전압(Vreset) 또는 리셋 기입 전압 펄스의 크기에 따라 제1 내지 제3 저항 상태(RS1 내지 RS3) 중 하나의 저항 상태로 변경될 수 있다.
도 8은 본 개시의 실시 예에 따른 메모리 장치의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 메모리 장치(100a)는 제1 메모리 셀 어레이(111), 제1 드라이버(WD1) 및 제2 드라이버(WD2)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100a)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 8에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100a)에도 포함될 수 있다.
제1 메모리 셀 어레이(111)는 각각 복수의 워드 라인들(WL1, WL2), 복수의 비트 라인들(BL) 및 상기 복수의 워드 라인들과 복수의 비트 라인들 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 도 8에는, 설명의 편의를 위하여, 제1 메모리 셀 어레이(111)가 두 개의 워드 라인(WL1, WL2) 및 하나의 비트 라인(BL)을 포함하는 것으로 도시하였다.
제1 기입 드라이버(WD1)는 메모리 셀들(MC)에 데이터를 기입하기 위한 기입 전압(Vwr)을 제공할 수 있다. 제1 기입 드라이버(WD1)는 상기 기입 전압(Vwr)을 구동하는 전압 드라이버일 수 있으며, 기입 전압(Vwr)을 제2 드라이버(WD2)에 제공할 수 있다.
제2 기입 드라이버(WD2)는 제1 메모리 셀 어레이(111)와 제1 기입 드라이버(WD1)에 사이에 배치될 수 있다. 제2 기입 드라이버(WD2)는 제1 메모리 셀 어레이(111)에 인접하게 배치되며, 제1 메모리 셀 어레이(111)의 비트 라인(BL)에 연결될 수 있다. 제2 기입 드라이버(WD)는 제1 기입 드라이버(WD1)로부터 제공된 기입 전압(Vwr)을 기초로, 기입 전류(Iset)를 생성하고, 기입 전류(Iset)를 비트 라인(BL)을 통해 메모리 셀들(MC)에 제공할 수 있다. 제2 기입 드라이버(WD2)는 기입 전압(Vwr)을 기입 전류(Iset)로 변환할 수 있다. 이때, 기입 전류(Iset)를 제공한다는 것은 메모리 셀(MC)로부터 출력되는 기입 전류(Iset)를 싱킹(sink)하거나 또는 메모리 셀(MC)로 유입되는 기입 전류(Iset)를 소싱(sourcing) 한다는 것을 의미한다.
한편, 도 8에서는 제2 기입 드라이버(WD2)에 하나의 비트 라인(BL)이 연결되는 것으로 도시되었으나, 이에 제한되는 것은 아니며, 제2 기입 드라이버(WD2)에는 복수의 비트 라인이 연결될 수 있다. 셋 기입 동작 시, 복수의 비트 라인들 중 선택된 하나의 비트 라인, 예컨대 도시된 비트 라인(BL)이 제2 기입 드라이버(WD2)에 전기적으로 연결되며, 제2 기입 드라이버(WD2)는 상기 선택된 비트 라인(BL)에 기입 전류(Iset)를 제공할 수 있다.
제1 메모리 셀 어레이(111)에 대한 셋 기입 동작 시, 복수의 워드 라인들(WL1, WL2) 중 하나의 워드 라인(WL1)이 선택될 수 있다. 선택된 워드 라인(WL1)에는 셋 기입 전압(Vset)이 인가되고, 비선택된 워드 라인(WL2)에는 로우 차단 전압(Vinhx)이 인가될 수 있다. 선택된 워드 라인(WL1)과 비트 라인(BL) 사이에 연결된 메모리 셀(MC)은 선택된 메모리 셀(SMC)이라고 지칭하고, 비선택된 워드 라인(WL2)과 비트 라인(BL) 사이에 연결된 메모리 셀(MC)은 비선택된 메모리 셀(UMC)라고 지칭할 수 있다.
선택된 메모리 셀(SMC)에는 셀 전류(Icell)가 흐를 수 있다. 이때, 선택된 메모리 셀(SMC)에 순방향의 셀 전류(Icell)가 흐름으로써, 선택된 메모리 셀(SMC)의 저항값이 낮아지는 셋 기입 동작이 수행될 수 있다. 비선택된 메모리 셀(UMC)에는 전류가 흐르지 아니하며, 이에 따라, 제2 기입 드라이버(WD2)로부터 제공되는 기입 전류(Iset)가 선택된 메모리 셀(SMC)을 통해 흐를 수 있다. 다시 말해, 선택된 메모리 셀(SMC)의 셀 전류(Icell)의 전류 량은 기입 전류(Iset)의 전류량과 동일 또는 유사할 수 있다.
한편, 도시되지는 않았으나, 메모리 장치(100a)는 다른 메모리 셀 어레이, 예컨대 제2 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이에 기입 전류를 제공하는 제2 기입 드라이버를 더 포함하고, 상기 제1 기입 드라이버(WD1)는 제2 메모리 셀 어레이에 대한 기입 동작 시 제2 메모리 셀 어레이에 연결된 제2 기입 드라이버에 기입 전압(Vwr)을 제공할 수 있다. 이와 같이, 복수의 메모리 셀 어레이가 제1 기입 드라이버(WD1)에 전기적으로 연결될 경우, 하나의 메모리 셀 어레이에 대한 기입 동작 수행 시, 다른 메모리 셀 어레이는 기생 커패시터 성분으로 보일 수 있다. 이때, 복수의 메모리 셀들을 구동하는 기입 드라이버가 하나의 메모리 셀 어레이에 기입 전류를 제공할 경우, 상기 기생 커패시터 성분에 의하여 기입 드라이버에서 인가한 전류가 메모리 셀까지 전달되는데 긴 시간이 필요하며, 메모리 셀의 급격한 저항값의 변화를 보상할 수 없다. 이에 따라, 메모리 셀에는 의도하지 않은 서지 전류가 흐를 수 있으며, 메모리 셀의 저항값이 원하는 저항값으로 변경되지 않을 수 있다.
그러나, 본 실시예에 따른, 메모리 장치(100a)에서는, 제1 기입 드라이버(WD1)가 기입 전압(Vwr)을 제공하고, 제1 메모리 셀 어레이(111)에 인접하게 배치되는, 제2 기입 드라이버(WD2)가 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기입 전류(Iset)로 변환하여 메모리 셀(MC)에 제공함으로써, 제1 메모리 셀 어레이(111)와 제1 기입 드라이버(WD1) 사이에 존재하는 기생 커패시터에 의한 영향을 감소시키고, 메모리 셀에 서지 전류가 흐르는 것을 방지할 수 있다. 이에 따라, 메모리 장치(100a)의 내구성이 증가될 수 있으며, 서지 전류에 의한 기입 디스터브가 방지되어, , 메모리 장치(100a)의 데이터 신뢰성이 증가될 수 있다.
도 9는 본 개시의 실시 예에 따른 메모리 장치를 나타내는 회로도이다. 도 9는 도 8의 메모리 장치(100a)를 보다 구체적으로 나타내는 회로도이며, 도 8을 참조하여 설명한 내용은 본 실시 예에 적용될 수 있다. 제1 메모리 셀 어레이(111)의 선택된 메모리 셀(SMC)에 셋 기입 동작이 수행되는 것을 예를 들어 설명하기로 한다.
도 9를 참조하면, 메모리 장치(100b)는 제1 메모리 셀 어레이(111), 제2 메모리 셀 어레이(112), 제1 기입 드라이버(WD1) 및 제2 기입 드라이버(WD2)를 포함할 수 있다.
제1 메모리 셀 어레이(111)는 복수의 메모리 셀들을 포함할 수 있으며, 선택된 메모리 셀(SMC)에 대한 기입 동작 수행 시, 선택된 메모리 셀(SMC)과 동일한 비트 라인(BL)에 연결된 다른 비 선택된 메모리 셀들은 기생 커패시터 성분, 예컨대 비트 라인 커패시터(CLBL)로 나타낼 수 있다. 비트 라인(BL)은 기생 저항 성분, 예컨대 비트 라인 저항(RLBL)을 포함할 수 있다. 비트 라인 커패시터(CLBL)는 매우 작을 수 있는바, 이하, 선택된 메모리 셀(SMC)의 기입 동작과 관련하여 고려하지 않기로 한다.
제1 메모리 셀 어레이(111)의 선택된 메모리 셀(SMC)은 비트 라인(BL)에 연결되고, 비트 라인(BL)에는 제2 기입 드라이버(WD2a)의 일단이 연결될 수 있다. 제2 기입 드라이버(WD2a)의 타단은 글로벌 데이터 라인(GDL)에 연결될 수 있다. 글로벌 데이터 라인(GDL)에는 제2 메모리 셀 어레이(112)가 연결될 수 있다. 제2 메모리 셀 어레이(112)는 제1 메모리 셀 어레이(111)를 제외한 적어도 하나의 다른 메모리 셀 어레이를 의미한다. 선택된 메모리 셀(SMC)에 대한 기입 동작 수행 시, 제2 메모리 셀 어레이(112)는 기생 성분, 예컨대 데이터 라인 커패시터(CGDL)로 나타낼 수 있다. 데이터 라인 커패시터(CGDL)는 비트 라인 커패시터(CLCL)보다 상대적으로 매우 클 수 있다. 한편, 글로벌 데이터 라인(GDL)은 기생 저항 성분, 예컨대 데이터 라인 저항(RGDL)을 포함할 수 있다.
제1 기입 드라이버(WD1)는 글로벌 데이터 라인(GDL)에 연결되고, 글로벌 데이터 라인(GDL)을 통해, 제2 기입 드라이버(WD2a)에 기입 전압(Vwr)을 제공할 수 있다.
제2 기입 드라이버(WD2a)는 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr) 및 기입 제어 전압(Vwct)을 기초로 기입 전류(Iset)를 생성할 수 있다. 도 2를 참조하여 설명한 바와 같이, 기입 제어 전압(Vwct)은 전압 생성부(도2의 140)로부터 제공될 수 있다. 기입 제어 전압(Vwct)은 미리 설정된 일정한 전압 레벨을 가질 수 있다. 기입 제어 전압(Vwct)의 전압 레벨은 기입 전압(Vwr)의 전압 레벨보다 높을 수 있다.
본 실시예에 있어서, 제2 기입 드라이버(WD2a)는 제1 트랜지스터(NM)를 포함할 수 있다. 제1 트랜지스터(NM)는 NMOS 트랜지스터일 수 있다. 제1 트랜지스터(NM)의 드레인(D)은 비트 라인(BL)에 연결되고, 소스(S)는 글로벌 데이터 라인(GDL)에 연결될 수 있다. 제1 트랜지스터(NM)의 소스(S)에는 기입 전압(Vwr)이 인가될 수 있다. 다만, 데이터 라인 저항(RGDL)을 고려할 때, 제1 트랜지스터(NM)의 소스(S)에는 기입 전압(Vwr)의 전압 레벨에서 기입 전류(Iset)와 데이터 라인 저항(RGDL)의 곱만큼의 전압 레벨이 상승된 전압 레벨을 갖는 전압이 인가될 수 있다. 제1 트랜지스터(NM)의 게이트(G)에는 기입 제어 전압(Vwct)이 인가될 수 있다.
제1 트랜지스터(NM)는 게이트(G)와 소스(S)의 전압 차이(이하 Vgs라고 함)를 기초로, 기입 전류(Iset)를 생성할 수 있다. 기입 제어 전압(Vwct)의 전압 레벨은 일정하므로, 제1 트랜지스터(NM)의 소스(S)의 전압 레벨에 따라, 기입 전류(Iset)가 변할 수 있다. 이와 같이, 제2 기입 드라이버(WD2a)는 제1 기입 드라이버(WD1)으로부터 제공되는 기입 전압(Vwr)을 기초로 기입 전류(Iset)를 생성하고, 또한, 기입 전류(Iset)의 전류량을 제어할 수 있다.
본 실시예에 따른, 메모리 장치(100b)에서는, 제1 기입 드라이버(WD1)가 기입 전압(Vwr)을 제공하고, 제1 메모리 셀 어레이(111)에 인접하게 배치되는, 제2 기입 드라이버(WD2a)가 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기입 전류(Iset)로 변환하여 비트 라인(BL)을 통해 선택된 메모리 셀(SMC)에 제공할 수 있다. 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)는 기입 전류(Iset)와 동일 또는 유사할 수 있다.
이와 같이, 본 실시예에 따른, 메모리 장치(100b)에서는 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)의 전류 량이 제1 메모리 셀 어레이(111)에 인접하게 배치되는 제2 기입 드라이버(WD2a)에 의하여 제어되므로, 상기 셀 전류(Icell)의 전류 량이 데이터 라인 커패시터(CGDL)의 영향을 받지 않는다. 이에 따라, 선택된 메모리 셀(SMC)의 저항값을 용이하게 원하는 저항값으로 조절할 수 있다.
도 10은 도 9의 메모리 장치에서, 기입 전압과 기입 전류의 변화를 나타내는 그래프이다.
메모리 셀에 대한 기입 동작 시, 기입 속도를 향상시키고, 메모리 셀의 저항 산포를 증가 시키기 위하여, ISPP(incremental step pulse programming)이 방식이 이용될 수 있다. 프로그램 루프가 증가됨에 따라, 메모리 셀에 제공되는 기입 전류(Iset)의 전류량을 증가시킬 수 있다.
한편, 도 9를 참조하여 설명한 바와 같이, 제2 기입 드라이버(WD2a)는 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기초로 기입 전류(Iset)를 생성할 수 있다. 따라서, 기입 전압(Vwr)의 전압 레벨을 변화시킴으로써, 기입 전류(Iset)의 전류량을 변화시킬 수 있다. 기입 전류(Iset)의 전류량은 수학식 1으로 나타낼 수 있다.
Figure pat00001
α는 제1 트랜지스터(NM)의 물리적 특성에 따른 계수이고, Vth는 제1 트랜지스터(NM)의 문턱전압이다.
수학식 1에 따라, 기입 전류(Iset)는 대략 Vgs를 제곱한 값에 비례할 수 있다. Vgs에 증가할수록 기입 전류(Iset)가 증가될 수 있다. 기입 제어 전압(Vwct)의 전압 레벨은 일정하고, 기입 전압(Vwr)의 전압 레벨은 기입 제어 전압(Vwct)의 전압 레벨보다 낮을 수 있다. 기입 전압(Vwr)의 전압 레벨을 감소시킴으로써, Vgs를 증가시킬 수 있다. 따라서, 본 실시예에 따른 메모리 장치(도 9의 100b)는 프로그램 루프가 증가될 수록, 기입 전압(Vwr)의 전압 레벨을 감소시킴으로써, 기입 전류(Iset)의 전류량을 증가시킬 수 있다.
도 11은 본 실시예에 따른 메모리 장치의 비교 예로서 설명되는 메모리 장치를 나타내는 회로도이다.
도 11을 참조하면, 메모리 장치(500)는 제1 메모리 셀 어레이(111), 제2 메모리 셀 어레이(112), 및 기입 드라이버(WD)를 포함할 수 있다.
제1 메모리 셀 어레이(111) 및 제2 메모리 셀 어레이(112)는 도 9의 제1 메모리 셀 어레이(111) 및 제2 메모리 셀 어레이(112)와 동일하다. 따라서 중복되는 설명은 생략하기로 한다.
도 11에서, 제1 메모리 셀 어레이(111)의 비트 라인(BL)은 글로벌 데이터 라인(GDL)에 연결될 수 있다. 선택된 메모리 셀(SMC)에 대한 기입 동작 수행 시, 제2 메모리 셀 어레이(112)는 기생 성분, 예컨대 데이터 라인 커패시터(CGDL)로 나타낼 수 있다. 데이터 라인 커패시터(CGDL)는 비트 라인 커패시터(CLCL)보다 상대적으로 매우 클 수 있다. 한편, 글로벌 데이터 라인(GDL)은 기생 저항 성분, 예컨대 데이터 라인 저항(RGDL)을 포함할 수 있다.
기입 드라이버(WD)는 글로벌 데이터 라인(GDL)에 연결될 수 있다. 기입 드라이버(WD)는 기입 전류(Iset)를 생성하여, 제1 메모리 셀 어레이(111)의 선택된 메모리 셀(SMC)에 제공할 수 있다. 한편, 선택된 메모리 셀(SMC)에 기입 전류(Iset)가 흐르면, 선택된 메모리 셀(SMC)의 저항값이 급격하게 낮아질 수 있다. 선택된 메모리 셀(SMC)의 저항값의 변화에 따라, 비트 라인(BL)의 전압레벨이 급격히 증가되어야, 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)가 기입 전류(Iset)의 전류량과 동일하게 유지될 수 있다. 그러나, 데이터 라인 커패시터(CGDL)에 의하여 비트 라인(BL)의 전압 레벨이 느리게 변화되므로, 메모리 선택된 메모리 셀(SMC)에는 기입 전류(Iset)뿐만이 아니라, 예상치 못한 서지 전류(Isurge)가 흐르게 된다. 상기 서지 전류는 데이터 라인 커패시터(CGDL)를 충전시킬 수 있다. 이때, 데이터 라인 커패시터(CGDL)와 데이터 라인 저항(RGDL)의 RC 딜레이에 의하여, 비트 라인(BL)의 전압 레벨은 서서히 증가할 수 있다. 따라서, 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)의 전류량을 조절하기가 용이하지 않다.
이와 같이, 도 11의 메모리 장치(500)는 기입 드라이버(WD)가 기입 전류(Iset)를 제공함에 따라, 데이터 라인 커패시터(CGDL)에 의한 서지 전류가 발생할 수 있으며, 이에 따라 선택된 메모리 셀(SMC)의 저항값을 원하는 저항값으로 제어하기 어렵다.
도 12a는 본 개시의 실시 예에 따른, 메모리 장치의 다른 예를 개략적으로 나타내는 블록도이다.
도 12a를 참조하면, 메모리 장치(100c)는 복수의 메모리 셀 어레이(111, 112), 제1 기입 회로(21a) 및 복수의 제2 기입 회로(22b-1, 22b-2)를 포함할 수 있다. 제1 기입 회로(21a)는 복수의 제1 기입 드라이버(WD1)를 포함하고, 복수의 제2 기입 회로(22b-1, 22b-2)는 각각 복수의 메모리 셀 어레이(111, 112)에 연결되는 복수의 제2 기입 드라이버(WD2)를 포함할 수 있다. 한편, 도 12a의 메모리 장치(100c)는 두 개의 메모리 셀 어레이(111, 112)를 포함하는 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 메모리 장치(100c)는 세 개 이상의 메모리 셀 어레이를 포함할 수 있으며, 각각의 메모리 셀 어레이에는 제2 기입 회로가 연결될 수 있다.
제1 메모리 셀 어레이(111) 및 제2 메모리 셀 어레이(112)는 복수의 비트 라인(BL1~BL9), 복수의 워드 라인(WL1~WL5) 및 복수의 비트 라인(BL1~BL9) 및 복수의 워드 라인(WL1~WL5)이 교차하는 영역에 배치되는 복수의 메모리 셀(MC)을 포함할 수 있다. 이때, 각각의 메모리 셀 어레이(111, 112)에 포함되는 비트 라인 및 워드 라인의 수는 다양할 수 있다. 이하, 제1 메모리 셀 어레이(111)에 대한 기입 동작을 기초로, 메모리 장치(100c)에 대하여 설명할 것인바, 제2 메모리 셀 어레이(112)는 기생 성분, 예컨대 데이터 라인 커패시터(CGDL1, CGDL2, CGDL3)로 간략하게 나타내기로 한다.
제1 메모리 셀 어레이(111)의 복수의 비트 라인(BL1~BL9) 중 적어도 하나의 비트 라인이 제2 기입 드라이버(WD2)에 연결될 수 있다. 예를 들어, 도시된 바와 같이, 세 개의 비트 라인이 제2 기입 드라이버(WD2)에 연결될 수 있다. 이때, 상기 제2 기입 드라이버(WD2) 각각에 연결된 복수의 비트 라인들 중 선택된 메모리 셀(SMC)에 연결된 선택된 하나의 비트 라인이 제2 기입 드라이버(WD2)에 각각 전기적으로 연결되고, 상기 제2 기입 드라이버(WD2)로부터 기입 전류를 제공받을 수 있다. 제2 기입 드라이버(WD2)는 도 8 및 도 9를 참조하여 설명한 바와 같이, 인가되는 기입 전압을 기초로 기입 전류를 생성할 수 있다. 제2 기입 드라이버(WD2)는 선택된 비트 라인을 통해 선택된 메모리 셀(SMC)에 기입 전류를 제공할 수 있다.
복수의 제2 기입 드라이버(WD2)는 복수의 글로벌 데이터 라인(GDL1, GDL2, GDL3)에 각각 연결될 수 있다. 제1 기입 회로(21a)에 포함된 복수의 제1 기입 드라이버(WD1) 또한 복수의 글로벌 데이터 라인(GDL1, GDL2, GDL3) 에 각각 연결될 수 있다. 도 8 및 도 9를 참조하여 설명한 바와 같이, 제2 기입 드라이버(WD1)는 기입 전압을 제공할 수 있다. 복수의 제1 기입 드라이버(WD1)는, 연결된 글로벌 데이터 라인(GDL1, GDL2, GDL3)을 통해, 대응하는 제2 기입 드라이버(WD2)에 기입 전압을 제공할 수 있다.
한편, 본 실시예에서, 복수의 제1 기입 드라이버(WD)는 서로 다른 기입 전압(Vwr1, Vwr2, Vwr3)을 제공할 수 있다. 선택된 메모리 셀들(SMC)은 서로 상이한 저항 상태로 프로그램되거나, 또는 기존의 저항 상태에서 다른 저항 상태로 프로그램 될 때, 변화되는 저항값의 정도가 서로 상이할 수 있다. 이를 위해, 선택된 비트 라인들, 예컨대 제1 비트 라인(BL1), 제5 비트 라인(BL5) 및 제7 비트 라인(BL7)에는 서로 다른 기입 전류가 인가되어야 한다. 따라서, 복수의 제1 기입 드라이버(WD)는 각각 대응하는 기입 전류를 생성하기 위한 서로 다른 기입 전압(Vwr1, Vwr2, Vwr3)을 대응하는 제2 기입 드라이버(WD2)에 제공할 수 있다. 선택된 메모리 셀(SMC)에 기입되는 데이터에 따라, 기입 전압들(Vwr1, Vwr2, Vwr3)의 전압 레벨이 서로 상이하거나 또는 서로 같을 수 있다.
한편, 도 9를 참조하여 설명한 바와 같이, 제2 기입 드라이버(WD)는 인가되는 기입 제어 전압(Vwct1, Vwct2) 및 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr1, Vwr2, Vwr3)에 기초하여 기입 전류를 생성할 수 있다. 동일한 메모리 셀 어레이에 연결되는 복수의 제2 기입 드라이버(WD)는 동일한 기입 제어 전압을 인가받을 수 있다. 예컨대, 제1 메모리 셀 어레이(111)에 연결되는 복수의 제2 기입 드라이버(WD2)에는 제1 기입 제어 전압(Vwct1)이 인가될 수 있다.
일 실시예에 있어서, 서로 다른 메모리 셀 어레이에 연결되는 제2 기입 드라이버(WD)에는 서로 다른 기입 제어 전압이 인가될 수 있다. 예컨대, 제1 메모리 셀 어레이(111)에 연결되는 복수의 제2 기입 드라이버(WD2)에는 제1 기입 제어 전압(Vwct1)이 인가되고, 제2 메모리 셀 어레이(112)에 연결되는 복수의 제2 기입 드라이버(WD2)에는 제2 기입 제어 전압(Vwct2)이 인가될 수 있다.
제1 기입 제어 전압(Vwct1) 및 제2 기입 제어 전압(Vwct2)의 전압 레벨은 서로 다를 수 있으며, 상기 제1 기입 제어 전압(Vwct1) 및 제2 기입 제어 전압(Vwct2)의 전압 레벨은, 제1 기입 드라이버(WD1)와 제2 기입 드라이버(WD2) 사이의 거리에 따라 달라질 수 있다. 도시된 바와 같이, 제2 기입 드라이버 WD2-11와 제1 기입 드라이버(WD1) 사이의 거리는, 제2 기입 드라이버 WD2-21과 제1 기입 드라이버(WD1) 사이의 거리보다 길다, 이에 따라, 제2 기입 드라이버 WD2-11와 제1 기입 드라이버(WD1) 사이의 기생 저항 성분(미도시), 예컨대 데이터 라인 저항이 제2 기입 드라이버 WD2-21와 제1 기입 드라이버(WD1) 사이의 기생 저항 성분보다 클 수 있다. 제1 기입 드라이버(WD1)가 동일한, 제1 기입 전압(Vwr1)을 제공하더라도, IR 드롭에 의하여, 제2 기입 드라이버 WD2-11에 인가되는 전압 레벨이 제2 기입 드라이버 WD2-21에 인가되는 전압 레벨보다 클 수 있다. 따라서, 상기 IR 드롭을 고려하여, 제1 기입 제어 전압(Vwct1)의 전압 레벨이 제2 기입 제어 전압(Vwct2)의 전압 레벨보다 높게 설정될 수 있다.
도 12b는 도 12a의 메모리 장치를 보다 상세하게 나타내는 회로도이다.
도 12b를 참조하면, 메모리 장치(100c)는 제1 메모리 셀 어레이(111), 로컬 컬럼 영역(LYR), 로컬 로우 영역(LXR), 글로벌 데이터 라인 영역(GDLR) 및 제1 기입 드라이버(WD1)를 포함할 수 있다.
제1 메모리 셀 어레이(111)는 도 12b를 참조하여 설명한 바 중복되는 설명은 생략하기로 한다.
글로벌 데이터 라인 영역(GDLR)은 글로벌 데이터 라인(GDL) 및 글로벌 데이터 라인(GDLR)에 연결되는 다른 메모리 셀 어레이, 예컨대, 도 12a의 제2 메모리 셀 어레이(112)가 배치되는 영역을 통칭할 수 있다. 이때, 글로벌 데이터 라인 영역(GDLR)에 배치되는 다른 메모리 셀 어레이는 데이터 라인 커패시터(CGDL)로 모델링하여 표시하기로 한다.
로컬 로우 영역(LXR)은 워드 라인(WL)에 셋 기입 전압(Vset)을 제공하는, 로우 스위치(SW_X)를 포함할 수 있다. 로컬 로우 영역(LXR)은 예컨대 로우 디코더일 수 있다. 도 12b에서는 설명의 편의를 위하여 하나의 스위치(SW_X)를 포함하는 것으로 도시하였으나, 복수의 로우 스위치(SW_X)가 제1 메모리 셀 어레이(111)의 복수의 워드 라인에 각각 연결되어, 선택되는 워드 라인에 셋 기입 전압(Vset)을 제공할 수 있다.
로컬 컬럼 영역(LYR)은 비트 라인(BL)을 선택하는 컬럼 스위치들(SW_Y1, SW_Y2, SW_Y3) 및 제2 기입 드라이버(WD2a)를 포함할 수 있다. 로컬 컬럼 영역(LYR)은 예컨대, 컬럼 디코더일 수 있다. 컬럼 스위치들(SW_Y1, SW_Y2, SW_Y3)은 복수의 비트 라인(BL1~BL3) 각각에 연결되어, 복수의 비트 라인(BL1~BL3)을 제2 기입 드라이버(WD2a)에 전기적으로 연결할 수 있다. 컬럼 스위치들(SW_Y1, SW_Y2, SW_Y3) 중 하나의 스위치가 턴온되어, 선택된 하나의 비트 라인을 제2 기입 드라이버(WD2a)에 연결할 수 있다. 이에 따라, 제2 기입 드라이버(WD2a)는 제1 기입 드라이버(WD1)으로부터 제공되는 기입 전압(Vwr)을 기초로, 기입 전류(Iset)를 생성하고, 선택된 비트 라인, 예컨대 제1 비트 라인(BL1)에 상기 기입 전류(Iset)를 제공할 수 있다.
도 13은 본 개시의 실시 예에 다른 메모리 장치를 나타내는 블록도이다.
본 실시예의 메모리 장치(100d)는 도 12a의 메모리 장치(100d)와 유사하다. 다만, 본 실시예의 메모리 장치(100d)에서, 도 12a의 메모리 장치(100d)와 달리 복수의 글로벌 데이터 라인들(GDL1, GDL2, GDL3)는 하나의 제1 기입 드라이버(WD1)에 연결될 수 있다. 이에 따라, 복수의 글로벌 데이터 라인들(GDL1, GDL2, GDL3)이 하나의 제1 기입 드라이버(WD1)에 의하여 제어될 수 있으며, 복수의 제2 기입 드라이버(WD2)에 동일한 기입 전압(Vwr)이 제공될 수 있다.
도 14는 본 개시의 실시예에 따른 메모리 장치의 일 예를 나타내는 회로도이다.
도 14를 참조하면, 메모리 장치(100e)는 제1 메모리 셀 어레이(111), 제1 드라이버(WD1) 및 제2 드라이버(WD2)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100a)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 14에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100e)에도 포함될 수 있다.
제1 메모리 셀 어레이(111)는 각각 복수의 워드 라인들(WL), 복수의 비트 라인들(BL1, BL2) 및 상기 복수의 워드 라인들과 복수의 비트 라인들 사이에 연결되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 도 14에는, 설명의 편의를 위하여, 제1 메모리 셀 어레이(111)가 하나의 워드 라인(WL) 및 두 개의 비트 라인(BL1, BL2)을 포함하는 것으로 도시하였다.
제1 기입 드라이버(WD1)는 메모리 셀들(MC)에 데이터를 기입하기 위한 기입 전압(Vwr)을 제공할 수 있다. 제1 기입 드라이버(WD1)는 상기 기입 전압(Vwr)을 구동하는 전압 드라이버이며, 기입 전압(Vwr)을 제2 드라이버(WD2)에 제공할 수 있다.
제2 기입 드라이버(WD2)는 제1 메모리 셀 어레이(111)와 제1 기입 드라이버(WD1)에 사이에 배치될 수 있다. 제2 기입 드라이버(WD2)는 제1 메모리 셀 어레이(111)에 인접하게 배치되며, 제1 메모리 셀 어레이(111)의 워드 라인(WL)에 연결될 수 있다. 제2 기입 드라이버(WD)는 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기초로, 기입 전류(Iset)를 생성하고, 기입 전류(Iset)를 워드 라인(WL)을 통해 메모리 셀들(MC)에 제공할 수 있다. 제2 기입 드라이버(WD2)는 기입 전압(Vwr)을 기입 전류(Iset)로 변환할 수 있다. 이때, 기입 전류(Iset)를 제공한다는 것은 메모리 셀(MC)로부터 출력되는 기입 전류(Iset)를 싱킹(sink)하거나 또는 메모리 셀(MC)로 유입되는 기입 전류(Iset)를 소싱(sourcing) 한다는 것을 의미한다.
제1 메모리 셀 어레이(111)에 대한 셋 기입 동작 시, 복수의 비트 라인들(BL1, BL2) 중 하나의 비트 라인(BL2)이 선택될 수 있다. 선택된 비트 라인(BL2)에는 접지 전압(Vss)이 인가될 수 있다. 비선택된 비트 라인(BL1)에는 컬럼 차단 전압(Vinhy)이 인가될 수 있다. 선택된 메모리 셀(SMC)에는 셀 전류(Icell)가 흐를 수 있다. 이때, 선택된 메모리 셀(SMC)에 순방향의 셀 전류(Icell)가 흐름으로써, 선택된 메모리 셀(SMC)의 저항값이 낮아지는 셋 기입 동작이 수행될 수 있다. 비선택된 메모리 셀(UMC)에는 전류가 흐르지 아니하며, 이에 따라, 제2 기입 드라이버(WD2)로부터 제공되는 기입 전류(Iset)가 선택된 메모리 셀(SMC)을 통해 흐를 수 있다. 다시 말해, 선택된 메모리 셀(SMC)의 셀 전류(Icell)의 전류 량은 기입 전류(Iset)의 전류량과 동일 또는 유사할 수 있다.
한편, 도시되지는 않았으나, 메모리 장치(100e)는 다른 메모리 셀 어레이, 예컨대 제2 메모리 셀 어레이 및 제2 메모리 셀 어레이에 기입 전류를 제공하는 제2 기입 드라이버를 더 포함할 수 있다. 제1 기입 드라이버(WD1)는 제2 메모리 셀 어레이에 대한 기입 동작 시 제2 메모리 셀 어레이에 연결된 제2 기입 드라이버에 기입 전압(Vwr)을 제공할 수 있다. 이와 같이, 복수의 메모리 셀 어레이가 제1 기입 드라이버(WD1)에 전기적으로 연결될 경우, 하나의 메모리 셀 어레이에 대한 기입 동작 수행 시, 다른 메모리 셀 어레이에 의한 기생 커패시터 성분이 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)에 영향을 미칠 수 있다. 그러나, 본 실시예에 따른, 메모리 장치(100e)에서는, 제1 기입 드라이버(WD1)가 기입 전압(Vwr)을 제공하고, 제1 메모리 셀 어레이(111)에 인접하게 배치되는, 제2 기입 드라이버(WD2)가 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기입 전류(Iset)로 변환하여 메모리 셀(MC)에 제공함으로써, 기생 커패시터에 의한 영향을 감소시킬 수 있다. 이에 따라, 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)는 기입 전류(Iset)와 동일 또는 유사하게 유지될 수 있다.
도 15는 본 개시의 실시 예에 따른 메모리 장치를 나타내는 회로도이다. 도 15는 도 14의 메모리 장치(100e)를 보다 구체적으로 나타내는 회로도이며, 도 15를 참조하여 설명한 내용은 본 실시 예에 적용될 수 있다. 제1 메모리 셀 어레이(111)의 선택된 메모리 셀(SMC)에 셋 기입 동작이 수행되는 것을 예를 들어 설명하기로 한다.
도 15를 참조하면, 메모리 장치(100f)는 제1 메모리 셀 어레이(111), 제2 메모리 셀 어레이(112), 제1 기입 드라이버(WD1) 및 제2 기입 드라이버(WD2b)를 포함할 수 있다.
제1 메모리 셀 어레이(111)는 복수의 메모리 셀들을 포함할 수 있으며, 선택된 메모리 셀(SMC)에 대한 기입 동작 수행 시, 선택된 메모리 셀(SMC)과 동일한 워드 라인(WL)에 연결된 다른 비 선택된 메모리 셀들은 기생 커패시터 성분, 예컨대 워드 라인 커패시터(CLWL)로 나타낼 수 있다. 워드 라인(WL)은 기생 저항 성분, 예컨대 워드 라인 저항(RLWL)을 포함할 수 있다. 워드 라인 커패시터(CLWL)는 매우 작을 수 있는바, 이하, 선택된 메모리 셀(SMC)의 기입 동작과 관련하여 고려하지 않기로 한다.
제1 메모리 셀 어레이(111)의 선택된 메모리 셀(SMC)은 워드 라인(WL)에 연결되고, 워드 라인(WL)에는 제2 기입 드라이버(WD2b)의 일단이 연결될 수 있다. 제2 기입 드라이버(WD2b)의 타단은 글로벌 소스 라인(GSL)에 연결될 수 있다. 글로벌 소스 라인(GSL)에는 제2 메모리 셀 어레이(112)가 연결될 수 있다. 제2 메모리 셀 어레이(112)는 제1 메모리 셀 어레이(111)를 제외한 적어도 하나의 다른 메모리 셀 어레이를 의미한다. 선택된 메모리 셀(SMC)에 대한 기입 동작 수행 시, 제2 메모리 셀 어레이(112)는 기생 성분, 예컨대 소스 라인 커패시터(CGSL)로 나타낼 수 있다. 소스 라인 커패시터(CGSL)는 워드 라인 커패시터(CLWL)보다 상대적으로 매우 클 수 있다. 한편, 글로벌 소스 라인(GSL)은 기생 저항 성분, 예컨대 소스 라인 저항(RGSL)을 포함할 수 있다.
제1 기입 드라이버(WD1)는 글로벌 소스 라인(GSL)에 연결되고, 글로벌 소스 라인(GSL)을 통해, 제2 기입 드라이버(WD2b)에 기입 전압(Vwr)을 제공할 수 있다.
제2 기입 드라이버(WD2b)는 기입 제어 전압(Vwct) 및 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기초로 기입 전류(Iset)를 생성할 수 있다. 도 2를 참조하여 설명한 바와 같이, 기입 제어 전압(Vwct)은 전압 생성부(도2의 140)로부터 제공될 수 있다. 기입 제어 전압(Vwct)은 미리 설정된 일정한 전압 레벨을 가질 수 있다. 기입 제어 전압(Vwct)의 전압 레벨은 기입 전압(Vwr)의 전압 레벨보다 낮을 수 있다.
본 실시예에 있어서, 제2 기입 드라이버(WD2b)는 제2 트랜지스터(PM)를 포함할 수 있다. 제2 트랜지스터(PM)는 PMOS 트랜지스터일 수 있다. 제2 트랜지스터(PM)의 드레인(D)은 워드 라인(WL)에 연결되고, 소스(S)는 글로벌 소스 라인(GSL)에 연결될 수 있다. 제2 트랜지스터(PM)의 소스(S)에는 기입 전압(Vwr)이 인가될 수 있다. 다만, 소스 라인 저항(RGSL)을 고려할 때, 제2 트랜지스터(PM)의 소스(S)에는 기입 전압(Vwr)의 전압 레벨에서 기입 전류(Iset)와 소스 라인 저항(RGSL)의 곱만큼의 전압 레벨이 하강된 전압 레벨을 갖는 전압이 인가될 수 있다. 제2 트랜지스터(PM)의 게이트(G)에는 기입 제어 전압(Vwct)이 인가될 수 있다.
제2 트랜지스터(PM)는 게이트(G)와 소스(S)의 전압 차이(이하 Vgs라고 함)를 기초로, 기입 전류(Iset)를 생성할 수 있다. 기입 제어 전압(Vwct)의 전압 레벨은 일정하므로, 제2 트랜지스터(PM)의 소스(S)의 전압 레벨에 따라, 기입 전류(Iset)가 변할 수 있다. 이와 같이, 제2 기입 드라이버(WD2b)는 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기초로 기입 전류(Iset)를 생성하고, 또한, 기입 전류(Iset)의 전류량을 제어할 수 있다.
본 실시예에 따른, 메모리 장치(100f)에서는, 제1 기입 드라이버(WD1)가 기입 전압(Vwr)을 제공하고, 제1 메모리 셀 어레이(111)에 인접하게 배치되는, 제2 기입 드라이버(WD2a)가 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기입 전류(Iset)로 변환하여, 비트 라인(BL)을 통해 선택된 메모리 셀(SMC)에 제공할 수 있다. 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)는 기입 전류(Iset)와 동일 또는 유사할 수 있다.
이와 같이, 본 실시예에 따른, 메모리 장치(100f)에서는 선택된 메모리 셀(SMC)에 흐르는 셀 전류(Icell)의 전류량이 제1 메모리 셀 어레이(111)에 인접하게 배치되는 제2 기입 드라이버(WD2a)에 의하여 제어되므로, 상기 셀 전류(Icell)의 전류량이 소스 라인 커패시터(CGSL)의 영향을 받지 않는다. 이에 따라, 선택된 메모리 셀(SMC)의 저항값을 용이하게 원하는 저항값으로 조절할 수 있다.
도 16은 도 15의 메모리 장치에서, 기입 전압과 기입 전류의 변화를 나타내는 그래프이다.
ISPP(incremental step pulse programming) 방식으로 데이터를 기입하기 위하여, 프로그램 루프가 증가될 수록, 메모리 셀에 제공되는 기입 전류(Iset)의 전류량을 증가시킬 수 있다.
도 15를 참조하여 설명한 바와 같이, 제2 기입 드라이버(WD2b)는 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기초로 기입 전류(Iset)를 생성할 수 있다. 따라서, 기입 전압(Vwr)의 전압 레벨을 변화시킴으로써, 기입 전류(Iset)의 전류량을 변화시킬 수 있다. 기입 전류(Iset)의 전류량은 수학식 1을 참조하여 설명한 바와 같이 대략 Vgs를 제곱한 값에 비례할 수 있다. Vgs의 절대값이 증가할수록 기입 전류(Iset)가 증가될 수 있다.
도 15의 메모리 장치(100f)에서, 기입 제어 전압(Vwct)의 전압 레벨은 일정하고, 기입 전압(Vwr)의 전압 레벨은 기입 제어 전압(Vwct)의 전압 레벨보다 높을 수 있다. 그러므로, 기입 전압(Vwr)의 전압 레벨을 증가시킴으로써, Vgs의 절대값을 증가시킬 수 있다. 따라서, 본 실시예에 따른 메모리 장치(도 15의 100f)는 프로그램 루프가 증가될 수록, 기입 전압(Vwr)의 전압 레벨을 증가 시킴으로써, 기입 전류(Iset)의 전류량을 증가시킬 수 있다.
도 17a는, 본 개시의 실시 예에 따른, 메모리 장치의 다른 예를 개략적으로 나타내는 블록도이다.
도 17a를 참조하면, 메모리 장치(100g)는 복수의 메모리 셀 어레이(111, 112), 제1 기입 회로(21c) 및 복수의 제2 기입 회로(22b-1, 22b-2)를 포함할 수 있다. 제1 기입 회로(21c)는 복수의 제1 기입 드라이버(WD1)를 포함하고, 복수의 제2 기입 회로(22b-1, 22b-2)는 각각 복수의 메모리 셀 어레이(111, 112)에 연결되는 복수의 제2 기입 드라이버(WD2)를 포함할 수 있다. 한편, 도 17a의 메모리 장치(100f)는 두 개의 메모리 셀 어레이(111, 112)를 포함하는 것으로 도시되었으나, 본 개시의 기술적 사상은 이에 제한되는 것은 아니다. 메모리 장치(100f)는 세 개 이상의 메모리 셀 어레이를 포함할 수 있으며, 각각의 메모리 셀 어레이에는 제2 기입 회로가 연결될 수 있다.
제1 메모리 셀 어레이(111) 및 제2 메모리 셀 어레이(112)는 복수의 비트 라인(BL1~BL4), 복수의 워드 라인(WL1~WL9) 및 복수의 비트 라인(BL1~BL4) 및 복수의 워드 라인(WL1~WL9)이 교차하는 영역에 배치되는 복수의 메모리 셀(MC)을 포함할 수 있다. 이때, 각각의 메모리 셀 어레이(111, 112)에 포함되는 비트 라인 및 워드 라인의 수는 다양할 수 있다. 이하, 제1 메모리 셀 어레이(111)에 대한 기입 동작을 기초로, 메모리 장치(100f)에 대하여 설명할 것인바, 제2 메모리 셀 어레이(112)는 기생 성분, 예컨대 소스 라인 커패시터(CGSL1, CGSL2, CGSL3)로 간략하게 나타내기로 한다.
한편, 제1 메모리 셀 어레이(111)의 복수의 워드 라인(WL1~WL9) 중 적어도 하나의 워드 라인이 제2 기입 드라이버(WD2)에 연결될 수 있다. 예를 들어, 도시된 바와 같이, 세 개의 워드 라인이 제2 기입 드라이버(WD2)에 연결될 수 있다. 이때, 상기 제2 기입 드라이버(WD2) 각각에 연결된 복수의 워드 라인들 중 선택된 메모리 셀(SMC)에 연결된 선택된 하나의 워드 라인이 제2 기입 드라이버(WD2)에 각각 전기적으로 연결되고, 상기 제2 기입 드라이버(WD2)로부터 기입 전류를 제공받을 수 있다. 제2 기입 드라이버(WD2)는 도 14 및 도 15를 참조하여 설명한 바와 같이, 인가되는 기입 전압을 기초로 기입 전류를 생성할 수 있다. 제2 기입 드라이버(WD2)는 선택된 비트 라인을 통해 선택된 메모리 셀(SMC)에 기입 전류를 제공할 수 있다.
복수의 제2 기입 드라이버(WD2)는 복수의 글로벌 소스 라인(GSL1, GSL2, GSL3)에 각각 연결될 수 있다. 제1 기입 회로(21c)에 포함된 복수의 제1 기입 드라이버(WD1) 또한 복수의 글로벌 소스 라인(GSL1, GSL2, GSL3) 에 각각 연결될 수 있다. 도 14 및 도 15를 참조하여 설명한 바와 같이, 제2 기입 드라이버(WD1)는 기입 전압을 제공할 수 있다. 복수의 제1 기입 드라이버(WD1)는, 연결된 글로벌 소스 라인(GSL1, GSL2, GSL3)을 통해, 대응하는 제2 기입 드라이버(WD2)에 기입 전압을 제공할 수 있다.
한편, 본 실시예에서, 복수의 제1 기입 드라이버(WD)는 서로 다른 기입 전압(Vwr1, Vwr2, Vwr3)을 제공할 수 있다. 선택된 메모리 셀들(SMC)은 서로 상이한 저항 상태로 프로그램되거나, 또는 기존의 저항 상태에서 다른 저항 상태로 프로그램 될 때, 변화되는 저항값의 정도가 서로 상이할 수 있다. 이를 위해, 선택된 워드 라인들, 예컨대 제1 워드 라인(WL1), 제5 워드 라인(WL5) 및 제7 워드 라인(WL7)에는 서로 다른 기입 전류가 인가되어야 한다. 따라서, 복수의 제1 기입 드라이버(WD)는 각각 대응하는 기입 전류를 생성하기 위한 서로 다른 기입 전압(Vwr1, Vwr2, Vwr3)을 대응하는 제2 기입 드라이버(WD2)에 제공할 수 있다. 선택된 메모리 셀(SMC)에 기입되는 데이터에 따라, 기입 전압들(Vwr1, Vwr2, Vwr3)의 전압 레벨이 서로 상이하거나 또는 서로 같을 수 있다.
한편, 도 15를 참조하여 설명한 바와 같이, 제2 기입 드라이버(WD)는 인가되는 기입 제어 전압(Vwct1, Vwct2) 및 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr1, Vwr2, Vwr3)에 기초하여 기입 전류를 생성할 수 있다. 동일한 메모리 셀 어레이에 연결되는 복수의 제2 기입 드라이버(WD)는 동일한 기입 제어 전압을 인가받을 수 있다. 예컨대, 제1 메모리 셀 어레이(111)에 연결되는 복수의 제2 기입 드라이버(WD2)에는 제1 기입 제어 전압(Vwct1)이 인가될 수 있다.
일 실시예에 있어서, 서로 다른 메모리 셀 어레이에 연결되는 복수의 제2 기입 드라이버(WD)에는 서로 다른 기입 제어 전압이 인가될 수 있다. 예컨대, 제1 메모리 셀 어레이(111)에 연결되는 복수의 제2 기입 드라이버(WD2)에는 제1 기입 제어 전압(Vwct1)이 인가되고, 제2 메모리 셀 어레이(112)에 연결되는 복수의 제2 기입 드라이버(WD2)에는 제2 기입 제어 전압(Vwct2)이 인가될 수 있다.
제1 기입 제어 전압(Vwct1) 및 제2 기입 제어 전압(Vwct2)의 전압 레벨은 서로 다를 수 있으며, 상기 제1 기입 제어 전압(Vwct1) 및 제2 기입 제어 전압(Vwct2)의 전압 레벨은, 제1 기입 드라이버(WD1)와 제2 기입 드라이버(WD2) 사이의 거리에 따라 달라질 수 있다. 제1 기입 드라이버(WD1)와의 거리가 먼 제2 기입 드라이버(WD2)에 제공되는 제1 기입 제어 전압(Vwct1)의 전압 레벨이 제2 기입 제어 전압(Vwct2)의 전압 레벨보다 높게 설정될 수 있다.
도 17b는 도 17a의 메모리 장치를 보다 상세하게 나타내는 회로도이다.
도 17b를 참조하면, 메모리 장치(100g)는 제1 메모리 셀 어레이(111), 로컬 컬럼 영역(LYR), 로컬 로우 영역(LXR), 글로벌 소스 라인 영역(GDSR) 및 제1 기입 드라이버(WD1)를 포함할 수 있다.
제1 메모리 셀 어레이(111)는 도 17b를 참조하여 설명한 바 중복되는 설명은 생략하기로 한다.
글로벌 소스 라인 영역(GSLR)은 글로벌 소스 라인(GSL) 및 글로벌 소스 라인(GSL)에 연결되는 다른 메모리 셀 어레이, 예컨대, 도 17a의 제2 메모리 셀 어레이(112)가 배치되는 영역을 통칭할 수 있다. 이때, 글로벌 소스 라인 영역(GSLR)에 배치되는 다른 메모리 셀 어레이는 소스 라인 커패시터(CGSL)로 모델링하여 표시하기로 한다.
로컬 컬럼 영역(LYR)은 비트 라인(BL)에 접지 전압(Vss)을 제공하는, 컬럼 스위치(SW_Y)를 포함할 수 있다. 로컬 컬럼 영역(LYR)은 예컨대 컬럼 디코더일 수 있다. 도 17b에서는 설명의 편의를 위하여 하나의 컬럼 스위치(SW_Y)를 포함하는 것으로 도시하였으나, 복수의 컬럼 스위치(SW_Y)가 제1 메모리 셀 어레이(111)의 복수의 비트 라인에 각각 연결되고, 선택되는 비트 라인에 접지 전압 전압(Vss)을 제공할 수 있다.
로컬 로우 영역(LXR)은 워드 라인(WL)을 선택하는 로우 스위치들(SW_X1, SW_X2, SW_X3) 및 제2 기입 드라이버(WD2b)를 포함할 수 있다. 로컬 로우 영역(LXR)은 예컨대, 로우 디코더일 수 있다. 로우 스위치들(SW_X1, SW_X2, SW_X3)은 복수의 워드 라인(WL1~WL3) 각각에 연결되어, 복수의 워드 라인(WL1~WL3)을 제2 기입 드라이버(WD2b)에 전기적으로 연결할 수 있다. 로우 스위치들(SW_X1, SW_X2, SW_X3) 중 하나의 스위치가 턴온되어, 선택된 하나의 워드 라인을 제2 기입 드라이버(WD2b)에 연결할 수 있다. 이에 따라, 제2 기입 드라이버(WD2b)는 제1 기입 드라이버(WD1)으로부터 제공되는 기입 전압(Vwr)을 기초로, 기입 전류(Iset)를 생성하고, 선택된 워드 라인, 예컨대 제1 워드 라인(WL1)에 상기 기입 전류(Iset)를 제공할 수 있다.
도 18은 본 개시의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
본 실시예의 메모리 장치(100h)는 도 17a의 메모리 장치(100g)와 유사하다. 다만, 본 실시예의 메모리 장치(100h)에서, 도 17a의 메모리 장치(100g)와 달리 복수의 글로벌 소스 라인들(GSL1, GSL2, GSL3)는 하나의 제1 기입 드라이버(WD1)에 연결될 수 있다. 이에 따라, 복수의 글로벌 소스 라인들(GSL1, GSL2, GSL3)이 하나의 제1 기입 드라이버(WD1)에 의하여 제어될 수 있으며, 복수의 제2 기입 드라이버(WD2)에 동일한 기입 전압(Vwr)이 제공될 수 있다.
도 19는, 본 개시의 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 19를 참조하면, 메모리 장치(100i)는 메모리 셀 어레이(110), 제어 로직(130), 전압 생성부(140), 제1 기입 회로(21) 및 복수의 제2 기입 회로(22-1~ 22-n)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(100a)는 도 2의 메모리 장치(100)에 대한 일 실시예로서, 도 2를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 또한, 도 19에는 도시되지 않았으나, 도 2의 메모리 장치(100)에 포함되는 구성 요소들은 본 실시예에 따른 메모리 장치(100a)에도 포함될 수 있다.
메모리 셀 어레이(110)는 제1 내지 제n 메모리 셀 어레이(111~11n)를 포함하고, 각각의 메모리 셀 어레이(111~11n)에는 복수의 제2 기입 회로(22-1~22-n) 중 대응하는 제2 기입 회로가 연결될 수 있다. 복수의 제2 기입 회로(22-1~22-n) 각각은 복수의 제2 기입 드라이버(WD2)를 포함할 수 있다. 제2 기입 드라이버(WD2)는 메모리 셀 어레이의 비트 라인 또는 워드 라인에 연결될 수 있다. 제2 기입 드라이버(WD2)는 기입 제어 전압(Vwct) 및 대응하는 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압(Vwr)을 기초로, 기입 전류를 생성하고, 상기 기입 전류를 연결된 비트 라인 또는 워드 라인을 통해, 메모리 셀에 제공할 수 있다.
제1 기입 회로(21)는 복수의 제1 기입 드라이버(WD1)를 포함할 수 있다. 복수의 제1 기입 드라이버(WD1) 각각은, 기입 전압(Vwr)을 대응하는 제2 기입 드라이버(WD2)에 제공할 수 있다.
전압 생성부(140)는 제2 기입 드라이버(WD2)에 제공되는 기입 제어 전압(Vwct)을 생성하고, 기입 제어 전압(Vwct)을 제2 기입 드라이버(WD2)에 제공할 수 있다. 일 실시예에 있어서, 전압 생성부(140)는 전압 레벨이 다른 복수의 기입 제어 전압(Vwct)을 생성하고, 복수의 제2 기입 회로(22-1~22-n)에 복수의 기입 제어 전압(Vwct)을 각각 제공할 수 있다.
전압 생성부(140)는 또한, 기준 전압(Vref)을 생성하고, 상기 기준 전압(Vref)을 제1 기입 회로(21)에 제공할 수 있다. 제1 기입 회로(21)의 복수의 제1 기입 드라이버(WD1)는 상기 기준 전압(Vref)을 기초로, 기입 전압(Vwr)을 생성하여, 대응하는 제2 기입 드라이버(WD2)에 제공할 수 있다. 일 실시예에 있어서, 상기 기준 전압(Vref)은 기입 전압(Vwr)과 같을 수 있다.
전압 생성부(140)는 제어 로직(130)으로부터 제공되는 전압 제어 신호(CTRL)를 기초로, 상기 기입 제어 전압(Vwct) 및 기준 전압(Vref)을 생성할 수 있다. 제어 로직(130)은 메모리 컨트롤러(도 1의 200)로부터 제공되는 제어 신호(CTRL) 또는 메모리 장치(100i)의 기입 상황을 판단하고, 판단된 결과에 기초하여 기입 제어 전압(Vwct) 또는 기준 전압(Vref)의 전압 레벨을 조절할 수 있다.
일 실시예에 있어서, 메모리 장치(100i)는 온도 센서(190)를 더 포함할 수 있다. 온도 센서(190)는 메모리 장치(100i)의 내부 또는 외부의 온도를 감지하고, 감지된 온도 정보(TEMP)를 제어 로직(130)에 제공할 수 있다. 제어 로직(130)은 상기 온도 정보(TEMP)를 기초로, 기입 제어 전압(Vwct) 또는 기준 전압(Vref)의 전압 레벨을 조절할 수 있다.
예를 들어, 온도가 높으면, 전자들의 이동 속도가 빨라질 수 있다. 이에, 제2 기입 드라이버(WD2)에서 제공되는 기입 전류가 증가될 수 있다. 제어 로직(130)은 온도 정보(TEMP)에 기초하여, 기입 제어 전압(Vwct)의 전압 레벨을 조절함으로써, 제2 기입 드라이버(WD2)에서 제공되는 기입 전류과 온도와 무관하게 일정하게 유지되도록 할 수 있다.
한편, 도 19에서, 온도 센서(190)는 메모리 장치(100i) 내부에 구비되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 온도 센서(190)는 메모리 장치(100i)의 외부, 예컨대 메모리 컨트롤러(도 1의 200)에 구비될 수 있다. 메모리 컨트롤러(200)는 온도 정보(TEMP)를 제어 신호(CTRL)로서, 제어 로직(130)에 제공할 수 있다.
도 20은 본 개시의 실시예에 따른 메모리 장치의 일 구현예를 나타낸다.
도 20을 참조하면, 메모리 장치(300)는 복수의 타일(Tile), 제1 기입 회로(21) 및 제2 기입 회로(22)를 포함할 수 있다.
타일(Tile)은 하나의 로우 디코더 및 하나의 칼럼 디코더에 연결되는 복수의 워드 라인들 및 비트 라인들을 포함하는 메모리 셀 어레이로 정의될 수 있다. 복수의 타일(Tile)은 제1 기입 회로(21)에 포함되는 복수의 제1 기입 드라이버(WD1)를 공유하며, 각각의 타일(Tile)은 복수의 제2 기입 드라이버(WD2)에 연결될 수 있다. 일 실시예에 있어서, 복수의 제2 기입 드라이버(WD2)는 각각의 타일에 연결되는, 로우 디코더(150a) 또는 컬럼 디코더(160a)의 일부로서 구현될 수 있다.
도 8 내지 도 18을 참조하여 전술한 바와 같이, 제1 기입 드라이버(WD1)는 전압 드라이버이고, 제2 기입 드라이버(WD2)는 전류 드라이버일 수 잇다. 제1 기입 드라이버(WD1)는 대응하는 제2 기입 드라이버(WD2)에 기입 전압을 제공하고, 각각의 타일에 연결되는 제2 기입 드라이버(WD2)는 대응하는 제1 기입 드라이버(WD1)로부터 제공되는 기입 전압을 기초로, 기입 전류를 생성하고, 기입 전류를 메모리 셀에 제공할 수 있다.
한편, 도시된 바와 같이, 각각의 타일의 메모리 셀 어레이는 수직방향으로 적층되는 메모리 셀들을 포함할 수 있다. 수직 방향으로 동일한 위치에 배치되는 메모리 셀들이 하나의 메모리 셀 층을 형성할 수 있다. 일 실시예에 있어서, 타일에 연결되는 복수의 제2 기입 드라이버(WD2) 각각은 복수의 메모리 셀 층에 기입 전류를 제공할 수 있다. 다시 말해, 복수의 메모리 셀 층은 복수의 제2 기입 드라이버(WD2)를 공유하며, 상기 복수의 제2 기입 드라이버(WD2)에 의해 공통적으로 복수의 메모리 셀 층의 기입 동작이 제어될 수 있다. 다른 실시예에 있어서, 복수의 제2 기입 드라이버(WD2) 각각은 서로 다른 메모리 셀 층에 기입 전류를 제공할 수 있다. 다시 말해, 복수의 메모리 셀 층은 각각 서로 다른 복수의 제2 기입 드라이버(WD2)에 연결되며, 각각의 메모리 셀 층이 서로 다른 복수의 제2 기입 드라이버(WD2)에 의해 별개로 기입 동작이 제어될 수 있다.
도 21a 및 도 21b는 도 1의 메모리 장치의 일 예를 나타내는 사시도이다.
도 21a를 참조하면, 메모리 장치(400a)는 복수의 비트 라인들(BL), 복수의 워드 라인들(WL) 및 복수의 메모리 셀들을 포함할 수 있다. 복수의 비트 라인들(BL)은 복수의 워드 라인들(WL)과 교차되게 배치될 수 있다. 복수의 메모리 셀들은 각각 복수의 비트 라인들(BL)과 복수의 워드 라인들(WL)이 교차하는 영역에 배치되고, 다이오드(D)와 가변 저항 소자(R)를 포함할 수 있다. 도시된 바와 같이, 복수의 메모리 셀들은 수직 방향으로 적층될 수 있다.
일 실시예에 있어서, 적층된 메모리 셀들의 하부에는 상기 메모리 셀들을 구동하는 주변 회로(예컨대, 로우 디코더, 칼럼 디코더, 기입 회로, 독출 회로 등)가 형성될 수 있다. 다른 실시예에 있어서, 상기 주변 회로는, 상기 메모리 셀들이 형성되는 영역과 별개의 다른 영역에 형성될 수 있다.
도21b를 참조하면, 메모리 장치(400b)는 기판(SUB)에 평행하게 배치되는 복수의 비트 라인들(BL), 기판(SUB)에 수직으로 배치되는 복수의 워드 라인들(WL), 및 각 비트 라인(BL)과 각 워드 라인(WL) 사이에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 각 메모리 셀은 기판(SUB)에 수직으로 형성되는 다이오드 물질(D) 및 가변 저항 물질(R)을 포함할 수 있다. 여기서, 가변 저항 물질(R)은 V, Co, Ni, Pd, Fe 또는 Mn로 도핑된 비정질 실리콘일 수 있고, Pr1-xCaxMnO3, La1-xCaxMnO3(LCMO), LaSrMnO3(LSMO), 또는 GdBaCoxOy(GBCO)와 같은 페로브스카이트 재료들일 수 있다.
도 22는 본 개시의 실시 예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 카드 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 이때, 메모리 장치(1230) 본 개시의 실시 예들에 따른 메모리 장치들이 적용될 수 있다. 메모리 장치(1230)는 메모리 셀 어레이, 기입 전압을 제공하는 제1 기입 드라이버 및 상기 메모리 셀 어레이와 제1 기입 드라이버 사이에 배치되고, 셋 기입 동작 시, 제1 드라이버로부터 제공되는 전압을 기입 전류로 변환하여 메모리 셀 어레이에 제공하는 제2 기입 드라이버를 포함할 수 있다. 제2 기입 드라이버가 메모리 셀 어레이에 인접하게 배치되어, 선택된 메모리 셀에 상기 기입 전류가 흐르도록 제어함으로써, 기생 커패시터 성분에 의하여 메모리 셀에 예상치 못한 서지 전류가 흐르는 것을 방지할 수 있다. 따라서, 서지 전류에 의한 기입 디스터브가 방지되므로, 메모리 장치(1230)의 신뢰성이 증가될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
카드 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 개시의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 23을 참조하면, 메모리 모듈(2000)은 메모리 장치들(2210~2240)들 및 제어 칩(2100)을 포함할 수 있다. 메모리 장치들(2210~2240)들 각각은 도 2 내지 도 18을 참조하여 전술한 본 개시의 실시 예들에 따른 메모리 장치들이 적용될 수 있다. 메모리 장치들(2210~2240)들 각각은 메모리 셀 어레이, 기입 전압을 제공하는 제1 기입 드라이버 및 상기 메모리 셀 어레이와 제1 기입 드라이버 사이에 배치되고, 셋 기입 동작 시, 제1 드라이버로부터 제공되는 전압을 기입 전류로 변환하여 메모리 셀 어레이에 제공하는 제2 기입 드라이버를 포함할 수 있다. 제2 기입 드라이버가 메모리 셀 어레이에 인접하게 배치되어, 선택된 메모리 셀에 상기 기입 전류가 흐르도록 제어함으로써, 기생 커패시터 성분에 의하여 메모리 셀에 예상치 못한 서지 전류가 흐르는 것을 방지할 수 있다. 따라서, 서지 전류에 의한 기입 디스터브가 방지되므로, 메모리 장치(1230)의 신뢰성이 증가될 수 있다.
제어 칩(2100)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(2210~2240)들을 제어할 수 있다. 예를 들어, 제어 칩(2100)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(2210~2240)을 활성화하여 기입 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(2100)은 각 메모리 장치들(2210~2240)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
도 24는 본 개시의 실시예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 24를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 이때, 복수의 메모리 장치들(3230, 3240, 3250)은 도 2 내지 도 18을 참조하여 전술한 본 개시의 실시 예들에 따른 메모리 장치들을 기초로 구현될 수 있다. 복수의 메모리 장치들(3230, 3240, 3250)의 기입 디스터브가 방지되어, 복수의 메모리 장치들(3230, 3240, 3250)의 데이터 신뢰성이 증가되므로, 복수의 메모리 장치들(3230, 3240, 3250)로부터 독출된 데이터의 에러 정정에 소요되는 시간이 감소될 수 있다. 따라서, SSD 시스템(3000)의 퍼포먼스가 증가될 수 있다.
도 25는 본 개시의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(4000)을 나타내는 블록도이다.
도 25를 참조하면, 컴퓨팅 시스템(4000)은 메모리 시스템(4100), 프로세서(4200), RAM(4300), 입출력 장치(4400), 및 전원 장치(4500) 포함할 수 있다. 한편, 도 21에는 도시되지 않았지만, 컴퓨팅 시스템(4000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(4000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
메모리 시스템(4100)은 메모리 장치(4110) 및 메모리 컨트롤러(4120)를 포함할 수 있다. 메모리 시스템(4100)은 도 1을 참조하여 전술한 본 개시의 실시 예에 따른 메모리 시스템(10)이 적용될 수 있다. 메모리 장치(4110)는 도 2 내지 도 18을 참조하여 설명한 본 개시의 다양한 실시예에 따른 메모리 장치 중 하나일 수 있다. 메모리 장치(4110)는 셋 기입시 메모리 셀에 과도한 서지 전류가 흐르는 것을 방지함으로써, 데이터 신뢰성을 증가시킬 수 있다.
프로세서(4200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(4200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(4600)를 통하여 RAM(4300), 입출력 장치(4400) 및 메모리 시스템(4100)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(4200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(4300)은 컴퓨팅 시스템(4000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(4300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(4400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(4500)는 컴퓨팅 시스템(4000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메모리 시스템
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 300, 400a, 400b: 메모리 장치
200: 메모리 컨트롤러 WD1: 제1 기입 드라이버
WD2: 제2 기입 드라이버

Claims (10)

  1. 서로 교차하는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 각각 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀에 데이터를 기입하기 위한 기입 전압을 제공하는 제1 기입 드라이버; 및
    상기 메모리 셀 어레이와 상기 제1 기입 드라이버 사이에 배치되며, 상기 복수의 제1 신호 라인들 중 선택된 제1 신호 라인에 상기 기입 전압을 기초로 생성되는 기입 전류를 제공하는 제2 기입 드라이버를 포함하는, 저항성 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 기입 드라이버는,
    프로그램 루프 횟수에 따라 전압 레벨이 변화는 상기 기입 전압을 상기 제2 기입 드라이버에 제공하는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제1 항에 있어서, 상기 제2 기입 드라이버는,
    상기 제1 기입 드라이버로부터 제공되는 상기 기입 전압을 상기 기입 전류로 변환하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제1 항에 있어서, 상기 제2 기입 드라이버는,
    상기 선택된 제1 신호 라인에 연결되는 드레인 단자, 상기 제1 기입 드라이버에 연결되는 소스 단자 및 제어 전압이 인가되는 게이트 단자를 포함하고, 상기 게이트 단자와 상기 소스 단자의 전압 차이를 기초로, 상기 기입 전류를 생성하는 트랜지스터를 포함하는, 저항성 메모리 장치.
  5. 제1 항에 있어서, 상기 제1 기입 드라이버는,
    프로그램 루프 횟수가 증가함에 따라 상기 기입 전류가 증가되도록, 상기 기입 전압의 전압 레벨을 상기 프로그램 루프 횟수가 증가될수록 증가 또는 감소시키는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제1 항에 있어서,
    상기 제1 기입 드라이버는, 제3 신호 라인에 연결되고, 상기 제2 기입 드라이버는, 상기 제3 신호 라인을 통해 상기 제1 기입 드라이버와 전기적으로 연결되며, 상기 제3 신호 라인에는, 다른 복수의 제1 신호 라인들이 전기적으로 연결되는 것을 특징으로 하는 저항성 메모리 장치.
  7. 각각이, 복수의 제1 신호 라인들, 복수의 제2 신호 라인들 및 상기 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결되는 복수의 메모리 셀들을 포함하고, 서로 평행하게 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이;
    상기 제1 메모리 셀 어레이의 상기 복수의 제1 신호 라인들 중 적어도 하나의 제1 신호 라인에 연결되는 제1 전류 드라이버;
    상기 제2 메모리 셀 어레이의 상기 복수의 제1 신호 라인들 중 적어도 하나의 제1 신호 라인에 연결되는 제2 전류 드라이버; 및
    제3 신호 라인을 통해 상기 제1 전류 드라이버 및 상기 제2 전류 드라이버에 제1 기입 전압을 제공하는 제1 전압 드라이버를 포함하는 저항성 메모리 장치.
  8. 제7 항에 있어서,
    상기 제1 전류 드라이버 및 상기 제2 전류 드라이버는 상기 제1 기입 전압을 기초로 제1 기입 전류를 생성하고, 상기 제1 기입 전류를 상기 적어도 하나의 제1 신호 라인을 통해 선택된 메모리 셀에 제공하는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제7 항에 있어서,
    상기 제1 전류 드라이버는 상기 제1 메모리 셀 어레이에 인접하게 배치되고, 상기 제2 전류 드라이버는 상기 제2 메모리 셀 어레이에 인접하게 배치되는 것을 트징으로 하는 저항성 메모리 장치.
  10. 제7 항에 있어서,
    상기 제1 메모리 셀 어레이의 상기 복수의 제1 신호 라인들 중 적어도 하나의 다른 제1 신호 라인에 연결되는 제3 전류 드라이버;
    상기 제2 메모리 셀 어레이의 상기 복수의 제1 신호 라인들 중 적어도 하나의 다른 제1 신호 라인에 연결되는 제4 전류 드라이버; 및
    제4 신호 라인을 통해 상기 제3 전류 드라이버 및 상기 제4 전류 드라이버에 제2 기입 전압을 제공하는 제2 전압 드라이버를 더 포함하고,
    상기 제1 전류 드라이버는 소정의 제1 제어 전압 및 상기 제1 기입 전압의 전압 차이를 기초로 제1 기입 전류를 생성하고,
    상기 제3 전류 드라이버는, 상기 제1 제어 전압 및 상기 제2 전압의 전압 차이를 기초로 제2 기입 전류를 생성하는 것을 특징으로 하는 저항성 메모리 장치.
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