KR20160064901A - 저항성 메모리 장치의 제어 방법 - Google Patents

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Abstract

저항성 메모리 장치의 제어 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들의 메모리 셀 계수를 만족시키는 펄스 전원 스펙을 억세스하는 단계와, 억세스된 펄스 전원 스펙에 따른 펄스 전원을 생성하는 단계와, 생성된 펄스 전원을 이용하여 메모리 셀들에 대한 기록 동작을 수행하는 단계를 포함한다.

Description

저항성 메모리 장치의 제어 방법{Method for controlling resistive memory device}
본 발명의 기술적 사상은 저항성 메모리 장치의 제어 방법에 관한 것으로, 특히 메모리 셀의 저항 변화를 이용하여 기록 동작을 수행하는 저항성 메모리 장치의 제어 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM (Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM (Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM (Phase change RAM), NFGM (Nano Floating Gate Memory), PoRAM (Polymer RAM), MRAM (Magnetic RAM), FeRAM (Ferroelectric RAM), RRAM (Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 메모리 소자가 고집적화 됨에 따라 발생할 수 있는 신뢰성 저하를방지하고 안정적인 기록 동작을 수행할 수 있는 저항성 메모리 소자의 제어 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 저항성 메모리 장치의 제어 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들의 메모리 셀 계수를 만족시키는 펄스 전원 스펙을 억세스하는 단계와, 억세스된 상기 펄스 전원 스펙에따른 펄스 전원을 생성하는 단계와, 상기 생성된 펄스 전원을 이용하여 상기 메모리 셀들에 대한 기록 동작을 수행하는 단계를 포함한다.
일부 실시예들에서, 상기 저항성 메모리 장치의 제어 방법은 상기 기록 동작의 결과를 모니터링하는 단계와, 상기 모니터링 결과에 따라, 상기 메모리 셀 계수를만족시키는 다른 펄스 전원 스펙을억세스하는 단계와, 상기 억세스된 다른 펄스 전원 스펙에 따라, 전압 레벨 및 펄스 폭 중 적어도 하나가 변동된 펄스 전원을 생성하는 단계를 더 포함할 수 있다.
상기 메모리 셀 계수는, 상기 메모리 셀의 재료와 구조, 및 상기 메모리 셀 어레이의 사이즈 중 적어도 하나의 특성에 따른 값을 가질 수 있다.
일부 실시예들에서, 상기 저항성 메모리 장치의 제어 방법은 상기 억세스된 펄스 전원 스펙에 따라 상기 펄스 전원의 전압 레벨 및 펄스 폭을 설정하는 단계를 더 포함할 수 있다. 상기 메모리 셀 계수는 다음의 수식을 만족할 수 있다.
Figure pat00001
(단, Vos는 오프셋 전압 레벨, PW는 상기 펄스 전원의 펄스 폭, V는 상기 펄스 전원의 전압 레벨).
상기 메모리 셀 계수를 만족시키는 상기 전압 레벨 및 펄스 폭을 갖는 펄스 전원이 인가될때, 상기 메모리 셀에는 동일한 기록 동작이 수행될 수 있다. 상기 펄스 전원의 전압 레벨이 상기 오프셋 전압 레벨보다 큰 경우 상기 기록 동작이 수행되고, 상기 펄스 전원의 전압 레벨이 상기 오프셋 전압 레벨보다 작은 경우 독출 동작이 수행될 수 있다.
일부 실시예들에서, 상기 펄스 전원의 펄스 폭을 결정하는 단계는, 상기 펄스 전원의 전압 레벨이 생성 가능한 최대 전압 레벨인 경우, 상기 메모리 셀 계수를 충족시키기 위해 상기 펄스 폭을 크게 결정할수 있다.
일부 실시예들에서, 상기 펄스 전원의 전압 레벨을결정하는 단계는, 상기 펄스 전원의 펄스 폭이 생성 가능한 최대 펄스 폭인 경우, 상기 메모리 셀 계수를 충족시키기 위해 상기 전압 레벨을 크게 결정할수 있다.
일부 실시예들에서, 상기 복수의 메모리 셀들은 서로 다른 메모리 셀 계수를 갖는 제1 메모리 셀 및 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀 및 제2 메모리 셀은 각각 서로 다른 메모리 셀 계수를 만족시키는 펄스 전원에 의해 기록 동작이 수행될 수 있다.
일부 실시예들에서, 테스트 동작을 통해 산출된 상기 메모리 셀 계수를 만족하는 다수의 펄스 전원 스펙들이 상기 저항성메모리 장치에 저장될 수 있다.
상기 기록 동작을 수행하는 단계에서, 상기 기록 동작은 상기 메모리셀의 저항 상태를 감소시키는 셋 기록 동작일 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 저항성 메모리 장치의 제어 방법은 메모리 셀 어레이에 포함된 복수의 메모리 셀들의 특성에 따른 메모리 셀 계수를 만족하도록 펄스 전원의 전압 레벨 및 펄스 폭을 설정하는 단계와, 기록 명령에 응답하여 상기 설정된전압 레벨 및 펄스 폭을 갖는 펄스 전원을 생성하는 단계와, 상기 생성된 펄스 전원을 이용하여 상기 메모리 셀들에 대한 기록 동작을 수행하는 단계를 포함한다.
일부 실시예들에서, 상기 메모리 셀은 멀티 레벨 셀이고, 상기 메모리 셀 계수를 억세스하는 단계는 상기 멀티 레벨 셀에 제1 내지 제3 기록 동작 중 어느 하나의 기록 동작이 수행될 지 여부를 수신하는 단계와, 상기 멀티 레벨 셀이 가지는 제1 내지 제3 메모리 셀 계수들 중 수신된 상기 기록 동작에대응되는 메모리 셀 계수를 억세스하는 단계를 포함할 수 있다.
일부 실시예들에서, 상기 메모리 셀 계수를 만족하는 하나 이상의 펄스 전원 스펙들이 저항성 메모리 장치 내에 저장되고, 상기 펄스 전원의 전압 레벨 및 펄스 폭은 상기 하나 이상의 펄스 전원 스펙들중에서 선택된 스펙에 따라 설정될수 있다.
본 발명의 기술적 사상에 의한 저항성 메모리 소자의 제어 방법은 메모리소자가 고도로 미세화된 피쳐 사이즈를 가지는 경우에도, 메모리 셀 계수를 고려한 펄스 전원을 생성하여 기생 임피던스 등에 의한 신호 열화를억제할 수 있으며, 이에 따라 메모리 소자 내 메모리 셀에 안정적인 기록 동작을 수행할 수 있다. 또한, 복수의 메모리 셀 계수를 각각 만족하는 다양한 펄스 전원을 하나의 메모리 셀에 전달함으로써, 물리적 공간 제약 없이 멀티 레벨 셀(MLC: Multi Level Cell)을 구현할 수 있다.
도 1은 본발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3은 도 1의 메모리 셀 어레이의 일 구현예를 나타내는 회로도이다.
도 4a 내지 도 4c는 도 3의 메모리 셀 어레이에 구비되는 메모리 셀의 구현 예를 나타내는 회로도들이다.
도 5는 메모리 셀 어레이에 존재할 수 있는 기생 소자를 설명하기 위한 개념도로서, 도 3의 A 영역을 부분 확대한 개념도이다.
도 6은 도 3의 메모리 셀이 싱글 레벨 셀인 경우, 메모리 셀에 전달될 수 있는 다양한 펄스 전원의 스펙을 예시적으로 나타낸 그래프이다.
도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트로서, 메모리 셀이 싱글 레벨 셀인 경우 메모리 셀에 기록 동작을 수행하기 위한 방법을 예시적으로 나타낸다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트이다.
도 9는 메모리 셀이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 10은 도 9의 분포를 갖는 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 11은 메모리 셀이 멀티 레벨 셀인 경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 12는 도 11의 분포를 갖는 메모리 셀의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 13은 메모리 셀이 멀티 레벨 셀인 경우, 메모리 셀 계수에 따른 전류 특성 곡선을 나타내는 그래프이다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트로서, 메모리 셀이 멀티 레벨 셀인 경우 상기 메모리 셀에 기록 동작을 수행하기 위한 방법을 예시적으로 나타낸다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 메모리 장치의 구현 예를 나타내는 블록도이다.
도 16은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트이다.
도 17은 도 3의 메모리 셀 어레이를 예시적으로 나타낸 사시도이다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 19는 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 예시적으로 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본발명의 일 실시예에 따른 저항성 메모리 장치(100)를 포함하는 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 콘트롤러(1000)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(1000)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(1000)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(1000)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(1000)는 램(RAM), 프로세싱유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(1000)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(1000) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수있다. 예를 들어, 메모리 콘트롤러(1000)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글레벨 셀과 멀티레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 레벨 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 레벨 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 레벨 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
또한, 일 실시예에서, 메모리 셀 어레이(110)는 2차원 수평 구조의 메모리 셀들을 포함할 수 있다. 다른 실시예에서, 메모리 셀 어레이(110)는 3차원 수직 구조의 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
일부 실시예에서, 메모리 셀 어레이(110)는 다수의 레이어들이 적층된 3 차원 구조를 가질 수 있다. 메모리 셀 어레이(110)에 구비되는 다수의 레이어들 중 적어도 일부는 메모리 셀들이 배치되는 셀 영역을 포함할 수 있다. 또한, 상기 다수의 레이어들 중 다른 일부는 셀 영역에 대한 메모리 동작을 수행하기 위한 주변 회로들이 배치되는 제어 레이어에 해당할 수 있다. 제어 레이어가 메모리 셀 어레이(110)에 구비되는 경우, 도 1에 도시된 기록/독출 회로(120) 및 제어 로직(130) 등을 포함하는 제어 영역은 메모리 셀 어레이(110)에 구비되는 것으로 설명되어도 무방하다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결되며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들로부터 독출된 데이터를 증폭하는 센스 앰프를 포함할 수 있다. 기록/독출 회로(120)는 제어 로직(130)의 제어 하에서, 각종 전압 신호들을 이용한 메모리 동작을 수행할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)에 대한 기록 및 독출 동작 등을 위하여, 제어 로직(130)은 각종 전압 신호들을 기록/독출 회로(120)로 제공하는 역할을 수행할 수 있다.
일부 실시예들에서, 제어 로직(130)은 선택된 메모리 셀로 제공되는 기록 전압(또는, 기록 전류)이나 독출 전압(또는, 독출 전류)을 생성하는 펄스 전원 생성부(160, 도 2 참조)와, 상기 펄스 전원 생성부에서 생성되는 펄스 전원을 제어하는 펄스 전원 제어부(132, 도 2 참조)를 포함할 수 있다. 상기 펄스 전원 생성부 및 펄스 전원 제어부에 대한 상세한 설명은 도 2를 참조하여 후술하기로 한다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기록 동작은 가변 저항의 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 가변 저항의 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
메모리 장치(100)에 저장되는 데이터는 다양한 종류를 포함할 수 있다. 일 예로서, 사용자의 요청에 의해 기록 또는 독출 등의 동작이 요청되는 데이터(예컨대, 유저 데이터)가 메모리 장치(100)에 저장될 수 있다. 또한 유저 데이터 이외의 데이터가 메모리 셀 어레이(110)에 저장될 수 있다. 유저 데이터 이외의 데이터의 일 예로서, 메모리 장치(100)가 채용되는 시스템의 운용에 관련된 부팅 코드, 시스템 코드 및 응용 소프트웨어 등이 메모리 장치(100)에 저장될 수 있다. 또한, 데이터를 저장함에 있어서 상기 데이터에 대한 ECC 인코딩이 수행됨에 따라 ECC 패리티가 생성되어 메모리 셀 어레이(110)에 저장될 수 있다. 또는 메모리 동작에 관련된 각종 기준 정보가 메모리 셀 어레이(110)에 저장되고, 메모리 동작 시 상기 기준 정보를 저장하는 메모리 셀들이 독출될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
본 실시예에서 상술한 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예는 도 2를 참조하여 후술하기로 한다.
도 2는 도 1의 메모리 장치(100)의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120), 제어 로직(130), 펄스 전원 생성부(160) 및 저장부(170)를 포함할 수 있다. 또한, 메모리 장치(100)는 로우 디코더(140) 및 칼럼 디코더(150)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있으며, 제어 로직(130)은 펄스 전원 생성부(160)에서 생성될 수 있는 펄스 전원을 제어하는 펄스 전원 제어부(132)를 포함할 수 있다.
한편, 본 실시예에서의 펄스 전원 생성부(160)는 제어 로직(130) 외부에 구비되고, 펄스 전원 제어부(132)는 제어 로직(130) 내부에 구비된 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어하기 위한 각종 하드웨어적 및 소프트웨어적인 수단을 구비하는 것으로 설명될 수 있으며, 제어 로직(130) 및 펄스 전원 생성부(160)의 실제 구현 예 및 기능 범위가 본 발명의 도면에 도시된 것으로 한정될 필요는 없다.
또한, 본 실시예에서의 저장부(170)는 메모리 장치(100)의내부에 구비된 것으로 도시되었으나 이에 한정되지 않고, 저장부(170)는 메모리 장치(100)의 외부에 구비될 수도 있다.
한편, 도 2에 도시된 메모리 장치(100)의 구성 및 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)는 복수의 제1 신호 라인들 및 복수의 제2 신호 라인들에 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 이하에서는, 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다.
억세스될 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(140)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(150)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행할 수 있다.
기록/독출 회로(120)는 비트 라인(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 기록/독출 회로(120)는 펄스 전원 생성부(160)로부터 기록 펄스를 수신할 수 있으며, 기록 드라이버(122)는 수신된 기록 펄스에 따라 기록 전압이나 기록 전류를 칼럼 디코더(150)를 통해 메모리 셀 어레이(110)로 제공할 수 있다. 구체적으로는, 셋(set) 펄스가 수신되는 경우, 기록 드라이버(122)는 상기 셋펄스에 응답하여 셋 전류나 셋 전압을 메모리 셀 어레이(110)로 제공할 수 있다. 또한, 리셋(reset) 펄스가 수신되는 경우, 기록 드라이버(122)는 상기 리셋 펄스에 응답하여 리셋 전류나 리셋 전압을 메모리 셀 어레이(110)로 제공할 수 있다.
한편, 데이터 독출 동작 시 기록/독출 회로(120)는 독출 동작을 위한 독출 전류(또는 독출 전압)를 생성하고 이를 메모리 셀로 제공할 수 있다. 센스 앰프(121)는 전류 생성부(또는 전압 생성부)를 구비할 수 있으며, 또한 데이터를 판정하기 위하여 비트 라인의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비할 수 있다. 비교부의 일 단은 센싱 노드에 연결되고, 타 단은 기준 전압에 연결됨에 따라 데이터 값을 판정할 수 있다.
펄스 전원 생성부(160)는 선택된 메모리 셀에 데이터를 기록하기 위하여, 펄스 전원 제어부(132)에 의해 제어된 펄스 전원을 메모리 셀(MC)에 전달할 수 있다.
저장부(170)는 메모리 셀(MC)의 메모리 셀 계수(C)를 저장, 관리하는 역할을 수행할 수 있다. 상기 메모리 셀 계수(C)는 메모리 셀(MC)이 메모리 장치(100) 내에서 본연의 역할을 수행하기 전에 선행될 수 있는 테스트 등에 의해 획득될 수 있다. 상기 메모리 셀 계수(C)는 메모리 셀(MC) 자체의 재료 및 구조, 또는 메모리 셀(MC)을 포함하는 메모리 셀 어레이의 사이즈 등에 따라 정해지는 계수(coefficient)일 수 있다.
상기 메모리 셀 계수(C)는 테스트 등을 통해 획득될 수 있으며, 메모리 셀 계수(C)는 메모리 셀 어레이의 메모리 셀들의 특성에 따라 상이해질 수 있다.
한편, 테스트를 통해 메모리 셀 계수(C)를 만족하는 다수 개의 펄스 전원 스펙들이 산출될 수 있다. 이와 같이 동일한 메모리 셀 계수(C)를 만족하는 다수 개의 펄스 전원 스펙들 중 어느 하나의 펄스 전원 스펙에 따라 데이터가 기록되는 경우, 동일한 저항 레벨 산포를 갖도록 동일한 기록 동작이 수행될 수 있다. 즉, 다수 개의 펄스 전원이 서로 상이한 전압 레벨 및 펄스 폭을 가지더라도, 동일한 메모리 셀 계수(C)를 만족하는 경우라면 동일한 기록 동작이 수행될 수 있다.
상기와 같이 획득된 메모리 셀 계수(C) 및 펄스 전원 스펙의 정보는 메모리 장치(100) 내에 저장될 수 있다.
한편, 저장부(170)는 상기 메모리 셀 계수(C)뿐만 아니라, 메모리 셀 계수(C)를 참조하여 결정되는 펄스 전원 스펙을 저장, 관리하는 역할을 수행할 수 있다. 여기서, 하나의 메모리 셀 계수(C)를 만족시키는 펄스 전원 스펙의 개수는 도 6에 도시된 바와 같이 복수 개일 수 있으며, 이에 대한 상세한 설명은 도 6을 참조하여 후술하기로 한다.
일부 실시예들에서, 저장부(170)에는 상기 메모리 셀 계수(C) 및/또는 펄스 전원 스펙의 정보가 비휘발성(non-volatile)으로 저장될 수 있다.
다른 일부 실시예들에서, 저장부(170)에는 상기 메모리 셀 계수(C) 및/또는 펄스 전원 스펙의 정보가 휘발성(volatile)으로 저장될 수 있다. 이 경우, 상기 메모리 셀 계수(C) 및 펄스 전원 스펙의 정보는 메모리 셀 어레이(110)의 일부 영역에 비휘발성으로 저장되고, 메모리 장치(100)가 구동됨에 따라 메모리 셀 어레이(110)에 저장된 정보가 저장부(170)에 로딩될 수 있다. 제어 로직(130)은 저장부(170)에 저장된 상기 메모리 셀 계수(C) 및 펄스 전원 스펙의 정보를 참조하여 펄스 전원 생성부(160)를 제어할 수 있다. 제어 로직(130)의 제어 하에서, 펄스 전원 생성부(160)는 소정의 전압 레벨 및 펄스 폭을 갖는 펄스 전원을 생성할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
특히, 본 실시예에서의 제어 로직(130)은펄스 전원 생성부(160)를 제어하는 역할을 수행할 수 있다. 즉, 제어 로직(130)은 메모리 셀(MC)에 기록 동작을 수행하기 위한 펄스 전원의 스펙에 따라 펄스의 전압 레벨 및 폭을 제어할 수 있다.
예를 들어, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 펄스 전원 제어부(132)는 펄스 전원 생성부(160)에서 생성되는 펄스 전원이 실질적으로 동일한 메모리 셀 계수(C)를 만족시키는 펄스 전원 스펙을 가지도록 제어할 수 있다. 메모리 셀(MC)이 싱글 레벨 셀인 경우의 메모리 장치(100)의 동작 예는 도 6 내지 도 10을 참조하여 후술하기로 한다.
한편, 메모리 셀(MC)이 멀티 레벨 셀(MLC)인 경우, 펄스 전원 제어부(132)는 펄스 전원 생성부(160)에서 생성되는 펄스 전원이 다양한 메모리 셀 계수(예를 들면, 도 13의 C1 내지 C3)를 만족하도록 전압 레벨 및 펄스 폭을 제어할 수 있다. 메모리 셀(MC)이 멀티 레벨 셀(MLC)인 경우의 메모리 장치(100)의 동작 예는 도 11 내지 도 14를 참조하여 후술하기로 한다.
도 3은 도 1의 메모리 셀 어레이(110)의 일 구현예를 나타내는 회로도이다.
도 3을 참조하면, 각각의 레이어에 구비되는 메모리 셀 어레이(110)는 X-Y 평면의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL0~ WLn), 복수의 비트 라인들(BL0 ~ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 의해 동시에 억세스될 수 있는 메모리 셀들의 집합을 페이지(page)로 정의할 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC) 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(D)는 복수의 워드 라인들(WL0 ~ WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
도 4a 내지 도 4c는 도 3의 메모리 셀 어레이(110)에 구비되는 메모리 셀(MC)의 구현 예를 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 감소할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 4c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5는 메모리 셀 어레이(110)에 존재할 수 있는 기생 소자를 설명하기 위한 개념도로서, 도 3의 A 영역을 부분 확대한 개념도이다.
도 5를 참조하면, 워드 라인(WL) 및 비트 라인(BL)의 교차점들에는 도 3을 참조하여 설명한 메모리 셀들(MC)이 위치하고 있으며, 메모리 셀들(MC) 사이에는 기생 소자(PE, parasitic element)가 형성되어 있다. 기생 소자(PE)는 기생 임피던스(parasitic impedance), 예를 들면 기생 저항(Rp, parasitic resistance) 및 기생 캐패시터(Cp, parasitic capacitor)를 포함할 수 있다. 본 실시예에서의 기생 소자(PE)는 비트 라인(BL) 선상에 형성된 것으로 도시되었으나 이에 한정되지 않고, 기생 소자(PE)는 워드 라인(WL) 선상에 형성될 수도 있음은 물론이다.
상기 기생 임피던스는 기록 동작 등을 수행하기 위한 전압 신호 등이 메모리 셀(MC)로 온전히 전달되는 것을 방해할 수 있으며, 이러한 현상은 메모리 셀 어레이(110)의 집적도가 높아지거나, 동일한 집적도를 가지더라도 메모리 셀 어레이(110) 내의 메모리 셀(MC) 사이즈가 커질수록 더욱 빈번하게 발생할 수 있다.
한편, 상기 기생 임피던스에 의한 신호 열화에 의해, 메모리 셀(MC)에 기록 동작을 수행하기 위한 기록 전압보다 메모리 셀(MC)에 인가되는 피크 전압이 작아질 경우에는 메모리 셀(MC)의 기록 동작이 정상적으로 이루어지지 않을 수 있다. 이에 따라, 상기 기생 임피던스를 고려하여 안정적인 기록 동작을 할 수 있는 펄스 전원 제어가 요구되며, 본 실시예에서의 메모리 장치(100) 또는 메모리 장치의 제어 방법을 통해 안정적인 기록 동작을 수행할 수 있게 된다.
도 6은 도 3의 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)에 전달될 수 있는 다양한 펄스 전원의 스펙을 예시적으로 나타낸 그래프이다.
도 6을 참조하면, 메모리 셀(MC)에 동일한 기록 동작을 수행하기 위한, 즉 메모리 셀(MC)이 동일한 저항 상태를 가지도록 하기 위한 다양한 펄스 전원 스펙들(Sp1 내지 Sp6)이도시되어 있다.
도시된 바와 같이, 상기 펄스 전원 스펙들(Sp1 내지 Sp6) 각각은 서로 상이한 전압 레벨(V) 및 펄스 폭(PW)을 가질 수 있다.
펄스 전원 스펙들(Sp1 내지 Sp6) 각각을 구체적으로 살펴보면, 제1 펄스 전원 스펙(Sp1)은대략 1.5 V의 전압 레벨과 대략 1000 ~ 1100 ns의 펄스 폭을 가지고, 제2 펄스 전원 스펙(Sp2)은 대략 1.6 V의 전압 레벨과, 대략 400 ~ 500 ns의 펄스 폭을 가지고, 제3 펄스 전원 스펙(Sp3)은 대략 1.7 V의 전압 레벨과, 대략 250 ~ 300 ns의 펄스 폭을 가지고, 제4 펄스 전원 스펙(Sp4)은 대략 1.8 V의 전압 레벨과, 대략 150 ~ 200 ns의 펄스 폭을 가지고, 제5 펄스 전원 스펙(Sp5)은 대략 1.9 V의 전압 레벨과, 대략 130 ~ 150 ns의 펄스 폭을 가지고, 제6 펄스 전원 스펙(Sp6)은 대략 2.0 V의 전압 레벨과, 대략 100 ~ 130 ns의 펄스 폭을 가질 수 있다.
상기 펄스 전원 스펙들(Sp1 내지 Sp6) 각각은 메모리 셀(MC)에 동일한 기록 동작을 수행하기 위해, 수학식 1의 관계를 가질 수 있다. 즉, 각각의 펄스 전원 스펙들(Sp1 내지 Sp6)이 가지는 전압 레벨(V) 및 펄스 폭(PW)을 수학식 1에 대입할 경우, 메모리 셀 계수(C)는 실질적으로 동일한 값을 가질 수 있다.
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수학식 1에서, 상기 V은 상기 펄스 전원 스펙들(Sp1 내지 Sp6) 각각이 가지는 전압 레벨을, 상기 Vos는 오프셋 전압(offset V)을, 상기 PW는 상기 펄스 전원 스펙들(Sp1 내지 Sp6) 각각이 가지는 펄스 폭을, 상기 C는 메모리 셀 계수를 의미할 수 있다.
상기 오프셋 전압(Vos)은 메모리 셀(MC)에 기록 동작을 수행하기 위한 최소 전압 레벨을 나타내는 상수일 수 있다. 즉, 펄스 전원이 아무리 큰 펄스 폭을 가지더라도, 펄스 전원의 전압 레벨(V)이 오프셋 전압(Vos)보다 작은 경우에는 메모리 셀(MC)에 기록 동작을 수행할 수 없게 된다. 일부 실시예들에서, 펄스 전원의 전압 레벨(V)이 오프셋 전압 레벨(Vos)보다 큰 경우 기록 동작을 수행할 수 있고, 상기 펄스 전원의 전압 레벨(V)이 오프셋 전압 레벨(Vos)보다 작은 경우 독출 동작을 수행할 수 있다.
본 실시예에서와 같이 각각의 펄스 전원 스펙들(Sp1 내지 Sp6)에서의 메모리 셀 계수(C)가 실질적으로 동일할 경우, 펄스 전원 스펙들(Sp1 내지 Sp6) 중 임의로 선택되는 펄스 전원 스펙에 따른 펄스 전원이 메모리 셀 어레이(110)에 전달되더라도, 메모리 셀(MC)에는 동일한 기록 동작이 수행될 수 있다. 나아가, 메모리 셀(MC)에서 안정적인 기록 동작이 수행될 때의 메모리 셀 계수(C)를 획득하여, 기생 임피던스 등에도 불구하고 상기 메모리 셀(MC)에서 안정적인 기록 동작이 수행되도록 하는 펄스 전원 스펙을 정할 수 있게 된다.
도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트로서, 메모리 셀(MC)이 싱글 레벨 셀인 경우 메모리 셀(MC)에 기록 동작을 수행하기 위한 방법을 예시적으로 나타낸다. 도 7을 참조하는 설명에 있어서, 도 1 내지 도 6에 도시된 일부 구성이 참조될 수 있으며, 이에 대하여는 도 1 내지 도 6을 상호 참조하여 설명하기로 한다.
도 7을 참조하면, 기록 동작 수행 방법은 펄스 전원 스펙 억세스 단계(S110), 메모리 셀 선택 단계(S120), 펄스 전원 생성 단계(S130), 기록 동작 수행 단계(S140)를 포함할 수 있다.
펄스 전원 스펙 억세스 단계(S110)는 펄스 전원 제어부(132)에 의해 수행될 수 있다. 구체적으로, 펄스 전원 제어부(132)는 저장부(170)에 저장된 다양한 펄스 전원 스펙들 중 어느 하나의 펄스 전원 스펙을 억세스하여 펄스 전원 생성부(160)에 펄스 전원의 전압 레벨 및 펄스 폭을 조절하기 위한 제어 신호를 제공할 수 있다.
도 2를 상호 참조하여 좀더 구체적으로 살펴보면, 펄스 전원 제어부(132)는 하나의 메모리 셀 계수(C)를 만족시키는 다양한 펄스 전원 스펙들(Sp1 ~ Sp6) 중 어느 하나의 펄스 전원 스펙을 억세스하여, 펄스 전원 생성부(160)에 제어 신호를 제공할 수 있다. 상기 펄스 전원 스펙들(Sp1 ~ Sp6)은 하나의 메모리 셀 계수(C)를 만족하므로, 펄스 전원이 상기 펄스 전원 스펙들(Sp1 ~ Sp6) 중 어느 하나의 펄스 전원 스펙을 가질 경우 메모리 셀(MC)에는 동일한 기록 동작이 수행될 수 있다. 따라서, 펄스 전원 제어부(132)는 상기 펄스 전원 스펙들(Sp1 ~ Sp6) 중 최적의 펄스 전원 스펙을 억세스할 수 있다.
일부 실시예에서, 펄스 전원 제어부(132)는 펄스 전원 생성부(160)의 한계를 고려하여 펄스 전원 스펙을 억세스할 수 있다.
구체적인 예를 들면, 펄스 전원 생성부(160)가 출력할 수 있는 최대 전압 레벨이 메모리 셀 계수(C)를 만족시키기에 충분하지 않을 경우, 펄스 전원 제어부(132)는 상기 펄스 전원 스펙들(Sp1 ~ Sp6) 중 펄스 폭(PW)이 크되, 전압 레벨(V)이 작은 펄스 전원 스펙(예를 들면, Sp1)을 억세스할 수 있다.
다른 예로서, 펄스 전원 생성부(160)가 출력할 수 있는 최대 펄스 폭이 메모리 셀 계수(C)를 만족시키기에 충분하지 않을 경우, 펄스 전원 제어부(132)는 상기 펄스 전원 스펙들(Sp1 ~ Sp6) 중 전압 레벨(V)이 크되, 펄스 폭(PW)이 작은 펄스 전원 스펙(예를 들면, Sp6)을 억세스할 수 있다.
메모리 셀 선택 단계(S120)에서는, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중 기록 동작을 수행하기 위한 메모리 셀(MC)을 선택할 수 있다. 일부 실시예들에서, 메모리 셀 선택 단계(S120)는 제어 로직(130)에 의해 수행될 수 있다.
펄스 전원 생성 단계(S130)에서, 펄스 전원 생성부(160)는 펄스 전원 제어부(132)로부터 제공된상기 제어 신호에 응답하여 상기 억세스된 펄스 전원 스펙을 가지는펄스 전원을 생성하여 출력할 수 있다. 생성된 상기 펄스 전원은 메모리 셀 선택 단계(S120)에서 선택된 메모리 셀(MC)에 전달될 수 있다.
기록 동작 수행 단계(S140)에서는, 펄스 전원 생성부(160)에 의해 생성된 펄스 전원을 상기 메모리 셀 선택 단계(S120)에서 선택된 메모리 셀(MC)에 전달하여 기록 동작을 수행할 수 있다. 펄스 전원 생성부(160)에 의해 생성된 펄스 전원은 기록/독출 회로(120), 로우 디코더(140) 및 칼럼 디코더(150) 중 적어도 어느 하나를 경유하여 메모리 셀(MC)에 전달될 수 있다. 상기 펄스 전원이 메모리 셀(MC)에 전달됨으로써, 상기 메모리 셀(MC)의 저항 상태(LRS, HRS, 도 9 참조)가 변할 수 있다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트이다. 도 8을 참조하는 설명에 있어서, 도 1 내지 도 7에 도시된 일부 구성이 참조될 수 있으며, 이에 대하여는 도 1 내지 도 7을 상호 참조하여 설명하기로 한다.
도 8을 참조하면, 저항성 메모리 장치의 제어 방법은 펄스 전원 스펙 억세스 단계(S210), 펄스 전원 스펙 설정 단계(S220), 메모리 셀 선택 단계(S230), 설정된 펄스 전원 생성 단계(S240), 기록 동작 수행 단계(S250)를 포함할 수 있다.
펄스 전원 스펙 억세스 단계(S210)에서, 펄스 전원 제어부(132)는 저장부(170)에 저장된 다양한 펄스 전원 스펙들 중 어느 하나의 펄스 전원 스펙을 억세스할 수 있다.
펄스 전원 스펙 설정 단계(S220)에서, 펄스 전원 제어부(132)는 이후에 수행될 수 있는 기록 동작에서 펄스 전원 생성부(160)가 상기 억세스된 펄스 전원 스펙을 생성하도록 펄스 전원 스펙을 설정한다.
메모리 셀 선택 단계(S230)에서는, 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들 중 기록 동작을 수행하기 위한 메모리 셀(MC)을 선택할 수 있다. 메모리 셀 선택 단계(S230)는 도 7을 참조하여 설명한 메모리 셀 선택 단계(S120)와 유사한 방법으로 수행될 수 있다.
펄스 전원 생성 단계(S240)에서, 펄스 전원 생성부(160)는 설정된 상기 펄스 전원 스펙을 가지는 펄스 전원을생성할 수 있다.
기록 동작 수행 단계(S250)에서는, 펄스 전원 생성부(160)에 의해 생성된 펄스 전원을 메모리 셀(MC)에 전달하여 기록 동작을 수행할 수 있다.
본 실시예에서의 저항성 메모리장치의 제어 방법은 개별 기록 동작을 수행할 때마다 저장부(170)로부터 펄스 전원 스펙을 억세스하지 않고, 동작 초기(또는 환경설정 단계 등)에만 펄스 전원 스펙을 억세스하는 점에서 도 7을 참조하여 설명한 저항성 메모리 장치의제어 방법과 차이가 있다. 즉, 초기 기록 동작에 있어서 펄스 전원 스펙을 억세스 및 설정한 후, 이후의 기록 동작에 있어서는 펄스 전원 스펙의 억세스 없이, 기 설정된 펄스 전원 스펙에 따라 펄스 전원이 생성될 수 있다.
도 9는 메모리 셀(MC)이 싱글 레벨 셀인 경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 9를 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 예를 들어, 메모리 셀(MC)이 1 비트로 프로그래밍되는 싱글 레벨 셀(single level cell, SLC)인 경우, 메모리 셀(MC)은 저 저항 상태(LRS) 또는 고 저항 상태(HRS)를 가질 수 있다.
저 저항 상태(LRS) 및 고 저항 상태(HRS)는 데이터 '0' 및 데이터 '1' 중 어느 하나에 해당할 수 있다. 일 실시예에서, 저항 레벨(R)은 데이터 '0'에서 데이터 '1'의 순서로 커질 수 있다. 즉, 저 저항 상태(LRS)는 데이터 '0'에 해당하고, 고 저항 상태(HRS)는 데이터 '1'에 해당할 수 있다.
메모리 셀(MC)에 기록 펄스를 인가하여 메모리 셀(MC)을 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 스위칭하는 동작을 셋(set) 동작 또는 셋 기록 동작이라고 할 수 있다. 또한, 메모리 셀(MC)에 기록 펄스를 인가하여 메모리 셀(MC)을 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 스위칭하는 동작을 리셋(reset) 동작 또는 리셋 기록 동작이라고 할 수 있다.
한편, 상기 기록 동작은 도 6을 참조하여 설명한 펄스 전원 스펙들(Sp1 내지 Sp6) 중 어느 하나의 스펙을 가지는 펄스 전원에 의하여 수행될 수 있다. 즉, 상기 펄스 전원 스펙들(Sp1 내지 Sp6) 각각은 도 6을 참조하여 설명한 바와 같이 실질적으로 동일한 메모리 셀 계수(C)를 만족시킬 수 있으며, 동일한 메모리 셀 계수(C)를 만족시킬 경우 펄스 전원 스펙들(Sp1 내지 Sp6) 각각이 다른 전압 레벨(V) 및 펄스 폭(PW)을 가지더라도 동일한 셋기록 동작 또는 리셋 기록 동작을 수행할 수 있다.
도 10은 도 9의 분포를 갖는 메모리 셀(MC)의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 10을 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 도 9를 참조하여 상술한 바와 같이, 메모리 셀(MC)이 싱글 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 고 저항 상태(HRS) 또는 저 저항 상태(LRS)를 가질 수 있다.
메모리 셀(MC)은 제1 방향의 전압, 예들 들면 포지티브 전압이 증가함에 따라 고 저항 상태(HRS)에서 저 저항 상태(LRS)로 셋 기록(set write) 동작 상태의 스위칭 거동을 나타낼 수 있다. 또한, 메모리 셀(MC)은 상기 제1 방향의 전압과 반대 방향의 전압, 예를 들면 네가티브 전압이 증가함에 따라 저 저항 상태(LRS)에서 고 저항 상태(HRS)로 리셋 기록(reset write) 동작 상태의 스위칭 거동을 나타낼 수 있다.
상기 셋 기록 동작 상태의 스위칭 거동 또는 리셋 기록 동작 상태의 스위칭 거동은 도 6을 참조하여 설명한 펄스 전원 스펙들(Sp1 내지 Sp6) 중 어느 하나의 스펙을 가지는 펄스 전원에 의하여 수행될 수 있다. 이와 같이, 메모리 셀(MC)은 저 저항 상태(LRS) 및 고 저항 상태를 가짐으로써 온/오프(ON/OFF)의 디지털 정보를 구현할 수 있다.
도 11 내지 도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 멀티 레벨 셀(MLC)을 구현하는 방법을 설명하기 위한 도면들이다.
도 11은 메모리 셀(MC)이 멀티 레벨 셀(MLC)인경우 저항에 따른 메모리 셀들의 분포를 나타내는 그래프이다.
도 11을 참조하면, 가로축은 저항을 나타내고, 세로축은 메모리 셀들의 개수를 나타낼 수 있다. 예를 들어, 메모리 셀(MC)이 2 비트로 프로그래밍되는 멀티 레벨 셀(multi level cell, MLC)인 경우, 메모리 셀(MC)은 제1 저항 상태(RS1), 제2 저항 상태(RS2), 제3 저항 상태(RS3) 및 제4 저항 상태(RS4) 중 하나를 가질 수 있다.
그러나, 본 발명은 이에 한정되지 않고, 복수의 메모리 셀들은 3 비트의 데이터를 저장하는 트리플 레벨 셀들(TLC, triple level cells)을 포함할 수 있고, 이에 따라, 8개의 저항 상태들 중 하나를 각각 가질 수 있다. 또 다른 실시예에서, 복수의 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수도 있다.
각각의 저항 상태(RS1, RS2, RS3, RS4)는 데이터 '00', 데이터 '01', 데이터 '10' 및 데이터 '11' 중 어느 하나에 해당할 수 있다. 일부 실시예에서, 저항 레벨은 데이터 '11', 데이터 '01', 데이터 '00', 데이터 '10'의 순서로 커질 수 있다. 즉, 제1 저항 상태(RS1)는 데이터 '11'에 해당하고, 제2 저항 상태(RS2)는 데이터 '01'에 해당하고, 제3 저항 상태(RS3)는 데이터 '00'에 해당하며, 제4 저항 상태(RS4)는 데이터 '10'에 해당할 수 있다.
도 12는 도 11의 분포를 갖는 메모리 셀(MC)의 전압-전류 특성 곡선을 나타내는 그래프이다.
도 12를 참조하면, 가로축은 전압(V)을 나타내고, 세로축은 전류(I)를 나타낸다. 도 11을 참조하여 설명한 바와 같이 메모리 셀(MC)이 멀티 레벨 셀인 경우, 메모리 셀(MC)은 저장된 데이터에 따라 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 하나를 가질 수 있다.
본 실시예에 따르면, 펄스 전원에 의해 메모리 셀(MC)에 인가되는 전류(I)의 크기를 변경함에 따라 메모리 셀(MC)이 제4 저항 상태(RS4)에서 제1 내지 제3 저항 상태들(RS1, RS2, RS3) 중 하나로 스위칭될 수 있다. 구체적으로, 메모리 셀(MC)에 제1 기록 전류(I1)가 인가되면, 메모리 셀(MC)은 제4 저항 상태(RS4)에서 제1 저항 상태(RS1)로 스위칭될 수 있다. 또한, 메모리 셀(MC)에 제2 기록 전류(I2)가 인가되면, 메모리 셀(MC)은 제4 저항 상태(RS4)에서 제2 저항 상태(RS2)로 스위칭될 수 있다. 나아가, 메모리 셀(MC)에 제3 기록 전류(I3)가 인가되면, 메모리 셀(MC)는 제4 저항 상태(RS4)에서 제3 저항 상태(RS3)로 스위칭될 수 있다.
한편, 상기와 같이 메모리 셀(MC)에 흐르는 전류(I)의 크기를 변경하는 방법은 다음과 같다.
도 13은 메모리 셀(MC)이 멀티 레벨 셀(MLC)인 경우, 메모리 셀 계수(C)에 따른 전류(I) 특성 곡선을 나타내는 그래프이다.
도 13을 참조하면, 멀티 레벨 셀(MLC)은 복수의 메모리 셀 계수들(C1, C2, C3)을 포함할 수 있다. 도시된 바와 같이, 메모리 셀 계수(C)가 상이한 경우 메모리 셀(MC)에 흐르는 전류(I)가 상이함을 확인할 수 있다. 예를 들어, 제1 메모리 셀 계수(C1)가 대략
Figure pat00003
인 경우, 메모리 셀(MC)에는 대략 80 ~ 90 uA의 전류가 흐르고, 제2 메모리 셀 계수(C2)가 대략
Figure pat00004
인 경우, 메모리 셀(MC)에는 대략 60 ~ 80 uA의 전류가 흐르고, 제3 메모리 셀 계수(C3)가 대략
Figure pat00005
인 경우, 메모리 셀(MC)에는 대략 30 ~ 50 uA의 전류가 흐를 수 있다.
상기한 결과로부터, 펄스 전원 스펙이 가지는 메모리 셀 계수(C)를 변화시켜 메모리 셀(MC)에 흐르는 전류(I)를 변경할 수 있으며, 이 경우 메모리 셀(MC)은 멀티 레벨 셀(MLC)로 동작할 수 있다. 이에 대한 구체적인 예시는 다음과 같다.
도 14는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트로서, 메모리 셀(MC)이 멀티 레벨 셀(MLC)인 경우 상기 메모리 셀(MC)에 기록 동작을 수행하기 위한 방법을 예시적으로 나타낸다. 도 14를 참조하는 설명에 있어서, 도 1 내지 도 13에 도시된 일부 구성이 참조될 수 있으며, 이에 대하여는 도 1 내지 도 13을 상호 참조하여 설명하기로 한다.
본 실시예에서의 멀티 레벨 셀(MLC)은 복수의 저항 상태, 예를 들어 제1 내지 제3 저항 상태들(RS1, RS2, RS3, 도 11 참조)을 가질 수 있으며, 제1 내지 제3 메모리 셀 계수들(C1, C2, C3, 도 13 참조) 각각은 제1 내지 제3 저항 상태들(RS1, RS2, RS3) 각각과 대응될 수 있다.
한편, 상기 멀티 레벨 셀(MLC)은 3 개의 메모리 셀 계수(C1, C2, C3)를 가지는 것으로 설명되었으나, 이에 한정되지 않는다. 예를 들어, 메모리 셀(MC)이 3 비트의 데이터를 저장하는 트리플 레벨 셀(TLC)인 경우, 메모리 셀(MC)은 7 개의 메모리 셀 계수를 가질 수 있다.
도 14를 참조하면, 멀티 레벨 셀(MLC)에 기록 동작을 수행하는 방법은 기록 동작 커맨드 수신 단계(S310), 펄스 전원 스펙 억세스 단계(S320), 멀티 레벨 셀 선택 단계(S330), 펄스 전원 생성 단계(S340), 기록 동작 수행 단계(S350)를 포함할 수 있다. 상기 기록 동작 커맨드 수신 단계(S310), 상기 커맨드에 대응되는 펄스 전원 스펙 억세스 단계(S320) 및 멀티 레벨 셀 선택 단계(S330) 중 적어도 하나의 단계는 도 2를 참조하여 설명한 펄스 전원 제어부(132)에 의해 수행될 수 있다.
기록 동작 커맨드 수신 단계(S310)에서는, 멀티 레벨 셀(MLC)에 어떤 기록 동작을 수행할지 여부를 포함하는 커맨드를 수신할 수 있다. 달리 말하면, 도 11 내지 도 13을 참조하여 설명한 바와 같이 멀티 레벨 셀(MLC)은 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4)을 가질 수 있으며, 어떤 저항 상태로 스위칭될지에 따라 다른 기록 동작이 수행될 수 있으므로, 제1 내지 제4 저항 상태들(RS1, RS2, RS3, RS4) 중 어떤 저항 상태로 스위칭될지 여부를 포함하는 커맨드를 수신할 수 있다.
예를 들어, 멀티 레벨 셀(MLC)의 저항이 제1 저항 상태(RS1)로 스위칭될 경우 제1 기록 동작이 수행될 수 있고, 제2 저항 상태(RS2)로 스위칭될 경우에는 제2 기록 동작이 수행될 수 있으며, 제3 저항 상태(RS3)로 스위칭될 경우에는 제3 기록 동작이 수행될 수 있다.
펄스 전원 스펙 억세스 단계(S320)에서는, 상기 수신된 커맨드에 대응되는 펄스 전원 스펙을 억세스할 수 있다. 즉, 펄스 전원 제어부(132)는 상기 커맨드에서수행 요청한 기록 동작에 대응되는 메모리 셀 계수를 만족시키는 펄스 전원 스펙을 억세스할 수 있다.
예를 들어, 펄스 전원 제어부(132)는 상기 제1 기록 동작이 요청된 경우 제1 메모리 셀 계수(C1)를 만족시키는 펄스 전원을 억세스하고, 상기 제2 기록 동작이 요청된 경우 제2 메모리 셀 계수(C2)를 만족시키는 펄스 전원을 억세스하며, 상기 제3 기록 동작이 요청된 경우 제3 메모리 셀 계수(C3)를 만족시키는 펄스 전원을 억세스할 수 있다.
한편, 도 6을 참조하여 설명한 바와 같이, 상기 메모리 셀 계수들(C1 ~ C3) 각각을 만족시키는 펄스 전원 스펙은 다양할 수 있으며, 펄스 전원 제어부(132)는 다양한 펄스 전원 스펙들 중 어느 하나의 펄스 전원 스펙을 억세스할 수 있다.
멀티 레벨 셀 선택 단계(S330)는 도 7을 참조하여 설명한 메모리 셀 선택 단계(S130)와 유사할 수 있으며, 다만 메모리 셀(MC)이 멀티 레벨 셀인 점에만 차이가 있다. 멀티 레벨 셀 선택 단계(S310)는 도 2를 참조하여 설명한 제어 로직(130)에 의해 수행될 수 있다.
펄스 전원 생성 단계(S340)는 도 7을 참조하여 설명한 펄스 전원 생성 단계(S120)와 유사하며, 이에 대한 중복 설명은 생략하기로 한다.
기록 동작 수행 단계(S350)에서는, 펄스 전원 생성부(160)에 의해 생성된 펄스 전원을 멀티 레벨 셀에 전달하여 기록 동작을 수행할 수 있다.
기록 동작 수행 단계(S350)는 도 7을 참조하여 설명한 기록 동작 수행 단계(S140)와 유사할 수 있다. 다만, 기록 동작 수행 단계(S350)는 다양한 기록 동작, 예를 들면 상기 제1 내지 제3 기록 동작 중 어느 하나일 수 있다.
본 실시예에서와 같이 멀티 레벨 셀(MLC)에 수행될 수 있는 다양한 기록 동작들 각각에 대응되는 메모리 셀 계수를 만족시키는 펄스 전원 스펙을 가지는 펄스 전원을 메모리 셀에 전달함으로써 멀티 레벨 셀(MLC)을 구현할 수 있게 된다.
도 15는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 메모리 장치(200)의 구현 예를 나타내는 블록도이다.
도 15를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 기록/독출 회로(220), 제어 로직(230), 로우 디코더(240), 칼럼 디코더(250), 펄스 전원 생성부(260) 및 저장부(270)를포함할 수 있다.
상기 메모리 셀 어레이(210), 기록/독출 회로(220), 제어 로직(230), 로우 디코더(240), 칼럼 디코더(250), 펄스 전원 생성부(260) 및 저장부(270) 각각은 도 2를 참조하여 설명한 메모리 셀 어레이(110), 기록/독출 회로(120), 제어 로직(130), 로우 디코더(140), 칼럼 디코더(150), 펄스 전원 생성부(160) 및 저장부(170) 각각과 동일 또는 유사한 동작을 수행할 수 있다.
나아가, 본 실시예에서의 메모리 장치(200)는 모니터링부(280)를 더 포함할 수 있다.
모니터링부(280)는, 메모리 셀(MC)에 기록 동작이 정상적으로 수행되었는지 여부, 즉 기록 동작의 결과를 모니터링하는 역할을 수행할 수 있다. 모니터링부(280)는 상기 기록 동작을 모니터링하고, 그 결과를 펄스 전원 제어부(232)에 전달할 수 있다.
펄스 전원 제어부(232)는 상기 기록 동작이 실패한 경우, 기 선택된 펄스 전원 스펙을 제외한펄스 전원 스펙들 중 어느 하나의 펄스 전원 스펙을 저장부(170)로부터 억세스하여 펄스 전원 생성부(160)에 전달할수 있다. 이에 대한 보다 구체적 예시는 다음과 같다.
메모리 셀(MC)에 기록 동작이 수행된 후에는, 데이터가 정상적으로 기록되었는지를 판단하기 위한 검증이 수행될 수 있다. 상기 검증 결과에 따라 패스/페일(P/F) 정보가 생성될 수 있으며, 모니터링부(280)는 상기 패스/페일(P/F) 정보를 모니터링하여 펄스 전원 제어부(232)에 제공할 수 있다.
상기 패스/페일(P/F) 정보를 참조함으로써 메모리 셀(MC)의 저항 레벨 산포의 특성이 판단될 수 있다. 예컨대 메모리 셀(MC)의 특성으로서, 저항이 증가하는 방향으로 변동하는 지 또는 저항이 감소하는 방향으로 변동하는 지가 판단될 수 있다.
펄스 전원 제어부(232)는, 상기 패스/페일(P/F) 정보를 참조하여 펄스 전원을 제어할 수 있다. 즉, 상기 모니터링 결과에 따라 펄스 전원을 생성하기 위해 억세스되는 펄스 전원 스펙이 변동될 수 있다.
예컨대, 상기 패스/페일(P/F) 정보에 따라 새로운 펄스 전원 스펙을 적용할 필요가 있는 경우, 펄스 전원 제어부(232)는 기존 메모리 셀 계수(C)를 만족시키되, 전압 레벨 및 펄스 폭이 상이한 펄스 전원 스펙을 억세스하여 이에 따른 펄스 전원이 생성되도록 할 수 있다.
다른 일부 실시예들에서, 상기 패스/페일(P/F) 정보에 따라 새로운 펄스 전원 스펙을 적용할 필요가 있는 경우, 펄스 전원 제어부(232)는 기존과 상이한 메모리 셀 계수(C)를 만족시키는 펄스 전원 스펙을 억세스하여 이에 따른 펄스 전원이 생성되도록 할 수 있다.
도 16은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 저항성 메모리 장치의 제어 방법을 나타내는 플로우 차트이다.
도 16을 참조하는 설명에 있어서, 도 15에 도시된 일부 구성이 참조될 수 있으며, 이에 대하여는 도 15를 상호 참조하여 설명하기로 한다.
도 16을 참조하면, 기록 동작 수행 방법은 펄스 전원 스펙 억세스 단계(S410), 메모리 셀 선택 단계(S420), 펄스 전원 생성 단계(S430), 기록 동작 수행 단계(S440), 기록 동작 모니터링 단계(S450), 및 새로운 펄스 전원 스펙 억세스 단계(S460)를 포함할 수 있다.
상기 펄스 전원 스펙 억세스 단계(S410), 메모리 셀 선택 단계(S420), 펄스 전원 생성 단계(S430), 기록 동작 수행 단계(S440)는 각각 도 7을 참조하여 설명한 펄스 전원 스펙 억세스 단계(S110), 메모리 셀 선택 단계(S120), 펄스 전원 생성 단계(S130), 기록 동작 수행 단계(S140)와 유사할 수 있으며, 여기서는 기록 동작 모니터링 단계(S450), 및 새로운 펄스 전원 스펙 억세스 단계(S460)를 위주로 설명하기로 한다.
기록 동작 모니터링 단계(S450)에서, 모니터링부(280)는 메모리 셀(MC)에서 원하는 기록 동작이 정상적으로 수행되었는지 여부를 모니터링할 수 있다.
상기 기록 동작이 실패한 경우, 새로운 펄스 전원 스펙 억세스 단계(S460)가 수행될 수 있다.
새로운 펄스 전원 스펙 억세스 단계(S460)에서, 펄스 전원 제어부(232)는 기 선택된 펄스 전원 스펙을 제외한 펄스 전원 스펙들 중 어느 하나의 펄스 전원 스펙을 저장부(170)로부터 억세스하여 펄스 전원 생성부(160)에 전달할수 있다. 이에 대하여 도 15를 상호 참조하여 구체적인 예를 들면 다음과 같다.
펄스 전원 스펙 억세스 단계(S410)에서 펄스 전원 제어부(232)가 펄스 전원 스펙들(Sp1 ~ Sp6) 중 제1 펄스 전원 스펙(Sp1)을 억세스하여 펄스 전원 생성부(160)에 전달한 경우, 새로운 펄스 전원 스펙 억세스 단계(S460)에서는 제1 펄스 전원 스펙(Sp1)을 제외한 다른 펄스 전원 스펙, 예를 들면 제3 펄스 전원 스펙(Sp3)을 억세스할 수 있다.
이후, 펄스 전원 생성부(160)는 제3 펄스 전원 스펙(Sp3)을 가지는 펄스 전원을 메모리 셀(MC)에 동작하여 기록 동작을 수행하게 된다.
도 6을 참조하여 상술한 바와 같이, 펄스 전원 스펙들(Sp1 ~ Sp6) 각각이 가지는 전압 레벨 및 펄스 폭이 상이하더라도 동일한 메모리 셀 계수(C)를 충족하므로, 제3 펄스 전원 스펙(Sp3)을 가지는 펄스 전원을 공급하더라도 동일한 기록 동작을 수행할 수 있게 된다.
본 실시예에서와 같이 메모리 셀(MC)에서의 기록 동작을 모니터링하고, 상기 기록 동작이 실패할 경우 동일한 메모리 셀 계수(C)를 충족시키는 다른 펄스 전원을 메모리 셀(MC)에 전달함으로서, 안정적으로 기록 동작을 수행할 수 있게 된다.
도 17은 도 3의 메모리 셀 어레이(110)를 예시적으로 나타낸 사시도이다.
도 17을 참조하면, 메모리 셀 어레이(110)는 제1 방향 (예를 들면, X 방향)으로 상호 평행하게 연장되는 복수의 제1 도전 라인(1110)과, 상기 제1 방향과 교차하는 제2 방향 (예를 들면, Y 방향)으로 상호 평행하게 연장되는 복수의 제2 도전 라인(1120)을 포함할 수 있다.
본 실시예에서는, 제1 방향은 X 방향으로 예시되고, 제2 방향은 Y 방향으로 예시되어, 제1 방향 및 제2 방향이 상호 직교하는 경우를 예로 들어 설명하지만, 본 발명의 기술적 사상은 도 11에 예시된 방향에 한정되는 것은 아니며, 상기 제1 방향 및 제2 방향이 상호 교차하는 방향이면 충분하다.
상기 복수의 제1 도전 라인(1110) 및 복수의 제2 도전 라인(1120)은 각각 복수의 워드 라인 또는 복수의 비트 라인을 구성할 수 있다. 일 예에서, 상기 복수의 제1 도전 라인(1110)은 복수의 워드 라인을 구성하고, 상기 복수의 제2 도전 라인(1120)은 복수의 비트 라인을 구성할 수 있다. 다른 예에서, 상기 복수의 제1 도전 라인(1110)은 복수의 비트 라인을 구성하고, 상기 복수의 제2 도전 라인(1120)은 복수의 워드 라인을 구성할 수 있다.
상기 복수의 제1 도전 라인(1110) 및 복수의 제2 도전 라인(1120)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 제1 도전 라인(1110) 및 복수의 제2 도전 라인(1120)은 각각 W, WN, Au, Ag, Cu, Al, TiAlN, Ir, Pt, Pd, Ru, Zr, Rh, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 제1 도전 라인(1110) 및 복수의 제2 도전 라인(1120)은 각각 금속막과, 상기 금속막의 적어도 일부를 덮는 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 예를 들면 Ti, TiN, Ta, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 복수의 제1 도전 라인(1110) 및 복수의 제2 도전 라인(1120)은 각각 상호 교차하는 복수의 스트라이프패턴(stripe pattern)으로 구성될 수 있다. 상기 복수의 제1 도전 라인(1110)과 상기 복수의 제2 도전 라인(1120)과의 사이의 복수의 교차 지점에는 각각 복수의 메모리 셀(MC) 형성될 수 있으며, 상기 복수의 메모리 셀(MC)은 크로스 포인트(cross point) 어레이 구조를 형성할 수 있다.
상기 복수의 메모리 셀(MC)은 각각 디지털 정보를 저장할 수 있다. 상기 복수의 메모리 셀(MC)은 고 저항 상태 및 저 저항 상태를 포함하는 다양한 저항 상태들 사이의 저항 변화에 의해 디지털 정보를 저장할 수 있다. 상기 복수의 메모리 셀(MC)은 각각 적어도 하나의 서로 다른 물질층을 포함할 수 있다.
상기 복수의 메모리 셀(MC)은 복수의 메모리 셀 필라(pillar)(1130)로 구성될 수 있다.
상기 복수의 메모리 셀 필라(1130)는 각각 메모리층(1132)과 상기 메모리층(1132)에 연결된 상부 전극층(TE)을 포함할 수 있다.
상기 메모리층(1132)은 전계에 따라 저항이 변화되는 저항 변화층을 포함할 수 있다. 일 예에서, 상기 메모리층(1132)이 전이금속 산화물 (transition metal oxide)을 포함하는 경우, 상기 메모리 셀 어레이(110)는RRAM (resistance RAM)이 될 수 있다. 다른 예에서, 상기 메모리층(1132)이 온도에 따라 저항이 변화하는 상변화 (phase change) 물질로 이루어지는 경우, 상기 메모리 셀 어레이(110)는 PRAM (phase change RAM)이 될 수 있다. 또 다른 예에서, 상기 메모리층(1132)이 자성체로 이루어지는 2 개의 전극과, 이들 2 개의 자성체 전극 사이에 개재되는 유전체를 포함하는 MTJ (Magnetic Tunnel Junction) 구조를 가지는 경우, 상기 메모리 셀 어레이(110)는 MRAM (magnetic RAM)이 될 수 있다.
일부 실시예들에서, 상기 메모리층(1132)은 다양한 형태의 화합물로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 메모리층(1132)은 다양한 형태의 화합물에 불순물이 첨가된 재료로 이루어질 수 있다. 또 다른 일부 실시예들에서, 상기 메모리층(1132)은 저항 변화층과, 상기 저항 변화층의 적어도 일부를 덮는 적어도 하나의 배리어막 및/또는 적어도 하나의 도전막을 포함할 수 있다.
상기 메모리층(1132)이 전이금속 산화물로 이루어지는 경우, 상기 전이금속 산화물은 Ta, Zr, Ti, Hf, Mn, Y, Ni, Co, Zn, Nb, Cu, Fe, 또는 Cr 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예를 들면, 상기 전이금속 산화물은 Ta2O5-x, ZrO2-x, TiO2-x, HfO2-x, MnO2-x, Y2O3-x, NiO1-y, Nb2O5-x, CuO1-y, 또는 Fe2O3-x 중에서 선택되는 적어 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있다. 상기 예시된 물질들에서, x 및 y는 각각 0≤x≤1.5 및 0≤y≤0.5의 범위 내에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
상기 메모리층(1132)이 양 단에 인가되는 전압에 의해 발생하는 줄 열 (Joule heat)에 의해 저항 상태가 바뀌는 상변화 물질로 이루어지는 경우, 상기 상변화 물질은 GST (GexSbyTez), N-도핑 GST, O-도핑 GST, GexTeyOx, GexSby, InxGeyTez 등과 같은 물질로 이루어질 수 있다.
또한, 상기 메모리층(1132)이 MTJ 구조를 가지는 경우, 상기 MTJ 구조는 자화 고정층, 자화 자유층, 및 이들 사이에 개재된 터널 배리어를 포함할 수 있다. 상기 터널 배리어는 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 상부 전극층(TE)은 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 상부 전극층(TE)은 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 상부 전극층(TE)은 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 복수의 메모리 셀 필라(1130)는 각각 선택 소자(S)를 더 포함할 수 있다. 상기 선택 소자(S)는 전류의 흐름을 제어할 수 있는 전류 조정 소자일 수 있다. 일부 실시예들에서, 상기 선택 소자(S)는 일방향 다이오드 또는 양방향 다이오드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 선택 소자(S)는 실리콘 함유 물질, 전이금속 산화물, 또는 칼코게나이드 유리 (chalcogenide glasses)로 구성할 수 있다. 상기 선택 소자(S)는 실리콘 다이오드, 산화물 다이오드, 또는 터널링 다이오드로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 선택 소자(S)는 선택 소자층(1134), 상기 선택 소자층(1134)과 상기 메모리층(1134)과의 사이에 개재된 중간 전극층(ME), 상기 선택 소자층(1134)을 사이에 두고 상기 중간 전극층(ME) 및 이격된 하부 전극층(BE)을 포함할 수 있다.
일부 실시예들에서, 상기 선택 소자(S)는 금속/실리콘/금속 구조의 선택 소자로 이루어질 수 있다. 예를 들면, 상기 선택 소자(S)에서, 상기 선택 소자층(1134)은 폴리실리콘으로 이루어지고, 상기 중간 전극층(ME) 및 하부 전극층(BE)은 각각 TiN으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 중간 전극층(ME) 및 하부 전극층(BE)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 중간 전극층(ME) 및 하부 전극층(BE)은 각각 TiN 막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 중간 전극층(ME) 및 하부 전극층(BE)은 각각 금속 또는 도전성 금속 질화물로 이루어지는 도전막과, 상기 도전막의 적어도 일부를 덮는 적어도 하나의 도전성 배리어막을 포함할 수 있다. 상기 도전성 배리어막은 금속 산화물, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 절연 필라(1150)는 각각 제2 방향 (Y 방향)에서 양 측에 이웃하는 한 쌍의 메모리 셀 필라(1130)의 측벽들 중 적어도 한 쌍의 메모리층(1132)의 측벽들 및 한 쌍의 상부 전극층(TE)의 측벽들을 덮도록 형성된다.
일부 실시예들에서, 상기 복수의 절연 필라(1150)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 복수의 절연 필라(1150)는 실리콘 산화물, 실리콘 질화물, 또는 알루미늄 산화물을 포함할 수 있다. 다른 일부 실시예들에서, 상기 복수의 절연 필라(1150)의 적어도 일부는 에어 스페이스(air space) 영역을 포함할 수 있다.
상기 복수의 제1 도전 라인(1110), 복수의 제2 도전 라인(1120), 및 복수의 메모리 셀 필라(1130)는 기판(미도시) 상에 제공될 수 있다.
상기 기판의 주면은 X-Y 평면에 평행하며, 상기 메모리 셀 필라(1130)는 상기 기판 상에서 상기 기판의 주면에 대하여 수직 방향 (Z 방향)으로 연장될 수 있다.
상기 기판은 반도체 웨이퍼를 포함할 수 있다. 일부 실시예들에서, 상기 기판은 Si, Ge와 같은 반도체 원소, 또는 SiC, GaAs, InAs, 및 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도시하지는 않았으나, 상기 기판과 상기 제1 도전 라인(1110)과의 사이에는 복수의 게이트, 적어도 하나의 층간 절연막, 복수의 콘택, 및 복수의 배선 등을 포함하는 구조물이 개재될 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 시스템을 메모리 카드 시스템(500)에 적용한 예를 나타내는 블록도이다.
도 18을 참조하면, 메모리 카드 시스템(500)은 호스트(510) 및 메모리 카드(520)를 포함할 수 있다. 호스트(510)는 호스트 컨트롤러(511) 및 호스트 접속부(512)를 포함할 수 있다. 메모리 카드(520)는 카드 접속부(521), 카드 컨트롤러(522) 및 메모리 장치(523)를 포함할 수 있다. 이 때, 메모리 장치(523)는 도 1 내지 도 17을 참조하여 설명한 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(523)는 펄스 전원 생성부 및 펄스 전원 제어부를 포함할 수 있으며, 상기 펄스 전원 제어부는 상기 펄스 전원 생성부에서 생성되는 펄스 전원의 전압 레벨 및 펄스 폭을 결정하여, 메모리 셀 어레이에 존재할 수 있는 기생 임피던스에 불구하고 안정적으로 기록 동작 등을 수행할 수 있다. 또한, 상기 펄스 전원 제어부는 펄스 전원이 다양한 메모리 셀 계수를 가지도록 전압 레벨 및 펄스 폭을 결정하여 멀티 레벨 셀을 구현할 수 있다.
호스트(510)는 메모리 카드(520)에 데이터를 기록하거나, 메모리 카드(520)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(511)는 커맨드(CMD), 호스트(510) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(512)를 통해 메모리 카드(520)로 전송할 수 있다.
카드 컨트롤러(522)는 카드 접속부(521)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(522) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(523)에 저장할 수 있다. 메모리 장치(523)는 호스트(510)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(520)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 19는 본 발명의 일 실시예에 따른 저항성 메모리 모듈(600)을 예시적으로 나타내는 도면이다.
도 19를 참조하면, 메모리 모듈(600)은 메모리 장치들(621 ~ 624)들 및 제어 칩(610)을 포함할 수 있다.
메모리 장치들(621 ~ 624)들 중 적어도 어느 하나의 메모리 장치는 도 1 내지 도 17에 도시된 실시예들을 이용하여 구현될 수 있다.
제어 칩(610)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(621 ~ 624)을 제어할 수 있다. 예를 들어, 제어 칩(610)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(621 ~ 624)을 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(610)은 각 메모리 장치들(621 ~ 624)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(700)을 나타내는 블록도이다.
도 20을 참조하면, 컴퓨팅 시스템(700)은 메모리 시스템(710), 프로세서(720), RAM(730), 입출력 장치(740) 및 전원 장치(750) 포함할 수 있다. 또한, 메모리 시스템(710)은 메모리 장치(711) 및 메모리 콘트롤러(712)를 포함할 수 있다.
한편, 도 20에는 도시되지 않았으나, 컴퓨팅 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(700)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(720)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(720)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(720)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(760)를 통하여 RAM(730), 입출력 장치(740) 및 메모리 시스템(710)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(710) 및/또는 RAM(730)은 도 1 내지 도 17에 도시된 실시예들을 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(1120)는 주변 구성요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(730)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(730)으로 이용될 수 있다.
입출력 장치(740)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(750)는 컴퓨팅 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10: 메모리 시스템
100: 메모리 장치
110: 메모리 셀 어레이
120: 기록/독출 회로
121: 센스 앰프
122: 기록 드라이버
130: 제어 로직
131: 펄스 전원 생성부
132: 펄스 전원 제어부
140: 로우 디코더
150: 칼럼 디코더
200: 메모리 콘트롤러

Claims (10)

  1. 메모리 셀 어레이에 포함된 복수의 메모리 셀들의 메모리 셀 계수를 만족시키는 펄스 전원 스펙을 억세스하는 단계와,
    억세스된 상기 펄스 전원 스펙에따른 펄스 전원을 생성하는 단계와,
    상기 생성된 펄스 전원을 이용하여 상기 메모리 셀들에 대한 기록 동작을 수행하는 단계를 포함하는 저항성 메모리 장치의 제어 방법.
  2. 제1 항에 있어서,
    상기 기록 동작의 결과를 모니터링하는 단계와,
    상기 모니터링 결과에 따라, 상기 메모리 셀 계수를 만족시키는 다른 펄스 전원 스펙을 억세스하는 단계와,
    상기 억세스된 다른 펄스 전원 스펙에 따라, 전압 레벨 및 펄스 폭 중 적어도 하나가 변동된 펄스 전원을 생성하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
  3. 제1 항에 있어서,
    상기 메모리 셀 계수는 상기 메모리 셀의 재료 및 구조 중 적어도 하나의 특성에 따른 값을 갖는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
  4. 제1 항에 있어서,
    상기 억세스된 펄스 전원 스펙에 따라 상기 펄스 전원의 전압 레벨 및 펄스 폭을 설정하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
  5. 제4 항에 있어서,
    상기 메모리 셀 계수는 다음의 수식을 만족하는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
    Figure pat00006

    (단, V는 상기 펄스 전원의 전압 레벨, Vos는 오프셋 전압 레벨, PW는 상기 펄스 전원의펄스 폭, C는 상기 메모리 셀 계수).
  6. 제5 항에 있어서,
    상기 메모리 셀 계수를 만족시키는 상기 전압 레벨 및 펄스 폭을 갖는 펄스 전원이 인가될때, 상기 메모리 셀에는 동일한 기록 동작이 수행되는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
  7. 제1 항에 있어서,
    상기 복수의 메모리 셀들은 서로 다른 메모리 셀 계수를갖는 제1 메모리 셀 및 제2 메모리 셀을 포함하고,
    상기 제1 메모리 셀 및 제2 메모리 셀은 각각 서로 다른 메모리 셀 계수를 만족시키는 펄스 전원에 의해 기록 동작이 수행되는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
  8. 제1 항에 있어서,
    테스트 동작을 통해 산출된 상기 메모리 셀 계수를 만족하는 다수의 펄스 전원 스펙들이 상기 저항성 메모리 장치에 저장되는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
  9. 메모리 셀 어레이에 포함된 복수의 메모리 셀들의 특성에 따른 메모리 셀 계수를 만족하도록 펄스 전원의 전압 레벨 및 펄스 폭을 설정하는 단계와,
    기록 명령에 응답하여 상기 설정된전압 레벨 및 펄스 폭을 갖는 펄스 전원을 생성하는 단계와,
    상기 생성된 펄스 전원을 이용하여 상기 메모리 셀들에 대한 기록 동작을 수행하는 단계를 포함하는 저항성 메모리 장치의 제어 방법.
  10. 제9 항에 있어서,
    상기 메모리 셀은 멀티 레벨 셀이고,
    상기 메모리 셀 계수를 억세스하는 단계는
    상기 멀티 레벨 셀에 제1 내지 제3 기록 동작 중 어느 하나의 기록 동작이 수행될 지 여부를 수신하는 단계와,
    상기 멀티 레벨 셀이 가지는 제1 내지 제3 메모리 셀 계수들 중 수신된 상기 기록 동작에 대응되는 메모리 셀 계수를 억세스하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 장치의 제어 방법.
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