KR20160010211A - 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 - Google Patents

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법 Download PDF

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Abstract

다수의 레이어들을 포함하는 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법이 개시된다. 본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 다수의 레이어들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 억세스를 제어하는 제어 로직을 구비하고, 상기 메모리 셀 어레이는, 적어도 하나의 신호 라인을 서로 공유하는 제1 및 제2 레이어들을 포함하고, 상기 제1 레이어가 간섭 자유 레이어로 설정될 때, 상기 제2 레이어는 상기 제1 레이어와 전기적 또는 물리적으로 분리되는 것을 특징으로 한다.

Description

저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법{Resistive Memory Device and Operating Method thereof}
본 발명의 기술적 사상은 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법에 관한 것으로서, 더욱 상세하게는, 다수의 레이어들을 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 간섭에 의한 영향을 감소한 하나 이상의 레이어를 갖는 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치는, 다수의 레이어들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 억세스를 제어하는 제어 로직을 구비하고, 상기 메모리 셀 어레이는, 적어도 하나의 신호 라인을 서로 공유하는 제1 및 제2 레이어들을 포함하고, 상기 제1 레이어가 간섭 자유 레이어로 설정될 때, 상기 제2 레이어는 상기 제1 레이어와 전기적 또는 물리적으로 분리되는 것을 특징으로 한다.
바람직하게는, 상기 제2 레이어는 다수의 메모리 셀들을 포함하며, 상기 제2 레이어에서, 상기 메모리 셀들의 선택 소자 및 가변 저항 소자 중 적어도 하나의 소자를 형성하기 위한 공정이 스킵되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 레이어는 다수의 메모리 셀들을 포함하며, 상기 제2 레이어는 상기 다수의 메모리 셀들과 상기 제1 레이어 사이에 형성되는 물리적 레이어를 더 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 레이어는 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들 각각은 선택 소자 및 가변 저항 소자를 포함하며, 상기 제2 레이어에서, 상기 가변 저항 소자에 대한 포밍(Forming) 과정이 스킵되는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 셀 어레이는 데이터를 저장하기 위한 하나 이상의 제3 레이어들을 더 포함하며, 상기 제1 레이어에는 제1 종류의 데이터가 저장되고, 상기 제2 레이어에는 제2 종류의 데이터가 저장되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 종류의 데이터는 시스템 데이터, ECC 패리티 및 기준 정보 중 적어도 하나를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 레이어는 상기 제2 레이어와 워드 라인 및 비트 라인 중 어느 하나을 공유하고, 상기 제1 레이어는 제3 레이어와 워드 라인 및 비트 라인 중 다른 하나를 공유하며, 상기 제3 레이어는 상기 제1 레이어와 전기적 또는 물리적으로 분리되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제1 및 제2 레이어들은 각각 다수의 타일들을 포함하고, 상기 제2 레이어의 다수의 타일들 중 일부가 상기 제1 레이어와 전기적 또는 물리적으로 분리되는 것을 특징으로 한다.
또한 바람직하게는, 상기 제어 로직은, 상기 제2 레이어에 대한 억세스가 요청될 때, 상기 제2 레이어를 지시하는 제1 어드레스를 대체 레이어를 지시하는 제2 어드레스로 변환하는 레이어 억세스 관리부를 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 기술적 사상에 따른 저항성 메모리 장치는, 다수의 레이어들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 억세스를 관리하는 레이어 억세스 관리부를 구비하고, 상기 메모리 셀 어레이는, 제1 레이어 및 상기 제1 레이어와 적어도 하나의 신호 라인을 서로 공유하는 제2 레이어를 포함하고, 상기 레이어 억세스 관리부는, 상기 제1 레이어가 간섭 자유 레이어로 설정될 때, 상기 제2 레이어에 대한 억세스가 금지되도록 레이어 선택 동작을 제어하는 것을 특징으로 한다.
바람직하게는, 상기 레이어 억세스 관리부는, 상기 제1 레이어와 적어도 하나의 신호 라인을 서로 공유하는 제2 레이어를 억세스 금지 대상의 레이어로 설정하는 억세스 금지 레이어 설정부와, 상기 설정에 관련된 정보를 저장하는 정보 저장부 및 상기 제2 레이어를 지시하는 제1 어드레스를 대체 레이어를 지시하는 제2 어드레스로 변환하는 어드레스 맵핑 제어부를 포함하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 주변 레이어의 억세스에 기인한 간섭으로부터 자유로운 메모리 셀을 포함하는 어레이를 제공함에 따라, 데이터의 신뢰성을 향상할 수 있는 효과가 있다.
또한 본 발명의 기술적 사상에 따른 저항성 메모리 장치 및 저항성 메모리 장치의 동작방법은, 상대적으로 중요도가 높고 억세스 빈도가 높은 데이터를 간섭 자유 레이어에 저장함에 따라, 메모리 시스템을 안정적으로 운용할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 3a 내지 도 3d는 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 구조도 및 회로도이다.
도 4a 내지 도 4c는 도 2의 메모리 셀 어레이에 구비되는 메모리 셀의 구현 예를 나타내는 회로도들이다.
도 5는 도 2의 메모리 셀 어레이에 구비되는 레이어들의 구성의 일 예를 나타내는 도면이다.
도 6은 간섭 자유 레이어를 생성하기 위한 일 예를 나타내는 도면이다.
도 7a,b,c는 억세스 금지 레이어를 형성하기 위한 다양한 예를 나타내는 회로도이다.
도 8은 간섭 자유 레이어를 생성하기 위한 다른 예를 나타내는 도면이다.
도 9는 간섭 자유 레이어를 생성하기 위한 또 다른 예를 나타내는 도면이다.
도 10은 간섭 금지 레이어와 노멀 레이어의 저항 분포의 변동 예를 나타내는 그래프이다.
도 11은 양방향(Bidirectional) 타입 저항성 메모리 셀의 전류-전압 특성을 나타내는 그래프이다.
도 12는 본 발명의 실시예에 따라 간섭 자유 레이어를 생성하기 위한 또 다른 예를 나타내는 도면이다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 14a,b는 도 13의 메모리 셀 어레이의 일 구현예를 나타내는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 16 및 도 17은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19 내지 도 21은 본 발명의 실시예에 따른 메모리 장치의 동작방법들을 나타내는 플로우차트이다.
도 22를 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다.
도 24는 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 저항성 메모리 장치(100, 이하 메모리 장치로 지칭함) 및 메모리 콘트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 메모리 셀 어레이(110)가 저항성 메모리 셀들을 포함함에 따라, 메모리 시스템(10)은 저항성 메모리 시스템으로 지칭될 수 있다.
메모리 콘트롤러(200)는 호스트(Host)로부터의 기록/독출 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하거나, 또는 메모리 장치(100)에 데이터를 기록하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 콘트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(program)(또는 기록), 독출(read) 및 소거(erase) 동작을 제어할 수 있다. 또한, 기록될 데이터(DATA)와 독출된 데이터(DATA)가 메모리 콘트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
도시되지는 않았으나, 메모리 콘트롤러(200)는 램(RAM), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있다. 프로세싱 유닛은 메모리 콘트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트(Host) 및 메모리 콘트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 콘트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(HOST)와 통신하도록 구성될 수 있다.
메모리 셀 어레이(110)는 다수의 레이어들이 적층된 구조를 가질 수 있으며, 각각의 레이어는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 복수의 제1 신호 라인들과 복수의 제2 신호 라인들이 교차하는 영역들에 각각 배치될 수 있다. 일 실시예에서, 복수의 제1 신호 라인들은 복수의 비트 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 워드 라인들일 수 있다. 다른 실시예에서, 복수의 제1 신호 라인들은 복수의 워드 라인들일 수 있고, 복수의 제2 신호 라인들은 복수의 비트 라인들일 수 있다.
본 실시예에서, 복수의 메모리 셀들 각각은 하나의 비트를 저장하는 싱글 레벨 셀(SLC, single level cell)일 수 있으며, 또는 적어도 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC, multi level cell)일 수 있다. 또는, 메모리 셀 어레이(110)는 싱글 레벨 셀과 멀티 레벨 셀을 함께 포함하여도 무방하다. 하나의 메모리 셀에 하나의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 또는, 하나의 메모리 셀에 2 개의 비트의 데이터가 기록되는 경우, 메모리 셀들은 기록된 데이터에 따라 네 개의 저항 분포를 가질 수 있다. 또 다른 실시예에서, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(TLC, triple level cell)의 경우, 메모리 셀들은 기록된 데이터에 따라 여덟 개의 저항 분포를 가질 수 있다 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, 메모리 셀들은 4 비트 이상의 데이터를 각각 저장할 수 있는 메모리 셀들을 포함할 수 있다.
한편, 메모리 셀 어레이(110)는 가변 저항을 갖는 가변 저항 소자(미도시)를 포함하는 저항형 메모리 셀들 또는 저항성 메모리 셀들을 포함할 수 있다. 예를 들어, 가변 저항 소자가 상변화(phase change) 물질(GST, Ge-Sb-Te)로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 다른 예를 들어, 가변 저항 소자가 상부 전극, 하부 전극 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 또 다른 예를 들어, 가변 저항 소자가 자성체의 상부 전극, 자성체의 하부 전극 및 그 사이에 있는 유전체로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
기록/독출 회로(120)는 메모리 셀들에 대한 기록 및 독출 동작을 수행한다. 기록/독출 회로(120)는 다수의 비트 라인들을 통해 메모리 셀들에 연결될 수 있으며, 메모리 셀들에 데이터를 기록하기 위한 기록 드라이버와, 메모리 셀들의 저항 성분을 센싱하는 센스 앰프를 포함할 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 또한 기록 및 독출 등의 메모리 동작을 수행하기 위하여 기록/독출 회로(120)를 제어할 수 있다. 일 예로서, 메모리 장치(100)에 대한 기록 및 독출 동작 등을 위하여, 제어 로직(130)은 각종 전압 신호들이 기록/독출 회로(120)로 제공되도록 제어할 수 있다. 예컨대, 선택된 메모리 셀로 제공되는 기록 전압(또는, 기록 전류)이나 독출 전압(또는, 독출 전류)을 생성함과 함께, 비선택된 메모리 셀들에 대한 바이어스를 위한 바이어스 전압들을 생성하는 전원 발생부(미도시)가 메모리 장치(100)에 더 구비될 수 있으며, 제어 로직(130)의 제어하에서 기록/독출 회로(120)는 각종 전압 신호들을 이용한 메모리 동작을 수행한다.
메모리 장치(100)에 대한 기록 동작에 있어서, 기록 데이터에 따라 메모리 셀의 가변 저항은 그 저항 값이 증가할 수 있으며, 또는 메모리 셀의 가변 저항은 그 저항 값이 감소할 수 있다. 예컨대, 메모리 셀 어레이(110)의 메모리 셀들 각각은 현재 저장된 데이터에 따른 저항 값을 가질 수 있으며, 각각의 메모리 셀들로 기록될 데이터에 따라 저항 값이 증가하거나 감소할 수 있다. 상기와 같은 기록 동작은 리셋(Reset) 기록 동작과 셋(Set) 기록 동작으로 분류될 수 있다. 저항성 메모리 셀에서 셋(Set) 상태는 상대적으로 낮은 저항 값을 가지며, 반면에 리셋(Reset) 상태는 상대적으로 높은 저항 값을 가질 수 있다. 리셋(Reset) 기록 동작은 가변 저항의 저항 값이 증가하는 방향으로 기록 동작을 수행하며, 셋(Set) 기록 동작은 가변 저항의 저항 값이 감소하는 방향으로 기록 동작을 수행한다.
메모리 셀 어레이(110)에 대한 기록 동작 및 독출 동작을 수행함에 있어서, 억세스 될 메모리 셀들과 억세스되지 않을 메모리 셀들이 전기적으로 분리될 필요가 있으며, 이를 위하여 제1 및 제2 신호 라인들에 대한 적절한 라인 바이어싱이 필요로 된다. 일 예로서, 억세스 될 메모리 셀들에 연결된 제1 및 제2 신호 라인들로는 선택 전압이 제공되는 반면에, 다른 메모리 셀들은 선택되지 않도록 다른 제1 및 제2 신호 라인들로는 금지 전압(inhibit voltage)이 제공될 수 있다.
메모리 셀 어레이(110)는 다수의 레이어들이 적층된 3 차원 구조를 가질 수 있다. 메모리 셀 어레이(110)에 구비되는 다수의 레이어들 중 적어도 일부는 메모리 셀들이 배치되는 셀 영역을 포함할 수 있다. 또한, 상기 다수의 레이어들 중 다른 일부는 셀 영역에 대한 메모리 동작을 수행하기 위한 주변 회로들이 배치되는 제어 레이어에 해당할 수 있다. 제어 레이어가 메모리 셀 어레이(110)에 구비되는 경우, 도 1에 도시된 기록/독출 회로(120) 및 제어 로직(130) 등을 포함하는 제어 영역은 메모리 셀 어레이(110)에 구비되는 것으로 설명되어도 무방하다.
비선택 메모리 셀들에 바이어스 전압이 인가되더라도, 선택 메모리 셀에 인접한(물리적으로 또는 전기적으로 인접한) 메모리 셀들은 양 단에 전압차가 발생될 수 있으며 이로 인한 리키지 전류가 발생될 수 있다. 즉, 적어도 일부의 비선택 메모리 셀들은 억세스되는 메모리 셀에 기인한 간섭을 받게 되며, 이 경우 저항 분포의 변동으로 인한 데이터 신뢰성이 저하될 수 있다. 본 발명의 실시예에 따르면, 다수의 레이어들 중 적어도 하나는 주변 메모리 셀들의 억세스에 의한 간섭 현상으로부터 자유로운 레이어(예컨대, 간섭 자유 레이어, Interference Free Layer)로 설정하고, 이에 따라 메모리 동작의 신뢰도를 향상할 수 있는 하나 이상의 간섭 자유 레이어를 포함하는 메모리 장치(100)를 제공한다. 일 예로서, 간섭 자유 레이어에 해당하는 하나 이상의 레이어(예컨대, 제1 레이어)를 설정하고, 상기 제1 레이어에 전기적 또는 물리적으로 연결된 하나 이상의 제2 레이어가 존재할 때, 상기 제1 레이어와 제2 레이어를 전기적 또는 물리적으로 분리시킨다. 이에 따라, 상기 제2 레이어의 동작에 의해 제1 레이어가 받는 간섭을 감소시킴으로써 제1 데이터의 데이터 신뢰성이 향상되도록 할 수 있다.
메모리 장치(100)에 저장되는 데이터는 다양한 종류를 포함할 수 있다. 일 예로서, 사용자의 요청에 의해 기록 또는 독출 등의 동작이 요청되는 데이터(예컨대, 유저 데이터)가 메모리 장치(100)에 저장될 수 있다. 또한 유저 데이터 이외의 데이터가 메모리 셀 어레이(110)에 저장될 수 있다. 유저 데이터 이외의 데이터의 일 예로서, 메모리 장치(100)가 채용되는 시스템의 운용에 관련된 부팅 코드, 시스템 코드 및 응용 소프트웨어 등이 메모리 장치(100)에 저장될 수 있다. 또한, 데이터를 저장함에 있어서 상기 데이터에 대한 ECC 인코딩이 수행됨에 따라 ECC 패리티가 생성되어 메모리 셀 어레이(110)에 저장될 수 있다. 또는 메모리 동작에 관련된 각종 기준 정보가 메모리 셀 어레이(110)에 저장되고, 메모리 동작시 상기 기준 정보를 저장하는 메모리 셀들이 독출될 수 있다. 이와 같은 유저 데이터 이외의 데이터들은 메타 데이터로 정의될 수 있으며, 실질적으로 메타 데이터는 상대적으로 그 중요도가 높은 데이터로서 비트 에러가 발생되지 않을 필요성이 존재한다.
본 발명의 실시예에 따르면, 전술한 바와 같이 하나 이상의 간섭 자유 레이어가 확보되도록 하고, 유저 데이터 이외의 데이터들 중 적어도 하나가 메모리 셀 어레이(110)의 간섭 자유 레이어에 저장되도록 한다. 즉, 상대적으로 중요한 데이터가 간섭 자유 레이어에 저장되도록 함으로써 메모리 장치(100)의 안정성이 향상될 수 있다.
한편, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들어, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 다른 예를 들면, 메모리 컨트롤러(200) 및 메모리 장치(100)는 하나의 반도체 장치로 집적되어 SSD(Solid State Disk/Drive)를 구성할 수 있다.
상기와 같이 구성될 수 있는 저항성 메모리 시스템(10)에 구비되는 메모리 장치(100)의 구체적인 동작 예를 나타내면 다음과 같다. 도 2는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 기록/독출 회로(120) 및 제어 로직(130)을 포함할 수 있다. 또한, 메모리 장치(100)는 전원 발생부(140), 로우 디코더(150) 및 칼럼 디코더(160)를 더 포함할 수 있다. 또한, 기록/독출 회로(120)는 센스 앰프(121) 및 기록 드라이버(122)를 포함할 수 있다. 또한, 메모리 셀 어레이(110)는 수직하게 적층된 다수 개의 레이어들을 포함할 수 있으며, 상기 다수 개의 레이어들은 저장 레이어(111) 및 억세스 금지 레이어(Access-prohibited Layer, 112)를 포함할 수 있다. 전술한 간섭 자유 레이어는 저장 레이어(111)에 포함될 수 있다.
도 2에 도시된 메모리 장치(100)의 구성 및 일 동작 예는 다음과 같다.
메모리 셀 어레이(110)에 구비되는 메모리 셀들은 복수의 제1 라인들(또는, 복수의 제1 신호 라인들 및 복수의 제2 라인들(또는, 복수의 제2 신호 라인들)에 연결될 수 있다. 복수의 제1 신호 라인들은 비트 라인들(BL)이고, 복수의 제2 신호 라인들은 워드 라인들(WL)일 수 있다. 복수의 비트 라인들(BL) 및 워드 라인들(WL)을 통해 각종 전압 신호나 전류 신호(이하, 메모리 셀 어레이(110)의 라인들로 제공되는 신호는 전압 신호인 것으로 정의함)가 제공됨에 따라, 일부의 선택된 메모리 셀들에 대해서는 데이터가 기록되거나 독출되며, 나머지 비선택된 메모리 셀들에 대해서는 기록이나 독출이 수행되는 것이 방지될 수 있다.
한편, 커맨드(CMD)에 수반하여 억세스할 메모리 셀을 지시하기 위한 어드레스(ADDR)가 수신될 수 있으며, 어드레스(ADDR)는 메모리 셀 어레이(110)의 워드 라인들(WL)을 선택하기 위한 로우 어드레스(X_ADDR)와 메모리 셀 어레이(110)의 비트 라인들(BL)을 선택하기 위한 칼럼 어드레스(Y_ADDR)를 포함할 수 있다. 로우 디코더(150)는 로우 어드레스(X_ADDR)에 응답하여 워드 라인 선택 동작을 수행하며, 칼럼 디코더(160)는 칼럼 어드레스(Y_ADDR)에 응답하여 비트 라인 선택 동작을 수행한다.
기록/독출 회로(120)는 비트 라인들(BL)에 연결되어 메모리 셀에 데이터를 기록하거나, 메모리 셀로부터 데이터를 독출할 수 있다. 예컨대, 기록/독출 회로(120)는 전원 발생부(140)로부터 기록/독출 전압(Vrw)를 수신할 수 있으며, 기록 드라이버(122)는 수신된 기록 전압을 칼럼 디코더(160)를 통해 메모리 셀 어레이(110)로 제공할 수 있다. 셋(set) 기록 동작의 경우, 기록 드라이버(122)는 셋(set) 전압을 메모리 셀 어레이(110)로 제공함으로써 메모리 셀의 가변 저항의 저항 값을 감소시킬 수 있다. 또한, 리셋(reset) 기록 동작의 경우, 기록 드라이버(122)는 리셋(reset) 전압을 메모리 셀 어레이(110)로 제공함으로써, 메모리 셀의 가변 저항의 저항 값을 증가시킬 수 있다.
한편, 데이터 독출 동작시 기록/독출 회로(120)는 독출 전압을 메모리 셀로 제공하고, 또한 데이터를 판정하기 위하여 센스 앰프(121)는 비트 라인의 일 노드(예컨대, 센싱 노드)에 연결되는 비교부를 구비할 수 있다. 비교부의 일 단은 센싱 노드에 연결되고, 타 단은 기준 전압에 연결됨에 따라 데이터 값을 판정할 수 있다. 또한 기록/독출 회로(120)는 독출된 데이터에 대한 판정 결과에 따른 패스/페일 신호(P/F)를 제어 로직(130)으로 제공할 수 있다. 제어 로직(130)은 패스/페일 신호(P/F)를 참조함에 의하여 메모리 셀 어레이(110)의 기록 및 독출 동작을 제어할 수 있다.
제어 로직(130)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터를 기록하거나 메모리 셀 어레이(110)로부터 데이터를 독출하기 위한 각종 제어 신호(CTRL_RW)를 출력할 수 있다. 이로써, 제어 로직(130)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
메모리 셀 어레이(110)에 구비되는 다수의 레이어들은 적어도 하나의 신호 라인들을 공유할 수 있다. 일 예로서, 메모리 셀 어레이(110)에 제1 레이어가 구비되고, 상기 제1 레이어의 상부에는 워드 라인을 공유하는 제2 레이어가 인접하게 배치될 수 있으며, 또한 상기 제1 레이어의 하부에는 비트 라인을 공유하는 제3 레이어가 인접하게 배치될 수 있다. 이에 따라, 제2 레이어 또는 제3 레이어가 선택될 때, 적어도 하나의 신호 라인을 공유하는 제1 레이어에 구비되는 메모리 셀들에 간섭이 발생될 수 있다. 예컨대, 제2 레이어에 구비되는 메모리 셀에 기록 또는 독출 등의 메모리 동작을 수행하기 위하여, 선택된 셀에 연결된 신호 라인들(선택 신호 라인들)로는 일정한 전압이 인가되며, 또한 제2 레이어의 나머지 메모리 셀들과 제1 레이어의 메모리 셀들이 선택되지 않도록 소정의 바이어스 전압(예컨대, 금지 전압 vinh)이 제1 및 제2 레이어의 신호 라인들(비선택 신호 라인들)로 인가될 수 있다. 이 과정에서, 비선택된 메모리 셀들이 간섭을 받게 되며, 상기 간섭에 의하여 비선택된 메모리 셀들의 저항 분포가 변동될 수 있다. 이는 메모리 셀들의 센싱 마진이나 리텐션(Retention) 특성에 악영향을 끼치게 된다.
본 발명의 실시예에 따르면, 메모리 셀 어레이(110)가 간섭 자유 레이어를 포함하고, 또한 상기 간섭 자유 레이어에 관련된 다른 적어도 하나의 레이어를 억세스 금지 레이어로 설정한다. 예컨대, 상기 간섭 자유 레이어와 워드 라인 및/또는 비트 라인을 공유하는 억세스 금지 레이어를 상기 간섭 자유 레이어로부터 전기적 또는 물리적으로 분리시키거나, 상기 억세스 금지 레이어에 대해 억세스가 이루어지는 것이 방지되도록 함으로써, 간섭 자유 레이어의 메모리 셀들이 간섭을 받는 것이 방지되도록 한다. 이외에도, 적어도 두 개의 레이어들이 다른 신호 라인(예컨대, 제어 신호를 전달하는 라인)을 공유할 수 있으며, 간섭 자유 레이어를 생성하기 위하여 제어 신호 라인을 서로 공유하는 레이어들을 전기적 또는 물리적으로 분리시킬 수 있다.
이로 인해, 간섭 자유 레이어의 메모리 셀들의 안정성이 확보되도록 하고, 간섭 자유 레이어에 ECC 패리티나 기준 정보 등의 상대적으로 중요하고 자주 억세스되는 데이터가 간섭 자유 레이어에 저장되도록 한다.
도 3a 내지 도 3d는 도 2의 메모리 셀 어레이의 일 구현예를 나타내는 구조도 및 회로도이다. 도 3a는 메모리 셀 어레이의 전체 구조를 나타내는 구조도이고, 도 3b는 각각의 레이어에서 워드 라인들 및 비트 라인들의 배치를 나타내는 구조도이며, 도 3c는 메모리 셀 어레이의 회로도이며, 도 3d는 적층 구조에서의 메모리 셀들의 연결 예를 나타내는 회로도이다.
도 3a를 참조하면, 메모리 셀 어레이(110)는 3차원 구조를 가지며, X-Y 평면 상의 2차원 메모리 층이 Z 축 방향으로 적층되어 구성된다. 본 실시예에서, 최하 층의 레이어(Layer 1)으로부터 최상층의 레이어(Layer A)까지 A 개의 레이어들이 도시되어 있다. X 축은 비트 라인(BL)의 배선 방향이고, Y 축은 워드 라인(WL)의 배선 방향이고, Z 축은 레이어들(Layer 1 ~ Layer A)의 적층 방향일 수 있다. 일 실시예로서 Z 축은 메모리 셀 어레이(110)가 배치되는 기판(미도시)에 수직한 방향일 수 있다.
상기 레이어들(Layer 1 ~ Layer A) 중 적어도 하나는 간섭 자유 레이어로 설정되고, 다른 적어도 하나는 억세스 금지 레이어로 설정될 수 있다. 예컨대, k 번째 레이어(Layer K)가 간섭 자유 레이어로 설정됨에 따라, 기 정의되는 종류의 데이터가 k 번째 레이어(Layer K)에 저장될 수 있다. 또한, k 번째 레이어(Layer K)에 관련된 하나 이상의 레이어로서 k-1 번째 레이어(Layer (K-1)) 및 k+1 번째 레이어(Layer (K+1))가 억세스 금지 레이어로 설정될 수 있다. 전술한 바와 같이, k-1 번째 레이어(Layer (K-1)) 및 k+1 번째 레이어(Layer (K+1))는 k 번째 레이어(Layer K)와 물리적으로 인접한 레이어일 수 있다. 또는, k-1 번째 레이어(Layer (K-1)) 및 k+1 번째 레이어(Layer (K+1))는 상기 k 번째 레이어(Layer K)와 적어도 하나의 신호 라인을 공유하는 전기적으로 인접한 레이어일 수 있다.
한편, 도 3b에 도시된 바와 같이, 어느 하나의 레이어(예컨대, k 번째 레이어)의 하면 및 상면에는 각각 복수의 워드 라인들(WL0, WL1, WL2, WL3) 및 복수의 비트 라인들(BL0, BL1, BL2, BL3)이 X-Y 평면에 투영된 경우 직교하도록 배치되며, 레이어들의 적층 방향(Z 축 방향)에서, 교대로 배치될 수 있다. 일 실시예에 있어서, k 번째 레이어(Layer K)에 배치되는 복수의 워드 라인들(WL0, WL1, WL2, WL3) 및 복수의 비트 라인들(BL0, BL1, BL2, BL3)은 다른 레이어들(예컨대, k-1 번째 레이어 및 k+1 번째 레이어)에서 공유될 수 있다.
한편 도 3c를 참조하면, 각각의 레이어에 구비되는 메모리 셀 어레이(110)는 X-Y 평면의 2차원 메모리일 수 있고, 복수의 워드 라인들(WL1 ~ WLn), 복수의 비트 라인들(BL1 ~ BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드라인에 의해 동시에 억세스될 수 있는 메모리 셀들의 집합을 페이지(page)로 정의할 수 있다.
본 실시예에 따르면, 복수의 메모리 셀들(MC)의 각각은 가변 저항 소자(R) 및 선택 소자(D)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항 물질이라고 지칭할 수 있고, 선택 소자(D)는 스위칭 소자라고 지칭할 수 있다.
일 실시예에서, 가변 저항 소자(R)는 복수의 비트 라인들(BL1 ~ BLm) 중 하나와 선택 소자(D)의 사이에 연결되며, 선택 소자(D)는 가변 저항 소자(R)와 복수의 워드 라인들(WL1 ~ WLn) 중 하나의 사이에 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 선택 소자(D)가 복수의 비트 라인들(BL1 ~ BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(D)와 복수의 워드 라인들(WL1 ~ WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(D)는 복수의 워드 라인들(WL1 ~ WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다. 도 3c에서, 선택 소자(D)는 다이오드인 것으로 도시되었으나, 이는 본 발명의 일 실시예에 불과하며, 다른 실시예에서, 선택 소자(D)는 스위칭 가능한 다른 소자로 변경될 수 있다.
한편, 도 3d에서는 각 요소를 나타내는 부호의 뒤에, 해당 요소가 포함되는 레이어의 번호가 괄호를 사용하여 추가적으로 표기된다. 예를 들면, 메모리 셀(MC(K))은 K 번째 레이어(Layer K)에 포함되는 메모리 셀을 의미한다.
도 3d를 참조하면, 레이어들(Layer K-1, Layer K, Layer K+1)은 일 방향, 예컨대, 메모리 셀 어레이(110)가 배치되는 기판에 대하여 수직한 방향으로 적층될 수 있다. 레이어들(Layer K-1, Layer K, Layer K+1) 각각은 복수의 메모리 셀들(MC(K-1), MC(K), MC(K+1))을 포함하고, 상기 메모리 셀들의 양단에는 워드 라인들(WL0, WL1) 및 비트 라인들(BL0, BL1)이 연결될 수 있다.
일 실시예에 있어서, 인접한 레이어들간에 워드 라인들 및 비트 라인을 공유할 수 있다. 도 3d를 참조하면, K 번째 레이어(Layer K)와 K+1 번째 레이어(Layer (K+1))는 비트 라인(BL0(K+1), BL1(K+1))을 공유할 수 있다. 또한 K 번째 레이어(Layer K)와 K-1 번째 레이어(Layer (K-1))는 워드 라인(WL0(K), WL1(K))을 공유할 수 있다. 본 실시예에서는 레이어들 간에 비트 라인 또는 워드 라인을 공유하고, 하나의 레이어는 그 상부의 레이어와 그 하부의 레이어 모두와 워드 라인 또는 비트 라인을 공유하는 것으로 도시되었으나, 본 발명의 기술적 사상은 이에 제한되는 것은 아니다. 다른 실시예에 있어서, 어느 하나의 레이어는 인접한 하나의 레이어와 워드 라인 또는 비트 라인을 공유할 수 있으며, 또는 어느 하나의 레이어는 이격하게 배치된 다른 레이어와 워드 라인 또는 비트 라인을 공유할 수도 있다.
도 3d에 도시된 바에 따르면, K-1 번째 레이어(Layer (K-1))가 선택되어 셋 전압(또는 리셋 전압)이 인가되고 K 번째 레이어(Layer K)에는 금지 전압이 인가될 수 있으며, 이 경우 K 번째 레이어(Layer K)의 메모리 셀의 양단 간의 전압 차가 발생됨에 따라 리키지 전류 등의 간섭이 발생될 수 있다. 그러나, 본 발명의 실시예에 따르면 K 번째 레이어(Layer K)가 간섭 자유 레이어로 설정되고 K-1 번째 레이어(Layer (K-1)) 및 K+1 번째 레이어(Layer (K+1))에 대한 억세스가 차단되므로, 비선택된 K 번째 레이어(Layer K)에 대한 바이어싱을 적용함에 있어서 메모리 셀의 양단 간의 전압 차를 실질적으로 동일하게 할 수 있다. 이에 따라, K 번째 레이어(Layer K)에 발생되는 간섭이 최소화될 수 있다.
도 4a 내지 도 4c는 도 2의 메모리 셀 어레이에 구비되는 메모리 셀의 구현 예를 나타내는 회로도들이다.
도 4a를 참조하면, 메모리 셀(MCa)은 가변 저항(Ra)을 포함하고, 가변 저항(Ra)은 비트 라인(BL)과 워드 라인(WL) 사이에 연결될 수 있다. 메모리 셀(MCa)은 비트 라인(BL)과 워드 라인(WL)에 각각 인가되는 전압들에 의해서 데이터를 저장할 수 있다.
도 4b를 참조하면, 메모리 셀(MCb)은 가변 저항(Rb)과 양방향 다이오드(Db)를 포함할 수 있다. 가변 저항(Rb)은 데이터를 저장하기 위한 저항 물질을 포함할 수 있다. 양방향 다이오드(Db)는 가변 저항(Rb)과 워드 라인(WL) 사이에 연결되며, 가변 저항(Rb)은 비트 라인(BL)과 양방향 다이오드(Db) 사이에 연결될 수 있다. 양방향 다이오드(Db)와 가변 저항(Rb)의 위치는 서로 바뀔 수도 있다. 양방향 다이오드(Db)를 통해서 비선택 저항 셀에 흐르게 되는 누설 전류를 감소할 수 있다.
도 4c를 참조하면, 메모리 셀(MCc)은 가변 저항(Rc)과 트랜지스터(TR)를 포함할 수 있다. 트랜지스터(TR)는 워드 라인(WL)의 전압에 따라 가변 저항(Rc)에 전류를 공급 또는 차단하는 선택 소자, 즉, 스위칭 소자일 수 있다. 도 5c의 실시예에서는, 워드 라인(WL) 이외에, 가변 저항(Rc)의 양 단의 전압 레벨을 조절하기 위한 소스 라인(SL)이 추가로 구비될 수 있다. 트랜지스터(TR)는 가변 저항(Rc)과 소스 라인(SL) 사이에 연결되며, 가변 저항(R)은 비트 라인(BL)과 트랜지스터(TR) 사이에 연결될 수 있다. 트랜지스터(TR)와 가변 저항(Rc)의 위치는 서로 바뀔 수도 있다. 메모리 셀(MCc)은 워드 라인(WL)에 의해서 구동되는 트랜지스터(TR)의 온/오프 여부에 따라 선택 또는 비선택될 수 있다.
도 5는 도 2의 메모리 셀 어레이에 구비되는 레이어들의 구성의 일 예를 나타내는 도면이다.
도 5에 도시된 바와 같이, 메모리 셀 어레이(110)는 다수 개의 레이어들을 포함하며, 예컨대 메모리 셀 어레이(110)는 A 개의 레이어들(Layer 1 ~ Layer A)을 포함할 수 있다. 도 5에서는 최 상층의 레이어(예컨대, 제A 레이어, Layer A)가 간섭 자유 레이어에 해당하고, 이에 인접한 레이어(예컨대, 제A-1 레이어, Layer (A-1))가 억세스 금지 레이어에 해당하는 예가 도시된다.
도 2에 도시된 저장 레이어(111)는, A 개의 레이어들(Layer 1 ~ Layer A) 중 억세스 금지 레이어(Layer A-1)를 제외한 나머지 레이어들에 해당할 수 있다. 즉, 메모리 셀 어레이(110)의 저장 레이어는, 일반 유저 데이터가 저장되는 노멀 레이어와, 메모리 동작을 제어하기 위한 주변 회로들이 배치되는 제어 영역을 포함하는 제어 레이어 및 간섭 자유 레이어를 포함하는 개념으로 정의될 수 있다. 도 5에서는 최 하층의 레이어(Layer 1)가 제어 영역을 포함하는 제어 레이어에 해당하는 예가 도시된다.
본 발명의 실시예에 따라, 제A-1 레이어(Layer (A-1))가 제A 레이어(Layer A)와 전기적 또는 물리적으로 분리되도록 함으로써 제A-1 레이어(Layer (A-1))가 억세스 금지 레이어로 설정될 수 있다. 또는, 어드레스 관리 동작(또는, 레이어 선택 동작)에 기반하여, 제A-1 레이어(Layer (A-1))에 대한 억세스가 금지되도록 함으로써 제A-1 레이어(Layer (A-1))가 억세스 금지 레이어로 설정될 수 있다.
제A 레이어(Layer A)를 간섭 자유 레이어로서 생성하기 위하여, 제A 레이어(Layer A)에 인접한(또는, 적어도 하나의 신호 라인을 공유하는) 제A-1 레이어(Layer (A-1))를 전기적 또는 물리적으로 분리하는 방법은 다양하게 수행될 수 있다. 예컨대, 제A-1 레이어(Layer (A-1))에 적용되는 다수의 공정들 중 적어도 하나의 공정을 스킵하거나, 또는 하나 이상의 공정을 추가함으로써 제A 레이어(Layer A)와 분리되도록 할 수 있다. 적어도 하나의 공정을 스킵함에 있어서, 메모리 셀에 포함되는 선택 소자 및/또는 가변 저항 소자를 형성하기 위한 공정이 스킵될 수 있다. 또는, 선택 소자 및 가변 저항 소자를 형성한 이후에, 추가 물질 공정을 통해 별도 레이어가 더 형성됨으로써 제A 레이어(Layer A)와 분리되도록 할 수 있다.
도 6은 간섭 자유 레이어를 생성하기 위한 일 예를 나타내는 도면이다. 도 6에서는 제어 레이어에 해당하는 제1 레이어(Layer 1)와, 메모리 셀 어레이를 포함하는 메모리 레이어에 해당하는 제2 내지 제5 레이어들(Layer 2 ~ Layer 5)이 도시된다. 제어 레이어(Layer 1)는 메모리 동작에 관련된 각종 주변 회로들로서, 센스앰프, 기록 드라이버 및 디코더 등을 포함할 수 있다.
또한, 레이어들(Layer 1 ~ Layer 5)은 워드 라인 및/또는 비트 라인을 서로 공유할 수 있다. 예컨대, 제1 레이어(Layer 1)와 제2 레이어(Layer 2)는 비트 라인(BL0)을 공유할 수 있으며, 또한 제2 레이어(Layer 2)와 제3 레이어(Layer 3)는 워드 라인들(WL0 ~ WL2)을 공유할 수 있다. 이와 유사하게, 제3 레이어(Layer 3)와 제4 레이어(Layer 4)는 비트 라인(BL1)을 공유할 수 있으며, 또한 제4 레이어(Layer 4)와 제5 레이어(Layer 5)는 워드 라인들(WL3 ~ WL5)을 공유할 수 있다.
제2 내지 제5 레이어들(Layer 2 ~ Layer 5) 중 적어도 하나의 레이어가 간섭 자유 레이어로 설정됨에 따라, 상기 간섭 자유 레이어에 상대적으로 중요한 데이터들이 저장될 수 있다. 일 예로서, 제5 레이어(Layer 5)가 간섭 자유 레이어로 설정되고, 제5 레이어(Layer 5)에 간섭 현상이 발생되지 않도록 상기 제5 레이어(Layer 5)와 워드 라인들(WL3 ~ WL5)을 공유하는 제4 레이어(Layer 4)가 억세스 금지 레이어로 설정될 수 있다.
제5 레이어(Layer 5)를 간섭 자유 레이어로 만들기 위하여, 제4 레이어(Layer 4)를 제5 레이어(Layer 5)와 물리적으로 분리할 수 있다. 물리적 분리를 위하여, 제4 레이어(Layer 4)에 대해 수행되는 다수의 공정들 중 적어도 하나가 스킵되도록 할 수 있다. 일 예로서, 제4 레이어(Layer 4)에 대해 메모리 셀에 포함되는 가변 저항 소자와 선택 소자(예컨대, 다이오드)를 형성하기 위한 공정이 수행될 수 있으며, 상기 가변 저항 소자와 선택 소자를 형성하기 위한 공정들 중 적어도 하나의 공정이 스킵될 수 있다. 도 6에 도시된 제4 레이어(Layer 4) 내의 점선 영역은 메모리 셀이 배치되는 영역이고, 상기 메모리 셀을 형성하기 위한 다수의 공정들 중 적어도 하나의 공정이 스킵됨을 나타낸다.
제4 레이어(Layer 4)의 메모리 셀 형성을 위한 공정들 중 적어도 하나가 스킵되므로, 제4 레이어(Layer 4)의 메모리 셀에는 데이터가 저장될 수 없다. 한편, 간섭 자유 레이어와 물리적으로 분리된 제4 레이어(Layer 4)의 메모리 셀들에는 어드레스가 할당될 수도 있으며 어드레스가 할당되지 않을 수도 있다. 예컨대, 제4 레이어(Layer 4)의 메모리 셀들에 어드레스가 할당되지 않는 경우, 제4 레이어(Layer 4)에 대한 억세스 요청이 이루어지지 않으므로 간섭 자유 레이어는 제4 레이어(Layer 4)에 의한 간섭을 받지 않는다. 만약, 제4 레이어(Layer 4)의 메모리 셀들에 어드레스가 할당되는 경우에는, 제4 레이어(Layer 4)에 대한 억세스 요청이 수신될 수는 있으나, 제4 레이어(Layer 4)의 메모리 셀들에 대한 억세스가 불가능하므로 수신된 어드레스에 대한 변환 과정을 통해 다른 레이어에 데이터가 억세스되도록 제어될 수 있다.
도 7a,b,c는 억세스 금지 레이어를 형성하기 위한 다양한 예를 나타내는 회로도이다. 도 7a,b는 하나 이상의 공정을 스킵함으로써 억세스 금지 레이어를 형성하고, 도 7c는 하나 이상의 공정을 추가함으로써 억세스 금지 레이어를 형성하는 예를 나타낸다.
도 7a에 도시된 바와 같이, 제5 레이어(Layer 5)가 간섭 자유 레이어로 설정되고, 제5 레이어(Layer 5)와 적어도 하나의 신호 라인을 공유하는 제4 레이어(Layer 4)가 억세스 금지 레이어로 설정될 수 있다.
제4 레이어(Layer 4)에 수행되는 다수의 공정들 중 메모리 셀을 형성하기 위한 공정이 포함되며, 메모리 셀에 포함되는 가변 저항 소자 및 선택 소자를 각각 형성하기 위한 공정이 수행될 수 있다. 도 7a에서는 가변 저항 소자를 형성하기 위한 공정이 스킵됨에 따라 제4 레이어(Layer 4)에는 가변 저항 소자가 구비되지 않을 수 있다. 또한, 도 7b에서는 가변 저항 소자 및 선택 소자를 형성하기 위한 공정이 스킵됨에 따라 제4 레이어(Layer 4)에는 가변 저항 소자 및 선택 소자가 구비되지 않을 수 있다. 상기와 같은 공정 스킵 과정을 통해 제4 레이어(Layer 4)를 제5 레이어(Layer 5)로부터 물리적으로 분리할 수 있으며, 이에 따라 제5 레이어(Layer 5)가 제4 레이어(Layer 4)에 대한 억세스 과정에서 받을 수 있는 간섭을 방지할 수 있다.
도 7a,b에서는 메모리 셀을 형성하기 위한 다수의 공정들 중 적어도 하나의 공정이 스킵되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 제4 레이어(Layer 4)에 대해 메모리 셀 이외에도 다른 구성요소들을 형성하기 위한 다수의 공정들이 수행될 수 있으며 이들 중 적어도 하나의 공정이 스킵되어도 무방하다. 예컨대, 제4 레이어(Layer 4)에 대해 메모리 셀과 워드 라인(또는 비트 라인)을 전기적으로 연결하기 위한 하나 이상의 컨택트(Contact) 형성 공정이 수행될 수 있으며, 상기 컨택트(Contact) 형성 공정을 스킵함으로써 제4 레이어(Layer 4)를 제5 레이어(Layer 5)와 물리적으로 분리할 수 있다.
한편, 도 7c의 예에 따르면, 제4 레이어(Layer 4)에 대해 추가의 물리적 레이어를 형성하기 위한 추가 공정을 수행함으로써 제4 레이어(Layer 4)를 제5 레이어(Layer 5)와 물리적으로 분리할 수 있다. 일 예로서, 제4 레이어(Layer 4)에 대한 메모리 셀 형성을 위한 공정들이 수행되고 난 후 제4 레이어(Layer 4)의 상부에 추가의 레이어 적층 공정이 수행될 수 있다. 추가 공정은 다양하게 수행될 수 있으며, 예컨대 산화막을 형성하기 위한 산화(oxidation) 공정이 수행됨에 따라 추가의 물리적 레이어가 제4 레이어(Layer 4)에 포함될 수 있다.
도 8은 간섭 자유 레이어를 생성하기 위한 다른 예를 나타내는 도면이다. 도 8에서는 한 쌍의 레이어들의 어느 하나의 라인(예컨대, 비트 라인)을 공유하는 구조를 갖는 경우가 도시된다. 또한, 도 8에서는 제4 레이어(Layer 4)가 간섭 자유 레이어로 설정되고, 제4 레이어(Layer 4)와 제5 레이어(Layer 5)가 비트 라인들(BL3 ~ BL5)을 공유하는 예가 도시된다.
제2 레이어(Layer 2) 및 제3 레이어(Layer 3)는 저장 레이어로서 다양한 종류의 데이터를 저장할 수 있다. 예컨대, 비디오, 오디오 데이터 등 유저 데이터가 저장될 수 있다. 이외에도, 다양한 종류의 메타 데이터들 중 적어도 일부의 데이터가 제2 레이어(Layer 2) 및 제3 레이어(Layer 3)에 더 저장될 수 있다.
제4 레이어(Layer 4) 또한 저장 레이어로서, 특히 본 발명의 실시예에 따라 제4 레이어(Layer 4)는 다른 레이어들의 억세스에 의해 발생될 수 있는 간섭이 방지된 간섭 자유 레이어에 해당한다. 간섭으로부터 신뢰성이 확보될 수 있으므로, 제4 레이어(Layer 4)에는 다른 데이터에 비해 중요도가 높고 억세스 빈도가 높은 데이터(예컨대, 시스템 데이터나 ECC 패리티, 기준 정보 등의 데이터)가 저장될 수 있다. 한편, 제5 레이어(Layer 5)는 제4 레이어(Layer 4)와 물리적으로 분리된 억세스 금지 레이어로서, 전술한 실시예에서와 같이 제5 레이어(Layer 5)에 대한 적어도 하나의 공정을 스킵하거나 적어도 하나의 공정을 추가할 수 있다.
도 9는 간섭 자유 레이어를 생성하기 위한 또 다른 예를 나타내는 도면이다. 도 9에서는 다수의 레이어들 중 중간에 형성되는 레이어가 간섭 자유 레이어로 설정되고, 간섭 자유 레이어는 그 상부 및 하부에 배치되는 레이어들과 하나 이상의 신호 라인을 서로 공유하는 예가 도시된다. 또한, 제4 레이어(Layer 4)가 간섭 자유 레이어로 설정되는 예가 도시된다.
제4 레이어(Layer 4)는 제5 레이어(Layer 5)와 하나 이상의 신호 라인들로서 워드 라인들(WL3 ~ WL5)을 서로 공유할 수 있으며, 또한 제4 레이어(Layer 4)는 제3 레이어(Layer 3)와 하나 이상의 신호 라인들로서 비트 라인(BL1)을 서로 공유할 수 있다. 제4 레이어(Layer 4)가 간섭 자유 레이어로 설정됨에 따라, 상기 제4 레이어(Layer 4)와 하나 이상의 신호 라인을 공유하는 제3 레이어(Layer 3)와 제5 레이어(Layer 5)는 억세스 금지 레이어로 설정될 수 있다. 제3 레이어(Layer 3)와 제5 레이어(Layer 5)를 제4 레이어(Layer 4)와 물리적으로 분리하기 위하여, 전술한 실시예에 따라 제3 레이어(Layer 3)와 제5 레이어(Layer 5)에 대해 적어도 하나의 공정이 스킵될 수 있다. 또는, 전술하였던 바와 같은 일 실시예로서, 제3 레이어(Layer 3)와 제5 레이어(Layer 5) 각각에 대해 추가 레이어(additional layer)를 배치하기 위한 공정이 추가될 수 있다.
도 10은 간섭 금지 레이어와 노멀 레이어의 저항 분포의 변동 예를 나타내는 그래프이다. 제1 레이어(Layer 1)와 제2 레이어(Layer 2)는 다른 레이어의 억세스 동작에 의해 일정한 간섭을 받는 노멀 레이어에 해당하며, 제3 레이어(Layer 3)는 억세스 금지 레이어에 해당하고, 제4 레이어(Layer 4)는 간섭 자유 레이어에 해당하는 예가 도시된다.
도 10에 도시된 바와 같이, 억세스 금지 레이어에 해당하는 제3 레이어(Layer 3)에 대해서는 억세스 동작이 수행되지 않는다. 한편, 제1 레이어(Layer 1)와 제2 레이어(Layer 2)의 경우 데이터 기록 상태에 따른 저항 분포를 가지며, 상기 레이어들과 적어도 하나의 신호 라인을 공유하는 다른 레이어들에 대한 억세스 동작에 의해 제1 레이어(Layer 1)와 제2 레이어(Layer 2)가 간섭을 받아 저항 분포가 점선으로 도시된 바와 같이 변동될 수 있다. 반면에, 제4 레이어(Layer 4)는 적어도 하나의 신호 라인을 공유하는 다른 레이어로부터 간섭을 받지 않으므로 저항 분포의 변동 량이 상대적으로 작은 특성을 나타낸다.
도 11은 양방향(Bidirectional) 타입 저항성 메모리 셀의 전류-전압 특성을 나타내는 그래프이다.
도 11에 도시된 바와 같이, 셋 기록 동작시 셋 전압(Vset)에 대응하는 셋 전류(Iset)가 메모리 셀에 인가됨에 따라 메모리 셀의 가변 저항의 저항 상태가 고저항 상태(HRS)에서 저저항 상태(LRS)로 변동될 수 있다. 또한, 리셋 기록 동작시 메모리 셀에 인가되는 리셋 전압(Vreset)의 크기를 제한함으로써 메모리 셀의 가변 저항의 저항 상태가 저저항 상태(LRS)에서 고저항 상태(HRS)로 변동될 수 있다. 또한, 독출 동작에 있어서, 소정의 독출 전압(Vread)이 메모리 셀로 인가됨에 따라 메모리 셀의 가변 저항의 상태에 대응하는 독출 전류가 발생되고, 상기 독출 전류와 기준 전류(Iref)를 비교함에 의해 데이터가 판별될 수 있다.
한편, 메모리 셀 공정을 통해 메모리 셀이 형성되면, 상기 메모리 셀이 정상적으로 데이터를 저장할 수 있도록 포밍(Forming) 과정이 메모리 셀에 수행될 수 있다. 포밍(Forming) 과정은 메모리 셀 내에서 전류가 흐르는 경로인 필라멘트(Filament)가 형성되지 않은 초기 상태의 메모리 셀에 높은 전압과 전류를 인가하여 필라멘트를 생성하는 과정이다. 포밍(Forming) 과정에서, 필라멘트를 생성하기 위하여 셋 전압(Vset)보다 큰 포밍 전압(Vforming)과 이에 따른 포밍 전류(Iforming)가 메모리 셀에 인가된다.
도 12는 본 발명의 실시예에 따라 간섭 자유 레이어를 생성하기 위한 또 다른 예를 나타내는 도면이다. 도 12에서는 제1 레이어(Layer 1)가 제어 레이어에 해당하고, 제5 레이어(Layer 5)가 간섭 자유 레이어로 설정되는 예가 도시된다. 제어 레이어(Layer 1)는 메모리 동작에 관련된 각종 주변회로들로서, 센스앰프, 기록 드라이버 및 각종 디코더 등을 포함할 수 있다. 또한, 도 12에서는 제5 레이어(Layer 5)가 제4 레이어(Layer 4)와 적어도 하나의 신호 라인(예컨대, 워드 라인들, WL3 ~ WL5)을 공유함에 따라, 제4 레이어(Layer 4)를 억세스 금지 레이어로 설정하는 예가 도시된다.
제5 레이어(Layer 5)와 제4 레이어(Layer 4)는 전기적으로 분리될 수 있다. 예컨대, 제4 레이어(Layer 4)에 구비되는 메모리 셀 어레이에 대해 포밍 과정을 생략함으로써, 제4 레이어(Layer 4)의 메모리 셀들이 매우 큰 저항 상태를 갖도록 할 수 있다. 이에 따라, 제4 레이어(Layer 4)와 제5 레이어(Layer 5)는 전기적으로 분리되며, 제5 레이어(Layer 5)는 주변 레이어들로부터의 간섭으로 인한 저항 분포의 변동을 최소화할 수 있다.
도 12에서는 간섭 자유 레이어에 따라 하나의 레이어(예컨대, 제4 레이어(Layer 4))가 억세스 금지 레이어로 설정되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 간섭 자유 레이어로 설정되는 제5 레이어(Layer 5)는 다른 레이어와 적어도 하나의 신호 라인(예컨대, 비트 라인 BL2)을 공유할 수 있으며, 이 경우 비트 라인(BL2)을 공유하는 다른 레이어도 억세스 금지 레이어로 설정될 수 있다. 본 발명의 실시예에 따라, 상기 다른 레이어에 대해서도 포밍 과정이 스킵될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 13에서는 어드레스 관리 동작(또는, 레이어 선택 동작)을 통해 간섭 자유 레이어에 발생되는 간섭을 최소화하는 예가 도시된다.
도 13에 도시된 바와 같이, 메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320) 및 칼럼 디코더(330)을 포함할 수 있다. 또한, 메모리 장치(300)는 레이어 억세스 관리부(340)를 더 포함할 수 있다. 또한, 레이어 억세스 관리부(340)는 억세스 금지 레이어 설정부(341), 정보 저장부(342) 및 어드레스 맵핑 제어부(343)를 포함할 수 있다. 또한, 메모리 셀 어레이(310)는 각각 메모리 셀들을 포함하는 다수의 레이어들을 포함할 수 있다. 상기 다수의 레이어들 중 K 번째 레이어(Layer K)는 간섭 자유 레이어(IFL)로 설정되고, K-1 번째 레이어(Layer (K-1)) 및 K+1 번째 레이어(Layer (K+1))는 억세스 금지 레이어(APL)로 설정되는 예가 도시된다. 도 13에는 도시되지 않았으나, 메모리 장치(300)는 메모리 동작을 위한 주변 회로들로서, 기록/독출 회로, 제어 로직 및 전원 발생부를 더 구비할 수도 있다. 또한, 도 13에서는 레이어 억세스 관리부(340)가 도 2의 제어 로직과 구분되는 구성인 것으로 도시되었으나, 레이어 억세스 관리부(340)에서 수행되는 적어도 일부의 기능은 제어 로직에 의해 수행되어도 무방하다.
도 13의 실시예에 따르면, 하나 이상의 간섭 자유 레이어(IFL)가 설정됨에 따라, 상기 간섭 자유 레이어(IFL)와 하나 이상의 신호 라인을 공유하는 레이어가 억세스 금지 레이어(APL)로 설정된다. 상기 억세스 금지 레이어(APL)에 대해서는 전술한 실시예에 따라 하나 이상의 공정을 스킵하거나 추가함으로써 물리적 또는 전기적으로 간섭 자유 레이어(IFL)와 분리하는 것이 아니라, 어드레스 관리 동작을 통하여 상기 억세스 금지 레이어(APL)에 대해 억세스가 이루어지지 않도록 한다. 일 예로서, 외부로부터 억세스 요청되는 메모리 셀이 억세스 금지 레이어(APL)에 포함되는 경우, 상기 메모리 셀을 지시하는 어드레스를 다른 레이어에 포함되는 메모리 셀에 대응하는 어드레스로 변환함으로써, 억세스 금지 레이어(APL)에 대해 억세스가 이루어지지 않도록 한다. 또는, 억세스 금지 레이어(APL)의 메모리 셀 어레이에 대해 어드레스를 할당하지 아니함에 따라 억세스 금지 레이어(APL)에 대해 억세스가 이루어지지 않도록 할 수도 있다. 억세스 금지 레이어(APL)의 메모리 셀 어레이에 대해 어드레스가 할당되지 않는 경우에는, 별도의 동작을 추가로 수행할 필요없이 억세스 금지 레이어(APL)에 대한 억세스가 이루어지지 않으므로, 억세스 금지 레이어(APL)의 메모리 셀 어레이에 대해 어드레스가 할당되는 경우를 예시하여 본 발명의 실시예를 설명하면 다음과 같다.
억세스 금지 레이어 설정부(341)는 메모리 셀 어레이(310)에 포함되는 다수의 레이어들의 신호 라인 연결 관계에 따라, 하나 이상의 레이어들을 억세스 금지 레이어(APL)로 설정한다. 예컨대, K 번째 레이어(Layer K)가 간섭 자유 레이어(IFL)로 설정되는 경우, 상기 K 번째 레이어(Layer K)와 적어도 하나의 신호 라인을 공유하는 K-1 번째 레이어(Layer (K-1)) 및 K+1 번째 레이어(Layer (K+1))를 억세스 금지 레이어(APL)로 설정한다. 억세스 금지 레이어 설정부(341)는 억세스 금지 레이어(APL)로 설정된 레이어에 대해 이를 나타내는 정보를 기록할 수 있다.
정보 저장부(342)는 억세스 금지 레이어(APL)로 설정된 레이어에 관련된 정보를 저장할 수 있다. 예컨대, 정보 저장부(342)는 다수의 레이어들 중 억세스 금지 레이어(APL)로 설정된 레이어의 위치를 나타내는 정보를 저장할 수 있다. 또는, 각각의 레이어가 다수의 셀 영역들을 포함하고, 억세스 금지 레이어(APL)에 포함되는 다수의 셀 영역들 중 일부의 셀 영역에 대해서만 억세스가 금지될 수도 있으며, 이 경우 정보 저장부(342)는 억세스 금지 레이어(APL)에서 억세스가 금지된 셀 영역의 위치를 나타내는 정보를 저장할 수 있다. 도 13의 예에서는, 정보 저장부(342)가 메모리 셀 어레이(310)의 외부에 구비되는 것으로 도시되었으나, 정보 저장부(342)는 메모리 셀 어레이(310)의 일 영역에 위치하여도 무방하다.
어드레스 맵핑 제어부(343)는 어드레스 변환 동작에 기반하여 억세스 금지 레이어(APL)에 대한 억세스가 이루어지지 않도록 제어할 수 있다. 예컨대, 어드레스 맵핑 제어부(343)는 외부로부터 수신된 어드레스와 정보 저장부(342)에 저장된 정보를 비교함으로써, 억세스 대상의 메모리 셀이 억세스 금지 레이어(APL)에 위치하는 지를 판별할 수 있다. 억세스 금지 레이어(APL)에 대한 억세스 요청이 수신된 것으로 판단된 경우, 어드레스 맵핑 제어부(343)는 어드레스 변환 동작을 통하여 다른 레이어들의 메모리 셀이 억세스되도록 제어할 수 있다. 변환된 로우 어드레스(X_ADDR) 및 칼럼 어드레스(Y_ADDR)가 각각 로우 디코더(320) 및 칼럼 디코더(330)로 제공될 수 있다. 일 실시예로서, 변환된 로우 어드레스(X_ADDR)는 레이어를 선택하기 위한 정보를 포함할 수 있으며, 상기 정보에 따라 억세스 금지 레이어(APL)에 대한 선택이 차단될 수 있다.
도 14a,b는 도 13의 메모리 셀 어레이(310)의 일 구현예를 나타내는 도면이다.
도 14a를 참조하면, 메모리 셀 어레이(310)는 다수의 레이어들을 포함하는 메인 영역(Main area)과, 메인 영역(Main area)에 포함되는 억세스 금지 레이어들을 대체하기 위한 하나 이상의 레이어를 포함하는 예비 영역(Reserved area)을 포함할 수 있다. 도 14a의 예에서는, 메인 영역(Main area)이 P 개의 레이어들(Layer 1 ~ Layer P)을 포함하고, 예비 영역(Reserved area)이 Q 개의 레이어들(Layer 1 ~ Layer Q)을 포함하는 예가 도시된다.
전술한 실시예에 따라, 메인 영역(Main area)의 적어도 하나의 레이어는 간섭 자유 레이어로 설정될 수 있으며, 상기 간섭 자유 레이어와 적어도 하나의 신호 라인을 공유하는 레이어는 억세스 금지 레이어로 설정될 수 있다. 예컨대, 도 14a에서는 메인 영역(Main area)의 K 번째 레이어(Layer K)가 간섭 자유 레이어로 설정되고, K-1 번째 레이어(Layer (K-1)) 및 K+1 번째 레이어(Layer (K+1))가 억세스 금지 레이어로 설정되는 예가 도시된다.
어드레스 변환 동작에 따라, K-1 번째 레이어(Layer (K-1)) 및 K+1 번째 레이어(Layer (K+1))는 예비 영역(Reserved area)에 포함되는 레이어로 대체될 수 있다. 예컨대, K-1 번째 레이어(Layer (K-1))는 예비 영역(Reserved area)의 L 번째 레이어(Layer L)로 대체될 수 있으며, K+1 번째 레이어(Layer (K+1))는 예비 영역(Reserved area)의 L+1 번째 레이어(Layer (L+1))로 대체될 수 있다. 즉, 억세스 금지 레이어에 포함된 메모리 셀을 지시하는 어드레스가 수신되면, 상기 어드레스에 대한 변환 동작을 거쳐 예비 영역(Reserved area)의 레이어에 포함된 메모리 셀이 억세스되도록 한다.
예비 영역(Reserved area)은 본 발명의 실시예에 따라 억세스 금지 레이어를 대체할 수 있으며, 이외에도 메인 영역(Main area)의 레이어들에 각종 불량이 발생된 경우(예컨대, 쇼트성 불량이 발생된 경우), 해당 어레이가 예비 영역(Reserved area)에 포함된 어레이로 대체될 수도 있다.
한편, 도 14b에 도시된 바와 같이, 메인 영역(Main area)의 억세스 금지 레이어에는 이를 나타내는 정보가 기록될 수 있다. 일 예로서, 메인 영역(Main area)의 P 개의 레이어들(Layer 1 ~ Layer P) 각각의 페이지(page)의 일부에 해당 레이어가 억세스 금지 레이어에 해당함을 나타내는 특정한 패턴이 마킹될 수 있다. 메모리 장치의 동작 초기, P 개의 레이어들(Layer 1 ~ Layer P)의 일부 영역의 정보를 독출하고, 독출 결과에 따라 억세스 금지된 레이어들의 위치가 판별될 수 있으며, 이후 메모리 동작에 있어서 독출된 정보를 참조하여 어드레스 변환 동작이 수행될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 15에는 8 개의 레이어들(Layer 1 ~ Layer 8)이 도시되며, 서로 이격되게 배치되는 두 개의 레이어들이 서로 하나 이상의 신호 라인(예컨대, 비트 라인)을 공유하는 예가 도시된다.
8 개의 레이어들(Layer 1 ~ Layer 8) 각각에는 워드 라인이 배치됨에 따라 메모리 셀이 선택될 수 있다. 한편, 비트 라인은 적어도 두 개의 레이어들에 의해 서로 공유될 수 있으며, 예컨대 제1 레이어(Layer 1)와 제3 레이어(Layer 3)이 서로 비트 라인(BL1)을 공유하고, 제2 레이어(Layer 2)와 제4 레이어(Layer 4)이 서로 비트 라인(BL2)을 공유하며, 제5 레이어(Layer 5)와 제7 레이어(Layer 7)이 서로 비트 라인(BL3)을 공유하며, 제6 레이어(Layer 6)와 제8 레이어(Layer 8)이 서로 비트 라인(BL4)을 공유할 수 있다.
제4 레이어(Layer 4)가 간섭 자유 레이어로 설정되는 경우, 제4 레이어(Layer 4)와 비트 라인(BL2)을 공유하는 제2 레이어(Layer 2)는 억세스 금지 레이어로 설정될 수 있다. 전술한 실시예들을 적용함에 의하여, 제2 레이어(Layer 2)에 대한 적어도 하나의 공정 스킵 또는 공정 추가에 의하여 제2 레이어(Layer 2)와 제4 레이어(Layer 4)는 서로 물리적 또는 전기적으로 분리될 수 있다. 또는, 어드레스 변환 동작에 따라 제2 레이어(Layer 2)에 대한 억세스가 차단될 수 있으며, 예컨대 제2 레이어(Layer 2)는 예비 영역에 포함되는 다른 레이어(미도시)로 대체될 수 있다.
도 15에는 두 개의 레이어들이 신호 라인을 공유하는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 4 개의 레이어들이 신호 라인을 서로 공유하고, 이들 중 어느 하나의 레이어가 간섭 자유 레이어로 설정되는 경우에는, 나머지 세 개의 레이어가 억세스 금지 레이어로 설정될 수도 있다.
도 16 및 도 17은 본 발명의 또 다른 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 16 및 도 17에서는 각각의 레이어가 다수의 타일들(Tile)을 포함하는 예가 도시된다.
타일(Tile)은 다양한 방식으로 정의될 수 있다. 예컨대, 하나의 타일에 포함되는 메모리 셀들에 연결된 신호 라인들은 서로 동일한 로우 디코더 및 칼럼 디코더를 공유할 수 있다. 또한, 도 16 및 도 17에 도시된 바와 같이, 하나의 타일(Tile)에는 다수의 레이어들에 배치되는 메모리 셀들이 포함될 수 있다. 일 예로서, 다수의 레이어들은 다수의 셀 영역들로 분할될 수 있으며, 예컨대 제1 내지 제6 타일(Tile 1 ~ Tile 6)이 다수의 레이어들에 포함될 수 있다.
도 16에 도시된 바와 같이, 특정 레이어를 간섭 자유 레이어로 설정함에 있어서 타일(Tile) 단위로 설정이 수행될 수 있다. 예컨대, 제3 레이어(Layer 3)의 경우 제4 타일(Tile 4)을 간섭 자유 레이어로 설정할 수 있으며, 상기 제3 레이어(Layer 3)의 제4 타일(Tile 4)과 적어도 하나의 신호 라인을 공유하는 제2 및 제4 레이어들(Layer 2,4)의 제4 타일(Tile 4)은 억세스 금지 레이어로 설정될 수 있다.
반면에, 제2 레이어(Layer 2)의 경우 제6 타일(Tile 6)을 간섭 자유 레이어로 설정할 수 있으며, 상기 제2 레이어(Layer 2)의 제6 타일(Tile 6)과 적어도 하나의 신호 라인을 공유하는 제1 및 제3 레이어들(Layer 1,3)의 제6 타일(Tile 6)은 억세스 금지 레이어로 설정될 수 있다.
한편, 도 17은 어드레스 변환 동작에 따라 억세스 금지 레이어에 대한 억세스를 차단하는 예를 나타낸다. 도 17에 도시된 바와 같이, 다수의 타일들 중 적어도 하나는 예비 영역으로 설정될 수 있으며, 예컨대 제6 타일(Tile 6)은 제1 내지 제5 타일들(Tile 1 ~ Tile 5)의 레이어를 대체하기 위한 레이어들을 포함할 수 있다.
제3 레이어(Layer 3)의 제4 타일(Tile 4)이 억세스 금지 레이어로 설정된 경우, 어드레스 변환 동작을 통해 제3 레이어(Layer 3)의 제4 타일(Tile 4)은 다른 레이어의 다른 타일로 대체될 수 있다. 예컨대, 제6 타일(Tile 6)이 예비 영역으로 설정된 경우, 제3 레이어(Layer 3)의 제4 타일(Tile 4)은 제6 타일(Tile 6)의 어느 하나의 레이어로 대체될 수 있다. 도 17에서는 제3 레이어(Layer 3)의 제4 타일(Tile 4)이 제2 레이어(Layer 2)의 제6 타일(Tile 6)로 대체되는 예가 도시된다.
도 18은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 18을 참조하면, 메모리 시스템(400)은 메모리 콘트롤러(410) 및 저항성 메모리 장치(420)를 포함할 수 있다. 메모리 장치(420)는 메모리 셀 어레이(421), 기록/독출 회로(422) 및 제어 로직(423)을 포함할 수 있다. 또한, 메모리 콘트롤러(410)는 레이어 억세스 관리부(411)를 포함할 수 있다. 도 18에 도시된 구성들 중 앞선 도 1에 도시된 구성과 동일 또는 유사한 구성은 그 동작 또한 동일 또는 유사하므로 이에 대한 자세한 설명은 생략된다.
도 18에 도시된 실시예에 따르면, 억세스 금지 레이어에 대한 억세스를 차단하기 위해 수행되는 어드레스 변환 과정이 메모리 콘트롤러(410)에서 수행될 수 있다. 예컨대, 메모리 콘트롤러(410)는 메모리 셀 어레이(421)에 구비되는 다수의 레이어들 중 하나 이상의 레이어를 억세스 금지 레이어로 설정할 수 있으며, 레이어 억세스 관리부(411)는 이에 관련된 정보를 저장할 수 있다. 호스트(HOST)로부터 데이터 억세스 요청이 수신되면, 레이어 억세스 관리부(411)는 억세스 요청에 수반되는 어드레스(예컨대, 논리적 어드레스)와 레이어 억세스 관리부(411) 내에 저장된 정보를 비교함에 따라 억세스 금지 레이어에 대한 억세스 요청인지를 판단한다. 또한, 레이어 억세스 관리부(411)는 판단 결과에 따라 어드레스 변환 동작을 수행하고, 변환된 어드레스(예컨대, 물리적 어드레스)를 메모리 장치(420)로 제공함으로써 대체 레이어(Replaced Layer)가 억세스되도록 제어한다.
상기와 같은 동작에 따라, 메모리 셀 어레이(421)에 구비되는 억세스 금지 레이어에 대한 억세스가 차단되고, 상기 억세스 금지 레이어와 적어도 하나의 신호 라인을 공유하는 간섭 자유 레이어에 대한 간섭 발생을 최소화할 수 있다. 또한, 메모리 콘트롤러(410)의 제어 하에서 상대적으로 중요하고 억세스 빈도가 높은 데이터가 간섭 자유 레이어에 저장될 수 있다.
도 19 내지 도 21은 본 발명의 실시예에 따른 메모리 장치의 동작방법들을 나타내는 플로우차트이다.
도 19에 도시된 바와 같이, 메모리 장치에 구비되는 다수의 레이어들 중 하나 이상의 간섭 자유 레이어가 설정되고(S11), 또한 다른 하나 이상의 레이어가 억세스 금지 레이어로 설정된다(S12). 다수의 레이어들 중 억세스 금지 레이어를 제외한 나머지 레이어들을 실질적으로 데이터를 저장하는 저장 레이어로 정의할 수 있다. 즉, 저장 레이어는 정상적으로 데이터를 저장할 수 있는 레이어로서, 간섭 자유 레이어와 함께 노멀 레이어를 포함할 수 있다.
억세스 금지 레이어에 대해서는 데이터 억세스가 이루어지지 않도록 적어도 하나의 공정이 스킵되거나 또는 적어도 하나의 공정이 추가될 수 있다(S13). 예컨대, 전술한 실시예에서와 같이 억세스 금지 레이어에 메모리 셀을 형성하기 위한 다수의 공정들 중 적어도 하나의 공정을 스킵함으로써, 간섭 자유 레이어와 억세스 금지 레이어가 물리적으로 분리되도록 할 수 있으며, 또는 산화 공정 등의 추가 공정을 수행함에 의하여 간섭 자유 레이어와 억세스 금지 레이어가 물리적으로 분리되도록 할 수 있다. 또한, 정상적으로 데이터를 저장할 수 없는 억세스 금지 레이어에 대해서는 어드레스가 할당되지 아니함에 따라, 억세스 금지 레이어에 대한 억세스가 차단될 수 있다.
상기와 같이 레이어들이 형성되면, 데이터의 종류에 따라 서로 다른 레이어에 데이터가 저장되도록 제어될 수 있다. 예컨대, ECC 패리티나 기준 정보 등을 포함하는 데이터들이 메타 데이터로 정의될 수 있으며, 상대적으로 중요도가 높고 자주 억세스되는 메타 데이터가 노멀 데이터와 구분될 수 있다. 억세스 요청되는 데이터의 종류가 판단되고, 판단 결과에 따라 제1 데이터(예컨대, 노멀 데이터)는 노멀 레이어에 저장될 수 있으며(S14), 제2 데이터(예컨대, 메타 데이터)는 간섭 자유 레이어에 저장될 수 있다(S15).
도 20은 간섭 자유 레이어와 억세스 금지 레이어를 전기적으로 분리하는 실시예를 나타내며, 도 20에 도시된 바와 같이 간섭 자유 레이어가 설정되고(S21), 이에 연관된 하나 이상의 억세스 금지 레이어가 설정된다(S22). 또한, 전술한 실시예에 따라 억세스 금지 레이어에 포함되는 메모리 셀들에 대한 포밍 과정을 스킵하고, 억세스 금지 레이어를 제외한 나머지 레이어들에 대해 선택적으로 포밍 과정을 수행한다(S23), 이에 따라, 억세스 금지 레이어에 포함되는 메모리 셀들이 매우 큰 저항 값을 가지게 되며, 상기와 같이 레이어들이 형성되면, 제1 데이터(예컨대, 노멀 데이터)는 노멀 레이어에 저장될 수 있으며(S24), 제2 데이터(예컨대, 메타 데이터)는 간섭 자유 레이어에 저장될 수 있다(S25).
한편, 도 21은 어드레스 변환 과정을 통해 억세스 금지 레이어에 대한 억세스를 차단하는 실시예를 나타내며, 도 21에 도시된 바와 같이 간섭 자유 레이어가 설정되고(S31), 이에 연관된 하나 이상의 억세스 금지 레이어가 설정된다(S32). 또한, 간섭 자유 레이어 및 억세스 금지 레이어 설정에 관련된 정보를 이용하여 어드레스 변환 정보가 생성되어 메모리 장치 내에 저장될 수 있다(S33).
이후, 메모리 동작을 지시하는 커맨드 및 어드레스가 수신되고(S34), 수신된 어드레스와 저장된 어드레스 변환 정보를 비교함에 의해 요청된 억세스가 억세스 금지 레이어에 대한 억세스인지를 판단한다(S35). 판단 결과에 따라, 억세스 금지 레이어가 아닌 저장 레이어에 대한 억세스에 해당하는 경우, 수신된 어드레스에 대응하는 레이어에 대한 데이터 억세스 동작이 수행된다(S36). 반면에, 억세스 금지 레이어에 대한 억세스에 해당하는 경우, 수신된 어드레스에 대한 변환 동작이 수행되며(S37), 변환된 어드레스를 이용하여 대체 레이어에 대한 데이터 억세스 동작이 수행된다(S38).
도 22를 본 발명의 실시예에 따른 저항성 메모리 시스템을 메모리 카드 시스템(400)에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(500)은 호스트(510) 및 메모리 카드(520)를 포함할 수 있다. 호스트(510)는 호스트 컨트롤러(511) 및 호스트 접속부(512)를 포함할 수 있다. 메모리 카드(520)는 카드 접속부(521), 카드 컨트롤러(522) 및 메모리 장치(523)를 포함할 수 있다. 이 때, 메모리 장치(523)는 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있으며, 이에 따라 메모리 장치(523)는 다수 개의 레이어들을 포함할 수 있으며, 상기 다수 개의 레이어들 중 일부는 간섭 자유 레이어로 설정될 수 있으며, 다른 일부는 억세스 금지 레이어로 설정될 수 있다. 또한, 전술한 실시예에 따라, 억세스 금지 레이어에 대해 적어도 하나의 공정이 스킵되거나 추가될 수 있으며, 또는 억세스 금지 레이어에 대해 포밍 과정이 스킵될 수 있다. 또는, 어드레스 변환 동작을 통해 억세스 금지 레이어에 대한 억세스를 차단할 수 있다.
호스트(510)는 메모리 카드(520)에 데이터를 기록하거나, 메모리 카드(520)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(511)는 커맨드(CMD), 호스트(510) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(512)를 통해 메모리 카드(520)로 전송할 수 있다.
카드 컨트롤러(522)는 카드 접속부(521)를 통해 수신된 커맨드에 응답하여, 카드 컨트롤러(522) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(523)에 저장할 수 있다. 메모리 장치(523)는 호스트(510)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(520)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 발명의 일 실시예에 따른 저항성 메모리 모듈을 나타내는 도면이다. 도 23을 참조하면, 메모리 모듈(600)은 메모리 장치들(621 ~ 624)들 및 제어 칩(610)을 포함할 수 있다. 메모리 장치들(621 ~ 624)들 각각은 도 1 내지 도 21에 도시된 실시예들을 이용하여 구현될 수 있다. 제어 칩(610)은 외부의 메모리 컨트롤러로부터 전송되는 각종 신호에 응답하여, 메모리 장치들(621 ~ 624)을 제어할 수 있다. 예를 들어, 제어 칩(610)은 외부로부터 전송되는 각종 커맨드 및 어드레스에 따라, 이에 대응되는 메모리 장치들(621 ~ 624)을 활성화하여 기록 및 독출 동작을 제어할 수 있다. 또한, 제어 칩(610)은 각 메모리 장치들(621 ~ 624)에서 출력되는 독출 데이터에 대한 각종 후속 처리를 수행할 수 있으며, 예컨대 독출 데이터에 대한 에러 검출 및 정정 동작을 수행할 수 있다.
본 발명의 실시예에 따라, 메모리 장치들(621 ~ 624) 각각은 다수 개의 레이어들을 포함할 수 있으며, 상기 다수 개의 레이어들 중 일부는 간섭 자유 레이어로 설정될 수 있으며, 다른 일부는 억세스 금지 레이어로 설정될 수 있다. 또한, 전술한 실시예에 따라, 억세스 금지 레이어에 대해 적어도 하나의 공정이 스킵되거나 추가될 수 있으며, 또는 억세스 금지 레이어에 대해 포밍 과정이 스킵될 수 있다. 또는, 어드레스 변환 동작을 통해 억세스 금지 레이어에 대한 억세스를 차단할 수 있다.
도 24는 본 발명의 실시예들에 따른 저항성 메모리 시스템을 포함하는 컴퓨팅 시스템(700)을 나타내는 블록도이다.
도 24를 참조하면, 컴퓨팅 시스템(700)은 메모리 시스템(710), 프로세서(720), RAM(730), 입출력 장치(740) 및 전원 장치(750) 포함할 수 있다. 또한, 메모리 시스템(710)은 메모리 장치(711) 및 메모리 콘트롤러(712)를 포함할 수 있다. 한편, 도 24에는 도시되지 않았지만, 컴퓨팅 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(700)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(720)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(720)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(720)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(760)를 통하여 RAM(730), 입출력 장치(740) 및 메모리 시스템(710)과 통신을 수행할 수 있다. 이 때, 메모리 시스템(710) 및/또는 RAM(730)은 도 1 내지 도 21에 도시된 실시예들의 저항성 메모리를 이용하여 구현될 수 있다.
일 실시예에 따라, 프로세서(1120)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1130)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 전술한 바와 같이, RAM(730)는 본 발명의 실시예에 따른 메모리 장치가 적용될 수 있으며, 또는 다른 메모리로서 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 엠램(MRAM) 등이 RAM(730)으로 이용될 수 있다.
입출력 장치(740)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(750)는 컴퓨팅 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 다수의 레이어들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 대한 억세스를 제어하는 제어 로직을 구비하고,
    상기 메모리 셀 어레이는, 적어도 하나의 신호 라인을 서로 공유하는 제1 및 제2 레이어들을 포함하고,
    상기 제1 레이어가 간섭 자유 레이어로 설정될 때, 상기 제2 레이어는 상기 제1 레이어와 전기적 또는 물리적으로 분리되는 것을 특징으로 하는 저항성 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 레이어는 다수의 메모리 셀들을 포함하며,
    상기 제2 레이어에서, 상기 메모리 셀들의 선택 소자 및 가변 저항 소자 중 적어도 하나의 소자를 형성하기 위한 공정이 스킵되는 것을 특징으로 하는 저항성 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 레이어는 다수의 메모리 셀들을 포함하며,
    상기 제2 레이어는 상기 다수의 메모리 셀들과 상기 제1 레이어 사이에 형성되는 물리적 레이어를 더 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  4. 제1항에 있어서,
    상기 제2 레이어는 다수의 메모리 셀들을 포함하고, 상기 다수의 메모리 셀들 각각은 선택 소자 및 가변 저항 소자를 포함하며,
    상기 제2 레이어에서, 상기 가변 저항 소자에 대한 포밍(Forming) 과정이 스킵되는 것을 특징으로 하는 저항성 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리 셀 어레이는 데이터를 저장하기 위한 하나 이상의 제3 레이어들을 더 포함하며,
    상기 제1 레이어에는 제1 종류의 데이터가 저장되고, 상기 제2 레이어에는 제2 종류의 데이터가 저장되는 것을 특징으로 하는 저항성 메모리 장치.
  6. 제5항에 있어서,
    상기 제1 종류의 데이터는 시스템 데이터, ECC 패리티 및 기준 정보 중 적어도 하나를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  7. 다수의 레이어들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 대한 억세스를 관리하는 레이어 억세스 관리부를 구비하고,
    상기 메모리 셀 어레이는, 제1 레이어 및 상기 제1 레이어와 적어도 하나의 신호 라인을 서로 공유하는 제2 레이어를 포함하고,
    상기 레이어 억세스 관리부는, 상기 제1 레이어가 간섭 자유 레이어로 설정될 때, 상기 제2 레이어에 대한 억세스가 금지되도록 레이어 선택 동작을 제어하는 것을 특징으로 하는 저항성 메모리 장치.
  8. 제7항에 있어서, 상기 레이어 억세스 관리부는,
    상기 제1 레이어와 적어도 하나의 신호 라인을 서로 공유하는 제2 레이어를 억세스 금지 대상의 레이어로 설정하는 억세스 금지 레이어 설정부;
    상기 설정에 관련된 정보를 저장하는 정보 저장부; 및
    상기 제2 레이어를 지시하는 제1 어드레스를 대체 레이어를 지시하는 제2 어드레스로 변환하는 어드레스 맵핑 제어부를 포함하는 것을 특징으로 하는 저항성 메모리 장치.
  9. 제7항에 있어서,
    상기 메모리 셀 어레이는, 데이터를 저장하기 위한 하나 이상의 제3 레이어들을 더 포함하며,
    상기 제1 레이어에는 제1 종류의 데이터가 저장되고, 상기 제2 레이어에는 제2 종류의 데이터가 저장되는 것을 특징으로 하는 저항성 메모리 장치.
  10. 제7항에 있어서,
    상기 제1 및 제2 레이어들은 각각 다수 개의 타일들을 포함하고, 상기 제2 레이어의 다수 개의 타일들 중 일부의 타일들에 대해서만 억세스가 금지되는 것을 특징으로 하는 저항성 메모리 장치.
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