TWI836184B - 具有低延遲的高容量記憶體電路 - Google Patents
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Abstract
形成於一第一半導體基板的一第一電路以晶圓接合到形成於一第二半導體基板的一第二電路，其中第一電路包含準揮發或非揮發記憶體電路而第二電路包含具有較該準揮發或非揮發記憶體電路較低的讀取延遲的快速記憶體電路。揮發與非揮發記憶體電路可以包含靜態隨機存取記憶體電路、動態隨機存取記憶體、嵌入式動態隨機存取記憶體、磁性隨機存取記憶體、嵌入式磁性隨機存取記憶體或任何上述電路的適當組合。
Description
本發明係關於記憶體電路與計算機系統。更特別地，本發明係關於非常高容量的記憶體電路，其提供比最新動態記憶體電路更低的有效延遲，以及關於記憶體與計算機系統之間的互動。
本申請主張並且關於2020年二月七日提出申請的美國臨時申請案(申請號為62/971,720，名稱為「具有低延遲的高容量記憶體電路」)。
本申請也關於(i)於2020年一月29日申請的美國專利正式申請案I，申請號為16/776,279，名稱為「利用晶圓接合的具有嵌入式高頻寬與高容量記憶體的裝置」；(ii)於2019年九月25日申請的美國專利正式申請案II，申請號為16/582,996，名稱為「用於快速提取資料集的記憶體電路、系統與方法」；(iii)於2019年十月4日申請的美國專利正式申請案III，申請號為16/593,642，名稱為「三維垂直非或快閃薄膜電晶體串」；以及(iv)於2020年十二月12日申請的美國專利正式申請案IV，申請號為16/744,067，名稱為「利用三維記憶體串實作邏輯功能與產生類比信號」。
本申請也關於2019年十二月12日提出申請的美國臨時申請
案，申請號為62/947,405，名稱為「用於三維記憶體陣列之位元線連接器的垂直薄膜電晶體與應用」)。
美國臨時申請案母案、前述的美國臨時申請案與美國專利正式申請案I~IV的全部揭露內容在此作為參考。
美國專利正式申請案II與III當中的每一個申請案揭露了高容量三維薄膜記憶體電路，其可以作為準揮發記憶體電路。和非揮發電路的資料保留時間(例如：以年計)相比，準揮發記憶體電路雖然有較短的資料保留時間(例如：以分鐘計)，但是與具有相似記憶體密度的傳統非揮發記憶體相比，準揮發記憶體電路具有較快的寫入與擦除作業速度，較長的可靠時間與較低的讀取延遲。美國專利正式申請案II與III當中的每一個申請案也揭露了在半導體基板上形成三維薄膜儲存電晶體陣列的準揮發記憶體電路，該半導體電路可以用來組成類比與數位支援電路，諸如各種電源供應電路、驅動電路、讀取放大器、字組線與位元線解碼電路、資料鎖存電路、多工器、選擇電晶體與輸出入電路。某些上述的電路可以在高電壓(例如8.0-16.0伏特)下操作，其餘的可以在中電壓(例如2.0-6.0伏特)與低電壓(例如0.6-1.2伏特)下操作。在此敘述當中，上述的電路形成於半導體基板內，位在上述的三維薄膜儲存電晶體陣列之下，通常稱之為陣列下電路(CuA,circuitry under array)。典型地，對於非揮發或準揮發薄膜記憶體陣列而言，高電壓電路通常是相對較低密度(例如大面積)的電路，而低電壓電晶體則是較高密度。在這些電晶體型態當中，低電壓電晶體通常具有最好的性能表現(例如速度最快)且提供最密的電路。
在美國專利正式申請案II所揭露的其中一個實施例當中，
每個三維陣列的存儲電晶體被組成平行的非或記憶體串的堆疊，該堆疊具有八個或更多個由介電層分開的上下堆放的非或記憶體串。每一個非或記憶體串的存儲電晶體共享一個共同的汲極區域與一個共同的源極區域。每一個非或記憶體串的共同汲極區域被稱為一位元線，其延伸的方向平行於該半導體基板的表面。連接至該存儲電晶體的閘極的導體(字組線)由多個非或記憶體串共用。每條字組線的延伸方向實質上與該半導體基板的表面垂直。在此細節的描述當中，美國專利正式申請案II的記憶體陣列被稱之為水平非或陣列(HNOR)，其源自於他們實質上具有「水平的」共同汲極與共同源極區域。
如同美國專利正式申請案II所揭露的，在三維記憶體陣列當中的存儲電晶體形成了一個存儲部(陣列部)與一接觸部(階梯部)。階梯部的命名由來是因為每個非或記憶體串堆疊的每一個位元線從該陣列部延伸的長度逐漸減少，也就是在該位元線與該半導體基板表面的距離逐漸增加，如同形成一個階梯結構。可以在階梯部提供對於位元線的電連接。每個非或記憶體串的堆疊的階梯部可以在陣列部的相對兩端具有兩個階梯結構。
在美國專利正式申請案III所揭露的一個實施例中，每個三維陣列的存儲電晶體被組織成平行的非或記憶體串的行，每一行包含至少一個非或記憶體串，其中的存儲電晶體分享一個共同的汲極區域和一個共同的源極區域。每個非或記憶體串的共同汲極區域或位元線的延伸方向實質上與該半導體基板的表面垂直。在此詳細敘述當中，美國專利正式申請案III的記憶體陣列被稱之為垂直非或陣列(VNOR)，其源自於他們實質上
具有「垂直的」共同汲極與共同源極區域。如同水平非或陣列一般，三維垂直非或陣列的存儲電晶體也形成了一個存儲部(陣列部)與一接觸部(階梯部)。垂直非或記憶體列的階梯部提供字組線的電連接。垂直非或記憶體陣列的階梯部可以在陣列部的相對兩端具有兩個階梯結構。
在陣列下電路的上方形成薄膜記憶體陣列具有挑戰性。舉例來說，在基板上製造所述的準揮發與非揮發記憶體陣列需要高溫製造步驟(熱循環)。早於準揮發與非揮發記憶體陣列的形成，陣列下電路首先形成於基板時，陣列下電路也暴露於所述的熱循環。當暴露於熱循環當中，密集的低電壓邏輯電路特別容易減損性能。舉例來說，讀取放大器特別容易在熱處理當中減損性能，其嚴重地影響其敏感程度與信號的正確性。因此，陣列下電路會限制記憶體陣列製造時的熱預算(thermal budget)，以避免上述的熱循環減損了陣列下電路當中的高性能低電壓與其他形式電晶體的性能。一般來說，高電壓與中電壓電路可以耐受上述的熱循環，而不會有任何顯著的反效果。
製造陣列下電路與記憶體電路所需的大量製造步驟嚴重地影響到潛在的產量與效能。美國專利正式申請案I所揭露的一個積體電路，是利用將多個半導體晶片以晶圓級混合接合(wafer level hybrid bonding)的方式形成。透過晶圓級混合接合，記憶體電路與其相關的陣列下電路(記憶體晶片)和一邏輯電路(隨伴晶片companion chip)可以在不同的半導體基板上獨立製造，然後在它們相應的接合面上透過對準的混合接合在一起。在此詳細敘述當中，接合(bond或bonding)一詞可以是任何晶圓級的接合技術、晶片(chip)級接合技術，或任何晶圓級和晶片級接合技術的任意組合
(例如：晶圓對晶圓的混合接合、晶片對晶片的混合接合以及晶片對晶圓的混合接合)。美國專利正式申請案I指出上述的組合不僅僅可以減少製造過程的挑戰，上述的組合還能夠提供先前不可能達到的記憶體電路的較高性能與新應用。
於2018年七月26日申請的美國專利申請案公開號2019/0057974，名稱為「三維記憶體裝置的混合接合接觸結構」，發明人陸(Z.Lu)等揭露了一種利用接合兩個半導體基板所形成的三維非和(NAND)記憶體裝置。在陸的申請案當中，在第一基板的平面上製造三維非和記憶體陣列以及在第二基板上製造周邊電路。這兩個基板利用覆晶(flip-chip)的方式混合接合在一起。在每個基板的接合表面之下，陸教示了形成一個互連結構，使得當兩個基板接合時，混合接合了兩個互連結構以便形成一個互連網路，其連接上述的周邊電路與三維非和記憶體陣列。
陸揭示了在第二個基板上形成的周邊電路包含了一個頁緩衝器(page buffer)、一解碼器(例如：一個列解碼器和一個行解碼器)、一鎖存器(latch)、一讀取放大器、一驅動電路、一電荷幫浦(charge bump)、一電流或電壓參考電路、或該電路的任何主動或被動元器件(例如：高電壓和低電壓的電晶體、二極體、電阻或電容)。在某些實施例當中，利用互補式金屬氧化物半導體(CMOS)技術在一第二基板510上形成一或多個周邊電路(其也可稱之為互補式金屬氧化物半導體晶片)(陸的說明書[0125]段落)。值得注意的是，頁緩衝器、解碼器和讀取放大器為低電壓邏輯電路，可以利用先前討論過的先進製程獲取最佳的性能。三維非和記憶體電路中會用到的驅動電路、電荷幫浦、電流或電壓參考電路通常是中電壓和高電壓類比
電路，其用來產生程式化、擦除、讀取和抑制(inhibit)電壓。上述的中電壓或高電壓電路通常不像低電壓電路那麼地具有可擴展性，使得在利用先進製程製造它們時的成本效益少些。除此之外，還需要一種多氧化物的CMOS技術以便讓同一晶片同時具有高電壓與低電壓電晶體。這種製程限制了低電壓電晶體的可擴充性和性能，作為實現上述晶片的代價。因此，透過將高電壓、中電壓與低電壓電路同時放在第二基板上，只能透過一種製程技術來將陸的周邊電路製造在第二基板上，該製程技術能夠製造全部的低電壓邏輯電路、中電壓與高電壓類比電路，但會限制高電壓與低電壓電晶體的性能。陸的方法妨礙了低電壓邏輯電路在更先進製程中能夠獲取的較佳性能與電路密度。
根據本發明的一實施例，形成於一第一半導體基板的一第一電路接合到形成於一第二半導體基板的一第二電路，其中該第一電路包含準揮發或非揮發記憶體電路而該第二電路包含快速記憶體電路而非該準揮發或非揮發記憶體電路。這種快速記憶體電路可以是揮發或非揮發記憶體電路。該e記憶體電路可以包含靜態隨機存取記憶體電路、動態隨機存取記憶體、嵌入式動態隨機存取記憶體、磁性隨機存取記憶體、嵌入式磁性隨機存取記憶體、自旋轉移矩磁性隨機存取記憶體(spin transfer torque MRAM)、相位變化記憶體(phase change memory,PCM)、電阻式隨機存取記憶體(RRAM)、電橋接式隨機存取記憶體(CBRAM)、鐵電電阻式隨機存取記憶體(FRAM)、碳奈米管記憶體或任何上述電路的適當組合。可以透過傳統技術，諸如晶圓級或晶片級混合接合來接合該第一電路與該第二電
路。
由於在記憶體電路中的準揮發記憶體電路能達到高資料密度、高耐用度與高速存取的同時，在隨伴晶片上的快速記憶體電路能提供更快的存取時間，其組合有效地達到一種高密度低延遲的記憶體電路，新應用可以利用這種本質上為混合記憶體的優點，使得本發明的積體電路可以實現許多新應用。例如，本發明的積體電路特別適用於在記憶體內的計算或近記憶體的計算應用。
通過考慮附圖與以下的詳細說明，能夠更好地瞭解本發明。
101:記憶體晶片
102:隨伴晶片
103:主機處理器
104:記憶體介面、記憶體介面匯流排
105:互連組織
106、106-1~106-n:模組化邏輯電路
107-1~107-n:快速記憶體電路
108:控制與資料電路
109:輸出入介面電路
110-1~110-n:記憶體排
111-1~111-n:資料路徑
112、112-1~112-n:導體
113-1~113-n:導體
114:導體
120、120a、120b:積體電路
125:記憶體晶片組
150:積體電路
151:主從暫存器
152:多工器
153:快速記憶體陣列
154:計算資料匯流排
154a:真匯流排
154b:補數匯流排
155:字組線
160:積體電路
161:非記憶體晶片
170、170-1~170-16:計算平台、記憶體晶片組
171-1~171-n:模組化記憶體電路
172、172-1、172-2、172-n:模組化記憶體電路
173:局部匯流排
174-1~174-n:模組化資料匯流排
175:間匯流排
180:記憶體排
180a、180b:記憶體排的部分
181:資料路徑控制暨輸出入介面電路
182-1a、182-2a、182-3a、182-4a、182-1b、182-2b、182-3b、182-
4b:半排組
183、183-1a、183-1b、183-2a、183-2b:資料匯流排
184:通用輸出入匯流排
187a~187d:半排
188a~188d:半排
189a~189d:半排
190:電路
190-1、190-1a、190-1b:讀取放大器段
191-1:數值邏輯段
201-(1,1)~201-(n,m):陣列下電路
202-(1,1)~202-(n,m):陣列結構
203-1~203-n:導電條
204:金屬層
205:金屬層
206:金屬層
207:金屬層
208-1~208-n:電路元件
209-1~209-n:序列與控制模組
210-1~210-n:接合墊
211:基板
212:表面
213:表面
214-1~214-n:矽穿孔
215:導體填充穿孔
220:列
221-1~221-n:字組線導體
222-1~222-n:位元線導體
223-1~223-n:來源線導體
224-1、224-2:全域字組線導體
225:位元線選擇器電路
226:導體填充穿孔
227:接合墊
228-1~228-n:記憶體串對
229:垂直薄膜電晶體
230:來源線選擇電路
242-1、242-2:全域來源線(GSL)
251a、251b:陣列、階梯結構
252a、252b:階梯結構
253a、253b:混合接合
254a、254b:填充導體的穿孔
256a、256b:互連導體層段
301-1~301-3:區域
302:信號路徑
501:導體
503:混合接合
505:導體
510a、510b:電路模組
521:電路模組型態
522:電路模組型態
531:變化例
532:變化例
533:變化例
534:變化例
541:靜態隨機存取記憶體陣列
543:讀取放大器和資料鎖存電路
544:數值邏輯電路
550:位址空間圖
600:記憶體模組
601-0~601-15:晶片組
602:控制器電路
603:主機計算機系統
800:積體電路
801:矽中介層
900:計算機系統
901:韌體
902:作業系統軟體
903:應用程式軟體
1001:電池
1101:靜態隨機存取記憶體電路
1103:流程圖
1151~1156:步驟
1157:準揮發記憶體電路
BL:位元線
CUA:陣列下電路
GBL:全域位元線
H-Bond:混和結合
SA & LATS:讀取放大器與資料鎖存器
Seq/BCU:序列器與位元線和字組線控制電路
SL:來源線
WL:字組線
X-Addr:延伸位址
圖1(a)顯示根據本發明一實施例的在主機處理器103的控制或監督下運行的一積體電路120，其包含透過如混合接合方式互連在一起的記憶體晶片101和隨伴晶片102。
圖1(b)顯示根據本發明一實施例的積體電路120的另一實施例，其中每一個模組化邏輯電路106存取兩個快速記憶體電路107。
圖1(c)顯示根據本發明一實施例的積體電路120的另一實施例，其中單一個模組化邏輯電路106存取每一個快速記憶體電路107。
圖1(d)顯示根據本發明一實施例的快速記憶體電路107之一的一功能性代表圖。
圖1(e)顯示根據本發明一實施例的隨伴晶片102中的快速記憶體電路之記憶體排組BG(0)~BG(3)的一功能性組織。
圖1(f)顯示根據本發明一實施例的在隨伴晶片102上的一個
半排組(例如圖1(e)所示的半排組182-1a)的四個半排188a-188d，其相應於記憶體晶片101中的準揮發記憶體電路的半排189a-189d。
圖1(g)顯示根據本發明一實施例，在隨伴晶片102上的一個半排組(例如圖1(e)所示的半排組182-1a)的四個半排187a-187d，其相應於記憶體晶片101中的準揮發記憶體電路的半排189a-189d。
圖1(h)顯示根據本發明一實施例的一個16排計算平台170的功能性配置，其基於如圖1(e)所示的組織。
圖1(i)顯示根據本發明一實施例的圖1(e)所示的該16排計算平台170的另一種組織，其中模組化的邏輯電路172分散於模組化記憶體電路171之中。
圖1(j)顯示根據本發明一實施例的電路190，其中積體電路120a與120b分別實作重度依賴資料的記憶體內運算以及在內容定址記憶體(CAM,content addressable memory)中大量的平行搜尋。
圖2(a)顯示根據本發明一實施例的積體電路120中混合接合的記憶體晶片101與隨伴晶片102，在此實施例中，記憶體晶片與隨伴晶片102是以「覆晶」的方向接合在一起。
圖2(b)顯示陣列結構202-a與202-b的細節，其代表著在陣列結構202-(1,1)至202-(n,m)中的任兩個相鄰的陣列結構。
圖2(c)顯示根據本發明另一實施例的積體電路120中混合接合的記憶體晶片101與隨伴晶片102，在此實施例中，記憶體晶片與隨伴晶片102是以「堆疊」的方向接合在一起。
圖2(d)顯示根據本發明一第三實施例的積體電路120中混合
接合的記憶體晶片101與隨伴晶片102，在該第三實施例中，記憶體晶片101包含垂直非或記憶體串陣列。
圖2(e)顯示根據本發明一第四實施例的積體電路120中混合接合的記憶體晶片101與隨伴晶片102，在該第四實施例中，記憶體晶片101包含垂直非或記憶體陣列與垂直薄膜電晶體。
圖3顯示圖2(a)所示之積體電路之一部份的細節。
圖4為隨伴晶片102的上視圖，其包含混合接合的導電條203與金屬層206。
圖5(a)顯示根據本發明一第一實施例，於隨伴晶片102中的基板211之表面上形成的讀取放大器、鎖存電路、靜態隨機存取記憶體陣列與多種邏輯電路。
圖5(b)顯示根據本發明一第二實施例，於隨伴晶片102中的基板211之表面上形成的讀取放大器、鎖存電路、靜態隨機存取記憶體陣列與多種邏輯電路。
圖6顯示根據本申請一實施例的記憶體模組600，其具有記憶晶片組601-0至601-15，每一個記憶晶片組包含記憶體晶片101與其接合在一起的隨伴晶片102，該記憶體模組600可以是雙列記憶體模組(DIMM,Dual-In-line Memory Module)。
圖7顯示積體電路160，其包含由記憶體晶片101與隨伴晶片102組成的記憶體晶片組120和非記憶體晶片161。
圖8顯示由矽中介層801互連的記憶體晶片組120與非記憶體晶片161。
圖9為計算機系統900的一示意圖，該計算機系統900可以是一較大主機系統(例如圖6所示的主機系統603)的一子系統。
圖10為記憶體晶片組125的一示意圖，其為隨伴晶片102上的電池1001。
圖11為根據本發明一實施例的一分頁系統(paging system)，其使用積體電路120的快速記憶體電路(例如靜態隨機存取記憶體電路)與準揮發記憶體電路。
根據本發明一實施例，可以透過結合在第一半導體晶片(記憶體晶片)上的高密度準揮發或非揮發記憶體，以及在第二半導體晶片(隨伴晶片)上的較快記憶體電路(例如靜態隨機存取記憶體、動態隨機存取記憶體、嵌入式動態隨機存取記憶體、磁性隨機存取記憶體、嵌入式磁性隨機存取記憶體、相位變化記憶體PCM或其他種類適合的記憶體)來形成一積體電路。在記憶體晶片上的準揮發或非揮發記憶體電路優選地用於增大密度，比方說透過三維結構來達成。相反地，在隨伴晶片上的較快記憶體電路優選地用於加強性能，比方說透過更先進的邏輯處理節點來達成。該記憶體晶片和該隨伴晶片可以利用如高密度混合接合技術接在一起。
重要的是，在本發明的一實施例當中，該記憶體晶片與該隨伴晶片都是以模組化模組來組織，口語化的講法稱之為「磚」。在此實施例中，記憶體晶片的磚與隨伴晶片的磚具有一對一的關係。在隨伴晶片的每塊磚區域(其對等於該記憶體晶片的相對應磚的區域)提供了讀取放大器與其他邏輯支援電路，以便支援該相對應磚當中的準揮發記憶體電路。
除此之外，在隨伴晶片的每一塊磚包含了快速記憶體電路(例如靜態隨機存取記憶體)，其位於該磚上的特定「口袋」(pocket)區域。因此，在該記憶體晶片與該隨伴晶片的相對應磚形成了一個非常高密度與非常低延遲的異質性記憶體電路(例如記憶體晶片的三維記憶體電路(例如準揮發記憶體電路)提供高密度，而快速記憶體電路(例如靜態隨機存取記憶體電路)提供低延遲)。該記憶體晶片的記憶體電路可以包含三維非和記憶體、三維相位變化記憶體PCM、三維水平非或記憶體、三維垂直非或記憶體或其他適合的非揮發或準揮發記憶體電路類型。在隨伴晶片上的記憶體電路可以包含揮發性的記憶體電路(例如靜態隨機存取記憶體或動態隨機存取記憶體)或高性能非揮發記憶體(例如磁性隨機存取記憶體、自旋轉移矩磁性隨機存取記憶體spin transfer torque MRAM或鐵電電阻式隨機存取記憶體FRAM)，或任何這些型態的記憶體電路的組合。
根據本發明的一實施例，是由該隨伴晶片而非該記憶體晶片來提供高性能低電壓的電晶體，用於達成(i)避免在製造記憶體晶片的記憶體陣列的熱循環中，降低上述高性能低電壓電晶體的性能；以及(ii)自先進製程節點中優化其製造。由於低電壓電晶體組成讀取放大器、暫存器或資料鎖存電路、高性能資料路徑電路、輸出入介面、錯誤更正電路和快速邏輯電路(例如低電壓的解碼器和多工器、狀態機和序列器(sequencer)與輸出入電路)，其可以得益於比製造高電壓和中電壓電晶體的較先進一或多代的製程(雖然較昂貴)。此外，根據其所適用的應用或所使用的製程技術，記憶體晶片可以混合接合到一隨伴晶片，其特地為該應用所設計或特別使用該製程技術(諸如一種足夠先進或具有足夠成本效益的CMOS製程節點)
所製造。在製造記憶體陣列的熱循環中，高性能低電壓的電晶體特別容易減損性能。藉由在不同的晶片上製造低電壓電晶體，而不要和高電壓和中電壓電晶體一起製造，提供一種有利的解決方案。
在一實施例中，當中電壓與高電壓電晶體作為記憶體晶片的陣列下電路製造時使用如65奈米至28奈米的設計規則，在隨伴晶片上的高性能低電壓電晶體可以用更快更密的28奈米至5奈米以下專用於低電壓設計規則的製程實作。在這種作法之下，隨伴晶片不只為記憶體晶片中的記憶體陣列提供傳統的支援電路，利用更先進製造節點所達到的高密度還可以包含其他種類的電路(例如靜態隨機存取記憶體電路、算術與邏輯電路、精簡指令級電腦和其他適合的邏輯電路)，其可以有效地實施如在記憶體中計算或是靠近記憶體的應用(near memory application)。此外，透過在隨伴晶片上提供低電壓電路，在記憶體晶片上的陣列下電路只需要提供高電壓和中電壓電晶體，據此，能夠讓記憶體晶片同時得益於較小的晶片尺存與較簡化的製程，也就能得到較高的良率。
在本實施例中，字組線相關的電路以及其連接都留在記憶體晶片內，而不需要利用將字組線以混合接合的方式連接到隨伴晶片。由於不需要上述字組線相關的混合接合的連接，本發明的本實施例所需要的混合接合的數量將顯著地少於前述的陸的三維非和記憶體裝置，其需要將隨伴晶片中之支援電路(例如信號解碼器)所產生的全部的字組線信號與位元線信號透過混合接合連接加以接收。隨伴晶片的互連層將信號在隨伴晶片基板中的電路當中來回傳送。將字組線與位元線信號透過混合接合繞線到該隨伴晶片的作法將減少隨伴晶片留給其他信號或用途的混合接合連接
數量。本發明避免了這個問題。
本發明的一實施例可以如圖1(a)所示。圖1(a)顯示在主機處理器103的控制或監督下運行的一積體電路120，其包含透過如混合接合方式互連在一起的記憶體晶片101和隨伴晶片102。(其他適合的接合技術包含了如微凸塊或直接互連接合。)在以下的詳細敘述當中，接合的積體電路120可以稱之為「記憶體晶片組」。主機處理器103可以是如傳統中央處理器、圖形處理器、現場可編程閘陣列(FPGA)或記憶體控制器。如圖1(a)所示，記憶體晶片101可以包含任何準揮發或非揮發記憶體電路，例如任何在美國專利正式申請案II與III中揭露的記憶體類型。該準揮發記憶體電路的例子包含了水平非或記憶體串陣列與垂直非或記憶體串陣列。該準揮發記憶體電路可以包含眾多的三維薄膜存儲電晶體陣列，其形成於單晶半導體基板之上。該半導體基板之中可以形成適合的支援電路(陣列下電路)，諸如產生用於讀取、編程或擦除作業所需信號的電壓源電路。如下所述，針對該準揮發記憶體電路的低電壓高速邏輯電路、讀取放大器與其他支援電路可以實作在隨伴電路102當中。
當利用準揮發記憶體電路作為在記憶體晶片101上的高密度記憶體陣列時，其提供了高度耐用(endurance)的好處。然而，在重度依賴讀取作用的應用當中，記憶體晶片上的高密度記憶體陣列可以使用非揮發記憶體實作，或是由準揮發記憶體與非揮發記憶體的組合進行實作。在這種組合當中，非揮發記憶體電路用於儲存極少變化的資料，對於此種資料而言，能長期保存比高度耐用來得更重要。例如，在美國專利正式申請案II與III當中就提供了上述能夠用在記憶體晶片101的三維非揮發與準揮發記
憶體電路。
如圖1(a)所示，隨伴晶片102可以包含快速記憶體電路107，其包含了模組化的快速記憶體電路107-1、107-2、...、107-n。該準揮發記憶體電路與隨伴晶片102上的快速記憶體電路107的支援電路可以透過混合接合與記憶體晶片101內的陣列下電路互連。圖1(a)顯示每一個模組化的快速記憶體電路緊密地電性耦合到記憶體晶片101的相應記憶體磚。例如，在記憶體晶片101中，記憶體排110-1、110-2、...、110-n(亦即記憶體排[0]、記憶體排[1]、...、記憶體排[n])當中的每一個可以是一排準揮發或非揮發記憶體單元，如圖所示地分別透過混合連接111-1、111-2、...、111-b其所接近與連接的模組化快速記憶體電路107-1、107-2、...、107-n。在一實施例當中，在隨伴晶片102上的每一個模組化快速記憶體電路緊密地耦合到記憶體晶片當中的對應記憶體磚。因此，模組化快速記憶體電路107整合到相應的準揮發或非揮發記憶體排。在一時作當中，記憶體晶片101與隨伴晶片102將彼此接合使得在記憶體晶片101中的記憶體排110與在隨伴晶片102上的快速記憶體電路107之間的導體(例如混合接合111)的電阻降至最低。如圖1(a)所示，邏輯電路106也可以模組化並且安排為模組化邏輯電路106-1、106-2、...、106-n，每一個模組化邏輯電路都藉由緊密接近的低電阻互連導體112-1、112-2、...、112-n之一，分別與相對應的模組化快速記憶體電路107-1、107-2、...、107-n，以便其支援相對應的模組化邏輯電路的作業。模組化邏輯電路106-1、106-2、...、106-n可以是任何合適的邏輯電路，像是多工器、加法器、乘法器、布林邏輯運算器、精簡指令集電腦、數學運算輔助器(math-coprocessor)和現場可編程閘陣列。這類模
組化邏輯電路106與其相應的模組化記憶體電路107聯合運作可以形成所謂的在記憶體內計算的元件。在記憶體內計算的元件提供了特別適用於神經網路的計算作業，神經網路已經廣泛地使用在許多機器學習、分類與其它人工智慧的應用當中。在一實施例當中，每一個邏輯電路106所需的計算複雜度足夠用於實作一嵌入式處理器(例如：精簡指令集電腦、數學運算輔助器或一微控制器)。
如圖1(a)所示，其他的控制電路與資料路徑通常是由控制與資料電路108所提供。通過不同的互連導體112、113、114與互連組織(interconnection fabric)105，控制與資料電路108、邏輯電路106、揮發性記憶體107、記憶體晶片101的電路通過混合接合的接合墊(bonding pad)在隨伴晶片102中彼此互連。隨伴晶片102藉由輸出入介面電路109與主機處理器或控制器103溝通。處理器或控制器103可以位於另一個獨立的積體電路。輸出入介面電路109可以是工業標準記憶體介面(例如：DDR4、DDR5、PCIe)、矽通孔(through-silicon via,TSV)、微凸塊或直接互連、或第二個混合接合的集合。
在本實施例中，三維記憶體陣列與其在記憶體晶片101中相應的陣列下電路被組織成模組化的建造模組，其可以口語化地稱之為磚。多塊磚是以二維排列的方式在半導體基板上布局。每塊磚可以實作一或多個三維記憶體陣列，其位元線和字組線用於存取該塊磚的記憶體陣列。由於用於存取該塊磚的三維記憶體陣列的字組線與位元線在磚內部，比起繞線到半導體晶片外的較長繞線，它們的較短長度可以顯著地減少阻抗。較少的阻抗可以減少記憶體陣列的單位進行讀寫作業的延遲。在較早先的磚
的實施例當中，包含驅動電路、解碼器、多工器的控制電路為該磚記憶體陣列下的電路。然而，如前所述，一部分的控制電路(例如讀取放大器、暫存器與資料鎖存電路)可以由隨伴晶片102提供，據此可以顯著地減少該磚的陣列下電路所需的面積。在此實施例中，陣列下電路所需的面積減少，也可以造成較小的磚。
此外，多塊磚可以組織為記憶體排，每一個排具有多列(row)磚，而且可以利用相同一群字組線一起進行定址。在一實施例當中，每一列可以有18塊磚，每塊磚可以一次處理210位元(1Kb)的資料輸入或輸出，所以可以處理具有每頁211位元組(2KB)的使用者資料與開銷(overhead)(例如提供有限的錯誤更正與冗餘備用磚)。多個排組(bank group)可以共用某些控制結構(例如行column或位元線解碼器)。在一實施例中，每個排組可以具有2、4、8或16個記憶體排。
在圖1(a)當中，模組化邏輯電路106-1、106-2、...、106-n當中的每一個都能分別直接透過互連導體112-1、112-2、...、112-n存取相對應的快速記憶體電路107-1、107-2、...、107-n。根據所欲實現的應用的計算需求，或是儲存在快速記憶體電路107內資料的特性，可以利用其它組織來實現更有效率的做法。舉例來說，圖1(b)所顯示的組織當中，模組化邏輯電路106-1、106-2、...、106-(n-1)當中的每一個可以分別通過兩個互連導體112-1、112-2、...、112-n存取相對應的兩個快速記憶體電路107-1、107-2、...、107-n。在另一實施例中，如圖1(c)所示，單一個模組化邏輯電路106存取每一個快速記憶體電路107-1、107-2、...、107-n。當然，無法窮舉圖1(a)至圖1(c)所示實施例的各種變化，可以根據所欲實現的應用
的需求，作出許多變化和修改。
圖1(d)顯示根據本發明一實施例的快速記憶體電路107。圖1(d)顯示讀取放大器150，其表示透過混合接合110自記憶體晶片101的準揮發記憶體排所提取的感測資料值。在每一個讀取動作(activation)時脈，記憶體晶片101的每一個排從每一個磚傳送固定數量的位元(例如1024位元)到讀取放大器150。資料值被鎖存到主從暫存器(master-slave register)151，其可以允許被啟動的資料存放在該主從暫存器151的從屬鎖存器(slave latch)，同時，主從暫存器151的主鎖存器(master latch)可以用於接收下一次讀取動作時所接收的資料。多工器152用於輪流地自從屬鎖存器選擇預設數量的位元，並且把所選的位元放到計算資料匯流排154，其包含了真匯流排154a與補數匯流排(complement bus)154b以分別表示每個位元的真正形式與其補數形式。在計算資料匯流排154的真正位元與其補數位元會出現在快速記憶體陣列153(例如靜態隨機存取記憶體)的一記憶體單元的真實位元線和補數位元線。例如從主機處理器103的觀點來看，快速記憶體陣列153被映射到準揮發記憶體的地址空間。(如同之後關於圖5a與圖5b的討論，如果需要的話，靜態隨機存取記憶體陣列153可以存在於該地址空間的一擱置部分(set-aside)。)當致能字組線155時，將計算資料匯流排154上得資料寫入到快速記憶體陣列153的相應記憶體單元。
記憶體陣列153可以作為位元接著位元(bit-by-bit)的乘法器(沒有進位功能)，其用於將字組線155的多個位元表示的第一運算元和將主從暫存器151的從屬鎖存器的選擇位元表示的第二運算元相乘。舉例來說，在一矩陣乘法運算中，從屬鎖存器的選擇位元可以表示一陣列的一列
(row)的全部或部分元素，而字組線的位元可以表示陣列的一行(column)的全部或部分元素。在以乘法器模式進行操作時，字組線155中被致能的位元將第二運算元的對應位元寫入其對應記憶體單元，而字組線155中不被致能的每一個位元將觸發一重置信號，其導致零值被寫入到其對應記憶體單元。儲存在記憶體陣列153的計算結果即為該乘法運算的乘積項。在一計算電路106(例如數值邏輯電路106-1、106-2、...、106-n其中之一)的一加法器與一進位電路可以用來提供該些乘積項的總和，以便完成該乘法運算。接著，乘法運算的結果可以自計算匯流排154寫回到快速記憶體陣列153。在重度使用矩陣乘法的應用當中，諸如眾多人工智慧應用，乘法器模式特別具有優勢。
圖1(e)顯示根據本發明一實施例的隨伴晶片102中的快速記憶體電路之記憶體排組BG(0)~BG(3)的一功能性組織。如圖1(e)所示，隨伴晶片102上的快速記憶體電路107的記憶體排180可以分為兩個部分180a與180b，這兩個部分共享資料路徑控制暨輸出入介面電路181，其代表圖1(a)至圖1(c)的每一張圖所示的控制與資料電路108和輸出入電路109。記憶體排部分180a包含排組BG(0)與BG(1)，而記憶體排部分180b包含排組BG(2)與BG(3)，使得這兩個部分180a與180b合在一起共有四個排組。在此實施例中，隨伴晶片102上的快速記憶體電路107，可以為記憶體晶片101上的64Gb準揮發記憶體單元提供服務。每個排組再分為兩個半排組，圖1(e)示出的是半排組182-1a、182-1b、182-2a、182-2b、182-3a、182-3b、182-4a、182-4b。更精確地說，半排組182-1a與182-3a組成排組BG[0]，半排組182-2a與182-4a組成排組BG[1]，半排組182-1b與182-3b組成排組BG[2]，半
排組182-2b與182-4b組成排組BG[3]。通用輸出入匯流排GIO 184(圖1(e)是以通用輸出入匯流排GIO 184a與GIO 184b表示)允許來自輸出入介面電路109的存取。此外，為了在排組之間轉移資料，例如為了讓運算與邏輯電路106進行計算，提供了256位元寬度內部資料匯流排DIO 183(圖1(e)在匯流排部分180a的128位元寬度的半資料匯流排183-1a與183-2a，以及在匯流排部分180b的128位元寬度的半資料匯流排183-1b與183-2b表示，)。在此實施例中，每個半排組可以包含四個8塊磚寬度的半排，每個半排具有4-8Mb的快速記憶體單元。在此實施例中，通用輸出入匯流排183在一工業標準匯流排協定(例如DDR5)的每個時脈當中，透過輸出入介面109傳送一頁(2KB)的資料到主機處理器103。
圖1(f)顯示根據本發明一實施例的在隨伴晶片102上的一個半排組(例如圖1(e)所示的半排組182-1a)的四個半排188a-188d，其相應於記憶體晶片101中的準揮發記憶體電路的半排189a-189d。如圖1(f)所示，每個半排188a至188d的其中一邊是一讀取放大器段(例如讀取放大器段190-1)，另一邊則是一數值邏輯電路段(例如數值邏輯段191-1)。每個讀取放大器用於服務來自於記憶體晶片101中所對應的準揮發記憶體單元(如半排189a)經混合接合或微凸塊所取得的資料。在一實施例中，每個半排的讀取放大器適用於4096個位元的使用者資料。通用輸出入匯流排184除了讓主機透過輸出入介面電路109進行存取之外，也能讓隨伴晶片102的快速記憶體電路的每個半排與所對應的記憶體晶片101上的準揮發記憶體電路的半排之間進行讀寫。在這種情況下，快速記憶體電路可以視為其對應的準揮發記憶體電路的快取(cache)，或獨立地用於儲存較常存取的資料(「熱資料」，其
存取頻率十倍或更多於儲存在準揮發記憶體電路中的資料)，或是用於儲存相對應的準揮發記憶體電路的配置或控制資料(元資料(metadata))。這種元資料增進了準揮發記憶體電路的性能與可靠度。
圖1(g)顯示根據本發明另一實施例，在隨伴晶片102上的一個半排組(例如圖1(e)所示的半排組182-1a)的四個半排187a-187d，其相應於記憶體晶片101中的準揮發記憶體電路的半排189a-189d。如圖1(g)所示，不像是圖1(f)所示的實施例，半排187a至187d的配置不是完全相同。半排187a至187d中的每個半排的兩邊都有讀取放大器(例如半排187a中的讀取放大器190-1a與190-1b)。不是在每個半排中都提供數值邏輯電路，而是把數值邏輯電路集中到半排187d。除了其實際配置之外，這個實施例的運作方式和圖1(f)所示實施例是一樣的。在某些應用當中，這種變化型的實施例可以提供較圖1(f)實施例相同或更佳的效能。在其他的應用當中，圖1(f)實施例可以提供較圖1(g)實施例更佳的效能。
如圖1(e)和圖1(f)所示，在每個半排組內的半排(如半排組182-1a內的半排188a)為一計算匯流排(通常是指計算匯流排184)提供存取功能，讀取放大器組、快速記憶體電路與數值邏輯電路共享該計算匯流排。在一實施例中，該計算資料匯流排為每磚行256位元寬，而每個半排組為八個磚寬。(當然，計算資料匯流排與半排組的寬度可以改變，其取決於所欲實施的應用的要求。)據此，在半排組內提供了顯著的晶片內部資料帶寬，以便在讀取放大器組(其用於傳送自記憶體晶片的準揮發記憶體電路中讀取的資料)、快速記憶體電路與數值邏輯電路之間進行資料轉移。於此，大量的資料可以串流進入到快速記憶體電路內，作為數值邏輯電路的運算
元，而其餘的運算元可以是先前運算的結果，其已經儲存在快速記憶體電路當中或準揮發記憶體電路當中。舉例來說，在一人工智慧的應用裡，資料可以儲存在準揮發記憶體內，在一讀取作業中透過讀取放大器組輸出。這些資料可以和其餘存放在快速記憶體電路內的權重一併進行矩陣乘法，例如利用晶片內部的數值邏輯電路與計算匯流排。這種作法與先前技術的實現具有顯著的差異，先前技術需要讓資料在處理器和動態隨機存取記憶體之間轉入轉出。在本發明的實施例當中，這類型的計算可以不需要將資料在中央處理器或圖形處理器以及記憶體或隨伴晶片之間轉入或轉出。
計算匯流排184能實現大量平行計算作業(記憶體內計算)，而無須動用主機介面匯流排來執行運算元提取和結果存取作業。在此實施例中，當每個排組包含四個排，可以平行地在每一個排組內執行四組記憶體內計算。每個磚行可以用於執行與其他磚行相同或不同的記憶體內計算。接下來，這些記憶體內計算的結果可以透過該輸出入介面傳送到該主機。這些同時進行的記憶體內計算可以是獨立執行的，或者可以是協調計算作業的一部份(例如，每排內的記憶體計算可以處理一整頁的資料)。這些記憶體內計算不僅僅顯著地改善了功率與效能，它們還讓積體電路120在實現許多應用時特別具有優勢。舉例來說，可以利用記憶體內計算來實現神經網路，其使用自準揮發記憶體電路提取的資料與儲存在快速記憶體電路神經元的權重和中間運算值。另一個範例是，可以利用記憶體內計算來實現遞迴計算(例如那些在遞迴神經網路中牽涉的計算)。在記憶體晶片101上的準揮發記憶體(如64Gb)以及在隨伴晶片102上的大量快速記憶體電路(例如64Gb的靜態隨機存取記憶體)，它們的組合(如積體電路120)能達到
現有應用迄今為止無法達成的性能以及完成迄今為止被認為棘手的計算應用。
隨伴晶片102讓積體電路120實質地成為具有高密度準揮發或非揮發記憶體(例如大於64GB)的計算平台，和使用動態隨機存取記憶體模組(如高頻寬記憶體HBM模組)經由中介層連接到主機處理器的傳統高性能計算平台相比，其具有大得多的頻寬。圖1(h)顯示根據本發明一實施例的一個16排計算平台170的功能性配置，其基於如圖1(e)所示的組織，該計算平台包含計算排170-1、170-2、...、170-16。如圖1(h)所示，代表性的計算排170-1包含代表性的模組化記憶體電路171-1、171-2與171-3(如靜態隨機存取記憶體)所組成的一記憶體排，其如同前述的圖1(e)所示的任何記憶體排。此外，計算排170-1也包含代表性的模組化邏輯電路(ALU)172，其透過局部計算匯流排173(例如前述的計算匯流排154)連接到模組化記憶體電路171-1、171-2與171-3。(圖1(h)所示的每個排所包含的模組化記憶體電路的數量僅為說明之用，其可以具備任何適當數量的模組化記憶體或邏輯電路。)在每一個計算排170-1、170-2、...、170-16當中的局部匯流排173可以存取排間的(interbank)資料匯流排175(例如前述的通用輸出入匯流排184或資料匯流排183)以便讓計算排之間進行資料轉移。在此配置當中，模組化邏輯電路172可以組成任何適合的計算電路，例如數值邏輯運算單元核心、圖形處理器核心、或任何適合的嵌入式控制器或微處理器。模組化的邏輯電路172也可以是現場可編程閘陣列。在圖1(h)所示的配置當中，計算排170-1可以組成具有16MB靜態隨機存取記憶體快取的一中央處理器，其支援在記憶體晶片101中由準揮發記憶體或非揮發記憶體所提供的16GB記
憶體。計算排170的優點之一在於模組化邏輯電路172(例如數值邏輯運算單元核心或圖形處理器核心)透過局部計算匯流排173近距離連接到快速記憶體電路171-1、171-2與171-3。事實上，另一個更大的優點是如圖1(i)所示，藉由將模組化邏輯電路分布到模組化快速記憶體電路，據以更多地拉近模組化記憶體電路和模組化邏輯電路的距離。計算排之間的資料轉移可以由排間匯流排175進行。
如圖1(i)所示，每個計算排170-1、170-2、...、170-16包含模組化快速記憶體電路171-1、171-2、...、171-n，以及模組化邏輯電路172-1、172-2、...、172-n。除了排間匯流排175之外，還可以提供模組化資料匯流排174-1、174-2、...、174-n，每一個模組化資料匯流排能讓一個模組化記憶體電路與鄰近的一個模組化邏輯電路之間進行資料轉移。因此，每一個模組化邏輯電路可以連接到近距離的一個計算機核心。
16排的計算平台可以設置為流水線式的作業形式。例如，深度神經網路可以包含多層。在一實施例中，這類深度神經網路的每一層可以使用一個計算排。神經網路某層的神經元的權重陣列可以儲存於該計算排的快速記憶體電路當中。當神經網路的一層計算完成之後，它的結果可以被轉送到下一個計算排。從一個計算排將資料轉送到另一個計算排可以是同步(synchronous)的方式執行，也就是說，在一時脈信號的一特定緣。以這樣的方式進行，在初始的16個時脈延遲之後，深度神經網路的結果將會在每一個時脈之後源源地出現。針對這類的計算，傳統處理器受限於能儲存在快速記憶體電路(例如靜態隨機存取記憶體)內的資料量，而且還要從另一個晶片的動態隨機存取記憶體中提取新資料。
美國專利正式申請案IV揭露了可以利用如內容定址記憶體(CAM,content addressable memory)之類的非或記憶體串實作的邏輯功能。內容定址記憶體允許平行搜尋資料。由於記憶體晶片101中具有大密度，積體電路120中可以實作內容定址記憶體以便實現如美國專利正式申請案IV所述的大規模平行搜尋資料作業。圖1(j)顯示電路190，其中積體電路120a與120b都是前述積體電路120的個體，分別實作了重度依賴資料的記憶體內運算以及在內容定址記憶體中大量的平行搜尋。主機處理器103透過記憶體介面104對積體電路120a與120b兩者進行控制。舉例來說，可以令積體電路120a執行高度依賴資料的計算，如影像分類。該高度依賴資料的計算結果可以在主機處理器103的控制之下，通過記憶體介面匯流排104傳送到積體電路120b，其中可對記憶體晶片101的內容定址記憶體內儲存的影像資料庫執行大規模平行搜索作業。基於在先前段落與在美國專利正式申請案IV揭露了理由，無論是個別或一起執行上述的這兩種作業，都能達到非常快速的運算。也可以想像使用多個積體電路120，某一些用來執行邏輯功能，而其餘的用來實現內容定址記憶體。在這種配置下，邏輯功能的積體電路可以組成一或多條流水線平行地執行多種計算工作，其計算結果提供至一或多個高頻寬記憶體介面匯流排以便執行平行搜尋。
圖2(a)顯示積體電路120中以覆晶或面對面方式接合的記憶體晶片101與隨伴晶片102。在圖2(a)所示的實施例中，是由隨伴晶片102，而非記憶體晶片101來實作讀取放大器(圖2(a)以電路元件208-1至208-n表示)，用於支援記憶體晶片101中準揮發或非揮發記憶體陣列202的運作。隨伴晶片102同樣在基板211的表面上或附近實作位元線控制邏輯電路(圖2(a)
以電路元件208-1至208-n表示)。隨伴晶片102也可以從記憶體晶片101的陣列下電路傳送外部的高電壓信號(未示於圖中)，例如記憶體晶片101的準揮發或非揮發儲存單元的陣列202。舉例來說，記憶體晶片101的陣列下電路提供了高電壓位元線選擇(BLSEL,bit line select)電晶體，每一個高電壓位元線選擇電晶體將準揮發記憶體陣列202的多個位元線信號以多工的方式連到一個位元線內部節點(BLI node)，它再繞線到一混合接合，以便作為隨伴晶片102的一相應讀取放大器的一輸入信號。
隨伴晶片上的讀取放大器與其相應的資料鎖存器是由高性能低電壓的電晶體形成，該隨伴晶片102是利用CMOS邏輯技術進行優化的一先進製程技術所製造，其不能暴露在製造記憶體晶片101的準揮發記憶體陣列的熱循環步驟中，而準揮發記憶體陣列並不會因為熱循環而減損效能。當上述位元線內部節點的額外電容量非常小(例如小於2%)時，這樣的電容並不會實質衝擊到讀取放大器的性能或操作。在此種安排當中，記憶體晶片的陣列下電路實作了高電壓的字組線與位元線解碼器、驅動電路與多工器。因此，在記憶體晶片101與隨伴晶片102之間的分工合作不只減少了記憶體晶片101的陣列下電路的面積需求，通過位元線內部節點的多工設計也能大幅度地減少了將位元線信號繞線到隨伴晶片102所需的混合接合。這種作法顯著地與如陸所教示的繞送位元信號的混合接合有很大的差異。在此實施例當中，並不需要沒有多工設計時所需的約20000個混合接合，每個磚只需要大約1K個混合接合就可以把位元線信號繞線到隨伴晶片102，同時還享有高信號正確性的優點，其原因來自於不將高性能低電壓電路暴露在準揮發記憶體陣列的製程的熱循環當中。需要繞線到隨伴晶片
102的混合接合數量顯著地減少，實質地釋放了隨伴晶片102的金屬互連層的大量繞線通道。不在記憶體晶片101中實作高性能低電壓的邏輯電路也減少了製造記憶體晶片101所需的光罩製作步驟，簡化了製造記憶體晶片101的製程(意味著較高的良率)並且降低了晶圓處理成本。
將記憶體晶片101的記憶體陣列202的讀取放大器、高性能低電壓的快速記憶體電路107以及邏輯電路106全部安排在隨伴晶片102的近距離內，提供的優點包含了：(i)允許使用一種最能發揮其性能的製程來製造這些電路；(ii)避免將資料從記憶體晶片101搬到隨伴晶片102後再回到記憶體晶片101的消耗大量功率與時間的計算作業；(iii)提供對於高電壓電路的噪訊免疫能力，該高電壓電路仍位於記憶體晶片101，因而導致更大的感測敏感度；(iv)讓隨伴晶片上的快速記憶體電路與讀取放大器執行寫入操作(亦即編程和擦除兩種操作)時，和準揮發記憶體電路一同動作(亦即為來自於快速記憶體電路的讀取操作提供服務的同時，該準揮發記憶體電路平行地執行牽涉到同一頁資料的一寫入操作)；以及(v)利用快速記憶體電路與讀取放大器來監測準揮發記憶體電路的好壞，據此可以改善準揮發記憶體電路的可靠度與耐久度。
在一實施例中，記憶體晶片101的三維準揮發記憶體陣列具有64Gb的儲存容量，其攤分在1024塊磚當中，每塊磚具有64Mb的隨機存取準揮發記憶體單元，其支援電路位於陣列下電路當中(除了讀取放大器外)。對該準揮發記憶體陣列某一位址的讀取延遲大約是100微秒(nanosecond)，其耐用度大約是1010個編程與擦除循環。在該實施例中，記憶體晶片101的每個磚獨立地透過混合接合連接到隨伴晶片102的1024個靜
態隨機存取記憶體模組當中相應的一個模組。在隨伴晶片102中，每塊磚具有(i)64Kb的靜態隨機存取記憶體單元與(ii)用於支援記憶體晶片101的相應磚的準揮發記憶體的讀取放大器。該磚讀取該靜態隨機存取記憶體某一位址的讀取延遲大約是25微秒，其耐用度實質是無限的。將隨伴晶片102的靜態隨機存取記憶體模組作為快速快取記憶體，唯一地映射到相應磚的準揮發記憶體陣列，可以視為一種異質性的記憶體電路，其可以提供這兩種記憶體類型的最佳優點，亦即，(i)準揮發記憶體單元具有顯著的高密度以及(ii)靜態隨機存取記憶體具有明顯較快的讀取存取速度與明顯較高的耐用度。因此，需要對大量資料集合進行運算的應用若是單獨依賴靜態隨機存取記憶體電路，其成本將會太高，若單獨依賴準揮發記憶體電路，則會太慢或者是其耐用度不足以應用那些以高頻率進行大量讀取或寫入作業的應用，上述結合了多種記憶體的異質型記憶體電路可以提供一種較佳的解決方案。本發明包含的電路與方法，用於在快速記憶體電路(如靜態隨機存取記憶體)和較慢的記憶體電路(如準揮發記憶體電路)之間配置資料，並且在主機不介入的情況下能在一種記憶體電路與另一種記憶體電路之間搬移資料。
如圖2(a)所示，記憶體晶片101包含了格式為n個乘以m個的磚，每個磚都有一個陣列下電路與相關的陣列結構。據此，圖2(a)顯示了陣列下電路201-(1,1)至201-(n,m)以及陣列結構202-(1,1)至202-(n,m)。每個陣列下電路結構可以包含如多種的電壓源和多種的高電壓與中電壓類比與邏輯電路以便支援其相應的磚。在磚塊格式的這一面提供了序列與控制模組(sequence and control module)209-1至209-n，每一個序列與控制模組包含
了對應至記憶體排的序列器(sequencer)與位元線(BL)和字組線(WL)控制電路(BCU,bit line and word line control circuit)。如同先前所討論的，每個陣列結構包含了三維的儲存單元陣列，其組織為準揮發或非揮發非或記憶體串，與提供電連接以存取每個非或記憶體串的共同汲極區域或位元線的一階梯結構。圖2(b)顯示陣列結構202-a與202-b的細節，其代表著在陣列結構202-(1,1)至202-(n,m)中的任兩個相鄰的陣列結構。如圖2(b)所示，陣列結構202-a與202-b的任一包含了一個儲存單元的陣列(例如分別為陣列251a與251b)，在其反面上是階梯結構(例如分別為階梯結構252a與252b)。圖2(b)也顯示出來自於記憶體晶片的陣列下電路的信號被導經填充導體的穿孔254a與254b，以便經過互連導體層256連接到混合接合253a與253b，其中互連導體層段(section)256a與256b分別與階梯結構252a與252b上下重疊。
記憶體晶片101與隨伴晶片102經由混合接合的導電條(stripe)203-1至203-n接合起來，每個導電條隨著字組線的方向延伸，每個混合接合的導電條位於相鄰陣列結構的儲存單元陣列之間的上方，與其相應的階梯結構上下重疊。這些混合接合透過導體填充穿孔連接「垂直」(亦即實質上與半導體基板的表面成直角)旅行的信號。在一實施例當中，如果需要的話，在記憶體晶片與隨伴晶片之間透過混合接合的信號是經過多工與解多工的，用於分享混合接合，並且增加混合接合的有效互連數量，以克服現行混合接合技術的密度限制。圖2(a)也顯示了隨伴晶片102的金屬層204-207。金屬層204作為一互連層，其用於將信號分配到記憶體晶片101與隨伴晶片102的目的地，其中上述信號包含了來自於記憶體晶片101的陣列下電路發出的高電壓信號。金屬層205提供了實質上的地面電壓平面，其
屏蔽了隨伴晶片102的其餘電路受到上述高電壓信號的干擾。金屬層206提供了隨著位元線方向延伸的平行互連導體(饋通導體feed through conductor)，能夠讓位元線信號能夠繞經第二互連網路207，其具有隨著字組線方向延伸的互連導體。
更精確地說，混合接合203-1至203-n連接了來自記憶體晶片101陣列結構202-(1,1)至202-(n,m)的位元線到隨伴晶片102基板211的表面的讀取放大器，以及連接了記憶體晶片101的陣列下電路與隨伴晶片102基板211的表面的電路。混合接合203-1至203-n也將來自於記憶體晶片101的表面的電壓源的高電壓信號經由隨伴晶片102的金屬層204導通到記憶體晶片101的其他部分。可以在形成隨伴晶片102的電路之後，削薄基板211成為一絕緣層，如矽氧化物層。另類形成基板211的方法是，在退火之後，將氧原子植入半導體晶圓以便形成一氧化物層。在隨伴晶片102的表面212形成電路之後，可以利用機械方式自半導體晶圓分離出基板211。基板211被稱為是一種絕緣層上矽(SOI,silicon on insulator)的基板。接著，在已裁切(cleaved)的表面213上形成接合墊210-1至210-n。
圖2(a)顯示基板211的表面213之上的接合墊210-1至210-n，該表面213相對於有電路元件208-1至208-n形成其上的表面212。接合墊210-1至210-n當中的任一接合墊能夠通過如圖2(a)所示的矽穿孔214-1至214-n存取基板211的表面212上所形成的電路的信號。能藉由接合墊210-1至210-n實現晶圓級或晶片級接合到另一基板。適合的接合技術可以是混合接合、直接互連或是微凸塊接合。在圖2(a)當中，為了方便描繪的緣故，代表性的接合墊210-n是以一個適用於混合接合的接合墊來表示。接合墊
210-n是以一個適用於微凸塊接合的微凸塊表示。
圖2(c)顯示根據本發明另一實施例的積體電路120中混合接合的記憶體晶片101與隨伴晶片102，在此實施例中，記憶體晶片101與隨伴晶片102是以「堆疊」的方向接合在一起。如圖2(c)所示，記憶體晶片101與隨伴晶片102當中的每一個晶片實質上包含了圖2(a)所述的相同電路，除了用於混合接合的接合墊(或用於微凸塊接合的微凸塊)是形成於基板211的「背面」。舉例來說，可以利用在削到夠薄(例如3微米microns或更薄)的絕緣層上矽的基板上製造隨伴晶片102。接著在基板211的表面213之上形成連接器(例如接合墊或微凸塊)，以便與記憶體晶片101的相應連接器混合接合(或微凸塊接合)在一起。在基板211表面213的連接器藉由縮小化的高密度矽穿孔，穿過基板211的填滿導體的穿孔來連接表面212上的電路。和圖2(a)所示的「覆晶」形式的實施例相比，本實施例的優點在於大幅度地簡化或實質上避免了在金屬層204、205、206與207當中信號繞線的複雜度。
在圖2(a)與圖2(c)當中，記憶體晶片101實作了水平非或記憶體串陣列。本發明也可以適用於記憶體101實作準揮發或非揮發垂直非或記憶體串陣列。舉例來說，美國正式專利申請案III當中就描述了垂直非或記憶體串陣列的多種實施例。圖2(d)顯示根據本發明一第三實施例的積體電路120中混合接合的記憶體晶片101與隨伴晶片102，在該第三實施例中，記憶體晶片101包含垂直非或記憶體串陣列。如同圖2(d)所示，一或多個準揮發或非揮發垂直非或記憶體串陣列當中的一塊磚的列220包含了記憶體串對228-1、228-2、...、228-n，每一個記憶體串對的相對兩面有兩個
垂直非或記憶體串。
如同圖2(d)所示，每一個記憶體串對的垂直非或記憶體串分享一共同的來源線(source line)與一共同的位元線，圖2(d)分別示出位元線(BL)222-1、222-2、...、222-n與來源線(SL)223-1、223-2、...、223-n。介於每一個記憶體串對228-1、228-2、...、228-n的兩面的共同位元線與共同來源線之間形成兩個通道區域，每一個通道區域都透過一電荷捕捉層(charge trapping)與字組線導體的堆疊彼此隔離。在圖2(d)當中，代表性的字組線導體的堆疊包含了字組線導體221-1、221-2、...、221-m。在橫跨列220的方向，記憶體串對的共同位元線與共同來源線在列220的前面與後面部分之間交錯排列。一對導體(全域位元線global bit line)224-1與224-2在記憶體串對228-1、228-2、...、228-n的前面與後面連接列220的共同位元線。在此實施例中，共同來源線223-1、223-2、...、223-n的每一條線是藉由位元線222-1、222-2、...、222-n其中的一條對應的位元線事先充電來提供的，或是如美國正式專利申請案III所描述的，透過電連接到(未示出的)記憶體晶片101的陣列下電路的電壓源來獲得。
位於垂直非或記憶體串下方的每一個位元線選擇器(bit line selector)電路225，用於連接到磚當中的垂直非或記憶體串的多個列的多個全域位元線，以便自該磚中的其中一條全域位元線224-1及224-2當中一條位元線選出一信號。位元線選擇器電路225所執行的功能就如同多工器一般，自多個位元線信號中提供一個被選的位元線信號，如同圖2(a)所述的BLI。在圖2(d)所示的實施例中，被選的信號提供至該BLI節點，其由導體填充穿孔226作為代表，該導體填充穿孔226又連接到在記憶體晶片101的
接合面上的一個接合墊(或微凸塊)227。接合墊(或微凸塊)227透過混合接合(或微凸塊接合)連接到隨伴晶片102的相應接合墊(或微凸塊)，其連接方式實質上等同於圖2(a)所述的方式。
圖2(e)顯示根據本發明一第四實施例的積體電路120中混合接合的記憶體晶片101與隨伴晶片102，在該第四實施例中，記憶體晶片101包含垂直非或記憶體串陣列與垂直薄膜電晶體，垂直薄膜電晶體作為位元線選擇器電路的一附加層。在圖2(e)當中，在垂直非或記憶體串陣列之上的一金屬層(全域位元線層global bit line layer 224)是以全域位元線224-1和224-2為代表的全域位元線附加導電層。在此實施例中，上述的附加全域位元線並不通過記憶體晶片的陣列下電路的位元線選擇器電路來連接到接合墊227，而是透過垂直薄膜電晶體，圖2(e)的垂直薄膜電晶體形成在全域位元線層224之上。前述的美國臨時申請案描述了將垂直薄膜電晶體用於位元線選擇。具有來源線選擇器電路230以及在垂直薄膜電晶體229當中的位元線選擇電路使得讓位元線信號透過BLI節點傳送到隨伴晶片102的讀取放大器的方式享有更多彈性。當用於此類繞線的混合接合數量減少時，記憶體晶片101與隨伴晶片102的尺寸(footprint)可能減少，因此享有較高密度電路的優點。垂直薄膜電晶體也可以用於水平非或記憶體串陣列，以便有效率地選擇並且將位元線繞線到隨伴晶片102。
圖3顯示圖2(a)所示之積體電路之一部份的細節。如圖3所示，混合接合的導電條203-1、203-2與203-3的位置鄰近陣列結構202-(1,1)與202-(2,1)，其為圖2(a)所示之陣列結構202-(1,1)至202-(n,m)當中的任意兩個陣列結構的代表。由混合接合的導電條203-1、203-2與203-3所連接的信
號通過導體填滿穿孔連接到基板211的表面212的電路，這些導體填滿穿孔垂直地穿過隨伴晶片102的金屬層204至207的開口處。其他信號藉由饋通導體金屬層206扇出(fan out)。如前所述，金屬層204也能讓高電壓信號回到記憶體晶片101，如信號路徑302所示，其連接了金屬層204的一導體的一信號到陣列結構202-(1,1)。圖3也顯示了區域301-1、302-2與302-3，其為導電條203-1、203-2與203-3在隨伴晶片102的半導體基板上的投影區。在區域301-1、302-2與302-3之間的間隙(口袋區域packet area)是隨伴晶片102的半導體基板上較大的區域。
圖4為隨伴晶片102的上視圖，其包含混合接合的導電條203與金屬層206。如圖4所示，導電條203包含混合接合503。特定的混合接合503用於替位元線內部節點繞線，該位元線內部節點利用導體填充穿孔215連接到隨伴晶片102。在金屬層204至207的信號繞線必須繞過(例如饋通繞線)位元線內部節點導體填充穿孔215，像是在金屬層206上的導體505，看來像是跑步(jog)繞過兩個位元線內部節點導體填充穿孔215。圖4所未示出的是在金屬層204當中的信號線，其用於傳送高電壓信號。透過同一金屬層(如金屬層204)兩個接地導體之間的一導體傳送每個高電壓信號，其可以提供額外於圖4未示出的金屬層205的接地面的屏蔽。互連導體501是饋通金屬層206的互聯導體。
根據本發明的一實施例，位於口袋區域的電路可以讓積體電路120擁有記憶體電路先前不具備的功能。舉例來說，圖5(a)顯示根據本發明一實施例，於隨伴晶片102中的基板211之表面212上的電路。圖5(a)顯示隨伴晶片102的基板211的表面212的電路中的代表性電路模組組510a與
510b，這兩個模組組被一區域(墊區pad area)隔開，其提供積體電路120的輸出入介面(例如與主機處理器103通訊用的資料輸入與輸出匯流排)。電路模組組510a與510b當中的每一個包含一個貳維度的電路模組陣列，電路模組的每一行(沿著字組線方向)占用了相鄰混合接合的導電條之間的口袋區域。在圖5(a)當中，電路模組組510a與510b當中的每一個包含揮發記憶體電路(例如靜態隨機存取記憶體)。電路模組型態522包含了為同一行的揮發記憶體電路中的相鄰記憶體排組，以及在記憶體晶片101的相應陣列結構中的準揮發儲存單元(亦即局部相連的特定磚)提供服務。
圖5(a)也顯示了電路模組型態521的變化例531與532。變化例531與532當中的每一個包含了一或多個靜態隨機存取記憶體陣列541以及讀取放大器和資料鎖存電路543。利用多工器，能夠在記憶體陣列的多個記憶體單元中共享上述的讀取放大器和資料鎖存電路。變化例531可以實作具有單一個埠的靜態隨機存取記憶體，而變化例532可以實作具有兩個埠的靜態隨機存取記憶體。
在一實施例中，在隨伴晶片102當中的全部靜態隨機存取記憶體可以占用和記憶體晶片101中的準揮發儲存單元不同的位址空間，例如位址空間圖550。在位址空間圖550當中，靜態隨機存取記憶體陣列541可以映射到較低的位址，而記憶體晶片101當的準揮發儲存單元則應設到較高的位址。據此，準揮發儲存單元與靜態隨機存取記憶體541可以一起組成一個延伸的位址空間(extended address space)，該空間在同一記憶體排中共享資料線。該延伸的位址空間能讓靜態隨機存取記憶體541進行讀取和寫入的作業，同時也能在該準揮發記憶體電路中進行編程、擦除或再充
電(refresh)的作業。
可選的是，電路模組可以額外地實作數值邏輯電路544(例如：加法器、乘法器、除法器、減法器、精簡指令集電腦處理器，數學輔助處理器、與諸如異或XOR的邏輯閘)。同時具有靜態隨機存取記憶體和數植邏輯電路的電路模組特別適用於實現許多應用所需要的記憶體內或近記憶體的計算，例如機器學習、分類、神經網路和其他人工智慧應用。由於靜態隨機存取記憶體陣列541和數值邏輯電路具有高得多的頻寬，亦即在記憶體和處理單元的資料從記憶體處讀取與寫回的線路是在晶片內的信號線路中傳送，而不會受限於傳統記憶體介面匯流排的有限頻寬(馮紐曼von Neuman瓶頸)，和傳統的處理器架構相比，可以實質提升更高的效能。當具有電池或電容的備份電源時，靜態隨機存取記憶體陣列甚至可以在斷電之後的一段時間內還能維持資料，因此能夠無限制地多次存取相同的資料，而不需要進行再充電作業，這個特性適用於儲存系統資料、應用與作業系統軟體。除此之外，在人工智慧應用中進行訓練時所需的遞迴計算作業，可以利用準揮發記憶體電路的大量空間與快速靜態隨機存取記憶體電路來實現。再者，準揮發記憶體電路可以是更大的準揮發與非揮發記憶體段的一部份，其非揮發記憶體段用於儲存不常變化的權重。
另外的做法是，每一個靜態隨機存取記憶體陣列541可以作為相應記憶體排的相應陣列結構的準揮發儲存單元的快取。由於記憶體晶片101與隨伴晶片102藉由混合接合互連，其可以在記憶體晶片的準揮發電路與隨伴晶片102的靜態隨機存取記憶體陣列之間提供高頻寬的內部資料匯流排(例如每塊磚256或1024位元寬的匯流排)。為了實現快取功能，每個
電路模組可以包含用於將資料從記憶體排透過該高頻寬內部資料匯流排傳送到相應的靜態隨機存取記憶體陣列的電路(例如一次傳送一頁)。在一實施例當中，每個靜態隨機存取記憶體陣列具有64kb的容量可以作為64Mb容量的準揮發記憶體電路的快取。在該實施例中，可以同時啟動一列16磚(加上開銷)能夠提供一頁2KB的資料同時讀取或寫入。以此，在相應準揮發記憶體排的單次啟動會預取(prefetch)一個資料頁(在讀取放大器讀取之後)進入靜態隨機存取記憶體陣列541。當主機處理器103以傳統快取線的大小(例如64字組)來存取具有局部相關性的資料時，每一個預取都能服務多次讀取作業。如果靜態隨機存取記憶體陣列541維護記憶體晶片101中相應的準揮發記憶體排的多頁時，由於攤消了多次主機存取準揮發記憶體排的啟動時間，積體電路120的有效讀取延遲會趨近於靜態隨機存取記憶體陣列的讀取延遲時間。比起相應的準揮發記憶體電路的啟動時間，靜態隨機存取記憶體排的啟動時間(例如2微秒或更短)非常短。
有時候需要一次寫入或擦除準揮發記憶體陣列的一頁，從效能與耐久度的觀點來看，特別適用將靜態隨機存取記憶體陣列541的快取資料延緩寫入(deferred)的作法。從效能的觀點來看，由於攤消了多次主機電腦存取準揮發記憶體排的寫入時間，使得積體電路120能夠提供類似靜態隨機存取記憶體的效能。據此，利用具有多頁快取的靜態隨機存取記憶體陣列541，揮發與準揮發記憶體的組合的效能將可和靜態隨機存取記憶體電路比擬。此外，當未被讀取或寫入時，靜態隨機存取記憶體陣列所耗散的功率減至最低，具有靜態隨機存取記憶體和準揮發記憶體電路的積體電路120是非常節能的。由於資料大多是在靜態隨機存取記憶體電路內
操作和存取，上述靜態隨機存取記憶體和準揮發記憶體電路的結合減少了功率消耗，因為它們對準揮發記憶體電路的讀取、寫入和擦除次數降低了。由於降低了對準揮發記憶體電路的讀取、寫入和擦除次數，準揮發記憶體的擦除抑制干擾(inhibit disturb)、寫入抑制干擾、讀取抑制干擾的頻率可以相應地降低。由於準揮發記憶體單元明顯地較少暴露在讀寫作業時的高壓電場壓力之下，因此可以具有較高的耐用度。
如同美國正式專利申請案I和II提到的，準揮發記憶體電路需要再充電操作以便在其資料保存時間(例如數分鐘)之後維持資料。自然地，當記憶體單元的某頁必須進行再充電操作時正在進行一資料讀取操作時，會發生再充電衝突(refresh conflict)。本領域普通技術人員將可以理解到當發生在充電衝突時(例如在動態隨機存取記憶體中發生的)，可以將讀取操作延遲到再充電操作完成後再執行來解決。因此，再充電操作是一種嚴重影響到記憶體效能的開銷。然而，使用靜態隨機存取記憶體作為記憶電路中相對應準揮發記憶體陣列的快取，讀取操作可以對靜態隨機存取記憶體的快取進行，而不需要存取到準揮發記憶體電路，因此實質性地避免了大多數再充電衝突。由於準揮發記憶體電路的再充電時間已經長過動態隨機存取記憶體，利用本發明所提供的配合準揮發記憶體的靜態隨機存取記憶體的快取，所達到的效能似乎可以超越傳統的記憶體系統，例如動態隨機存取記憶體。
先前技術的快取主要是包含與被快取資料的記憶體電路分開的快速專用記憶體電路(SRAM或類似的電路)。典型地，這種快取有其自己的資料路徑與位址空間，使其無法或只能以非常有限的方式作為另一
個獨立的儲存或記憶體電路。然而，如圖1(a)所示，隨伴晶片102所提供的靜態隨機存取記憶體陣列和記憶體晶片101的準揮發記憶體電路共用了於混和結合(hybrid bonds)111的資料路徑和一位址空間。在這種安排之下，甚至當作為記憶體晶片101的準揮發記憶體電路的快取時(亦即映射到準揮發記憶體電路的位址空間)時，靜態隨機存取記憶體陣列仍然可以作為從如上所述的獨立靜態隨機存取記憶體位址空間存取的快速存取記憶體電路。再者，快取和快速存取記憶體操作可以利用共享的資料路徑。如前所述，主機處理器103的存取可以透過輸出入介面電路109(例如工業標準化DDR5介面或是一高頻寬記憶體介面)進行快取存取與快速記憶體存取兩種。
在一實施例中，在記憶體晶片101與隨伴晶片102之間的資料轉移用的高頻寬內部資料匯流排可以用於大量地在隨伴晶片102的靜態隨機存取記憶體陣列之間平行轉移資料。對於記憶體內計算作業而言，這種用法特別具有優勢。這些內部匯流排能在每個執行時脈中將大量資料傳送到隨伴晶片102中的高速邏輯、精簡指令集電腦處理器、數學輔助處理器、或數值電路模組，而不需要輸出入介面109搬移資料。這種安排允許主機處理器103讓隨伴晶片102的邏輯或數值電路執行數值或邏輯運算，而不需要將資料透過輸出入介面109移動，從而避免了馮紐曼瓶頸。
在一實施例中，隨伴晶片102中的靜態隨機存取記憶體陣列只在一對一對應的快取模式下作為準揮發記憶體電路的快取記憶體(亦即，可定址的儲存單位，諸如頁，在準揮發記憶體陣列和靜態隨機存取記憶體陣列中都是相同的)。然而，對某些應用來說，這樣的做法也許不理想。舉例來說，如同前述的某些實施例所述，隨伴晶片102的靜態隨機存取記憶
體陣列可以用頁作為定址的基礎，每一頁有2KB。在某些作業系統軟體當中，一頁可能被定義為512B或1KB。在某一工業標準的另一個範例，優選的可定址的資料單位是基於一工業標準記憶體介面匯流排的寬度(例如128位元)。一實施例中，靜態隨機存取記憶體陣列的一部份可以用逐頁(page-by-page)的方式定址，而每頁的大小是可設置的，或可以設成任何是合的可定址資料單元，以便配合主機處理器103、作業系統或任何應用程式的需求。例如，上述的定址規範可以是固定的，或是由軟體、韌體或是在執行時期(亦即動態地)透過設定隨伴晶片102的配置暫存器來進行配置。
由於具有多個可用的高頻寬內部資料匯流排，可以進行平行的多排(無論是同時或非同時)操作。當隨伴晶片102上的高速數值或邏輯電路模組已經準備了大量用於數值與邏輯運算的資料時，下一組資料可以平行地自記憶體晶片101的準揮發記憶體電路載入到隨伴晶片102的靜態隨機存取記憶體。當靜態隨機存取記憶體陣列和邏輯數值電路模組是以列和行組織時，平行的計算工作(例如用在人工智慧應用)可以在以排作為基礎的多個段(segment)、以磚行為基礎或是在多個排中進行。靜態隨機存取記憶體陣列的此種運算可以由隨伴晶片102的韌體或電路或是由主機處理器103所發出的指令集所控制或配置。
在一實施例中，靜態隨機存取記憶體陣列的一排可以組織成256列乘以16行的磚陣列，每一行靜態隨機存取記憶體的磚連接到一個256位元寬度的內部資料匯流排。在這種配置下，可以同時進行16個256位元的數值或邏輯運算，其牽涉到該排的資料。再者，在一實施例當中，16行可以分為四個排段(bank segment)，例如上述的16個平行操作為四個不同
作業的集合，每一個操作相應於一個排段。隨伴晶片102上的靜態隨機存取記憶體陣列也可組織成排組，每個排組巨有多個排。可以排組作為基礎來執行獨立且平行的計算。在這種作法當中，本發明的記憶體晶片組的靜態隨機存取記憶體陣列可以很容易地配置成多種設定以便同時執行快取作業和記憶體內計算的作業。
圖5(b)顯示根據本發明一實施例，於隨伴晶片102中的基板211之表面212上可依據圖5(a)中電路模組型態521實現的額外變化例533與534。
靜態隨機存取記憶體的部分或全部可以由嵌入式動態隨機存取記憶體、磁性隨機存取記憶體、相位變化記憶體(phase change memory)、電阻式隨機存取記憶體(resistive random access memory)、導電橋接式隨機存取記憶體(conductive bridging random access memory)、鐵電電阻式隨機存取記憶體(ferro-electric resistive random access memory)或上述電路的任何合適的組合。在本發明的其他實施例當中，某些上述的記憶體陣列可以提供類似的結果。
圖6顯示根據本發明一實施例的記憶體模組600，該記憶體模組600可以是雙列記憶體模組的格式。如圖6所示，記憶體模組600包含控制器電路602與記憶體晶片組601-0至601-15，每一個記憶體晶片組可以是接合到一隨伴晶片的一記憶體晶片(例如，前述的積體電路102)。記憶體模組600可以是機械性地安裝到一印刷電路板，其上提供的電性連線(例如透過一工業標準資料匯流排)連接到主機計算機系統603。主機計算機系統603可以是任何計算系統，例如伺服器與行動裝置或任何其他適合的計算
機裝置(例如任何電信交換機、路由器或基因序列器)。雖然圖6示出16個晶片組，這個數量的晶片組僅用於示意，並不用來限制本發明。記憶體模組600可以包含準揮發記憶體電路的記憶體晶片組，在某些實施例中，晶片組可以同時包含準揮發記憶體電路與非揮發電路以及其他記憶體類型的電路(例如DRAM)。可以將記憶體設定進行優化以便適應主機系統603所欲完成的工作負荷與電力需求。控制器電路602可以是一個獨立的積體電路。控制器602可以是一傳統的記憶體控制器，或特別適用於具有準揮發記憶體電路與在晶片上計算或數學運算功能的晶片組。
根據本發明的一實施例，圖7描繪包含非記憶體晶片151與一記憶體晶片組(例如上述的晶片組120，其包含記憶體晶片101與隨伴晶片102)的積體電路160。非記憶體晶片161可以包含一或多個中央處理器、圖形處理器、現場可編程閘陣列、影像感測器、基頻和其他信號處理器、以太與其他資料通信電路、或任何合適的邏輯電路。在積體電路160當中，記憶體晶片120與非記憶體晶片161可以接合在一起，在記憶體晶片組與非記憶體晶片161之間的信號可以利用如矽穿孔電性連接，其增加了信號傳遞速度並且減少記憶體晶片組120與非記憶體晶片161運作時的信號延遲。另一個實施例可以使用另一種傳統的連接、接合或凸點技術。舉例來說，記憶體晶片120與非記憶體晶片161可以使用任何介面技術(例如DDR、高頻寬記憶體或暫存器對暫存器的資料傳輸技術)。實作暫存器對暫存器的資料傳輸協定的介面可能優化軟體或硬體的性能(例如：在一主機計算機系統上執行的作業系統或應用程式軟體，或是電信路由器的封包交換電路)。
根據本發明的另一實施例，如圖8所示，積體電路800包含
記憶體晶片組120與非記憶體晶片161，其利用一矽中介層互連，例如矽中介層801。矽中介層801作為一層矽基板，以類似於印刷電路板的方式提供互連的導體。矽中介層801可以提供電性連接到額外的記憶體晶片組與額外的非記憶體晶片。矽中介層801提供了互連晶片之間的快速信號通訊，同時避免了封裝的挑戰，例如散熱。
圖9是計算機系統900的一示意圖，例如其為在一較大主機系統(例如圖6所示的主機系統603)當中的一子系統。計算機系統900可以執行特殊的應用(例如：基因定序、電信、或自動車與物連網應用)。計算機系統900描繪了隨伴晶片102可以被客製化或優化以符合軟體應用程式903、作業系統902和主機處理器103的韌體901所產生的工作負荷。在計算系統900中，可以在記憶體晶片組120外部管理並配置與記憶體晶片101的準揮發性或非揮發性記憶體陣列110相關聯的SRAM陣列107或記憶體晶片組120內的其他緩衝器類型或快取類型的記憶體電路。例如通過機器學習或數位信號處理技術來實現管理優化。
圖10顯示記憶體晶片組125的一示意圖，其在隨伴晶片102上提供電池1001或電容。在隨伴晶片102儲存系統資訊(例如：記憶體管理資訊，包含了壞區塊的位置、查找表格與暫存器)的應用中使用記憶體晶片組125是有利的。當記憶體晶片組125失去電源供應時，記憶體晶片組可以避免損失資料。電池1001保持了在任何靜態隨機存取記憶體陣列中、隨伴晶片102其他揮發記憶體電路或記憶體晶片101當中的資料。在喪失電力的情況中，電池1001、隨伴晶片102中的韌體、記憶體晶片101上的專屬準揮發或其他非揮發備份記憶體能讓記憶體晶片組125將上述的系統資訊(例
如：記憶體管理資訊)寫入到一非揮發記憶體電路。可以在下一次電源啟動時回復所儲存的系統資訊。
於隨伴晶片102中使用靜態隨機存取記憶體的優點之一在於節能。當主機系統(例如圖6的主機系統603)閒置時，記憶體模組的標準DDR5能夠暫停再充電作業。本發明的某些實施例允許關閉被選的準揮發記憶體區塊。當允許暫停再充電時，使用者可能會將重要資料(例如記憶體晶片組的韌體或記憶體磚最新狀態的元資料)從準揮發記憶體電路傳送到靜態隨機存取記憶體陣列，使得準揮發記憶體電路的再充電作業能夠暫停以便節省電力。當電力恢復之後，隨伴晶片102的靜態隨機存取記憶體陣列中的韌體能夠很快地重新啟動正常的運作。另一種做法是，除了少數幾個電路以外，其餘所有準揮發記憶體電路的再衝電作業都會暫停。用於恢復作業的重要資料(例如記憶體晶片組的韌體)可以被儲存在少數準揮發記憶體電路的區塊當中，而這些區塊是維持再衝電作業的。
本發明的積體電路120可以支援根據本發明的虛擬記憶體系統的分頁機制。圖11顯示為根據本發明一實施例的一分頁系統，其使用積體電路120的快速記憶體電路(例如靜態隨機存取記憶體電路)與準揮發記憶體電路。在一實施例的分頁機制之下，隨伴晶片102基於所欲執行的應用或作業系統的需求，保留靜態隨機存取記憶體電路1101的合適數量的區塊(區塊具有合適大小，例如一位元組、128位元、2K位元組或任何適合的可定址單位)，以便為下一個收進來的讀取或寫入指令提供服務，該指令來自於主機處理器103，牽涉到記憶體晶片101的準揮發記憶體電路1157的某些特定位置。
在圖11當中，流程圖1103用來描繪該分頁系統的作業。一開始，在步驟1151當中，配置靜態隨機存取記憶體電路1101的多個區塊(稱為記憶體區塊)。靜態隨機存取記憶體電路的區塊可以藉由一分頁表或一合適的資料結構加以管理或配置，例如堆積(heap)、堆疊(stack)、序列(list)或本領域普通記憶人員已知的其他任何合適的資料結構。為了改善效能，從主機處理器103的觀點來看，可以藉助於隨伴晶片102的控制與資料電路108中的一記憶體作業控制電路(例如以狀態機為基礎的控制電路)。回想先前提過準揮發記憶體電路1157的實際寫入作業可能需要耗時最多100微秒，儘管從靜態隨機存取記憶體電路1101所儲存的複製拷貝中讀出資料只需要非常短的時間(例如10微秒)。因此，隨伴晶片102藉由將較慢的準揮發記憶體電路的寫入作業排到背景執行，以避免暫停對主機處理器103的服務。特別在於，必須要允許具有要寫入至準揮發記憶體電路1157的資料的一記憶體區塊，能夠完成將其整個內容寫入到準揮發記憶體電路1157的作業。這條件需要有足夠多的記憶體區塊，以便服務來自主機系統103的未來適當數量的讀取或寫入指令。
在步驟1152當中，記憶體作業控制電路判斷尚未被配置的記憶體區塊數量，以及在步驟1153當中，判斷未被配置的記憶體區塊是否超過一門檻值。如果超過的話，在步驟1154當中，由於已經有足夠的未配置記憶體區塊存在，而不需要讓當前已經配置的一個記憶體區塊將其內容寫回到準揮發記憶體1157以便空出位置。否則，在步驟1155當中，基於一種「驅逐」(eviction)原則選定某一個當前已經配置的記憶體區塊，並且將其內容驅逐或寫回到記憶體晶片101的準揮發記憶體電路1157的對應位
置。一個合適的驅逐原則例如是最久未存取(least recently accessed，在所有已配置的區塊當中，最久未被讀取的區塊)。在步驟1156當中，被選擇的記憶體區塊的資料被寫回到準揮發記憶體電路1157當中相對應的位置(如該分頁表所標記的)。在這個過程中，記憶體作業控制電路監控適用的準揮發記憶體排的備便(ready)或忙碌(busy)狀態，當該排不忙時，隨伴晶片102認為寫入作業已經完畢，並且讓流程回到步驟1152。當有足夠的未配置記憶體區塊來處理來自主機處理器103的讀取與寫入存取要求時，同時會有多個未完成的寫回到準揮發記憶體1157的作業正在同時進行，但主機處理器103的讀寫要求並不會因為一個未完成的寫回作業就暫停。
流程圖1103所示的方法也同樣適用於並有益於快取作業。當然，在快取應用當中，通常不需要選出要寫回資料的記憶體區塊。
上述的細節適用於以水平非或記憶體串陣列(如美國正式專利申請案II所描述的)作為記憶體晶片上的準揮發與非揮發記憶體電路的主要範例。其他型態的準揮發或非揮發記憶體電路(如美國正式專利申請案III所描述的垂直非或記憶體串陣列)也可以適用於本發明的多種實施例當中，並且得到上述討論的優點。舉例來說，混合接合讓垂直非或記憶體串陣列以高頻寬互連到隨伴晶片的靜態隨機存取記憶體陣列與計算邏輯元件(例如圖5a與圖5b的隨伴晶片102的靜態隨機存取記憶體電路541與數值邏輯電路544)。無論是使用水平或垂直非或記憶體串陣列作為準揮發和非揮發記憶體電路，可以在隨伴晶片上實作讀取放大器和其他高效能低電壓邏輯電路，以便透過混合接合電性耦接來提供資料，使其兼具有自近距離讀取放大器提供資料到靜態隨機存取記憶體電路與計算邏輯電路的優點。
上述的細節係用於描繪本發明的特定實施例，而非用於限制本發明。本發明可以具有多種可能的變化與修改。舉例來說，在本說明書的詳細說明與圖示當中，廣泛地提到並且利用靜態隨機存取記憶體電路來說明本發明。然而，本發明也可以適用於其他種的快速記憶體電路。在此使用靜態隨機存取記憶體電路來說明快速記憶體電路並不意味著限定只能使用靜態隨機存取記憶體電路。本發明的界定在後續的權利要求當中。
101:記憶體晶片
102:隨伴晶片
103:主機處理器
104:記憶體介面、記憶體介面匯流排
105:互連組織
106-1~106-n:模組化邏輯電路
107-1~107-n:快速記憶體電路
108:控制與資料電路
109:輸出入介面電路
110-1~110-n:記憶體排
111-1~111-n:資料路徑
112-1~112-n:導體
113-1~113-n:導體
114:導體
120:積體電路
Claims (101)
- 一種積體電路，包含：一第一半導體晶片，包含第一種型態的記憶體電路形成於其上，其中該第一種型態的記憶體電路包含形成在該第一半導體晶片的一基板層之上的至少一層的記憶體單元；一第二半導體晶片，包含第二種型態的記憶體電路形成於其上，其中該第二種型態的記憶體電路具有比該第一種型態的記憶體電路較低的讀取延遲，以及其中該第一種型態的記憶體電路與該第二種型態的記憶體電路係透過該第一半導體晶片與該第二半導體晶片之間的晶圓級或晶片級的接合互連；其中在該第二半導體晶片上該第二種型態的記憶體電路被模組化為複數個第二記憶體模組，該積體電路更包含在該第二半導體晶片上的複數個內部資料匯流排，每一該內部資料匯流排提供該複數個第二記憶體模組的一群組的讀取和寫入存取；一形成於該第二半導體晶片上的數值邏輯電路，其中該數值邏輯電路被模組化為複數個邏輯模組，其中該些邏輯模組透過該複數個內部資料匯流排存取該些第二記憶體模組；其中在該第一半導體晶片上該第一種型態的記憶體電路被模組化為複數個第一記憶體模組，其中在該第一半導體晶片上的每一個該第一記憶體模組透過接合連接到該第二半導體晶片上專屬於該第一記憶體模組的一資料輸出電路，其中該專屬的資料輸出電路提供來自於該第一記憶體模組的資料至該第二半導體晶片當中的該些第二記憶體模組當中的相應一個該第二記憶體模組；以及一在該第一半導體晶片中的多工電路，用於選擇來自於該第一記憶體模組欲傳送至在該第二半導體晶片中的該專屬的資料輸出電路的資料。
- 如請求項1所述的積體電路，其中該晶圓級或晶片級的接合包含下列其中之一：混合接合、直接互連接合與微凸塊接合。
- 如請求項1所述的積體電路，其中該第一種型態的記憶體電路包含準揮發記憶體電路或非揮發記憶體電路，該第二種型態的記憶體電路包含下列的一或多種：靜態隨機存取記憶體電路、動態隨機存取記憶體、嵌入式動態隨機存取記憶體、磁性隨機存取記憶體、嵌入式磁性隨機存取記憶體、自旋轉移矩磁性隨機存取記憶體(spin transfer torque MRAM)、相位變化記憶體(phase change memory,PCM)、電阻式隨機存取記憶體(RRAM)、電橋接式隨機存取記憶體(CBRAM)、鐵電電阻式隨機存取記憶體(FRAM)、碳奈米管與記憶體。
- 如請求項1所述的積體電路，其中該第二半導體晶片是利用最適於製造互補式金屬氧化物半導體(CMOS)邏輯電路的製程所製造。
- 如請求項1所述的積體電路，其中該第二半導體晶片更包含形成於其上的讀取放大器、暫存器或資料鎖存器與邏輯電路。
- 如請求項3所述的積體電路，其中在該第一半導體晶片與該第二半導體晶片之間的信號係經過多工與解多工過程進行傳遞以便分享該接合互連。
- 如請求項1所述的積體電路，其中該資料輸出電路包含讀取放大器。
- 如請求項1所述的積體電路，更包含多個主從暫存器，每一個該主從暫存器位在該第二半導體電路中該第一記憶體模組之該資料輸出電路與該第二記憶體模組之相應的一個資料輸出電路之間，其中每一個該主從暫存器的一從屬鎖存器保留著該資料輸出電路當前的一資料輸出，同時每一個該主從暫存器的一主鎖存器接收來自該資料輸出電路的下一個該資料輸出。
- 如請求項1所述的積體電路，其中該專屬的資料輸出電路透過 在該第二半導體晶片之內的該相應第二記憶體模組的該複數個內部資料匯流排提供該資料。
- 如請求項1所述的積體電路，其中該數值邏輯電路中每一個該邏輯模組與該第二半導體晶片中的一或多個該第二記憶體模組相關聯，其中該邏輯模組透過該第二半導體晶片中的相關聯的該第二記憶體模組的該複數個內部資料匯流排存取相關聯的該第二記憶體模組。
- 如請求項7所述的積體電路，其中該第二記憶體模組包含複數個記憶體單元、複數條字組線與複數條位元線，該些位元線用於選擇進行讀取或寫入存取的該複數個記憶體單元，其中該第二記憶體模組可以用於作為一位元接著位元乘法器，其接收字組線的一選擇集合所表示的資料值作為一第一運算元以及位元線的一選擇集合所表示的一第二運算元，其中該字組線的選擇集合所代表的該第一運算元的每一個確認值(asserted value)藉由將欲寫入到該選擇的複數個記憶體單元的該第二運算元進行位移以形成一乘積項，其中該字組線的選擇集合所代表的該第一運算元的每一個非確認值(de-asserted value)使得一個零值寫入到該選擇的複數個記憶體單元當中。
- 如請求項11所述的積體電路，其中該些邏輯模組用於將寫入到該選擇的複數個記憶體單元的該些乘積項加總。
- 如請求項1所述的積體電路，其中在該第二半導體晶片中的每一個該第二記憶體模組被設置為下列其中之一：具有兩個埠的記憶體電路以及具有單一個埠的記憶體電路。
- 如請求項1所述的積體電路，其中在該第二半導體晶片中的每一個該邏輯模組被設置為下列其中之一：一加法器電路、一除法器電路、一布林運算電路、一乘法器電路、一減法器電路、一精簡指令集電腦處理器、一數學輔助處理器與一多工器電路。
- 如請求項1所述的積體電路，更包含在該第二半導體晶片中的一個在晶片上的控制電路，其控制該些第二記憶體模組與該些邏輯模組的運作。
- 如請求項15所述的積體電路，其中該在晶片上的控制電路實現了將該第一半導體晶片中該第一種型態的記憶體電路的資料快取或分頁到在該第二半導體晶片中該第二種型態的記憶體電路。
- 如請求項16所述的積體電路，其中該快取或分頁的資料係根據一區塊大小來執行，該區塊大小取決於在該第一種型態的記憶體電路所固定的一頁大小。
- 如請求項17所述的積體電路，其中該快取或分頁的資料係根據一可編程的區塊大小來執行。
- 如請求項18所述的積體電路，其中該可編程的區塊大小為複數個區塊大小的其中之一，該複數個區塊大小的每一個對應到一或多個工業標準的記憶體介面協定的資料轉移的單位。
- 如請求項18所述的積體電路，其中由一主機處理器來設置該可編程的區塊大小。
- 如請求項16所述的積體電路，其中該在晶片上的控制電路以區塊為單位來配置該第二種型態的記憶體電路，並且維持至少一個預定數量的未配置區塊。
- 如請求項21所述的積體電路，其中當未配置區塊的一數量少於該預定數量時，該在晶片上的控制電路選擇該些已配置的區塊其中之一，將其資料轉移到該第一種型態的記憶體電路。
- 如請求項22所述的積體電路，其中該在晶片上的控制電路係基於一驅逐原則來選擇要轉移資料的該區塊。
- 如請求項22所述的積體電路，其中該在晶片上的控制電路監控該第一種型態的記憶體電路的該資料轉移，並且基於先前一或多個資料轉移是否完成來排程一快取的資料轉移。
- 如請求項24所述的積體電路，其中該資料轉移是以一可編程區塊大小的整數倍進行。
- 如請求項15所述的積體電路，更包含在該第二半導體晶片中形成的一記憶體介面，可供一主機處理器進行存取，其資料路徑同時連接到該第一半導體晶片與該第二半導體晶片的該些第一及第二記憶體模組、該些邏輯模組與該記憶體介面。
- 如請求項26所述的積體電路，其中該記憶體介面包含一工業標準記憶體介面。
- 如請求項26所述的積體電路，其中該主機處理器係基於一存取機制透過該記憶體介面存取在該第一半導體晶片與該第二半導體晶片當中的該些第一及第二記憶體模組，該存取機制係基於將該第一半導體晶片中的該第一記憶體模組與該第二半導體晶片中的該第二記憶體模組分別映射到一位址空間的第一與第二不重疊的部分。
- 如請求項28所述的積體電路，其中熱資料或元資料係儲存於並讀取自該位址空間的該第二部分的位址的記憶體。
- 如請求項28所述的積體電路，其中該主機處理器提出在該第一半導體晶片的該記憶體電路中的一位置的資料要求，其中該位置的一位 址映射到該位址空間，其中該在晶片上的控制電路因應被要求的資料，提供提取自該第二半導體晶片中的該第二記憶體模組的資料。
- 如請求項30所述的積體電路，其中該資料提取自該第二半導體晶片中的該第二記憶體模組，其被配置作為該位址所映射到的該第一半導體晶片的該記憶體電路的快取記憶體。
- 如請求項30所述的積體電路，其中該第一半導體晶片上的該些第一記憶體模組被組織為多個記憶體排，其中作為該第一半導體晶片的一記憶體排的該些第一記憶體模組的快取記憶體的該第二半導體晶片上的該些第二記憶體模組形成該第二半導體晶片的一相對應記憶體排。
- 如請求項32所述的積體電路，其中在該第一及該第二半導體晶片中，每個該第一或第二記憶體模組占用其所對應的該第一或該第二半導體晶片的一個貳維度區域之磚。
- 如請求項33所述的積體電路，其中在該第一半導體晶片中的每一塊磚被一對一地對應到該第二半導體晶片的一相對應磚，其中來自該第一半導體晶片中的每一塊磚的一或多個信號透過晶圓級或晶片級接合與多個矽穿孔被提供至該相對應磚的一基板的電路。
- 如請求項34所述的積體電路，其中該一對一的映射關係將該第一半導體晶片中的一塊磚映射到該第二半導體晶片中距離最近的該磚。
- 如請求項33所述的積體電路，其中該第二半導體晶片中的每塊磚包含該第二種型態的記憶體電路置於其中的一快速記憶體電路段，以及該資料輸出電路置於其中的一或多個資料輸出段，其中該些資料輸出段位於該快速記憶體電路段的一面或兩面。
- 如請求項33所述的積體電路，其中在該快速記憶體電路段的 該第二種型態的記憶體電路作為在該第一半導體晶片的該相對應磚的該第一種型態的記憶體電路的快取記憶體。
- 如請求項33所述的積體電路，其中在該第一及該第二半導體晶片上的該些磚係以列與行的方式排列，其中在該第二半導體晶片上的每一個內部匯流排提供一行磚中的該第二記憶體模組的讀取。
- 如請求項38所述的積體電路，其中每一個邏輯模組也占用一個磚。
- 如請求項39所述的積體電路，其中該些磚被安排用來形成一或多個計算單元，每一個計算單元包含多個快速記憶體模組磚，該多個快速記憶體模組磚係該第二半導體晶片中的第一複數個磚的連續列，每一個列包含該些第二記憶體模組的其中之一；多個邏輯模組磚，該多個邏輯模組磚係該第二半導體晶片中的第二複數個磚的連續列，每一個列包含一個該邏輯模組，以及複數個計算資料匯流排，每一個計算資料匯流排在該多個快速記憶體模組磚與該多個邏輯模組磚當中轉移資料。
- 如請求項40所述的積體電路，其中每一個計算單元更包含：對於每一個該快速記憶體模組磚，該第一半導體晶片中的一相對應磚包含多個準揮發記憶體模組磚，該多個準揮發記憶體模組磚係透過該資料輸出電路連接到該快速記憶體模組磚的準揮發或非揮發記憶體電路，使得該計算資料匯流排更用於在該準揮發記憶體模組磚的該資料輸出電路、該快速記憶體模組磚與該多個邏輯模組磚之間轉移資料。
- 如請求項41所述的積體電路，其中每一個該計算單元係用於實現具有帶有參數的多個神經元的一神經網路，每一個神經元係利用儲存在該多個快速記憶體模組磚的參數值的一陣列來實現，其中輸入資料被儲存為該多個準揮發記憶體模組磚的多個向量，其中該多個邏輯模組磚實現該參數值的多個該陣列與該多個向量的矩陣乘法。
- 如請求項40所述的積體電路，其中每一個計算資料匯流排連接該多個快速記憶體模組磚與列對齊的該多個邏輯模組磚。
- 如請求項40所述的積體電路，其中該多個計算單元具有第一種與第二種設定，其中為該第一種設定的每一個邏輯模組磚與其最接近的快速記憶體模組磚的距離要更近於為該第二種設定的每一個邏輯模組磚與其最接近的快速記憶體模組磚的距離。
- 如請求項40所述的積體電路，其中每一個邏輯模組磚包含下列其中之一：一中央處理器核心、一圖形處理器核心、現場可編程閘陣列與一嵌入式控制器。
- 一種計算機系統，包含複數個如請求項40所述的積體電路，其藉由一記憶體介面匯流排互相連接，其中該複數個積體電路的一子集合係以一流水線的形式作業。
- 如請求項46所述的計算機系統，其中該些積體電路的一第一子集合被用於執行一邏輯功能，使得該第一種型態的記憶體電路包含非或記憶體串。
- 如請求項47所述的計算機系統，其中該些積體電路的該第一子集合實作一或多個內容定址記憶體電路。
- 如請求項48所述的計算機系統，其中該些積體電路的該第一子集合更用於在該些內容定址記憶體電路上執行一平行搜尋功能。
- 如請求項46所述的計算機系統，其中該些積體電路的一第二子集合被用於執行重度依賴資料的計算。
- 如請求項49所述的計算機系統，其中該計算機系統係用於轉移重度依賴資料的計算結果，其用於該些內容定址記憶體電路上的該平行搜尋功能。
- 如請求項38所述的積體電路，其中每一個記憶體排包含該第一或第二記憶體模組，其中該記憶體排佔用複數個列與複數個行的磚。
- 如請求項52所述的積體電路，其中複數個記憶體排形成一排組，該排組更包含一第一資料匯流排以便存取該排組內的每一個該記憶體排。
- 如請求項53所述的積體電路，其中該積體電路包含複數個該排組，其中該積體電路更包含一第二資料匯流排以便存取該複數個排組中的每一個，其中在每一該排組當中的每一個記憶體排藉由其自己的排組的該第一資料匯流排來存取該第二資料匯流排。
- 如請求項52所述的積體電路，其中在一記憶體排當中的一列磚的記憶體電路所相關的資料組成一資料頁，其中在該第一半導體晶片的一記憶體排與該第二半導體晶片的一記憶體排之間的每一次資料轉移包含整數倍的資料頁。
- 如請求項1所述的積體電路，其中該多個邏輯模組中的每一個邏輯模組透過該多個內部資料匯流排自該第二半導體晶片的一或多個第二記憶體模組中被選擇的一群記憶體模組讀取資料。
- 如請求項56所述的積體電路，其中該等第二半導體晶片中的該第二記憶體模組的每一個第二記憶體模組被配置為該第一半導體晶片的一相對應第一記憶體模組的快取記憶體，或是被配置為該等邏輯模組運算時由邏輯模組存取的資料記憶體。
- 如請求項56所述的積體電路，其中自該第一半導體晶片的該第一記憶體模組轉移出去的資料透過其專屬的資料輸出電路進行傳遞，該相應的多個邏輯模組係透過該多個內部資料匯流排對該第一記憶體模組進行存取。
- 如請求項58所述的積體電路，更包含在該第二半導體晶片中的一在晶片上的控制電路，其中每一個邏輯模組的操作、自該第一半導體晶片的該第一記憶體模組的資料轉移、以及該第二半導體晶片的該第二記憶體模組的讀取與寫入存取都是由該在晶片上的控制電路執行一預先寫好的軟體與韌體指令集合加以控制。
- 如請求項58所述的積體電路，其中在該第一半導體晶片的該第一記憶體模組與該第二半導體晶片的相應的該第二記憶體模組之間的資料轉移操作是由一主機處理器透過一記憶體介面加以控制。
- 如請求項59所述的積體電路，其中該記憶體介面包含一工業標準記憶體介面。
- 如請求項32所述的積體電路，其中該主機處理器包含一中央處理器核心、一圖形處理器核心、一現場可編程閘陣列或一記憶體控制器。
- 如請求項3所述的積體電路，其中該第一種型態的記憶體電路中的每一個包含一或多個非或記憶體串之三維陣列，每一個該三維陣列具有形成在該第一半導體晶片的該基板層之上的一層準揮發薄膜儲存單元。
- 如請求項63所述的積體電路，其中該非或記憶體串包含垂直非或記憶體串。
- 如請求項63所述的積體電路，其中該非或記憶體串包含水平非或記憶體串。
- 如請求項65所述的積體電路，更包含形成於該第一半導體晶片的該基板層的一表面的該三維陣列之下的支援電路。
- 如請求項66所述的積體電路，其中該第一與該第二半導體晶片係以覆晶或面對面的方向接合在一起。
- 如請求項67所述的積體電路，其中該第一半導體晶片係接合到該第二半導體晶片的一基板的一第一面的一第一表面，其中該第一半導體晶片的該支援電路係製造於該基板的一第二面的一第二表面上，該第一面與該第二面是該基板的相對面。
- 如請求項68所述的積體電路，其中該基板包含一絕緣體。
- 如請求項69所述的積體電路，其中該基板係利用裁切(cleaving)、機械研磨或化學蝕刻自一半導體晶圓分離出來。
- 如請求項70所述的積體電路，其中該裁切是透過植入氧原子來形成該絕緣體。
- 如請求項69所述的積體電路，其中矽穿孔係用於連接該支援電路到該晶圓級或晶片級的接合。
- 如請求項66所述的積體電路，更包含選擇電晶體，其包含垂直薄膜電晶體以便將該第一半導體晶片的該第一種型態的記憶體電路的信號傳遞到該晶圓級或該晶片級接合。
- 如請求項66所述的積體電路，其中該支援電路包含用於讀取、編程或擦除的多個電壓源。
- 如請求項74所述的積體電路，其中該支援電路更包含邏輯電路，其操作電壓的級數(magnitude)小於用於編程與擦除的該多個電壓源的電壓的級數。
- 如請求項66所述的積體電路，其中該支援電路更包含選擇電晶體以便將該第一半導體晶片的該第一種型態的記憶體電路的信號傳遞到該晶圓級或該晶片級接合。
- 如請求項66所述的積體電路，其中該支援電路更包含字組線相關的控制電路。
- 如請求項77所述的積體電路，其中該字組線相關的控制電路包含字組線解碼器。
- 如請求項66所述的積體電路，其中用於讀取該第一種型態的記憶體電路的讀取放大器形成於該第二半導體晶片的一平面表面，其透過該晶圓級或晶片級接合連接到該第一半導體晶片的該多個記憶體電路。
- 如請求項74所述的積體電路，更包含形成於該晶圓級或晶片級接合與該第二半導體晶片的一平面表面之間的一第一導體層，其中由該多個電壓源所產生的用於讀取、編程和擦除的一或多個信號經由該第一導體層的導體傳遞到該第一半導體晶片的該第一種型態的記憶體電路。
- 如請求項80所述的積體電路，其中每一個由該多個電壓源所產生的用於讀取、編程和擦除的並且藉由該第一導體層傳導的該信號，係在用於提供屏蔽的已接地的導體之間進行傳導。
- 如請求項80所述的積體電路，更包含形成於該晶圓級或晶片級接合與該第一導體層之間的一第二導體層，其中該第二導體層的導體接地以便為該第一半導體晶片的該第一種型態的記憶體電路提供針對該第一 導體層傳遞之信號的屏蔽。
- 如請求項80所述的積體電路，更包含一第二導體層以分配經由該晶圓級或該晶片級接合的連接電路所傳遞的信號，該第二導體層內聯電路形成於該第二半導體晶片的一平面表面之上。
- 如請求項1所述的積體電路，更包含形成在一第三半導體晶片上的非記憶體電路，其中該第三半導體晶片接合到該第二半導體晶片使得該非記憶體電路與該第二半導體晶片的電路能夠電性耦合。
- 如請求項84所述的積體電路，其中矽穿孔係形成於該第二與該第三半導體晶片的其中之一或全部以便提供信號線路。
- 如請求項84所述的積體電路，其中該非記憶體電路是一計算機系統的一部份。
- 如請求項86所述的積體電路，其中該計算機系統包含一或多個中央處理器單元、圖形處理器、記憶體控制器、精簡指令集電腦處理器、數學輔助處理器、伺服器、移動裝置、電信交換機、路由器與基因序列器。
- 如請求項1所述的積體電路，更包含形成於一第三半導體晶片上的非記憶體電路，其中該第三半導體晶片與該第二半導體晶片皆接合到一矽中介層基板，使得該非記憶體電路與該第二半導體晶片的電路能夠透過在該矽中介層基板中的導體電性耦合。
- 如請求項88所述的積體電路，其中該非記憶體電路是一計算機系統的一部份。
- 如請求項89所述的積體電路，其中該計算機系統包含一或多個中央處理器單元、圖形處理器、記憶體控制器、精簡指令集電腦處理器、 數學輔助處理器、伺服器、移動裝置、電信交換機、路由器與基因序列器。
- 如請求項1所述的積體電路，更包含一電池以供應該積體電路的備份電源。
- 一種具有一輸入與輸出介面的一記憶體模組，包含：複數個積體電路，其中該複數個積體電路的其中之一如請求項1所述的積體電路；以及用於管理該複數個積體電路的一控制器，其係透過該輸入與輸出介面提供對於該複數個積體電路的存取。
- 如請求項92所述的記憶體模組，其中該記憶體模組符合一雙列記憶體模組規格。
- 一種積體電路，包含：一第一半導體晶片，包含：形成於該第一半導體晶片的一基板的一平面表面之上的準揮發或非揮發記憶體電路；以及形成於該基板的該平面表面的用於支援該準揮發或非揮發記憶體電路的支援電路；以及一第二半導體晶片，包含：具有較該準揮發或非揮發記憶體電路的讀取延遲較少的快速記憶體電路；用於存取該快速記憶體電路以執行在記憶體內計算的邏輯電路；用於讓一外部處理器存取以及配置該快速記憶體電路、該邏輯電路與該準揮發或非揮發記憶體電路的一輸入與輸出匯流排；以及用於執行需要高容量記憶體的邏輯電路，以及其中該第一半導體晶片與該第二半導體晶片皆透過混合接合或矽穿孔技術接合在一起，其中該第一半導體晶片是使用適合於該支援電路的一第一製程所製造，其中該第二半導體晶片是使用支援低電壓高性能互補式金 屬氧化物半導體電路的一第二製程。
- 一種半導體晶片，包含：(i)形成於該半導體晶片的一基板的一平面表面之上的準揮發或非揮發記憶體電路；(ii)形成於該基板的該平面表面的用於支援該準揮發或非揮發記憶體電路的支援電路；以及(iii)一模組化接合介面，其適用於與複數個隨伴半導體晶片的其中之任一以混合接合或矽穿孔技術接合在一起，其中該複數個隨伴半導體晶片中的每一個包含一個形成於其中的應用特定可配置電路；以及一用於和該半導體晶片接合在一起的隨伴半導體晶片，包含：具有較該準揮發或非揮發記憶體電路的讀取延遲較少的快速記憶體電路；用於存取該快速記憶體電路以執行在記憶體內計算的數值邏輯電路；用於讓該數值邏輯電路存取的一內部資料匯流排以執行在記憶體內的計算；以及用於讓一外部處理器存取以及配置該快速記憶體電路、該數值邏輯電路與該準揮發或非揮發記憶體電路的一輸入與輸出匯流排；其中該內部資料匯流排與該輸入與輸出匯流排能彼此獨立地同時運作。
- 如請求項32所述的積體電路，其中該第一種型態的記憶體電路包含準揮發或非揮發記憶體電路，且該多個記憶體排的每一個可以在該記憶體排的該準揮發或非揮發記憶體正在進行再充電、編程或擦除時，自該記憶體排相關聯的該第二種型態的記憶體電路進行讀取。
- 如請求項32所述的積體電路，其中該第一種型態的記憶體電路包含準揮發或非揮發記憶體電路，且該多個記憶體排的每一個可以在該記憶體排的該準揮發或非揮發記憶體正在進行寫入時，自該記憶體排相關聯的該第二種型態的記憶體電路進行讀取。
- 如請求項15所述的積體電路，其中該在晶片上的控制電路設定該多個第二記憶體模組以及該多個邏輯模組以基於一可編程的區塊大小 的資料來執行計算作業。
- 如請求項98所述的積體電路，其中該可編程的區塊大小為4位元的任一整數倍，上限為2KB。
- 如請求項15所述的積體電路，其中該第二半導體晶片上的該多個第二記憶體模組與該多個邏輯模組被模組化為多個磚，每個磚占用該第二半導體晶片上的一預定區域，其中該多個磚依功能組織成多個排，其中該在晶片上的控制電路以磚、排、多個排作為基礎配置在記憶體內的計算。
- 如請求項6所述的積體電路，其中在該第二半導體晶片上有一導體層以便將來自於該接合互連的信號解多工。
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