JP2022151589A - スケーリング可能なメタデータを有するダイナミックランダムアクセスメモリ（ｄｒａｍ） - Google Patents

Abstract

【課題】バースト転送処理の一部として転送されるべきメタデータを提供するメモリ、コンピューティングシステム、メモリコントローラ及び装置を提供する。【解決手段】メモリは、ページを格納する行バッファ１０２を含む。ページは、セクションに分割される。ページのセクションのうちの少なくとも１つは、メタデータのストレージのために隔離される。列アドレスビットの第１のサブセットは、１）そのデータがバーストアクセスによってターゲットとされている、ページの少なくとも１つの隔離されたセクション以外の、ページの特定のセクションを画定し、２）特定のセクションのためのメタデータを格納するページの隔離されたセクションのうちの少なくとも１つの中にフィールドを画定する。【選択図】図２

Description

本発明の技術分野は、一般に計算科学に関し、より具体的には、スケーリング可能なメタデータを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。

ますます、コンピューティングシステムの設計者は、メモリシステム内に格納される（例えば、顧客）データのユニットと共にメタデータを格納するやり方を求めている。例えば、中央処理装置（ＣＰＵ）は一般に、６４Ｂキャッシュ配線のユニットにおいてメインメモリシステムにアクセスする。各キャッシュ配線によってメタデータを格納する能力は、ますますより望ましいものになりつつあるが、それにもかかわらず、メモリシステムを実装するように用いられるメモリチップは、そのようなメタデータの格納のためのいかなるネイティブリソースも含まない。したがって、メタデータのストレージのために追加のメモリチップが追加されなければならず、および／または、顧客データのストレージ以外の機能に用いられるメモリチップ（例えば、ＥＣＣメモリチップ）が、メタデータのストレージのために用いられる。後者はデータ信頼性を危険にさらすが、前者は費用を増大させる。

本発明のより良好な理解が、以下の図面と組み合わせて、以下の詳細な説明から取得できるであろう。

改良されたメモリを示す。

メタデータのために隔離されたセクションを有するページを示す。

Ｘ４メモリに関する動作の第１の実施形態を示す。 Ｘ４メモリに関する動作の第１の実施形態を示す。

Ｘ８メモリに関する動作の第１の実施形態を示す。 Ｘ８メモリに関する動作の第１の実施形態を示す。

Ｘ１６メモリに関する動作の第１の実施形態を示す。 Ｘ１６メモリに関する動作の第１の実施形態を示す。

メタデータのために隔離された第１および第２のセクションを有するページを示す。

Ｘ４メモリに関する動作の第２の実施形態を示す。 Ｘ４メモリに関する動作の第２の実施形態を示す。

Ｘ８メモリに関する動作の第２の実施形態を示す。 Ｘ８メモリに関する動作の第２の実施形態を示す。

Ｘ１６メモリに関する動作の第２の実施形態を示す。 Ｘ１６メモリに関する動作の第２の実施形態を示す。

コンピューティングシステムを示す。

データセンタを示す。

ラックを示す。

図１は、改良されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）メモリチップの高レベル図を示す。図面の簡略化のために、図１は、メモリの読み出されたデータパスの主要なアーキテクチャの特徴のみを示す。すぐ後の考察で説明されるように、メモリは、バースト転送処理の一部として転送されるべきメタデータを提供する。

動作中において、メモリは、読み出しまたは書き込みコマンド、および対応するアドレスを受信する。アドレスは、バンク成分、行成分、および列成分に分割される。メモリは、メモリバンクのアレイを含み、アドレスのバンク成分は、バンクアレイにおける特定のバンクを定める。図面の簡略化のために、図１は、アドレスのバンク成分によって識別される特定のバンクのみを示す。

図１に見られるように、バンク内で、各データＩ／Ｏピンは、それ自身の専用メモリアレイ１０１を有するように表示され得る（図面の簡略化のため、第１の読み出しデータパスの特徴のみに符号をつける）。これは、例えば（図１に見られるように）アレイ位置ごとに単一ビットを格納する個別のメモリアレイによって、または、アレイ位置ごとのデータＩ／Ｏピンの数に等しい数のビットを格納する単一アレイ（またはそれらのいくつかの組み合わせ）によって、実現され得る。説明の簡略化のために、以下の説明では、各データＩ／Ｏピンに関して別個のメモリがあると仮定する。

メモリがアドレスを受信すると、当該アドレスの行成分は、ターゲットのバンクのメモリアレイ１０１の各々の中にある同じ特定の行に定まる。ソフトウェアプログラムは、メモリから読み出すとき、またはメモリへ書き込むとき、数値的に同じメモリアドレスを呼び出す傾向がある。したがって、メモリシステムは、異なる「ページ」で構成されるとして表示される。ソフトウェアプログラムが新しいアドレス範囲にジャンプするとき、それは、メモリの対応するページをアクティブ化する。一般に、ソフトウェアによって呼び出されるすぐ後の多くのアドレスが、同じページをターゲットとする。

ここで、メモリアレイ１０１内の各特定の行は、メモリにおける異なるページに対応する。まず特定のページがアクセスされると、当該ページの対応する行がアクティブ化される。当該行に沿った各メモリアレイ１０１の各列の内容は、その後、行バッファ１０２にロードされる（各メモリアレイはそれ自身の関連付けられた行バッファ１０２を有する）。したがって、行がまずアクセスされるとき、各行バッファ１０２はそのメモリアレイ１０１のページ全体を受信する。

一度メモリページコンテンツが行バッファ１０２にロードされると、１または複数のすぐ後のアクセスが同じページをターゲットとする場合、そのようなアクセスは、（メモリアレイ１０１への／からのより遅いアクセスよりむしろ）行バッファ１０２を介してページの内容への高速アクセスを享受する。

図２を参照すると、各行バッファに格納されるページは、Ｋ個の異なるデータセクションとして表示され得る。列アドレス成分の、より低い桁の（ｎ）個のビットは、特定のデータセクションを識別するが、列アドレス成分の、より高い桁の（ｍ）個のビットは、選択されたセクション内の特定の列を識別する。

コンピューティングシステムにおいて、メモリへの／からのＣＰＵアクセスは、通常、ホストとメモリとの間の一連の連続データ転送を要求するキャッシュ配線のユニットにおいて行われる。例えば、ＤＤＲ６メモリチャネルの場合において、データバスの幅は１６ｂである（ＥＣＣを除外する）。メモリチャネルがＸ４メモリチップによって実装される場合、４メモリチップのランクは、１６ｂワイドデータチャネルをもたらす。

従来のキャッシュ配線のサイズは６４Ｂである。単一のユニットとして６４Ｂキャッシュ配線を転送すべく、メモリチップは、メモリとホストとの間で３２個の連続データ転送を実行する「バースト」モードを使用する（（１６ｂ／サイクル）（３２サイクル）＝５１２ｂ＝６４Ｂ）。したがって、「バースト」モードの場合、図１のメモリは各々その出力ピンにおいて３２ビットを連続して転送するであろう。

図１のメモリにおいて、バースト読み出しの連続的な転送を供給するように、先読みバッファ１０４が用いられる。ここで、各Ｉ／Ｏピンの関連付けられた読み出しデータチャネルに関して、第１マルチプレクサ１０３は１０３個のデータを、より低い桁のｎビットによって識別されるページのセクションから選択し、セクションを先読みバッファ１０４にロードする。

図１に示された特定の実施形態によると、第１マルチプレクサ１０３は、より低い桁のｎビットによってポイントされるセクション全体を選択し、そのセクション全体を先読みバッファ１０４にロードする。第２マルチプレクサ１０５はその後、バーストを供給するセクション内で、ビットの正しい部分を選択するように、残るｍ個のより高い桁の列アドレスビットを用いる。

別の実施形態によると、第２マルチプレクサ１０５は、バーストを供給する必要があるビットのみが選択されて先読みバッファ１０４にロードされるように、第１マルチプレクサ１０３と統合される。

どのアプローチが採用されるかに関わらず、バーストに関する正しいビットが、先読みバッファからデータピンを介して連続して送信される。説明の簡略化のために、以下の説明は、主として第１のアプローチが採用されると仮定する。

一例として、Ｘ＝４およびｎ＝５であるメモリを考える。メモリはＸ４メモリである（Ｘ＝４）。ｎ＝５個の低い桁のビットＣ０－Ｃ４は、メモリページのどのセクションがバーストに関してアクセスされているかを決定する。したがって、ページあたり３２個のセクションがある（２^５＝３２）。さらに、各個別の行バッファ１０２内のセクションごとに６４ｂがあり、ページが４つのメモリアレイ全てにわたる合計のメモリ容量に関して定義されるとき、セクションごとに２５６ｂになる（６４ｂ×４＝２５６ｂ）。これは、１ＫＢの４つのメモリアレイ全てにわたる合計のページサイズに対応する（２５６ｂ×３２＝８１９２ｂ＝１０２４Ｂ）。

したがって、上記の識別されたバースト転送を実行すべく、ターゲットのセクション（６４ｂ）が、各データパスに沿って第１マルチプレクサ１０３によって選択され、対応する先読みバッファ１０４にロードされる（すなわち、合計２５６ｂのデータがメモリ内に先読みされる）。第２のマルチプレクシングアプローチが採用されたならば、データパスごとに３２ｂのみのデータが先読みバッファ１０４にロードされるであろう（合計１２８ｂのデータがメモリに先読みされることになる）。

メタデータ転送をさらにサポートすべく、図２に簡単に言及すると、各行バッファにつき１つのセクション２０１がメタデータ情報のために保留（隔離）される。従って、上記の例に続くと、ホストの観点から、各ページは３１セクションのデータに対応する（２５６×３１＝７９３６ｂ＝９９２Ｂ）。

一実施形態によると、１バイトのメタデータは４つのＩ／Ｏピンによってバーストごとに転送される。従って、Ｘ＝４の場合、１バイトのメタデータは、メモリの４つのＩ／Ｏピンの各々を介して、３２ｂのバーストによって転送される。第１のアプローチによると、図３ａにおいて見られるように、メタデータは追加のＩ／Ｏピン１０６を介してデータと同時に転送される。第２のアプローチによると、図３ｂにおいて見られるように、追加のピン１０６およびそのサポートデータパス要素１０７、１０８は存在せず、メタデータは４つのデータＩ／Ｏピン（Ｄ０－Ｄ３）を介して、例えば、４つのＩ／Ｏピンの各々を介して３２ｂのデータが転送されたすぐ後に多重化される。

バーストと共にメタデータを含むべく、各データパスに沿って、メタデータが先読みされ、先読みバッファ１０４にロードされる。一実施形態において、４つのデータパスの各々に関するメタデータにおいて隔離された２ビットが、セクション２０１において保留される。ここで、再び具体例において、４つのデータパス全てにわたって、セクションサイズは２５６ｂであり、ページごとに３１個のセクションがデータのために用いられ、ページごとに１個のセクションがメタデータのために隔離される。したがって、ページにおけるデータの各セクションに関して、１バイトのメタデータが保留され得る（２５６ｂ／８＝３２）。

隔離されたメタデータセクションはページと同じ数のセクションに分割されるので、列アドレスの、低い桁の同じＣ０－Ｃ４ビットは、任意の特定のセクション／バーストに関する正しいメタデータをフェッチするように用いられ得る。すなわち、列アドレスのそのビットＣ０－Ｃ４の再呼び出しが、バーストアクセスによってターゲットとされる特定のセクションを識別するように用いられる、なぜならば、隔離されたメタデータセクションは、セクションごとにメタデータを保留し、Ｃ０－Ｃ４メタデータビットもまた、ページのデータの他のセクションの各々に関する正しいメタデータをフェッチするように用いられ得るからである。

したがって、各データパス内の第１マルチプレクサ１０３の論理回路は、バーストのソースとなる特定のセクションに関するメタデータをさらにフェッチするように設計される。具体的に、マルチプレクサ１０３がバーストによってターゲットとされるデータのセクションを選択し、それを先読みバッファ１０４に転送した後に、第２マルチプレクサは次に、メタデータに対応する行バッファ１０２のセクションにアクセスし、バーストによってターゲットとされるデータのセクションに関して保留されるセクション内の特定の２ビットを選択する。あるいは、メタデータの、いくつかのより大きいセクションが選択され、第２マルチプレクサ１０５（それもまた、Ｃ０－Ｃ４ビットを受信するであろう）が、特定のバーストに関する正しい２ビットを選択するであろう。

図３ａの第１のアプローチの場合（追加のピン）、第１マルチプレクサ１０３によって選択されるメタデータは、追加のピン１０６を供給する追加の先読みバッファ１０７にルーティングされる。正しい２ビットのみが第１マルチプレクサ１０３から追加の先読みバッファ１０７に送信される基礎的アプローチにおいて、追加の先読みバッファは、組み合された４つのメモリアレイからフルバイトのメタデータ情報を収集する。その後、第２マルチプレクサ１０８は、図３ａに示された８個の連続する１ビット転送によって、情報のバイトをストリーミングする。追加の先読みバッファ１０７がデータパスごとに正しい２ビット以上を受信する場合、第２マルチプレクサは、Ｃ０－Ｃ４ビットを受信するように設計され、追加の先読みバッファ１０７におけるより大きいデータフィールドから、情報の正しいバイトを選択する。メタデータを選択するための時間を第１マルチプレクサ１０３に与え、データと共に他の先読みバッファ１０４をロードした後に追加の先読みバッファ１０７をロードするように、メタデータがバーストの後のサイクルに存在する。

図３ｂの第２のアプローチの場合において（追加のピンがない）、各データパスにおいて、第１マルチプレクサ１０３によって選択されるメタデータが、第２の先読み動作として先読みバッファ１０４にルーティングされる。例えば、バーストのデータの最後のビットの送信の前に、先読みバッファ１０４から既に送信されていたデータのより早いビットが、メタデータの２ビットで上書きされる。第２マルチプレクサ１０５はその後、１対のビットが、バーストの終わりに一連で送信されることを引き起こす。２ビットのデータが４ｂ幅データバスを介して送信されることにより、１バイトのメタデータがバーストに転送される。

上記の説明はＸ４メモリに関する。上記の説明は、Ｘ８メモリ（Ｘ＝８）およびＸ１６メモリ（Ｘ＝１６）などの異なる数のデータＩ／Ｏを有する他のメモリに容易に拡張され得る。図４ａおよび４ｂは、Ｘ８メモリに関するバースト転送の例を示し、図５ａおよび図５ｂは、Ｘ１６メモリの例を示す。

Ｘ８メモリの動作に関して（図４ａおよび４ｂ）、４つのＩ／Ｏにわたるバーストごとに１バイトのメタデータの送信が、バーストごとに転送される２バイトのメタデータになる。Ｘ１６メモリの動作に関して（図５ａおよび５ｂ）、４つのＩ／Ｏにわたるバーストごとに１バイトのメタデータの送信が、バーストごとに転送される４バイトのメタデータになる。

図１の説明は、Ｘ８およびＸ１６メモリの両方を説明するように容易に拡張され得る。Ｘ８メモリに関する追加のピンアプローチにおいて（図４ａ）、追加の先読みバッファ１０７は１６ｂのメタデータを含むであろう（８個のアレイの各々から２ｂ）。１６ｂは追加のピンを介してシリアルに転送される２バイトに対応する。追加のピンを有しないアプローチに関して（図４ｂ）、バーストのために転送される合計で２バイトのメタデータになる上の説明のように、データバーストの終わりに８つのデータパスの各々が、２ｂのメタデータを受信および送信する。Ｘ１６メモリ（図５ａおよび５ｂ）も同様のスケールを有する。

一実施形態において、４個のＩ／Ｏにわたるバーストごとのメタデータのバイトの関連は、メタデータサポートに関する名目上の動作点である。さらなる実施形態において、メモリは、バーストごとの追加のメタデータ転送をサポートするように、モードレジスタ（ＭＲ）空間１０９を介して特に構成されてよい。例えば、１つのアプローチによると、ＭＲスペース１０９は、４個のデータＩ／Ｏ（１バイトのメタデータ情報の代わりに）にわたるバーストごとに２バイトのメタデータ情報を構成することを、ユーザに可能にする。

ＭＲスペースがバーストごとに追加のメタデータを可能にするよう構成される場合、図６に見られるように、ページにおいて別のセクション６０２がメタデータのために隔離される。したがって、ページごとに、Ｋ－２個のセクションがデータのために用いられ、２個のセクションがメタデータのために用いられる（ホストは、ページのうちＫ－２個のみのセクションがデータのために用いられることを理解するよう期待される）。１つのアプローチによると、ページのデータセクションのうち特定の１つのためのメタデータのストレージに専用のセクション内のフィールドサイズは、ダブルにされる。

例えば、再び、ｎ＝５であり、ページが単一のデータパスに沿って６４ｂの３２個のセクションで構成される例を続けると、各隔離されたセクション６０１、６０２は、各フィールドがページのデータセクションのうち特定の１つに専用である４ｂのフィールドに分割される。メタデータの第２の先読み（データが先読みされた後で生じる先読み）は、従って、２ｂのメタデータではなく、むしろ４ｂのメタデータを先読みする。

一実施形態において、より低い桁のｎビットのうち最高桁のビットは、隔離されたセクション６０１、６０２のうち１つを選択するように用いられる。より低い桁のｎビットのうち残りのビットは、特定の隔離されたセクションにおける適切な４ｂフィールドを選択するように用いられる。例えば、再びｎ＝５の場合、Ｃ４は、隔離されたセクション６０１、６０２のうちどれが起動されるかを決定し、ビットＣ０－Ｃ３は、呼び出された隔離されたセクション内の特定のフィールドを決定する。

動作は上で説明したとおりである。図７ａおよび図７ｂはＸ４動作を示し、図８ａおよび図８ｂはＸ８動作を示し、図９ａおよび図９ｂはＸ１６動作を示す。再び、追加のピンを有するアプローチおよび追加のピンを有しないアプローチが示される。Ｘ１６メモリに関して、２つの追加のピンが利用される。

書き込みバーストは、上で説明された動作と同様に、しかし反転して実行される。

図１に戻って言及すると、メモリコントローラ１１０はメモリ１００に結合される。（読み出しデータを受信し、書き込みデータを送信し、列アドレスビットなどのアドレスビットを適用し、ＭＲスペースに書き込むなどの回路を含む）上で説明されたような読み出し方向と書き込み方向の両方でデータ転送を実行する論理回路（図示しない）から離れて、メモリコントローラ１１０はまた、上記バースト動作のいずれかによる書き込み動作の最中にメタデータを適切に準備および送信するように、および／または、上記バースト動作のいずれかによる読み出し動作の最中にメタデータを適切に受信するように設計された論理回路１１１を含む。

メモリチップに格納されるメタデータは、後述の種類のメタデータ、すなわち、セキュリティ、ディレクトリ、ポイズン、キャッシュタグ、整合性、暗号化、復号、圧縮、メモリ階層ビットのうちのいくつか／全てを格納するなどの、複数の用途のいずれかを有し得る。

上の実施形態は４つのＩ／Ｏピンごとにバーストごとに１または２バイトのメタデータ、および３２Ｂのデータバーストを強調するが、これは、上の教示が、バーストごとのＩ／Ｏピンの数ごとの他の量のメタデータへと（例えば、ページごとにより多くまたはより少ないセクションを割り当てることによって、ページごとにより多くまたはより少ないセクションを隔離することによってなど）、および／または、バーストごとの他の量のデータ（例えば、１６Ｂ，６４Ｂなど）へと容易にスケーリングし得ることを指摘することに関する。

図１０は一例のシステムを示す。システムは、上で説明されたようなデータバーストを有するメタデータを含むメモリを用い得る。システム１０００は、システム１０００のための処理、動作管理および命令の実行を提供するプロセッサ１０１０を含む。プロセッサ１０１０は、システム１０００に処理を提供するための任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、処理コアもしくは他の処理ハードウェアまたはプロセッサの組み合わせを含んでよい。プロセッサ１０１０は、システム１０００の全体的な動作を制御し、１つまたは複数のプログラム可能な汎用または専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）など、またはそのようなデバイスの組み合わせとすることができるか、または含むことができる。

一例において、システム１０００は、プロセッサ１０１０に結合されたインタフェース１０１２を含み、当該インタフェースは、システムコンポーネントのための、メモリサブシステム１０２０もしくはグラフィックインタフェースコンポーネント１０４０、またはアクセラレータ１０４２などのより高帯域幅の接続を必要とするより高速なインタフェースまたは高スループットインタフェースを表してよい。インタフェース１０１２は、スタンドアロンコンポーネントであってよいか、またはプロセッサダイ上に統合されてよいインタフェース回路を表す。存在する場合、グラフィックインタフェース１０４０は、システム１０００のユーザに視覚表示を提供するためのグラフィックスコンポーネントにインタフェースする。一例において、グラフィックインタフェース１０４０は、出力をユーザに提供する高解像度（ＨＤ）ディスプレイを駆動してよい。高解像度とは、およそ１００ＰＰＩ（インチ当たりのピクセル）以上のピクセル密度を有するディスプレイを指してよく、それは、フルＨＤ（例えば、１０８０ｐ）、網膜ディスプレイ、４Ｋ（超高解像度またはＵＨＤ）またはその他などといったフォーマットを含んでよい。一例において、ディスプレイは、タッチスクリーンディスプレイを含み得る。一例において、グラフィックインタフェース１０４０は、メモリ１０３０に格納されたデータに基づき、または、プロセッサ１０１０により実行される動作に基づき、あるいはそれら両方に基づき、表示を生成する。一例において、グラフィックインタフェース１０４０は、メモリ１０３０に格納されたデータに基づき、または、プロセッサ１０１０により実行される動作に基づき、あるいはそれら両方に基づき、表示を生成する。

アクセラレータ１０４２は、プロセッサ１０１０によってアクセス可能であるか、または使用可能である固定のファンクションオフロードエンジンであってよい。例えば、アクセラレータ１０４２中のアクセラレータは、圧縮（ＤＣ）機能、公開鍵暗号化（ＰＫＥ）、暗号（ｃｉｐｈｅｒ）、ハッシュ／認証機能、復号化などの暗号サービス、または他の機能もしくはサービスを提供してよい。いくつかの実施形態において、加えてまたは代替的に、アクセラレータ１０４２中のアクセラレータは、本明細書で説明されるフィールド選択コントローラ機能を提供する。いくつかの場合において、アクセラレータ１０４２は、１つのＣＰＵソケット（例えば、ＣＰＵを含み、当該ＣＰＵとの電気的インタフェースを提供するマザーボードまたは回路基板へのコネクタ）に統合されてよい。例えば、アクセラレータ１０４２は、シングルまたはマルチコアプロセッサ、グラフィック処理装置、論理実行ユニットシングルまたはマルチレベルキャッシュ、プログラムまたはスレッドを独立して実行するために利用可能な機能ユニット、特定用途向け集積回路（ＡＳＩＣ）、ニューラルネットワークプロセッサ（ＮＮＰ）、「Ｘ」処理ユニット（ＸＰＵ）、プログラマブル制御ロジック、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブル処理要素を含むことができる。アクセラレータ１０４２は、複数のニューラルネットワーク、プロセッサコアを提供してよく、または、グラフィック処理装置が、人工知能（ＡＩ）モデルもしくは機械学習（ＭＬ）モデルによる使用のために利用可能にされてよい。例えば、ＡＩモデルは、強化学習スキーム、Ｑ学習スキーム、深層Ｑ学習、または非同期強化学習（Ａｓｙｎｃｈｒｏｎｏｕｓ Ａｄｖａｎｔａｇｅ Ａｃｔｏｒ‐Ｃｒｉｔｉｃ（Ａ３Ｃ））、組み合わせニューラルネットワーク（ｃｏｍｂｉｎａｔｏｒｉａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）、再帰組み合わせニューラルネットワークまたは他のＡＩモデルもしくはＭＬモデルのうちの任意のもの、またはこれらの組み合わせを用いてよいか、または含んでよい。複数のニューラルネットワーク、プロセッサコアまたはグラフィック処理装置が、ＡＩモデルもしくはＭＬモデルによる使用のために利用可能にされてよい。

メモリサブシステム１０２０は、システム１０００のメインメモリを表わし、プロセッサ１０１０によって実行されるコード、または、ルーチンの実行時に用いられるデータ値のためのストレージを提供する。メモリサブシステム１０２０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、揮発性メモリまたはそのようなデバイスの組み合わせなどの１または複数のメモリデバイス１０３０を含んでよい。メモリ１０２０は、上記の長さで説明されたようなバーストを有するメタデータを含むメモリによって実装され得る。

メモリ１０３０は、中でも特に、システム１０００で命令を実行するためのソフトウェアプラットフォームを提供する、オペレーティングシステム（ＯＳ）１０３２を格納しホストする。さらに、アプリケーション１０３４は、メモリ１０３０にあるＯＳ１０３２のソフトウェアプラットフォーム上で実行されてよい。アプリケーション１０３４は、１または複数の機能の実行を行うための自身の動作ロジックを有するプログラムを表す。処理１０３６は、ＯＳ１０３２もしくは１または複数のアプリケーション１０３４、またはこれらの組み合わせに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ１０３２、アプリケーション１０３４および処理１０３６は、システム１０００用の機能を提供するためのソフトウェアロジックを提供する。一例において、メモリサブシステム１０２０は、メモリコントローラ１０２２を含み、メモリコントローラは、コマンドを生成し、メモリ１０３０にコマンドを発する。メモリコントローラ１０２２は、プロセッサ１０１０の物理的部分またはインタフェース１０１２の物理的部分であり得ることを理解されたい。例えば、メモリコントローラ１０２２は、プロセッサ１０１０を持つ回路に統合された統合メモリコントローラであってよい。いくつかの例では、システムオンチップ（ＳＯＣまたはＳｏＣ）は、プロセッサ、グラフィックス、メモリ、メモリコントローラ、および入力／出力（Ｉ／Ｏ）制御ロジックの１または複数を１つのＳｏＣパッケージに組み合わせる。

揮発性メモリは、デバイスへの電力が遮断された場合、状態（従ってそこに格納されたデータ）が不定であるメモリである。ダイナミック揮発性メモリは、状態を維持すべく、デバイス内に格納されたデータのリフレッシュを要求する。ダイナミック揮発性メモリの一例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、またはシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などの変形がある。本明細書に説明されるように、メモリサブシステムは、ＤＤＲ３（ダブルデータレートバージョン３、２００７年６月２７日にＪＥＤＥＣ（半導体技術協会）によって最初にリリース）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣによって２０１２年９月に発表された初期の仕様）、ＤＤＲ４Ｅ（ＤＤＲバージョン４）、ＬＰＤＤＲ３（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、２０１３年８月、ＪＥＤＥＣによる）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、ＪＥＳＤ２０９－４、当初発表は２０１４年８月、ＪＥＤＥＣによる）、ＷＩＯ２（Ｗｉｄｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔバージョン２、ＪＥＳＤ２２９－２、当初発表は２０１４年８月、ＪＥＤＥＣによる）、ＨＢＭ（高帯域幅メモリ、ＪＥＳＤ３２５、当初発表は２０１３年１０月、ＪＥＤＥＣによる）、ＬＰＤＤＲ５（ＪＥＤＥＣにより現在検討中）、ＨＢＭ２（ＨＢＭバージョン２）、ＪＥＤＥＣにより現在検討中、またはメモリ技術およびこのような仕様（例えばＤＤＲ６）の派生または拡張に基づく技術の他のものまたは組み合わせ、などの多くのメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手できる。

具体的には示されていないが、システム１０００は、メモリバス、グラフィックスバス、インタフェースバスまたは他のものなど、デバイス間の１または複数のバスまたはバスシステムを含み得ることが理解される。バスまたは他の信号線は、通信可能にまたは電気的に複数のコンポーネントを合わせて結合してよく、あるいは、通信可能且つ電気的に当該複数のコンポーネントを結合してよい。バスは、物理的な通信回線、二地点間接続、ブリッジ、アダプタ、コントローラ、もしくは他の回路またはこれらの組み合わせを含んでよい。バスは例えば、システムバス、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、リモートダイレクトメモリアクセス（ＲＤＭＡ）、インターネットスモールコンピュータシステムインタフェース（ｉＳＣＳＩ）、ＮＶＭエクスプレス（ＮＶＭｅ）、コヒーレントアクセラレータインタフェース（ＣＸＬ）、コヒーレントアクセラレータプロセッサインタフェース（ＣＡＰＩ）、ユニバーサルシリアルバス（ＵＳＢ）、または米国電気電子学会（ＩＥＥＥ）規格１３９４バスのうちの１または複数を含むことができる。

一例において、システム１０００は、インタフェース１０１２に結合され得るインタフェース１０１４を含む。一例において、インタフェース１０１４は、スタンドアロンコンポーネントと集積回路とを含み得るインタフェース回路を表す。一例において、複数のユーザインタフェースコンポーネントもしくは周辺機器コンポーネントまたはその両方がインタフェース１０１４に結合される。ネットワークインタフェース１０５０は、１または複数のネットワーク経由でリモートデバイス（例えばサーバまたは他のコンピューティングデバイス）と通信する能力をシステム１０００に提供する。ネットワークインタフェース１０５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線規格ベースもしくは無線規格ベースのインタフェースまたは独自のインタフェースを含むことができる。ネットワークインタフェース１０５０は、データをリモートデバイスに送信してよく、リモートデバイスは、メモリ内に格納された送信データを含んでよい。ネットワークインタフェース１０５０は、リモートデバイスからデータを受信してよく、リモートデバイスは、受信されたデータをメモリに格納することを含んでよい。様々な実施形態を、ネットワークインタフェース１０５０、プロセッサ１０１０、およびメモリサブシステム１０２０に関連して使用できる。

一例において、システム１０００は、１または複数の入力／出力（Ｉ／Ｏ）インタフェース１０６０を含む。Ｉ／Ｏインタフェース１０６０は、１または複数のインタフェース構成要素を含み得る。当該インタフェース構成要素を通じて、ユーザは、システム１０００とインタラクトする（例えば、オーディオ、英数字、触知／タッチまたは他のインタフェース方式）。周辺機器インタフェース１０７０は、上で具体的に言及されていない任意のハードウェアインタフェースを含んでよい。一般に周辺機器とは、システム１０００に従属的に接続されるデバイスを指す。従属的な接続とは、システム１０００が、オペレーションが実行され、且つ、ユーザがやり取りするソフトウェアプラットフォームまたはハードウェアプラットフォームまたはその両方を提供するものである。

一例において、システム１０００は、データを不揮発性方式で格納するためのストレージサブシステム１０８０を含む。一例において、特定のシステム実装例では、ストレージ１０８０の少なくとも特定のコンポーネントが、メモリサブシステム１０２０のコンポーネントと重複してよい。ストレージサブシステム１０８０は、ストレージデバイス１０８４を含み、１または複数の磁気、ソリッドステートもしくは光学ベースのディスク、または組み合わせなどの不揮発性方式で大量のデータを格納する任意の従来の媒体であるか、またはこれらを含み得る。ストレージ１０８４は、永続的状態で、コードまたは複数の命令およびデータ１０８６を保持する（例えば、値はシステム１０００への電力が遮断されても保持される）。ストレージ１０８４は一般的に「メモリ」であると見なされ得るが、メモリ１０３０は通常、命令をプロセッサ１０１０に提供するために実行または動作するメモリである。ストレージ１０８４は不揮発性であるが、メモリ１０３０は揮発性メモリ（例えば、システム１０００への電力が遮断されると、データの値または状態が不定になる）を含み得る。一例において、ストレージサブシステム１０８０は、ストレージ１０８４とインタフェースするためのコントローラ１０８２を含む。一例では、コントローラ１０８２は、インタフェース１０１４またはプロセッサ１０１０の物理的部分であるか、またはプロセッサ１０１０およびインタフェース１０１４の両方の回路またはロジックを含むことができる。

不揮発性メモリ（ＮＶＭ）デバイスは、たとえデバイスへの電力が遮断された場合でさえも、状態が確定的であるメモリである。一実施形態において、ＮＶＭデバイスにはブロックアドレス指定可能なメモリデバイスが含まれてよく、例えば、ＮＡＮＤ技術、またはより具体的には、マルチスレッショルドレベルＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（"ＳＬＣ"）、マルチレベルセル（"ＭＬＣ"）、クアッドレベルセル（"ＱＬＣ"）、トリレベルセル（"ＴＬＣ"）またはいくつかの他のＮＡＮＤ）などが挙げられる。ＮＶＭデバイスはまた、シングルもしくはマルチレベル相変化メモリ（ＰＣＭ）またはスイッチ付き相変化メモリ（ＰＣＭＳ）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を用いるＮＶＭデバイス、金属酸化ベース、酸素空孔ベースを含む抵抗変化メモリおよび導電性ブリッジランダムアクセスメモリ（ＣＢ‐ＲＡＭ）、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、メモリスタ技術を組み込んだ磁気抵抗メモリ（ＭＲＡＭ）、スピントランスファトルク（ＳＴＴ）‐ＭＲＡＭ、スピントロニック磁気接合メモリベースデバイス、磁気トンネル接合（ＭＴＪ）ベースデバイス、ＤＷ（磁壁）およびＳＯＴ（スピン軌道移行）ベースデバイス、サイリスタベースメモリデバイス、または上記の任意の組み合わせまたは他のメモリなどの、バイトアドレス指定可能書き込みインプレース三次元クロスポイントメモリデバイスまたは他のバイトアドレス指定可能書き込みインプレースＮＶＭデバイス（永続的メモリとも称される）も含んでよい。

電源（図示せず）は、システム１０００のコンポーネントに電力を供給する。より具体的には、電源は通常、システム１２００の１または複数の電源にインタフェースして、システム１０００のコンポーネントに電力を供給する。一例では、電源は、壁のコンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源となり得る。一例において、電源は、例えば、外部ＡＣ－ＤＣコンバータなどのＤＣ電源を含む。一例において、電源または電力供給は、充電場の近接を介して充電する無線充電ハードウェアを含む。一例において、電源は、内蔵バッテリ、交流電流供給部、動きベースの電力供給部、太陽光電力供給部、または燃料電池電源を含むことができる。

一例では、システム１０００は、分離されたコンピューティングシステムとして実装できる。例えば、システム１０００は、相互接続されたプロセッサ、メモリ、ストレージ、ネットワークインタフェース、および他の構成要素のコンピュートスレドで実装できる。ＰＣＩｅ、イーサネット（登録商標）、または光相互接続（または、それらの組み合わせ）などの高速相互接続を使用できる。例えば、スレドは、主要なアーキテクチャコンピュータ構成要素をラックプラグ可能な構成要素（例えば、ラックプラグ可能な処理構成要素、ラックプラグ可能なメモリ構成要素、ラックプラグ可能なストレージ構成要素、ラックプラグ可能なアクセラレータ構成要素など）にモジュール化しようとする、オープンコンピュートプロジェクト（ＯＣＰ）またはその他の分離されたコンピューティング作業によって公布された仕様に従って設計できる。

図１１は、データセンタの一例を示す。様々な実施形態を、図１１のデータセンタ内、またはデータセンタと共に使用できる。図１１に示すように、データセンタ１１００は、光ファブリック１１１２を含み得る。光ファブリック１１１２は、一般に、光シグナリング媒体（光ケーブルなど）およびデータセンタ１１００内の任意の特定のスレドがデータセンタ１１００内の他のスレドに信号を送信する（およびデータセンタ１１００から信号を受信する）ことができる光スイッチングインフラストラクチャの組み合わせを含み得る。しかしながら、光、無線、および／または電気信号は、ファブリック１１１２を使用して送信できる。光ファブリック１１１２が任意の所与のスレドに提供するシグナリング接続は、同じラック内の他のスレドと他のラック内のスレドの両方への接続を含み得る。データセンタ１１００は、４つのラック１１０２Ａ～１１０２Ｄを含み、ラック１１０２Ａ～１１０２Ｄは、スレド１１０４Ａ－１および１１０４Ａ－２、１１０４Ｂ－１および１１０４Ｂ－２、１１０４Ｃ－１および１１０４Ｃ－２、ならびに１１０４Ｄ－１および１１０４Ｄ－２のそれぞれの対を収容する。従って、この例では、データセンタ１１００は合計８つのスレドを含む。光ファブリック１１１２は、７つの他のスレドのうちの１または複数とのスレドシグナリング接続を提供できる。例えば、光ファブリック１１１２を介して、ラック１１０２Ａ内のスレド１１０４Ａ－１は、ラック１１０２Ａ内のスレド１１０４Ａ－２、ならびにデータセンタ１１００の他のラック１１０２Ｂ、１１０２Ｃ、および１１０２Ｄに分散されている、６つの他のスレド１１０４Ｂ－１、１１０４Ｂ－２、１１０４Ｃ－１、１１０４Ｃ－２、１１０４Ｄ－１および１１０４Ｄ－２とのシグナリング接続を有し得る。実施形態は、この例に限定されるものではない。例えば、ファブリック１１１２は、光および／または電気信号を提供できる。

図１２は、環境１２００が、それぞれがトップオブラック（ＴｏＲ）スイッチ１２０４、ポッドマネージャ１２０６、および複数のプールされたシステムドロワを含む複数のコンピューティングラック１２０２を含むことを示す。一般に、プールされたシステムドロワは、例えば、分離されたコンピューティングシステムを実行するために、プールされたコンピュートドロワおよびプールされたストレージドロワを含み得る。任意選択で、プールされたシステムドロワは、プールされたメモリドロワやプールされた入出力（Ｉ／Ｏ）ドロワもまた含んでよい。例示された実施形態では、プールされたシステムドロワは、ＩＮＴＥＬ（登録商標）ＸＥＯＮ（登録商標）プールされたコンピュータドロワ１２０８、およびＩＮＴＥＬ（登録商標）ＡＴＯＭ（商標）プールされたコンピュートドロワ２１０、プールされたストレージドロワ２１２、プールされたメモリドロワ２１４、およびプールされたＩ／Ｏドロワ１２１６を含む。プールされたシステムドロワの各々は、４０ギガビット／秒（Ｇｂ／ｓ）または１００Ｇｂ／ｓイーサネット（登録商標）リンクまたは１００Ｇｂ＋／ｓシリコンフォトニクス（ＳｉＰｈ）光リンクなどの高速リンク１２１８を介してＴｏＲスイッチ１２０４に接続される。一実施形態において、高速リンク１２１８は、８００Ｇｂ／ｓ ＳｉＰｈ光リンクを含む。

再び、ドロワは、主要なアーキテクチャコンピュータ構成要素をラックプラグ可能な構成要素（例えば、ラックプラグ可能な処理構成要素、ラックプラグ可能なメモリ構成要素、ラックプラグ可能なストレージ構成要素、ラックプラグ可能なアクセラレータ構成要素など）にモジュール化しようとする、オープンコンピュートプロジェクト（ＯＣＰ）またはその他の分離されたコンピューティング作業によって公布された仕様に従って設計できる。

ネットワーク１２２０への接続によって示されるように、複数のコンピューティングラック１２００は、それらのＴｏＲスイッチ１２０４を介して（例えば、ポッドレベルスイッチまたはデータセンタスイッチに）相互接続され得る。いくつかの実施形態において、コンピューティングラック１２０２のグループは、ポッドマネージャ１２０６を介して別個のポッドとして管理される。一実施形態において、単一のポッドマネージャを使用して、ポッド内の全てのラックを管理する。代替的に、ポッドマネジメントの運用には、分散型のポッドマネージャを使用することもできる。

ＲＳＤ環境１２００はさらに、ＲＳＤ環境の様々な態様を管理するように用いられる管理インタフェース１２２２を含む。これは、ラック構成を管理することを含み、対応するパラメータは、ラック構成データ１２２４として格納される。

本明細書の実施形態は、様々なタイプのコンピューティング、スマートフォン、タブレット、パーソナルコンピュータ、スイッチ、ルータ、ラックなどのネットワーク機器、およびデータセンタおよび／またはサーバファーム環境で使用されるものなどのようなブレードサーバで実装されてよい。データセンタおよびサーバファームで用いられるサーバは、ラックベースのサーバまたはブレードサーバなどのアレイのサーバ構成を含む。これらのサーバは、様々なネットワークプロビジョニングを介して通信するように相互接続され、例えば、サーバのセットをローカルエリアネットワーク（ＬＡＮ）にパーティショニングし、ＬＡＮは、ＬＡＮ間に適切なスイッチ機能およびルーティング機能を有し、プライベートイントラネットを形成するなどする。例えば、クラウドホスト機能は通常、多数のサーバを持つ大規模なデータセンタを使用してよい。ブレードは、サーバタイプの機能を実行するよう構成される別個のコンピューティングプラットフォーム、すなわち、「カード上のサーバ」を含む。従って、各ブレードは、適切な集積回路（ＩＣ）およびボードに搭載された他の構成要素を結合するための内部配線（例えば、バス）を提供するメインプリント回路基板（メインボード）を含む、従来のサーバに共通の構成要素を含む。

様々な例が、ハードウェア要素、ソフトウェア要素、またはこれら両方の組み合わせを用いて実装されてよい。いくつかの例において、ハードウェア要素は、デバイス、コンポーネント、プロセッサ、マイクロプロセッサ、回路、回路素子（例えば、トランジスタ、抵抗器、キャパシタ、インダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでよい。いくつかの例では、ソフトウェア要素は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはこれらの任意の組み合わせを含んでよい。ハードウェア要素および／またはソフトウェア要素を使用して一例を実装するかどうかの決定は、所望の計算レート、電力レベル、耐熱性、処理サイクルの予算、入力データレート、出力データレート、メモリリソース、データバス速度および所与の実装に所望のその他の設計または性能の制約など、様々な要因に従って異なり得る。ハードウェア、ファームウェアおよび／またはソフトウェア要素は、本明細書において集約的にまたは個別に"モジュール"、"ロジック"、"回路（ｃｉｒｃｕｉｔ）"または"回路（ｃｉｒｃｕｉｔｒｙ）"と称されてよいことを留意されたい。

いくつかの例は、製品または少なくとも１つのコンピュータ可読媒体を用いて、または、製品または少なくとも１つのコンピュータ可読媒体として実装されてよい。コンピュータ可読媒体は、ロジックを格納するための非一時的格納媒体を含んでよい。いくつかの例において、非一時的格納媒体は、揮発性メモリまたは不揮発性メモリ、リムーバブルまたは非リムーバブルメモリ、消去可能または非消去可能メモリ、書き込み可能または再書き込み可能なメモリなどを含む、電子データを格納可能な１または複数のタイプのコンピュータ可読格納媒体を含んでよい。いくつかの例において、ロジックは、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、機能、方法、手順、ソフトウェアインタフェース、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、ワード、値、シンボル、またはその任意の組み合わせなどの様々なソフトウェア要素を含んでよい。

いくつかの例によれば、コンピュータ可読媒体は、命令を格納または維持するための非一時的格納媒体を含んでよく、マシン、コンピューティングデバイス、またはシステムによって命令が実行されるとき、命令はマシン、コンピューティングデバイス、またはシステムに、説明された例に従って方法および／または動作を実行させる。命令は、ソースコード、コンパイル済みコード、解釈済みコード、実行可能コード、静的コード、動的コードなどの任意の好適なタイプのコードを含んでよい。命令は、マシン、コンピューティングデバイスまたはシステムに、特定の機能を実行するように命令するために、事前定義されたコンピュータ言語、態様、または構文によって実装されてよい。命令は、任意の好適な高レベル、低レベル、オブジェクト指向型、ビジュアル型、コンパイル済みおよび／または解釈済みプログラミング言語を使用して実装されてよい。

少なくとも１つの例の１または複数の態様は、少なくとも１つのマシン可読媒体上に格納された代表的な命令によって実装されてよく、当該媒体は、プロセッサ内の様々なロジックを表わし、これらの命令が、マシン、コンピューティングデバイス、またはシステムによって読み出されるとき、マシン、コンピューティングデバイス、またはシステムに、本明細書に説明された技術を実行させるためのロジックを作成する。「ＩＰコア」として知られる、そのような表現は、有形の機械可読媒体に格納され、様々な顧客または製造施設に供給されて、実際にロジックまたはプロセッサを作成する製造機械にロードされ得る。

「一例」または「一つの例」という文言の出現は、必ずしも全てが同じ例または実施形態を指しているわけではない。本明細書に説明される任意の態様は、本明細書に説明される任意の他の態様または同様の態様と組み合わされてよく、これらの態様が、同一の図面また要素に関し説明されているかどうかを問わない。添付の図面内に記載のブロック機能の分割、省略または包含は、これらの機能を実装するためのハードウェアコンポーネント、回路、ソフトウェアおよび／または要素が、実施形態において必ず分割、省略または包含されていることを示唆しない。

いくつかの例は、「結合された（ｃｏｕｐｌｅｄ）」および「接続された（ｃｏｎｎｅｃｔｅｄ）」という表現とその派生語を使用して説明できる。これらの用語は、必ずしも互いの類義語であることを意図していない。例えば、「接続された（ｃｏｎｎｅｃｔｅｄ）」および／または「結合された（ｃｏｕｐｌｅｄ）」という用語を使用した説明は、２以上の要素が互いに直接物理的または電気的に接触していることを示し得る。しかしながら、「結合された（ｃｏｕｐｌｅｄ）」という用語は、２以上の要素が互いに直接接触していないが、なお互いに協働または相互作用していることを意味する場合もある。

本明細書では、「第１」「第２」などの用語は、順序、量、重要性を示すものではなく、むしろ１の要素を他の要素から区別するために使用されている。本明細書における「ａ」および「ａｎ」という用語は、数量の限定を示すものではなく、むしろ言及された事項のうちの少なくとも１つの存在を示すものである。本明細書において、信号に関し用いられる「アサート（ａｓｓｅｒｔｅｄ）」という用語は、信号がアクティブであるという信号の状態を示しており、その状態は、ロジック０またはロジック１のいずれかのロジックレベルを信号に適用することで達成され得る。「後に」または「後」という用語は、他のイベントまたは出来事のすぐ後や後に続くことを指し得る。ステップの他のシーケンスもまた、代替的な実施形態により実行されてよい。さらに、特定の用途に応じて、追加のステップが追加または削除されてよい。任意の組み合わせの変更が用いられてよく、本開示の恩恵を受ける当業者であれば、本開示の多くの変形例、修正例および代替的な実施形態を理解するであろう。

特に明記しない限り、句「Ｘ、ＹまたはＺのうちの少なくとも１つ」などの選言的な言葉は、さもなければ、項目、用語などがＸ、ＹもしくはＺまたはそのいずれかの組み合わせ（例えば、Ｘ、Ｙおよび／またはＺ）であってもよいことを表すために一般的に用いられるとして文脈の中で理解される。従って、そのような選言的な言葉は、特定の実施形態がＸのうちの少なくとも１つ、Ｙのうちの少なくとも１つ、またはＺのうちの少なくとも１つがそれぞれ存在することを要求することを示唆することを一般的に意図しておらず、意図するべきではない。さらに、特に明記しない限り、句「Ｘ、Ｙ、およびＺのうちの少なくとも１つ」などの接続的な文言は、Ｘ、Ｙ、Ｚ、または「Ｘ、Ｙ、および／またはＺ」を含むそれらの任意の組み合わせを意味すると理解されるべきである。

メモリが説明された。メモリはページを格納する行バッファ回路を含む。ページはセクションに分割される。ページのセクションのうちの少なくとも１つは、メタデータのストレージのために隔離されるものである。列アドレスビットの第１のサブセットは、１）そのデータがバーストアクセスによってターゲットとされている、ページの少なくとも１つの隔離されたセクション以外の、ページの特定のセクションを画定し、２）特定のセクションのためのメタデータを格納するページの隔離されたセクションのうちの少なくとも１つの中にフィールドを画定するものである。

様々な実施形態において、メモリは、第１の先読みによってデータを受信し、第２の先読みによってメタデータを受信する、先読みバッファを含む。

様々な実施形態において、フィールドはバーストごとに１バイトのメタデータに対応する。さらなる実施形態において、メモリはさらに、４つのデータＩ／Ｏピンごとに２バイトのメタデータにフィールドを拡張するモードレジスタ空間を含む。

様々な実施形態において、メタデータは、データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される。様々な実施形態において、メタデータは、データもまた転送されるデータＩ／Ｏピンを介して転送される。様々な実施形態において、バーストは３２個のデータ転送を含む。様々な実施形態において、メモリは、Ｘ４メモリ、Ｘ８メモリ、Ｘ１６メモリのうちの１つである。

コンピューティングシステムが説明された。コンピューティングシステムは、ネットワークインタフェース、複数のプロセッシングコア、および複数のプロセッシングコアと結合されたメモリコントローラを含む。上に説明されたようなメモリは、メモリコントローラに結合される。

メモリコントローラが説明された。メモリコントローラはバーストアクセスによってページにアクセスする回路を含む。ページはメモリチップの中にある。ページはセクションに分割される。ページのセクションのうちの少なくとも１つは、メタデータのストレージのために隔離される。メモリコントローラによってメモリチップに送信される列アドレスビットの第１のサブセットは、１）そのデータがバースト動作によってターゲットとされている、ページの少なくとも１つの隔離されたセクション以外の、ページの特定のセクションを画定し、２）特定のセクションのためにメタデータを格納するページの隔離されたセクションのうちの少なくとも１つの中にフィールドを画定するものである。

メモリコントローラの様々な実施形態において、メタデータは、データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される。メモリコントローラの様々な実施形態において、メタデータは、データもまた転送されるデータＩ／Ｏピンを介して転送される。様々な実施形態において、フィールドはバーストごとに１バイトのメタデータに対応する。
他の可能な項目
（項目１）
ページを格納する行バッファ回路であって、上記ページはセクションに分割され、上記ページの上記セクションのうちの少なくとも１つは、メタデータのストレージのために隔離されるものであり、列アドレスビットの第１のサブセットは、１）そのデータがバーストアクセスによってターゲットとされている、上記ページの上記少なくとも１つの隔離されたセクション以外の、上記ページの特定のセクションを画定し、２）上記特定のセクションのためのメタデータを格納する上記ページの上記隔離されたセクションのうちの上記少なくとも１つの中にフィールドを画定するものである、行バッファ回路を備える、
メモリ。
（項目２）
第１の先読みによって上記データを受信し、第２の先読みによって上記メタデータを受信する、先読みバッファをさらに含む、項目１に記載のメモリ。
（項目３）
上記フィールドはバーストごとに１バイトのメタデータに対応する、項目１に記載のメモリ。
（項目４）
上記メモリはさらに、４つのデータＩ／Ｏピンごとに２バイトのメタデータに上記フィールドを拡張するモードレジスタ空間を含む、項目２に記載のメモリ。
（項目５）
上記メタデータは、上記データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される、項目１に記載のメモリ。
（項目６）
上記メタデータは、上記データもまた転送されるデータＩ／Ｏピンを介して転送される、項目１に記載のメモリ。
（項目７）
上記バーストは３２個のデータ転送を含む、項目１に記載のメモリ。
（項目８）
上記メモリは、
Ｘ４メモリ、
Ｘ８メモリ、
Ｘ１６メモリのうちの１つである、
項目１に記載のメモリ。
（項目９）
ネットワークインタフェースと、
複数のプロセッシングコアと、
上記複数のプロセッシングコアと結合されたメモリコントローラと、
上記メモリコントローラに結合されるメモリであって、上記メモリは、ページに格納される行バッファ回路を含み、上記ページはセクションに分割され、上記ページの上記セクションのうちの少なくとも１つは、メタデータのストレージのために隔離されるものであり、列アドレスビットの第１のセットは、１）そのデータがバーストアクセスによってターゲットとされている、ページの上記少なくとも１つの隔離されたセクション以外の、ページの特定のセクションを画定し、２）上記特定のセクションのためのメタデータを格納する上記ページの上記隔離されたセクションのうちの上記少なくとも１つの中にフィールドを画定するものである、メモリ
を備える、コンピューティングシステム。
（項目１０）
第１の先読みによって上記データを受信し、第２の先読みによって上記メタデータを受信する、先読みバッファをさらに備える、項目９に記載のコンピューティングシステム。
（項目１１）
上記フィールドは、４つのデータＩ／Ｏピンごとにバーストごとに１バイトのメタデータに対応する、項目９に記載のコンピューティングシステム。
（項目１２）
上記メモリはさらに、４つのデータＩ／Ｏピンごとに２バイトのメタデータに上記フィールドを拡張するモードレジスタ空間を含む、項目１０に記載のコンピューティングシステム。
（項目１３）
上記メタデータは、上記データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される、項目９に記載のコンピューティングシステム。
（項目１４）
上記メタデータは、上記データもまた転送されるデータＩ／Ｏピンを介して転送される、項目９に記載のコンピューティングシステム。
（項目１５）
上記バーストは３２個のデータ転送を含む、項目９に記載のコンピューティングシステム。
（項目１６）
上記メモリは、
Ｘ４メモリ、
Ｘ８メモリ、
Ｘ１６メモリのうちの１つである、
項目９に記載のコンピューティングシステム。
（項目１７）
バーストアクセスによってページにアクセスする回路であって、上記ページはメモリチップの中にあり、上記ページはセクションに分割され、上記ページの上記セクションのうちの少なくとも１つは、メタデータのストレージのために隔離され、上記メモリコントローラによって上記メモリチップに送信される列アドレスビットの第１のサブセットは、１）そのデータがバースト動作によってターゲットとされている、上記ページの上記少なくとも１つの隔離されたセクション以外の、上記ページの特定のセクションを画定し、２）上記特定のセクションのためのメタデータを格納する上記ページの上記隔離されたセクションのうちの上記少なくとも１つの中にフィールドを画定する、回路
を備える、メモリコントローラ。
（項目１８）
上記メタデータは、上記データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される、項目１７に記載のメモリコントローラ。
（項目１９）
上記メタデータは、上記データもまた転送されるデータＩ／Ｏピンを介して転送される、項目１７に記載のメモリコントローラ。
（項目２０）
上記フィールドは、４つのデータＩ／Ｏピンごとにバーストごとに１バイトのメタデータに対応する、項目１７に記載のメモリコントローラ。

Claims (21)

1. ページを格納する行バッファ回路であって、前記ページはセクションに分割され、前記ページの前記セクションのうちの少なくとも１つは、メタデータのストレージのために隔離されるものであり、列アドレスビットの第１のサブセットは、１）そのデータがバーストアクセスによってターゲットとされている、前記ページの前記少なくとも１つの隔離されたセクション以外の、前記ページの特定のセクションを画定し、２）前記特定のセクションのためのメタデータを格納する前記ページの前記隔離されたセクションのうちの前記少なくとも１つの中にフィールドを画定するものである、行バッファ回路を備える、
   メモリ。
2. 第１の先読みによって前記データを受信し、第２の先読みによって前記メタデータを受信する、先読みバッファをさらに含む、請求項１に記載のメモリ。
3. 前記フィールドはバーストごとに１バイトのメタデータに対応する、請求項１または２に記載のメモリ。
4. 前記メモリはさらに、４つのデータＩ／Ｏピンごとに２バイトのメタデータに前記フィールドを拡張するモードレジスタ空間を含む、請求項２に記載のメモリ。
5. 前記メタデータは、前記データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される、請求項１から４のいずれか一項に記載のメモリ。
6. 前記メタデータは、前記データもまた転送されるデータＩ／Ｏピンを介して転送される、請求項１から５のいずれか一項に記載のメモリ。
7. 前記バーストは３２個のデータ転送を含む、請求項３に記載のメモリ。
8. 前記メモリは、
   Ｘ４メモリ、
   Ｘ８メモリ、
   Ｘ１６メモリのうちの１つである、
   請求項１から７のいずれか一項に記載のメモリ。
9. ネットワークインタフェースと、
   複数のプロセッシングコアと、
   前記複数のプロセッシングコアと結合されたメモリコントローラと、
   前記メモリコントローラに結合されるメモリであって、前記メモリは、ページに格納される行バッファ回路を含み、前記ページはセクションに分割され、前記ページの前記セクションのうちの少なくとも１つは、メタデータのストレージのために隔離されるものであり、列アドレスビットの第１のセットは、１）そのデータがバーストアクセスによってターゲットとされている、ページの前記少なくとも１つの隔離されたセクション以外の、ページの特定のセクションを画定し、２）前記特定のセクションのためのメタデータを格納する前記ページの前記隔離されたセクションのうちの前記少なくとも１つの中にフィールドを画定するものである、メモリ
   を備える、コンピューティングシステム。
10. 第１の先読みによって前記データを受信し、第２の先読みによって前記メタデータを受信する、先読みバッファをさらに備える、請求項９に記載のコンピューティングシステム。
11. 前記フィールドは、４つのデータＩ／Ｏピンごとにバーストごとに１バイトのメタデータに対応する、請求項９または１０に記載のコンピューティングシステム。
12. 前記メモリはさらに、４つのデータＩ／Ｏピンごとに２バイトのメタデータに前記フィールドを拡張するモードレジスタ空間を含む、請求項１０に記載のコンピューティングシステム。
13. 前記メタデータは、前記データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される、請求項９から１２のいずれか一項に記載のコンピューティングシステム。
14. 前記メタデータは、前記データもまた転送されるデータＩ／Ｏピンを介して転送される、請求項９から１３のいずれか一項に記載のコンピューティングシステム。
15. 前記バーストは３２個のデータ転送を含む、請求項１１に記載のコンピューティングシステム。
16. 前記メモリは、
    Ｘ４メモリ、
    Ｘ８メモリ、
    Ｘ１６メモリのうちの１つである、
    請求項９から１５のいずれか一項に記載のコンピューティングシステム。
17. バーストアクセスによってページにアクセスする回路であって、前記ページはメモリチップの中にあり、前記ページはセクションに分割され、前記ページの前記セクションのうちの少なくとも１つは、メタデータのストレージのために隔離され、メモリコントローラによって前記メモリチップに送信される列アドレスビットの第１のサブセットは、１）そのデータがバースト動作によってターゲットとされている、前記ページの前記少なくとも１つの隔離されたセクション以外の、前記ページの特定のセクションを画定し、２）前記特定のセクションのためのメタデータを格納する前記ページの前記隔離されたセクションのうちの前記少なくとも１つの中にフィールドを画定する、回路
    を備える、メモリコントローラ。
18. 前記メタデータは、前記データが転送されるデータＩ／Ｏピンとは異なるＩ／Ｏピンを介して転送される、請求項１７に記載のメモリコントローラ。
19. 前記メタデータは、前記データもまた転送されるデータＩ／Ｏピンを介して転送される、請求項１７または１８に記載のメモリコントローラ。
20. 前記フィールドは、４つのデータＩ／Ｏピンごとにバーストごとに１バイトのメタデータに対応する、請求項１７から１９のいずれか一項に記載のメモリコントローラ。
21. バーストアクセスによってページにアクセスする手段であって、前記ページはメモリチップの中にあり、前記ページはセクションに分割され、前記ページの前記セクションのうちの少なくとも１つは、メタデータのストレージのために隔離され、前記メモリチップに送信される列アドレスビットの第１のサブセットは、１）そのデータがバースト動作によってターゲットとされている、前記ページの前記少なくとも１つの隔離されたセクション以外の、前記ページの特定のセクションを画定し、２）前記特定のセクションのためのメタデータを格納する前記ページの前記隔離されたセクションのうちの前記少なくとも１つの中にフィールドを画定する、手段
    を備える、装置。

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