JP2022100221A - マザーボードの配線空間を節約する改良されたメモリモジュール - Google Patents

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Abstract

【課題】マザーボードの配線空間を節約する改良されたメモリモジュール、メモリモジュールを備える装置及びコンピューティングシステム提供する。【解決手段】装置は、マザーボード２０２に接続するためのＤＩＭＭ２０１を含む。ＤＩＭＭ２０１は、ＤＩＭＭ２０１の中心軸２０１に沿ったコネクタ２０３＿１、２０３＿２を有する。ＤＩＭＭ２０１は、ＤＩＭＭ２０１の縁部とコネクタの側との間に存在するＤＩＭＭ２０１の第１の領域に配置された第１の半導体チップ（ＰＭＩＣチップ２１１）をさらに有する。ＤＩＭＭ２０１は、ＤＩＭ２０１の対向縁部とコネクタの対向測との間に存在するＤＩＭ２０１の第２の領域に配置された第２の半導体チップ（高性能半導体チップ２０４）を有する。【選択図】図２

Description

本発明の分野は、一般に電子技術に関し、より詳細には、マザーボードの配線空間を節約する改良されたメモリモジュールに関する。
図１ａおよび図１ｂは、「バタフライ」実装で配置された１対のスモールアウトラインデュアルインメモリモジュール１０１＿１、１０１＿２（ＳＯＤＩＭＭ）を示す（図１ａは側面図を示し、図１ｂは上面図を示す）。バタフライ動作の場合、ＳＯＤＩＭＭ１０１＿１、１０１＿２は、それぞれの面がＳＯＤＩＭＭ１０１＿１、１０１＿２が接続されているマザーボード１０２と平行になるように配置される。
図１ａおよび図１ｂに示すように、両方のＳＯＤＩＭＭ１０１＿１、１０１＿２は、マザーボード１０２に取り付けられた対応するコネクタ１０３＿１、１０３＿２と物理的および電気的に接続する電気入力／出力（Ｉ／Ｏ）を含む縁部を有する。各コネクタ１０３＿１、１０３＿２は、ＳＯＤＩＭＭ１０１＿１、１０１＿２をマザーボード１０２に物理的に固定して、ＳＯＤＩＭＭ１０１＿１、１０１＿２とマザーボード１０２との間で信号を伝送するための電気配線も有する。
典型的には、バタフライＳＯＤＩＭＭは、ＳＯＤＩＭＭ１０１＿１、１０１＿２上のメモリチップをローカルメモリまたはメインメモリとして使用する、プロセッサなどの高性能半導体チップ１０４の近くに配置される。
図１ａおよび図１ｂの特定の従来技術の実装では、１つのＪＥＤＥＣ（半導体技術協会） デュアルデータレート（ＤＤＲ）メモリチャネルが各ＳＯＤＩＭＭにルーティングされる（例えば、第１のＤＤＲ５メモリチャネルは、第１のＳＯＤＩＭＭ１０１＿１にルーティングされ、第２のＤＤＲ５メモリチャネルは第２のＤＩＭＭ１０１＿２にルーティングされる）。したがって、高性能半導体チップ１０４は、高性能半導体チップから出ている異なるメモリチャネルにアクセスすることによって、異なるＳＯＤＩＭＭ１０１＿１、１０１＿２上のメモリチップにアクセスする。
本発明のより良い理解は、以下の図面と併せて以下の詳細な説明から得ることができる。
従来技術のＳＯＤＩＭＭバタフライ配置を示す。 従来技術のＳＯＤＩＭＭバタフライ配置を示す。
改良されたＳＯＤＩＭＭを示す。
改良されたＳＯＤＩＭＭの実施形態を示す。 改良されたＳＯＤＩＭＭの実施形態を示す。 改良されたＳＯＤＩＭＭの実施形態を示す。 改良されたＳＯＤＩＭＭの実施形態を示す。 改良されたＳＯＤＩＭＭの実施形態を示す。
コンピュータシステムを示す。
データセンタを示す。
ラックを示す。
図１ａおよび図１ｂのバタフライ配置に関する問題は、高性能半導体チップ１０４と、高性能半導体チップ１０４に最も近いＳＯＤＩＭＭ１０１＿１上にあるメモリチップとの間の信号配線に関して著しい非効率性が存在するということである。
ここでは、強調表示された信号トレース１０５で示すように、トレースが高性能半導体チップ１０４から離れて延長された距離を通り、その結果、コネクタ１０３＿１に到達でき、高性能半導体チップ１０４に到達するために反対方向に折り返すためだけであるという点で有意な「折り返し」がある。
システム設計者は、さらに多くの機能をより小さなフォームファクタに組み込む方法をますます模索しているため、マザーボード１０２内の信号トレースのための空間はさらに制約される。ここでは、図１ａで強調表示されたトレース１０５の拡張された折り返し実行セグメント１０６が、マザーボード空間の非効率的な使用に対応している。セグメント１０６を短くできれば、解放された空間を他の信号のために使用して、マザーボードの１０２の配線空間の制約を緩和できる。
図２の（ａ）および図２の（ｂ）は、改良されたフォームファクタＤＩＭＭ２０１のコネクタ２０３を、ＤＩＭＭ縁部に沿ってではなく、ＤＩＭＭ２０１の中心軸２１０に沿って配置する改良された手法を示す。図２の（ａ）は側面図を示し、図２の（ｂ）は上面図を示す。
図２の（ａ）の側面図に関して、改良されたフォームファクタＤＩＭＭ２０１の中心軸２１０に沿ったコネクタ２０３＿２の配置は、折り返されたトレースセグメント２０６の長さを大幅に短縮する。すなわち、信号トレースは、高性能半導体チップ２０４から離れる方向に、ＤＩＭＭ２０１の遠端までずっと延ばすのではなく、代わりに、ＤＩＭＭ２０１の中央領域まで延ばすだけでよい。したがって、図２の（ａ）の折り返しセグメント２０６の長さは、図１ａの従来技術の解決策における折り返しセグメント１０６の長さの（約）半分である。
さらに、図２の（ｂ）に見られるように、異なるチャネルに結合されたメモリチップは、図１ｂに見られるように、一方のＳＯＤＩＭＭ１０１＿１のメモリチップが、高性能半導体チップ１０４と他方のＳＯＤＩＭＭ１０１＿２のメモリチップとの間にあるのではなく、「並べて」配置される。
並べて配置すると、両方のチャネルのメモリチップを改良されたフォームファクタＤＩＭＭ２０１に配置できる。すなわち、第１のＪＥＤＥＣ ＤＤＲメモリチャネル「ＣＨ１」（例えば、ＤＤＲ５メモリチャネル）のメモリチップは、ＤＩＭＭ２０１の上部に配置され、第２のＪＥＤＥＣ ＤＤＲメモリチャネル「ＣＨ２」のメモリチップは、ＤＩＭＭ２０１の下部に配置される（両方の領域／チャネルのメモリチップは、右側の「Ａ」部分および左側の「Ｂ」部分を有する）。
両方のメモリチャネルには、改良されたフォームファクタＤＩＭＭ２０１に独自の関連するコネクタがある。すなわち、コネクタ２０３＿１は、ＤＩＭＭ２０１の上部領域のメモリチップを第１のメモリチャネルＣＨ１に結合し、コネクタ２０３＿２は、ＤＩＭＭ２０１の下部領域のメモリチップを第２のメモリチャネルＣＨ２に結合する（様々な実施形態において、改良されたフォームファクタＤＩＭＭ２０１は、メモリチップとコネクタとの間に結合されたバッファチップを含む）。
したがって、図２の（ａ）および図２の（ｂ）の手法は、図１ａおよび図１ｂの手法と比較して、マザーボード２０２の配線空間を節約するだけでなく、ハードウェア実装も節約する（消費されるＤＩＭＭプリント回路基板が１つ少なくなる）。
様々な実施形態では、チャネルごとまたはＤＩＭＭごとに１つの電源管理用集積回路（ＰＭＩＣ）チップがある。したがって、図２の（ａ）および図２の（ｂ）の特定の改良されたフォームファクタＤＩＭＭ２０１の場合、１つまたは２つのＰＭＩＣチップが存在し得る。とにかく、様々な実施形態では、単一または１対のＰＭＩＣチップ２１１は、ＤＩＭＭの上側にある改良されたフォームファクタＤＩＭＭ２０１の中心軸２１０に沿って配置される（コネクタ２０３＿１、２０３＿２は、ＤＩＭＭ２０１の下側にあるＤＩＭＭ２０１の中心軸２１０に沿って配置される）。
図２の（ａ）および図２の（ｂ）の実施形態では、メモリチャネルごとに２つのランクが存在し得る（上側のメモリチップは１つのランクに対応し、下側のメモリチップは第２のランクに対応する）。各ランクは、ＡハーフとＢハーフに分けられ、Ａハーフは高性能半導体チップ２０４からより遠いＤＩＭＭ２０１の側にあり、Ｂハーフは高性能半導体チップ２０４により近いＤＩＭＭ２０１の側にある。
図３ａから図３ｅは、ＤＩＭＭの中心軸に沿ってコネクタを配置する追加の改良されたフォームファクタＤＩＭＭバージョンを示す。図３ａは、図２の（ａ）および図２の（ｂ）のＤＩＭＭ２０１と同様のＤＩＭＭを示しているが、さらにエラー訂正コード（ＥＣＣ）情報を格納するためのメモリチップが追加されている。したがって、図３ａのＤＩＭＭは、図２の（ａ）および図２の（ｂ）のＤＩＭＭよりもわずかに長くなる。
図３ｂは、１つのチャネルのみに接続し、したがって、図２の（ａ）および図２の（ｂ）のＤＩＭＭ２０１の半分のメモリチップ（および（約）半分の長さ）を有する単一チャネルカードを示す。
図３ｃは、ロープロファイル実装のためのシングルランクＤＩＭＭを示す。ここでは、ＤＩＭＭの垂直方向の高さを低く保つために、メモリチップはＤＩＭＭの上面に配置されていない（これにより、メモリチップが両面に実装されているＤＩＭＭと比較してチャネルごとのランクが削除される）。ＤＩＭＭは、図２の（ａ）、図２の（ｂ）のようにデュアルチャネルにするか、または図３ｂのようにシングルチャネルにすることができる。さらに、図３ｃのＤＩＭＭは、ＥＣＣメモリチップを含むことも含まないこともできる。
図３ｄは、チャネルごとに２ランクのメモリチップを統合する別の解決策を示しているが、一方のランクのメモリチップはＤＩＭＭの上面に配置され、他方のランクのメモリチップはマザーボードに直接取り付けられている。図３ｄの解決策は、例えば、マザーボード上に固定量のメモリを有するシステムに使用できる。全体的なメモリ容量は、ＤＩＭＭごとにチャネルごとに１つのランクを追加することにより拡張できる。
コネクタは、例えば、システムまたは他の場所に電気ノイズを導入する放出放射線源になる可能性がある。図３ｅは、上述の改良されたフォームファクタＤＩＭＭのコネクタから放出されるノイズは、例えば、マザーボードの上面とＤＩＭＭの下面との間にコネクタをカプセル化する接地された導電性材料（例えば、金属箔）でコネクタをシールドすることによって減衰できることを示す。
システム設計者の選択に応じて、１つまたは複数のＤＩＭＭを１つのチャネルに接続できる。したがって、例えば、別の改良されたフォームファクタＤＩＭＭを図２の（ｂ）のＤＩＭＭ２０１の隣に配置し得る。ここで、他方のＤＩＭＭの上部領域は、第１のチャネルに結合されたメモリチップを有し、他方のＤＩＭＭの下部領域は、第２のチャネルに結合されたメモリチップを有する。
上述の改良されたフォームファクタＤＩＭＭは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、インテル社のＯｐｔａｎｅ（商標）メモリなどの不揮発性バイトアドレス指定可能メモリチップ（例えば、抵抗記憶セルがチップ基板の上に積層された３次元クロスポイントメモリ）、またはＤＲＡＭと不揮発性バイトアドレス指定可能メモリチップとの組み合わせを含むことができる。
上記の教示は、ＤＩＭＭ以外の他のモジュールにも適用できる可能性があることを指摘しておくのが適切である。例えば、プリント回路基板（マザーボード）に接続する１つまたは複数の半導体チップを有する他の様々な種類のモジュールは、モジュールの中心軸に沿って配置されたコネクタを有し得る。
このようなモジュールに配置できるチップは、多数の異なる高性能半導体チップ（例えば、システムオンチップ、アクセラレータチップ（例えば、ニューラルネットワークプロセッサ）、グラフィックスプロセッシングユニット（ＧＰＵ）、汎用グラフィックスプロセッシングユニット（ＧＰＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ））、「Ｘ」処理ユニット（「ＸＰＵ」）のいずれかであり得る。ここで、「Ｘ」は、汎用プロセッサ以外の任意のプロセッサであり得る（例えば、グラフィックスの場合はＧ、データの場合はＤ、インフラストラクチャの場合はＩなど）。
本明細書の教示を利用するモジュールを有するＰＣＢボードは、業界標準のラック（１９インチ（４８２．６ｍｍ）または２３インチ（５８４．２ｍｍ）の幅方向の開口部を有し、特定の高さ単位（例えば、１Ｕ、２Ｕ、３Ｕ、ここで、Ｕ＝１．７５インチ（４４．４５ｍｍ））の高さを有するシャーシ用の取り付け穴を有するラックなど）と互換性のある寸法を有するシャーシに組み込むことができる。一例は、ＩＥＣ６０２９７電子機器の機械構造－４８２．６ｍｍ（１９インチ）シリーズの機械構造の寸法である。ただし、一般的には、任意の寸法のシャーシが可能である。
上述のマザーボード接続へのチップパッケージの電気Ｉ／Ｏは、様々なデータセンタコンピューティングおよびネットワーキングシステムの相互接続技術に関連する信号の転送に互換性があり得るか、または信号の転送に使用され得る。例には、例えば、Ｉｎｆｉｎｉｔｙ Ｆａｂｒｉｃ（例えば、アドバンストマイクロデバイセズ（ＡＭＤ（商標））製品に関連する、および／または実装されている）またはその派生物のいずれかに関連するデータおよび／またはクロック信号、アクセラレータ向けキャッシュコヒーレントインターコネクト（ＣＣＩＸ）コンソーシアムまたはその派生物によって開発された仕様、ＧＥＮ－Ｚコンソーシアムまたはその派生物によって開発された仕様、コヒーレントアクセラレータプロセッサインターフェイス（ＣＡＰＩ）またはその派生物によって開発された仕様、コンピュータエクスプレスリンク（ＣＸＬ）コンソーシアムまたはその派生物によって開発された仕様、ハイパートランスポートコンソーシアムまたはその派生物によって開発された仕様、イーサネット（登録商標）、インフィニバンド（登録商標）、ＮＶＭｅ－ｏＦ（登録商標）、ＰＣＩｅ（登録商標）などが挙げられる。
上記の教示を利用するモジュールを有するＰＣＢボード、および／またはＰＣＢボードの関連する電子システムは、コンピュータシステム全体の主要な構成要素（例えば、ＣＰＵ、メインメモリコントローラ、メインメモリ、周辺機器コントローラ、大容量不揮発性ストレージ）を含み得るか、または、コンピュータシステム全体の一部のサブセット（例えば、主にＣＰＵプロセッサ電源を含むシャーシ、主にメインメモリ制御およびメインメモリを含むシャーシ、主にストレージコントローラおよびストレージを含むシャーシ）のみの機能を含み得る。後者は、分離されたコンピューティングシステムに特に有用であり得る。
分離されたコンピュータシステムの場合、コンピューティングシステムのコア構成要素（例えば、ＣＰＵプロセッサ、メモリ、ストレージ、アクセラレータなど）がすべて共通のシャーシ内に収容され、共通のマザーボードに接続されている従来のコンピュータとは異なり、そのような構成要素は、同一の狭いマザーボードではなく、より大きな露出したバックプレーンまたはネットワークに接続する別個のプラグ可能なカードまたは他のプラグ可能な構成要素（例えば、ＣＰＵカード、システムメモリカード、ストレージカード、アクセラレータカードなど）に統合される。そのようなものとして、例えば、ＣＰＵカードをバックプレーンまたはネットワークに追加することでＣＰＵコンピュータ電源を追加できる、メモリカードを追加することでバックプレーンまたはネットワークにシステムメモリを追加できる、などがある。このようなシステムは、従来のコンピュータよりもさらに高速なカード間接続を示すことができる。１つまたは複数の分離されたコンピュータおよび／または従来のコンピュータ／サーバは、例えば、データセンタなどの情報技術（ＩＴ）実装のより大きな構成におけるコンピューティングシステム機能のためのポイントオブデリバリ（ＰｏＤ）として識別され得る。
図４は、例示的なシステムを示す。システムは、本明細書で提供される教示を使用できる。システム４００は、システム４００のための処理、動作管理、および命令の実行を提供するプロセッサ４１０を含む。プロセッサ４１０は、システム４００に処理を提供するための任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィックスプロセッシングユニット（ＧＰＵ）、処理コア、または他の処理ハードウェア、またはプロセッサの組み合わせを含むことができる。プロセッサ４１０は、システム４００の全体的な動作を制御し、１つまたは複数のプログラム可能な汎用または専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）など、またはそのようなデバイスの組み合わせとすることができるか、または含むことができる。
一例では、システム４００は、メモリサブシステム４２０またはグラフィックスインターフェイス構成要素４４０、またはアクセラレータ４４２など、より高い帯域幅の接続を必要とするシステム構成要素の高速インターフェイスまたは高スループットインターフェイスを表すことができる、プロセッサ４１０に結合されたインターフェイス４１２を含む。インターフェイス４１２は、スタンドアロンの構成要素とすることができる、またはプロセッサダイ上に統合させることができる、インターフェイス回路を表す。存在する場合、グラフィックスインターフェイス４４０は、システム４００のユーザに視覚表示を提供するためにグラフィックス構成要素にインターフェイスする。一例では、グラフィックスインターフェイス４４０は、ユーザに出力を提供する高精細（ＨＤ）ディスプレイを駆動することができる。高解像度とは、約１００ＰＰＩ（画素／インチ）以上の画素密度を持つディスプレイを指し、フルＨＤ（例えば、１０８０ｐ）、Ｒｅｔｉｎａディスプレイ、４Ｋ（超高解像度またはＵＨＤ）などのフォーマットを含めることができる。一例では、ディスプレイはタッチスクリーンディスプレイを含むことができる。一例では、グラフィックスインターフェイス４４０は、メモリ４３０に格納されたデータに基づいて、またはプロセッサ４１０によって実行される動作に基づいて、あるいは両方に基づいてディスプレイを生成する。一例では、グラフィックスインターフェイス４４０は、メモリ４３０に格納されたデータに基づいて、またはプロセッサ４１０によって実行される動作に基づいて、または両方に基づいてディスプレイを生成する。
アクセラレータ４４２は、プロセッサ４１０によってアクセスまたは使用され得る固定関数オフロードエンジンであり得る。例えば、アクセラレータ４４２の中のアクセラレータは、圧縮（ＤＣ）機能、公開鍵暗号化（ＰＫＥ）などの暗号化サービス、暗号、ハッシュ／認証機能、復号化、または他の機能またはサービスを提供できる。いくつかの実施形態では、追加的または代替的に、アクセラレータ４４２の中のアクセラレータは、本明細書に記載されるようなフィールド選択コントローラ機能を提供する。場合によっては、アクセラレータ４４２は、ＣＰＵソケット（例えば、ＣＰＵを含み、ＣＰＵとの電気的インターフェイスを提供するマザーボードまたは回路基板へのコネクタ）に統合できる。例えば、アクセラレータ４４２は、シングルまたはマルチコアプロセッサ、グラフィックスプロセッシングユニット、論理実行ユニットシングルまたはマルチレベルキャッシュ、プログラムまたはスレッドを独立して実行するために使用可能な機能ユニット、特定用途向け集積回路（ＡＳＩＣ）、ニューラルネットワークプロセッサ（ＮＮＰ）、「Ｘ」プロセッシングユニット（ＸＰＵ）、プログラマブルコントロールロジック、およびフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルプロセッシング要素を含むことができる。アクセラレータ４４２は、複数のニューラルネットワークを提供でき、プロセッサコア、またはグラフィックスプロセッシングユニットを、人工知能（ＡＩ）または機械学習（ＭＬ）モデルで使用するために使用可能にすることができる。例えば、ＡＩモデルは、強化学習スキーム、Ｑ学習スキーム、ディープＱ学習、または非同期アドバンテージアクタークリティカル（Ａ３Ｃ）、コンビナトリアルニューラルネットワーク、リカレントコンビナトリアルニューラルネットワーク、または他のＡＩもしくはＭＬモデルのいずれかまたはそれらの組み合わせを使用または含むことができる。複数のニューラルネットワーク、プロセッサコア、またはグラフィックスプロセッシングユニットをＡＩまたはＭＬモデルで使用するために使用可能にすることができる。
メモリサブシステム４２０は、システム４００のメインメモリを表し、プロセッサ４１０によって実行されるコード、またはルーチンを実行する際に使用されるデータ値のための記憶装置を提供する。メモリサブシステム４２０は、読み取り専用メモリ（ＲＯＭ）、フラッシュメモリ、揮発性メモリ、またはそのようなデバイスの組み合わせなどの１つまたは複数のメモリデバイス４３０を含むことができる。メモリ４３０は、とりわけ、オペレーティングシステム（ＯＳ）４３２を格納およびホストし、システム４００で命令を実行するためのソフトウェアプラットフォームを提供する。さらに、アプリケーション４３４は、メモリ４３０のＯＳ４３２のソフトウェアプラットフォームで実行することができる。アプリケーション４３４は、１つまたは複数の機能の実行を実行するための独自の動作ロジックを有するプログラムを表す。プロセス４３６は、ＯＳ４３２または１つまたは複数のアプリケーション４３４あるいはその組み合わせに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ４３２、アプリケーション４３４、およびプロセス４３６は、システム４００に機能を提供するソフトウェアロジックを提供する。一例では、メモリサブシステム４２０は、コマンドを生成してメモリ４３０に発行するメモリコントローラであるメモリコントローラ４２２を含む。メモリコントローラ４２２は、プロセッサ４１０の物理的な部分、またはインターフェイス４１２の物理的な部分とすることができることが理解されるであろう。例えば、メモリコントローラ４２２は、プロセッサ４１０を備えた回路上に統合された統合メモリコントローラであり得る。いくつかの例では、システムオンチップ（ＳＯＣまたはＳｏＣ）は、プロセッサ、グラフィックス、メモリ、メモリコントローラ、および入力／出力（Ｉ／Ｏ）制御ロジックの１つまたは複数を１つのＳｏＣパッケージに統合する。
揮発性メモリとは、デバイスへの電力供給が遮断された場合に状態（およびその中に格納されるデータ）が不定になるメモリである。動的揮発性メモリでは、状態を維持するためにデバイスに格納されているデータをリフレッシュする必要がある。ダイナミック揮発性メモリの一例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、またはシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのバリアントがある。本明細書に記載されるように、メモリサブシステムは、ＤＤＲ３（ダブルデータレートバージョン３、２００７年６月２７日にＪＥＤＥＣ（半導体技術協会）によって最初にリリース）などの多くのメモリ技術と互換性があり得る。ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣによって２０１２年９月に公開された初期仕様）、ＤＤＲ４Ｅ（ＤＤＲバージョン４）、ＬＰＤＤＲ３（低電力ＤＤＲバージョン３、ＪＥＳＤ２０９－３Ｂ、ＪＥＤＥＣによって２０１３年８月）、ＬＰＤＤＲ４（ＬＰＤＤＲバージョン４、ＪＥＳＤ２０９－４、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＷＩＯ２（登録商標）（ワイド入力／出力バージョン２、ＪＥＳＤ２２９－２、２０１４年８月にＪＥＤＥＣによって最初に公開）、ＨＢＭ（高帯域幅メモリ、ＪＥＳＤ３２５、２０１３年１０月にＪＥＤＥＣによって最初に公開）、ＬＰＤＤＲ５（低電力ＤＤＲ５、ＪＥＳＤ２０９－５、２０１９年２月にＪＥＤＥＣによって最初に公開）、ＤＤＲ５（ＤＤＲバージョン５、ＪＥＳＤ７９－５、２０２０年７月にＪＥＤＥＣによって最初に公開）、ＨＢＭ２（ＨＢＭバージョン２、現在ＪＥＤＥＣで議論中）、またはその他またはメモリ技術の組み合わせ、およびそのような仕様の派生物または拡張に基づく技術などのいくつかのメモリ技術と互換性があり得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで入手できる。
具体的に示されていないが、システム４００は、メモリバス、グラフィックスバス、インターフェイスバスなどのデバイス間の１つまたは複数のバスまたはバスシステムを含むことができることが理解されるであろう。バスまたは他の信号線は、構成要素を互いに通信的または電気的に結合するか、または構成要素を通信的および電気的の両方で結合することができる。バスには、物理通信回線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラ、またはその他の電気回路、あるいはそれらの組み合わせを含めることができる。バスは例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩｅ）バス、ハイパートランスポートまたは業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインターフェイス（ＳＣＳＩ）バス、リモートダイレクトメモリアクセス（ＲＤＭＡ）、インターネット小型コンピュータシステムインターフェイス（ｉＳＣＳＩ）、ＮＶＭエクスプレス（ＮＶＭｅ）、コヒーレントアクセラレータインターフェイス（ＣＸＬ）、コヒーレントアクセラレータプロセッサインターフェイス（ＣＡＰＩ）、ユニバーサルシリアルバス（ＵＳＢ）、または米国電気電子学会（ＩＥＥＥ）規格１３９４バスのうちの１つまたは複数を含むことができる。
一例では、システム４００は、インターフェイス４１２に結合することができる、インターフェイス４１４を含む。一例では、インターフェイス４１４は、スタンドアロン構成要素および集積回路を含むことができるインターフェイス回路を表す。一例では、複数のユーザインターフェイス構成要素または周辺構成要素、あるいはその両方がインターフェイス４１４に結合する。ネットワークインターフェイス４５０は、システム４００に、１つまたは複数のネットワークを介してリモートデバイス（例えば、サーバまたは他のコンピューティングデバイス）と通信する能力を提供する。ネットワークインターフェイス４５０は、イーサネット（登録商標）アダプタ、無線相互接続構成要素、セルラネットワーク相互接続構成要素、ＵＳＢ（ユニバーサルシリアルバス）、または他の有線または無線の標準ベースまたは専用インターフェイスを含むことができる。ネットワークインターフェイス４５０は、リモートデバイスにデータを送信でき、リモートデバイスは、メモリに格納されたデータを送信することを含むことができる。ネットワークインターフェイス４５０は、リモートデバイスからデータを受信でき、リモートデバイスは、受信したデータをメモリに格納することを含むことができる。様々な実施形態を、ネットワークインターフェイス４５０、プロセッサ４１０、およびメモリサブシステム４２０に関連して使用できる。
一例では、システム４００は、１つまたは複数の入力／出力（Ｉ／Ｏ）インターフェイス４６０を含む。Ｉ／Ｏインターフェイス４６０は、ユーザがシステム４００と相互作用する１つまたは複数のインターフェイス構成要素（例えば、音声、英数字、触覚／タッチ、または他のインターフェイス）を含むことができる。周辺インターフェイス４７０は、上記で具体的に言及されていない任意のハードウェアインターフェイスを含むことができる。周辺機器は一般に、システム４００に依存して接続するデバイスを指す。依存接続とは、動作を実行し、ユーザが相互作用する、ソフトウェアプラットフォームまたはハードウェアプラットフォーム、あるいはその両方をシステム４００が提供する接続である。
一例では、システム４００は、データをが、不揮発的な方法で格納するための記憶装置サブシステム４８０を含む。一例では、特定のシステム実装で、記憶装置４８０の少なくとも特定の構成要素は、メモリサブシステム４２０の構成要素とオーバーラップすることができる。記憶装置サブシステム４８０は、１つまたは複数の磁気ディスク、ソリッドステートディスク、または光学ベースのディスク、またはそれらの組み合わせなど、不揮発性の方法で大量のデータを格納するための任意の従来の媒体とすることができるか、または含むことができる記憶装置４８４を含む。記憶装置４８４は、コードまたは命令およびデータ４８６を永続的状態で保持する（例えば、システム４００への電力供給の遮断にかかわらず、値は保持される）。記憶装置４８４は、一般に「メモリ」であると考えることができるが、メモリ４３０は、典型的には、プロセッサ４１０に命令を提供する実行メモリまたは動作メモリである。記憶装置４８４は不揮発が、不揮発、メモリ４３０は揮発性メモリを含むことができる（例えば、システム４００への電力供給が遮断された場合、データの値または状態は不定である）。一例では、記憶装置サブシステム４８０は、記憶装置４８４とインターフェイスするコントローラ４８２を含む。一例では、コントローラ４８２は、インターフェイス４１４またはプロセッサ４１０の物理的部分であるか、またはプロセッサ４１０およびインターフェイス４１４の両方に回路またはロジックを含むことができる。
不揮発性メモリ（ＮＶＭ）デバイスは、デバイスへの電力供給が遮断された場合でも状態が確定しているメモリである。一実施形態では、ＮＶＭデバイスは、ＮＡＮＤ技術などのブロックアドレス可能メモリデバイス、または、より具体的には、多閾値レベルＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（「ＳＬＣ」）、マルチレベルセル（「ＭＬＣ」）、クアッドレベルセル（「ＱＬＣ」）、トライレベルセル（「ＴＬＣ」）、またはその他のＮＡＮＤ）を備えることができる。ＮＶＭデバイスは、バイトアドレス指定可能インプレース書き込み３次元クロスポイントメモリデバイス、または、シングルレベルまたはマルチレベル相変化メモリ（ＰＣＭ）もしくはスイッチ付き相変化メモリ（ＰＣＭＳ）、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を使用するＮＶＭデバイス、金属酸化物ベース、酸素空孔ベースおよび導電性ブリッジランダムアクセスメモリ（ＣＢ－ＲＡＭ）、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファトルク（ＳＴＴ）ＭＲＡＭ、スピントロニック磁気接合メモリベースデバイス、磁気トンネル接合（ＭＴＪ）ベースデバイス、ＤＷ（領域壁）およびＳＯＴ（スピンオービットトランスファ）ベースデバイス、サイリスタベースメモリデバイスを含む抵抗メモリ、または上記のいずれかの組み合わせ、またはその他のメモリなどの他のバイトアドレス指定可能インプレース書き込みＮＶＭデバイス（永続メモリとも呼ばれる）を備えることもできる。
電源（図示せず）は、システム４００の構成要素に電力を供給する。より具体的には、電源は、典型的には、システム４００の構成要素に電力を供給するために、システム６００の１つまたは複数の電力供給とインターフェイスする。一例では、電源は、壁コンセントに差し込むためのＡＣ－ＤＣ（交流から直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源とすることができる。一例では、電源は、外部ＡＣ－ＤＣコンバータなどのＤＣ電源を含む。一例では、電源または電力供給は、充電フィールドに近接して充電するための無線充電ハードウェアを含む。一例では、電源は、内部バッテリ、交流電源、モーションベース電源、太陽電池電源、または燃料電池電源を含むことができる。
一例では、システム４００は、分離されたコンピューティングシステムとして実装できる。例えば、システム６００は、相互接続されたプロセッサ、メモリ、ストレージ、ネットワークインターフェイス、および他の構成要素の計算スレッドで実装できる。ＰＣＩｅ、イーサネット、または光相互接続（または、それらの組み合わせ）などの高速相互接続を使用できる。例えば、スレッドは、主要なアーキテクチャコンピュータ構成要素をラックプラグ可能な構成要素（例えば、ラックプラグ可能な処理構成要素、ラックプラグ可能なメモリ構成要素、ラックプラグ可能なストレージ構成要素、ラックプラグ可能なアクセラレータ構成要素など）にモジュール化しようとする、オープンコンピュートプロジェクト（ＯＣＰ）またはその他の分離されたコンピューティング作業によって公布された仕様に従って設計できる。
図５は、データセンタの例を示す。様々な実施形態を、図５のデータセンタ内、またはデータセンタと共に使用できる。図５に示すように、データセンタ５００は、光ファブリック５１２を含み得る。光ファブリック５１２は、一般に、光信号媒体（光ケーブルなど）およびデータセンタ５００内の任意の特定のスレッドがデータセンタ５００内の他のスレッドに信号を送信する（およびデータセンタ５００から信号を受信する）ことができる光スイッチングインフラストラクチャの組み合わせを含み得る。しかし、光、無線、および／または電気信号は、ファブリック５１２を使用して送信できる。光ファブリック５１２が任意の所与のスレッドに提供するシグナリング接続は、同じラック内の他のスレッドと他のラック内のスレッドの両方への接続を含み得る。データセンタ５００は、４つのラック５０２Ａ～５０２Ｄを含み、ラック５０２Ａ～５０２Ｄは、スレッド５０４Ａ－１および５０４Ａ－２、５０４Ｂ－１および５０４Ｂ－２、５０４Ｃ－１および５０４Ｃ－２、ならびに５０４Ｄ－１および５０４Ｄ－２のそれぞれの対を収容する。したがって、この例では、データセンタ５００は合計８つのスレッドを含む。光ファブリック５１２は、他の７つのスレッドのうちの１つまたは複数とのスレッドシグナリング接続を提供できる。例えば、光ファブリック５１２を介して、ラック５０２Ａ内のスレッド５０４Ａ－１は、ラック５０２Ａ内のスレッド５０４Ａ－２、ならびにデータセンタ５００の他のラック５０２Ｂ、５０２Ｃ、および５０２Ｄに分散されている、他の６つのスレッド５０４Ｂ－１、５０４Ｂ－２、５０４Ｃ－１、５０４Ｃ－２、５０４Ｄ－１および５０４Ｄ－２とのシグナリング接続を有し得る。本実施形態は、この例に限定されない。例えば、ファブリック５１２は、光および／または電気信号を提供できる。
図６は、環境６００が、それぞれがトップオブラック（ＴｏＲ）スイッチ６０４、ポッドマネージャ６０６、および複数のプールされたシステムドロワを含む複数のコンピューティングラック６０２を含むことを示す。一般に、プールされたシステムドロワは、例えば、分離されたコンピューティングシステムを実行するために、プールされたコンピュータドロワおよびプールされたストレージドロワを含み得る。任意選択で、プールされたシステムドロワは、プールされたメモリドロワおよびプールされた入力／出力（Ｉ／Ｏ）ドロワも含み得る。図示の実施形態では、プールされたシステムドロワは、インテル（登録商標）ＸＥＯＮ（登録商標）プールされたコンピュータドロワ６０８、およびインテル（登録商標）ＡＴＯＭ（商標）プールされたコンピュータドロワ２１０、プールされたストレージドロワ２１２、プールされたメモリドロワ２１４、およびプールされたＩ／Ｏドロワ６１６を含む。プールされたシステムドロワのそれぞれは、４０ギガビット／秒（Ｇｂ／ｓ）または１００Ｇｂ／ｓイーサネットリンクまたは１００Ｇｂ＋／ｓシリコンフォトニクス（ＳｉＰｈ）光リンクなどの高速リンク６１８を介してＴｏＲスイッチ６０４に接続される。一実施形態では、高速リンク６１８は、８００Ｇｂ／ｓ ＳｉＰｈ光リンクを備える。
この場合も、ドロワは、主要なアーキテクチャコンピュータ構成要素をラックプラグ可能な構成要素（例えば、ラックプラグ可能な処理構成要素、ラックプラグ可能なメモリ構成要素、ラックプラグ可能なストレージ構成要素、ラックプラグ可能なアクセラレータ構成要素など）にモジュール化しようとする、オープンコンピュートプロジェクト（ＯＣＰ）またはその他の分離されたコンピューティング作業によって公布された仕様に従って設計できる。
ネットワーク６２０への接続によって示されるように、複数のコンピューティングラック６００は、それらのＴｏＲスイッチ６０４を介して（例えば、ポッドレベルスイッチまたはデータセンタスイッチに）相互接続され得る。いくつかの実施形態では、コンピューティングラック６０２のグループは、ポッドマネージャ６０６を介して別個のポッドとして管理される。一実施形態では、単一のポッドマネージャを使用して、ポッド内のすべてのラックを管理する。あるいは、分散ポッドマネージャをポッド管理操作に使用され得る。
マルチラック環境６００は、ＲＳＤ環境の様々な態様を管理するために使用される管理インターフェイス６２２をさらに含む。これは、ラック構成を管理することを含み、対応するパラメータは、ラック構成データ６２４として格納される。
本明細書の実施形態は、様々なタイプのコンピューティング、スマートフォン、タブレット、パーソナルコンピュータ、およびデータセンタおよび／またはサーバファーム環境で使用されるようなスイッチ、ルータなどネットワーク機器、ラック、およびブレードサーバに実装され得る。データセンタおよびサーバファームで使用されるサーバは、ラックベースサーバまたはブレードサーバなどのアレイサーバ構成を備える。これらのサーバは、プライベートイントラネットを形成するために、ＬＡＮ間で適切なスイッチングおよびルーティング機能を使用してサーバのセットをローカルエリアネットワーク（ＬＡＮ）内に分割するなど、様々なネットワークプロビジョニングを介する通信で相互接続される。例えば、クラウドホスティング施設は通常、多数のサーバを備えた大規模なデータセンタを採用し得る。ブレードは、サーバタイプの機能を実行するように構成される別個のコンピューティングプラットフォーム、すなわち、「カード上のサーバ」を備える。したがって、各ブレードは、適切な集積回路（ＩＣ）およびボードに取り付けられた他の構成要素を結合するための内部配線（例えば、バス）を提供するメインプリント回路基板（メインボード）を含む、従来のサーバに共通の構成要素を含む。
様々な例は、ハードウェア要素、ソフトウェア要素、または両方の組み合わせを使用して実装し得る。いくつかの例では、ハードウェア要素は、デバイス、構成要素、プロセッサ、マイクロプロセッサ、回路、回路要素（例えば、トランジスタ、レジスタ、コンデンサ、インダクタなど）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ、ＦＰＧＡ、メモリユニット、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含み得る。いくつかの例では、ソフトウェア要素は、ソフトウェア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、手順、ソフトウェアインターフェイス、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、値、記号、またはそれらの任意の組み合わせを含み得る。例がハードウェア要素および／またはソフトウェア要素を使用して実装されるかどうかの判断は、所与の実装に所望されるような、所望の計算速度、電力レベル、耐熱性、処理サイクルバジェット、入力データ速度、出力データ速度、メモリリソース、データバス速度およびその他の設計または性能の制約などのいくつもの要因によって異なり得る。ハードウェア、ファームウェア、および／またはソフトウェア要素は、本明細書では、総称して、または個別に「モジュール」、「ロジック」、「回路」、または「電気回路」と呼ばれ得ることに留意されたい。
いくつかの例は、製品または少なくとも１つのコンピュータ可読媒体を使用して実装され得るか、またはそれらとして実装され得る。コンピュータ可読媒体は、ロジックを格納するための非一時的記憶媒体を含み得る。いくつかの例では、非一時的記憶媒体は、揮発性メモリまたは不揮発性メモリ、取り外し可能または取り外し不可能なメモリ、消去可能または消去不可能なメモリ、書き込み可能または再書き込み可能なメモリなど、電子データを格納できる１つまたは複数のタイプのコンピュータ可読記憶媒体を含み得る。いくつかの例では、ロジックは、ソフトウェア構成要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、手順、ソフトウェアインターフェイス、ＡＰＩ、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、値、記号、またはそれらの任意の組み合わせなどの様々なソフトウェア要素を含み得る。
いくつかの例によれば、コンピュータ可読媒体は、機械、コンピューティングデバイスまたはシステムによって実行されたときに、機械、コンピューティングデバイスまたはシステムに、記載された例に従った方法および／または操作を実行させる命令を格納または維持するための非一時的記憶媒体を含み得る。命令は、ソースコード、コンパイルされたコード、解釈されたコード、実行可能コード、静的コード、動的コードなどの任意の適切なタイプのコードを含み得る。命令は、特定の機能を実行するように機械、コンピューティングデバイス、またはシステムに指示するために、事前定義されたコンピュータ言語、方法、または構文に従って実施され得る。命令は、任意の適切な高水準、低水準、オブジェクト指向、ビジュアル、コンパイルされた、および／または解釈されたプログラミング言語を使用して実施され得る。
少なくとも１つの例の１つまたは複数の態様は、プロセッサ内の様々なロジックを表す少なくとも１つの機械可読媒体に格納された表現命令によって実装され得て、命令は、機械、コンピューティングデバイスまたはシステムによって読み取られると、機械、コンピューティングデバイスまたはシステムに、本明細書に記載の技術を実行するためのロジックを製作させる。「ＩＰコア」として知られる、そのような表現は、有形の機械可読媒体に格納され、様々な顧客または製造施設に供給されて、実際にロジックまたはプロセッサを製造する製造機械にロードされ得る。
「一例」または「例」という句の出現は、必ずしもすべてが同じ例または実施形態を指すとは限らない。本明細書に記載の任意の態様は、態様が同じ図または要素に関して記載されているかどうかに関係なく、本明細書に記載されている他の任意の態様または同様の態様と組み合わせることができる。添付の図に示されるブロック機能の分割、省略、または包含は、これらの機能を実装するためのハードウェア構成要素、回路、ソフトウェア、および／または要素が、実施形態において必ずしも分割、省略、または包含されることを意味するものではない。
いくつかの例は、「結合された（ｃｏｕｐｌｅｄ）」および「接続された（ｃｏｎｎｅｃｔｅｄ）」という表現とそれらの派生語を使用して説明され得る。これらの用語は、必ずしも互いの同義語として意図されているわけではない。例えば、「接続された（ｃｏｎｎｅｃｔｅｄ）」および／または「結合された（ｃｏｕｐｌｅｄ）」という用語を使用する説明は、２つ以上の要素が互いに直接物理的または電気的に接触していることを示し得る。ただし、「結合された（ｃｏｕｐｌｅｄ）」という用語は、２つ以上の要素が互いに直接接触していないが、それでも互いに協力または相互作用していることを意味し得る。
本明細書における「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」などの用語は、順序、数量、または重要性を示すのではなく、ある要素を別の要素から区別するために使用される。本明細書における「ａ」および「ａｎ」という用語は、数量の制限を示すものではなく、参照される項目のうちの少なくとも１つの存在を示すものである。信号に関して本明細書で使用される「アサートされた（ａｓｓｅｒｔｅｄ）」という用語は、信号がアクティブであり、論理０または論理１のいずれかの論理レベルを信号に適用することによって達成できる信号の状態を示す。「に続いて（ｆｏｌｌｏｗ）」または「の後に（ａｆｔｅｒ）」という用語は、他の何らかの１つまたは複数のイベントの直後または後に続くことを指し得る。代替の実施形態に従って、他の一連のステップも実行され得る。さらに、特定の用途に応じて、追加のステップが追加または削除され得る。変更の任意の組み合わせを使用でき、本開示の利点を有する当業者は、その多くの変形、修正、および代替の実施形態を理解するであろう。
特に明記しない限り、句「Ｘ、ＹまたはＺのうちの少なくとも１つ」などの選言的な言葉は、項目、用語などがＸ、ＹもしくはＺまたはそのいずれかの組み合わせ（例えば、Ｘ、Ｙおよび／またはＺ）であってもよいことを示すために一般的に用いられるとして文脈の中で理解される。したがって、そのような選言的な言語は、特定の実施形態がＸの少なくとも１つ、Ｙの少なくとも１つ、またはＺの少なくとも１つがそれぞれ存在することを必要とすることを黙示することを一般的に意図しておらず、意図するべきではない。さらに、特に明記しない限り、句「Ｘ、Ｙ、およびＺの少なくとも１つ」などの接続詞は、Ｘ、Ｙ、Ｚ、または「Ｘ、Ｙ、および／またはＺ」を含むそれらの任意の組み合わせを意味すると理解されるべきである。
装置について説明してきた。本装置は、メモリモジュールの中心軸に沿ってコネクタを有するメモリモジュールを含む。メモリモジュールは、メモリモジュールの縁部とコネクタの側との間に存在するメモリモジュールの第１の領域に配置されたメモリチップの第１のセット、およびメモリモジュールの対向縁部とコネクタの対向測との間に存在する、メモリモジュールの第２の領域に配置されたメモリチップの第２のセットをさらに含む。
様々な実施形態では、メモリモジュールは、デュアルインラインメモリモジュール（ＤＩＭＭ）である。様々な実施形態では、メモリモジュールは、スモールアウトラインデュアルインメモリモジュール（ＳＯＤＩＭＭ）である。様々な実施形態では、メモリチップの第１のセットは、メモリチャネルに結合される。様々な実施形態では、メモリチップの第２のセットは、メモリチャネルに結合される。様々な実施形態では、第２のメモリチャネルは、メモリモジュール上のメモリチップのランクに結合される。様々な実施形態では、メモリチップの第１のセットは、ＥＣＣ情報を格納するランクの一部である。様々な実施形態では、メモリモジュールは、メモリモジュールの表面上に追加のメモリチップを有し、メモリチップの第１および第２のセットは、メモリモジュールの対面上にある。
コンピューティングシステムについて説明してきた。コンピューティングシステムは、第１のコネクタを有するマザーボードを含む。メモリモジュールは、メモリモジュールの中心軸に沿った第２のコネクタを含む。第１のコネクタは第２のコネクタに接続されている。メモリモジュールは、メモリモジュールの縁部とコネクタの側との間に存在するメモリモジュールの第１の領域に配置されたメモリチップの第１のセット、およびメモリモジュールの対向縁部とコネクタの対向測との間に存在する、メモリモジュールの第２の領域に配置されたメモリチップの第２のセットをさらに含む。
装置について説明する。装置は、プリント回路基板に接続するためのモジュールを備える。モジュールは、モジュールの中心軸に沿ったコネクタを含む。モジュールは、モジュールの縁部とコネクタの側との間に存在するモジュールの第１の領域に配置された第１の半導体チップ、およびモジュールの対向縁部とコネクタの対向測との間に存在する、モジュールの第２の領域に配置された第２の半導体チップをさらに含む。
［他の可能な項目］
（項目１）
メモリモジュールであって、上記メモリモジュールが、上記メモリモジュールの中心軸に沿ったコネクタを有し、上記メモリモジュールが、上記メモリモジュールの縁部と上記コネクタの側との間に存在する上記メモリモジュールの第１の領域に配置されたメモリチップの第１のセットと、上記メモリモジュールの対向縁部と上記コネクタの対向測との間に存在する、上記メモリモジュールの第２の領域に配置されたメモリチップの第２のセットとをさらに有する、メモリモジュール
を備える装置。
（項目２）
上記メモリモジュールが、デュアルインラインメモリモジュール（ＤＩＭＭ）である、項目１に記載の装置。
（項目３）
上記メモリチップの第１のセットがメモリチャネルに結合される、項目１に記載の装置。
（項目４）
上記メモリチップの上記第２のセットが上記メモリチャネルに結合される、項目３に記載の装置。
（項目５）
第２のメモリチャネルが、上記メモリモジュール上のメモリチップのランクに結合される、項目３に記載の装置。
（項目６）
上記メモリチップの第１のセットが、ＥＣＣ情報を格納するランクの一部である、項目１に記載の装置。
（項目７）
上記メモリモジュールが、上記メモリモジュールの表面上に追加のメモリチップを有し、上記メモリモジュールの対面上に上記メモリチップの第１のセットおよび上記メモリチップの第２のセットを有する、項目１に記載の装置。
（項目８）
第１のコネクタを有するマザーボードと、
メモリモジュールであって、上記メモリモジュールが、上記メモリモジュールの中心軸に沿った第２のコネクタを有し、上記第１のコネクタが上記第２のコネクタに接続され、上記メモリモジュールが、上記メモリモジュールの縁部と上記第２のコネクタの側との間に存在する上記メモリモジュールの第１の領域に配置されたメモリチップの第１のセットと、上記メモリモジュールの対向縁部と上記第２のコネクタの対向測との間に存在する、上記メモリモジュールの第２の領域に配置されたメモリチップの第２のセットとをさらに有する、メモリモジュールと
を備える、コンピューティングシステム。
（項目９）
上記メモリモジュールが、デュアルインラインメモリモジュール（ＤＩＭＭ）である、項目８に記載のコンピューティングシステム。
（項目１０）
上記メモリチップの第１のセットがメモリチャネルに結合される、項目８に記載のコンピューティングシステム。
（項目１１）
上記メモリチップの第２のセットが上記メモリチャネルに結合される、項目１０に記載のコンピューティングシステム。
（項目１２）
第２のメモリチャネルが、上記メモリモジュール上のメモリチップのランクに結合される、項目１０に記載のコンピューティングシステム。
（項目１３）
上記メモリチップの第１のセットが、ＥＣＣ情報を格納するランクの一部である、項目８に記載のコンピューティングシステム。
（項目１４）
上記メモリモジュールが、上記メモリモジュールの表面上の追加のメモリチップ、上記メモリモジュールの対面上の上記メモリチップの第１のセットおよび上記メモリチップの第２のセットを有する、項目８に記載のコンピューティングシステム。
（項目１５）
プリント回路基板に接続するモジュールであって、上記モジュールが、上記モジュールの中心軸に沿ったコネクタを有し、上記モジュールが、上記モジュールの縁部と上記コネクタの側との間に存在する上記モジュールの第１の領域に配置された第１の半導体チップと、上記モジュールの対向縁部と上記コネクタの対向測との間に存在する上記モジュールの第２の領域に配置された第２の半導体チップとをさらに有する、モジュール
を備える装置。

Claims (10)

  1. メモリモジュールであって、前記メモリモジュールが、前記メモリモジュールの中心軸に沿ったコネクタを有し、前記メモリモジュールが、前記メモリモジュールの縁部と前記コネクタの側との間に存在する前記メモリモジュールの第１の領域に配置されたメモリチップの第１のセットと、前記メモリモジュールの対向縁部と前記コネクタの対向測との間に存在する、前記メモリモジュールの第２の領域に配置されたメモリチップの第２のセットとをさらに有する、メモリモジュール
    を備える装置。
  2. 前記メモリモジュールが、デュアルインラインメモリモジュール（ＤＩＭＭ）である、請求項１に記載の装置。
  3. 前記メモリチップの第１のセットがメモリチャネルに結合される、請求項１に記載の装置。
  4. 前記メモリチップの前記第２のセットが前記メモリチャネルに結合される、請求項３に記載の装置。
  5. 第２のメモリチャネルが、前記メモリモジュール上のメモリチップのランクに結合される、請求項３に記載の装置。
  6. 前記メモリチップの第１のセットが、ＥＣＣ情報を格納するランクの一部である、請求項１に記載の装置。
  7. 前記メモリモジュールが、前記メモリモジュールの表面上に追加のメモリチップを有し、前記メモリモジュールの対面上に前記メモリチップの第１のセットおよび前記メモリチップの第２のセットを有する、請求項１に記載の装置。
  8. 請求項１から５のいずれか１項の主題を備える、コンピューティングシステム。
  9. 請求項６または７の主題を備える、請求項８に記載のコンピューティングシステム。
  10. プリント回路基板に接続するモジュールであって、前記モジュールが、前記モジュールの中心軸に沿ったコネクタを有し、前記モジュールが、前記モジュールの縁部と前記コネクタの側との間に存在する前記モジュールの第１の領域に配置された第１の半導体チップと、前記モジュールの対向縁部と前記コネクタの対向測との間に存在する前記モジュールの第２の領域に配置された第２の半導体チップとをさらに有する、モジュール
    を備える装置。
JP2021156032A 2020-12-23 2021-09-24 マザーボードの配線空間を節約する改良されたメモリモジュール Pending JP2022100221A (ja)

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