KR20220091360A - 마더보드 배선 공간을 보존하는 개선된 메모리 모듈 - Google Patents

마더보드 배선 공간을 보존하는 개선된 메모리 모듈 Download PDF

Info

Publication number
KR20220091360A
KR20220091360A KR1020210162147A KR20210162147A KR20220091360A KR 20220091360 A KR20220091360 A KR 20220091360A KR 1020210162147 A KR1020210162147 A KR 1020210162147A KR 20210162147 A KR20210162147 A KR 20210162147A KR 20220091360 A KR20220091360 A KR 20220091360A
Authority
KR
South Korea
Prior art keywords
memory
module
dimm
connector
memory module
Prior art date
Application number
KR1020210162147A
Other languages
English (en)
Inventor
샹 리
조지 버지스
코니카 강굴리
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20220091360A publication Critical patent/KR20220091360A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/70—Coupling devices
    • H01R12/71—Coupling devices for rigid printing circuits or like structures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/101—Analog or multilevel bus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H01L2924/14361—Synchronous dynamic random access memory [SDRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Mounting Of Printed Circuit Boards And The Like (AREA)

Abstract

장치가 설명된다. 이러한 장치는 인쇄 회로 보드에 플러그인하는 모듈을 포함한다. 이러한 모듈은 모듈의 중심 축을 따라 커넥터를 갖는다. 이러한 모듈은 모듈의 에지와 커넥터의 측면 사이에 존재하는 모듈의 제1 영역에 배치되는 제1 반도체 칩을 추가로 갖는다. 이러한 모듈은 모듈의 반대 에지와 커넥터의 반대 측면 사이에 존재하는 모듈의 제2 영역에 배치되는 제2 반도체 칩을 갖는다.

Description

마더보드 배선 공간을 보존하는 개선된 메모리 모듈{IMPROVED MEMORY MODULE THAT CONSERVES MOTHERBOARD WIRING SPACE}
본 발명의 분야는 일반적으로 전자 분야들에, 그리고, 보다 구체적으로는, 마더보드 배선 공간을 보존하는 개선된 메모리 모듈에 관련된다.
도 1a 및 도 1b는 "버터플라이(butterfly)" 구현으로 배열되는 SODIMM들(small outline dual-in memory modules)의 쌍(101_1, 101_2)을 도시한다(도 1a는 측면도를 도시하고, 도 1b는 평면도를 도시한다). 버터플라이 동작의 경우, SODIMM들(101_1, 101_2)은 그들의 각각의 면들이 SODIMM들(101_1, 101_2)이 플러그인되는 마더보드(102)와 평행하게 놓이도록 배향된다.
도 1a 및 도 1b에서 알 수 있는 바와 같이, SODIMM들(101_1, 101_2) 양자 모두는 마더보드(102)에 장착되는 대응하는 커넥터(103_1, 103_2)와 물리적으로 그리고 전기적으로 정합하는 전기적 I/O들(inputs/outputs)을 갖는 에지를 갖는다. 각각의 커넥터(103_1, 103_2)는 그 SODIMM(101_1, 101_2)을 마더보드(102)에 물리적으로 고정시킬 뿐만 아니라, SODIMM(101_1, 101_2)과 마더보드(102) 사이에서 신호들을 전송하는 전기 배선을 포함한다.
전형적으로, 버터플라이 SODIMM들은, SODIMM들(101_1, 101_2) 상의 메모리 칩들을 로컬 또는 메인 메모리로서 사용하는 프로세서와 같은, 고성능 반도체 칩(104) 근처에 배치된다.
도 1a 및 도 1b의 특정 종래 기술의 구현에서, 하나의 JEDEC(Joint Electron Device Engineering Council) DDR(dual data rate) 메모리 채널이 각각의 SODIMM에 라우팅된다(예를 들어, 제1 DDR5 메모리 채널은 제1 SODIMM(101_1)에 라우팅되고, 제2 DDR5 메모리 채널은 제2 DIMM(101_2)에 라우팅된다). 따라서, 고성능 반도체 칩(104)은 고성능 반도체 칩으로부터 나오는 상이한 메모리 채널들에 액세스하는 것에 의해 상이한 SODIMM들(101_1, 101_2) 상의 메모리 칩들에 액세스한다.
다음의 도면들과 함께 다음의 상세한 설명으로부터 본 발명의 더 나은 이해가 얻어질 수 있다.
도 1a 및 도 1b는 종래 기술의 SODIMM 버터플라이 배열을 묘사한다.
도 2a 및 도 2b는 개선된 SODIMM을 묘사한다.
도 3a, 도 3b, 도 3c, 도 3d 및 도 3e는 개선된 SODIMM의 실시예들을 묘사한다.
도 4는 컴퓨터 시스템을 묘사한다.
도 5는 데이터 센터를 묘사한다.
도 6은 랙을 묘사한다.
도 1a 및 도 1b의 버터플라이 배열의 문제점은 고성능 반도체 칩(104)과 이러한 고성능 반도체 칩(104)에 가장 가까운 SODIMM(101_1) 상에 있는 메모리 칩들 사이의 신호 배선에 관하여 상당한 비효율성이 있다는 점이다.
여기서, 강조된 신호 트레이스(105)로 알 수 있는 바와 같이, 트레이스가, 고성능 반도체 칩(104)에 도달하기 위해 단지 반대 방향으로 더블-백하려고, 커넥터(103_1)에 도달할 수 있도록 고성능 반도체 칩(104)으로부터 멀어지게 연장된 거리를 간다는 점에서 상당한 "더블-백(double-back)"이 있다.
점점 더 작아지는 폼 팩터들로 점점 더 많은 기능을 팩킹하는 방식들을 시스템 설계자들이 점점 더 추구함에 따라, 마더보드(102)에서의 신호 트레이스들을 위한 공간은 점점 더 제약되고 있다. 여기서, 도 1의 강조된 트레이스(105)의 연장된 더블-백 런 세그먼트(106)는 마더보드 공간의 비효율적인 사용에 대응한다. 세그먼트(106)가 단축될 수 있으면, 프리드-업 공간은 다른 신호들에 대해 사용될 수 있고 마더보드(102)의 배선 공간 제약들을 완화시킬 수 있다.
도 2a 및 도 2b는 개선된 폼 팩터 DIMM(201)을 위한 커넥터(들)(203)를 DIMM 에지를 따르는 것보다는 오히려 DIMM(201)의 중심 축(210)을 따라 배치하는 개선된 접근법을 도시한다. 도 2a는 측면도를 도시하고, 도 2b는 평면도를 도시한다.
도 2a의 측면도에 관하여, 개선된 폼 팩터 DIMM(201)의 중심 축(210)을 따른 커넥터 (203_2)의 배치는 더블-백된 트레이스 세그먼트(206)의 길이를 크게 감소시킨다. 즉, DIMM(201)의 먼 에지까지 내내 고성능 반도체 칩(204)으로부터 먼 방향으로 연장되기보다는 오히려, 대신에, 신호 트레이스는 DIMM(201)의 중간 영역으로 연장되기만 하면 된다. 따라서, 도 2a의 더블-백 세그먼트(206)의 길이는 도 1a의 종래 기술에서의 해결책에서의 더블-백 세그먼트(106)의 길이의 (대략) 절반이다.
또한, 도 2b에서 관찰되는 바와 같이, 상이한 채널들에 연결되는 메모리 칩들은, 도 1b에서 관찰되는 바와 같이, 하나의 SODIMM(101_1)의 메모리 칩들이 고성능 반도체 칩(104)과 다른 SODIMM(101_2)의 메모리 칩들 사이에 있기보다는 오히려 "나란히(side-by-side)" 배치된다.
나란한 배열로, 개선된 폼 팩터 DIMM(201) 상에 채널들 양자 모두에 대한 메모리 칩들이 배치될 수 있다. 즉, 제1 JEDEC DDR 메모리 채널 "CH1"(예를 들어, DDR5 메모리 채널)에 대한 메모리 칩들이 DIMM(201)의 상부 부분에 배치되고, 제2 JEDEC DDR 메모리 채널 "CH2"에 대한 메모리 칩들이 DIMM(201)의 하부 부분에 배치된다(영역들/채널들 양자 모두에 대한 메모리 칩들은 우측 "A" 부분 및 좌측 "B" 부분을 갖는다).
메모리 채널들 양자 모두는 개선된 폼 팩터 DIMM(201) 상에 그 자신의 연관된 커넥터를 갖는다. 즉, 커넥터 (203_1)는 DIMM(201)의 상부 영역에서의 메모리 칩들을 제1 메모리 채널(CH1)에 연결시키고, 커넥터 (203_2)는 DIMM(201)의 하부 영역에서의 메모리 칩들을 제2 메모리 채널(CH2)에 연결시킨다(다양한 실시예들에서, 개선된 폼 팩터 DIMM(201)은 메모리 칩들과 커넥터들 사이에 연결되는 버퍼 칩들을 포함한다).
따라서, 도 2a 및 도 2b의 접근법은 마더보드(202)의 배선 공간을 절약할 뿐만 아니라 도 1a 및 도 1b의 접근법에 비교하여 하드웨어 구현을 또한 절약한다(하나의 더 적은 DIMM 인쇄 회로 보드가 소비된다).
다양한 실시예들에서, 채널 당 또는 DIMM 당 하나의 PMIC(power management integrated circuit) 칩이 있다. 따라서, 도 2a 및 2b의 특정한 개선된 폼 팩터 DIMM(201)에 대해, 하나 또는 2개의 PMIC 칩이 있을 수 있다. 이와 무관하게, 다양한 실시예들에서, 단일의 또는 쌍의 PMIC 칩(211)이 DIMM의 상단 측면 상에서 개선된 폼 팩터 DIMM(201)의 중심 축(210)을 따라 배치된다(커넥터들 (203_1, 203_2)이 DIMM(201)의 하단 측면 상에서 DIMM(201)의 중심 축(210)을 따라 위치된다).
도 2a 및 도 2b의 실시예에서, 메모리 채널 당 2개의 랭크들이 있을 수 있다(상단 측면 상의 메모리 칩들이 하나의 랭크에 대응하는 한편 하단 측면 상의 메모리 칩들이 제2 랭크에 대응한다). 각각의 랭크는 A 절반 및 B 절반으로 분할되고, 여기서 A 절반은 고성능 반도체 칩(204)으로부터 더 먼 DIMM(201)의 측면 상에 있고, B 절반은 고성능 반도체 칩(204)에 더 가까운 DIMM(201)의 측면 상에 있다.
도 3a 내지 도 3e는 DIMM의 중심 축을 따라 커넥터(들)를 배치하는 추가적인 개선된 폼 팩터 DIMM 버전들을 도시한다. 도 3a는 도 2a 및 도 2b의 DIMM(201)과 같은 DIMM을 도시하지만 ECC(error correction code) 정보를 저장하기 위한 추가적인 메모리 칩들을 또한 갖는다. 따라서, 도 3a의 DIMM은 도 2a 및 도 2b의 DIMM보다 약간 더 길다.
도 3b는 하나의 채널에만 접속하는 그리고 따라서 도 2a 및 2b의 DIMM(201)의 메모리 칩들의 절반을 갖는(그리고 그 길이의 (대략) 절반인) 단일 채널 카드를 도시한다.
도 3c는 매우 낮은 프로파일 구현들에 대한 단일 랭크 DIMM을 도시한다. 여기서, 메모리 칩들은 DIMM의 수직 높이를 작게 유지하기 위해 (메모리 칩들과 양자 모두의 면들 상에 채워지는 DIMM에 비교하여 채널 당 랭크를 제거하는) DIMM의 상단 면 상에 배치되지 않는다. DIMM은 도 2a 및 도 2b에서와 같이 듀얼 채널일 수 있거나, 또는, 도 3b에서와 같이 단일 채널일 수 있다. 추가적으로, 도 3c의 DIMM은 ECC 메모리 칩들을 포함하거나 또는 포함하지 않을 수 있다.
도 3d는 채널 당 메모리 칩들의 2개의 랭크들을 통합하는 다른 해결책을 도시하지만, 메모리 칩들의 하나의 랭크는 DIMM의 상단 면 상에 배치되고, 메모리 칩들의 다른 랭크는 마더보드 상에 직접 장착된다. 도 3d의 해결책은, 예를 들어, 마더보드 상에 고정된 양의 메모리를 갖는 시스템들에 대해 사용될 수 있다. 전체 메모리 용량은 DIMM 당 채널 당 하나의 랭크를 추가하는 것에 의해 확장될 수 있다.
커넥터들은, 예를 들어, 시스템 또는 다른 곳에 전기 잡음을 도입하는 방출된 복사의 소스들일 수 있다. 도 3e는 위에 설명된 개선된 폼 팩터 DIMM의 커넥터에 의해 방출되는 임의의 잡음이, 예를 들어, 마더보드의 상단 면과 DIMM의 하단 면 사이에 커넥터를 캡슐화하는 접지된 도전성 재료(예를 들어, 금속 포일)로 커넥터를 차폐하는 것에 의해 감쇠될 수 있다는 점을 도시한다.
시스템 설계자 선택에 의존하여, 하나 이상의 DIMM이 단일 채널에 플러그될 수 있다. 따라서, 예를 들어, 다른 개선된 폼 팩터 DIMM이 도 2b의 DIMM(201) 다음에 배치될 수 있으며, 다른 DIMM의 상부 영역은 제1 채널에 연결되는 메모리 칩들을 갖고, 다른 DIMM의 하부 영역은 제2 채널에 연결되는 메모리 칩들을 갖는다.
위에 설명된 바와 같은 개선된 폼 팩터 DIMM은 DRAM(dynamic random access memory) 칩들, Intel Corporation으로부터의 OptaneTM 메모리와 같은, 비휘발성 바이트 어드레싱 가능 메모리 칩들(예를 들어, 저항성 스토리지 셀들이 칩 기판 위에 적층되는 3차원 크로스 포인트 메모리), 또는 DRAM과 비휘발성 바이트 어드레싱 가능 메모리 칩들의 조합을 포함할 수 있다.
위 교시들이 DIMM들 이외의 다른 모듈들에 잠재적으로 적용될 수 있다는 점을 지적하는 것이 적절하다. 예를 들어, 인쇄 회로 보드(마더보드)에 플러그되는 하나 이상의 반도체 칩을 갖는 다양한 다른 종류의 모듈들은 모듈의 중심 축을 따라 배치되는 커넥터를 가질 수 있다.
이러한 모듈들 상에 배치될 수 있는 칩들은 다수의 상이한 고성능 반도체 칩들(예를 들어, 시스템-온-칩, 가속기 칩(예를 들어, 신경망 프로세서), GPU(graphics processing unit), GPGPU(general purpose graphics processing unit), FPGA(field programmable gate array), ASIC(application specific integrated circuit)), "X" 처리 유닛("XPU") 중 임의의 것일 수 있으며, 여기서 "X"는 범용 프로세서 이외의 임의의 프로세서(예를 들어, 그래픽에 대해서는 G, 데이터에 대해서는 D, 인프라스트럭처에 대해서는 I 등)일 수 있다.
본 명세서의 교시를 사용하는 모듈을 갖는 PCB 보드는 (19" 또는 23" 폭 개구들을 갖고 구체적인 높이 단위들(예를 들어, 1U, 2U, 3U, 여기서 U=1.75")의 높이들을 갖는 섀시용 장착 구멍들을 갖는 랙과 같은) 산업 표준 랙과 호환가능한 치수들을 갖는 섀시에 통합될 수 있다. 하나의 예는 전자 장비를 위한 IEC 60297 기계적 구조들 - 482.6 mm(19인치) 시리즈의 기계적 구조들의 치수이다. 그러나, 일반적으로, 임의의 치수의 섀시가 가능하다.
위에 설명된 칩 패키지 대 마더보드 접속들의 전기 I/O들은 다양한 데이터 센터 컴퓨팅 및 네트워킹 시스템 인터커넥트 기술들과 호환가능하거나 또는 이들과 연관된 신호들을 전송하기 위해 사용될 수 있다. 예들은 예를 들어, (예를 들어, Advanced Micro Devices (AMDTM) 제품들과 연관되고 및/또는 이들로 구현되는 바와 같은) Infinity Fabric 중 임의의 것과 연관된 데이터 및/또는 클록킹 신호들 또는 이들의 파생물들, CCIX(Cache Coherent Interconnect for Accelerators) 컨소시엄에 의해 개발되는 사양들 또는 이들의 파생물들, GEN-Z 컨소시엄에 의해 개발되는 사양들 또는 이들의 파생물들, CAPI(Coherent Accelerator Processor Interface)에 의해 개발되는 사양들 또는 이들의 파생물들, CXL(Compute Express Link) 컨소시엄에 의해 개발되는 사양들 또는 이들의 파생물들, Hyper Transport 컨소시엄에 의해 개발되는 사양들 또는 이들의 파생물, Ethernet, Infiniband, NVMe-oF, PCIe 등을 포함한다.
위에 제공된 교시들을 사용하는 모듈을 갖는 PCB 보드, 및/또는 이러한 PCB 보드의 연관된 전자 시스템은, 전체 컴퓨터 시스템의 주 컴포넌트들(예를 들어, CPU, 메인 메모리 제어기, 메인 메모리, 주변기기 제어기 및 대용량 비-휘발성 스토리지)을 포함할 수 있거나, 또는 전체 컴퓨터 시스템의 단지 일부 서브세트의 기능성(예를 들어, 주로 CPU 프로세서 전력을 포함하는 섀시, 주로 메인 메모리 제어 및 메인 메모리를 포함하는 섀시, 주로 스토리지 제어기 및 스토리지를 포함하는 섀시)을 포함할 수 있다. 후자는 분해된 컴퓨팅 시스템들에 특히 유용할 수 있다.
분해된 컴퓨터 시스템의 경우에, 컴퓨팅 시스템의 코어 컴포넌트들(예를 들어, CPU 프로세서들, 메모리, 스토리지, 가속기들 등)이 모두 공통 섀시 내에 하우징되고 공통 마더보드에 접속되는 전통적인 컴퓨터와 달리, 이러한 컴포넌트들은 동일한 한정된 마더보드 대신에 더 큰 노출된 백플레인 또는 네트워크에 플러그-인하는 별개의 플러그가능한 카드들 또는 다른 플러그가능한 컴포넌트들(예를 들어, CPU 카드, 시스템 메모리 카드, 스토리지 카드, 가속기 카드 등) 상에 대신 통합된다. 이와 같이, 예를 들어, 백플레인 또는 네트워크에 CPU 카드들을 추가하는 것에 의해 CPU 컴퓨터 전력이 추가될 수 있고, 백플레인 또는 네트워크에 메모리 카드들을 추가하는 것에 의해 시스템 메모리가 추가될 수 있는 등이다. 이러한 시스템들은 전통적인 컴퓨터들보다 훨씬 더 고속의 카드 대 카드 접속을 나타낼 수 있다. 하나 이상의 분해된 컴퓨터 및/또는 전통적인 컴퓨터/서버가, 예를 들어, 데이터 센터와 같은 IT(information technology) 구현의 더 큰 구성에서 컴퓨팅 시스템 기능을 위한 PoD(Point of Delivery)로서 식별될 수 있다.
도 4는 예시적인 시스템을 묘사한다. 이러한 시스템은 본 명세서에 제공되는 교시들을 사용할 수 있다. 시스템(400)은, 시스템(400)에 대한 명령어들의, 처리, 동작 관리, 및 실행을 제공하는 프로세서(410)를 포함한다. 프로세서(410)는 임의의 타입의 마이크로프로세서, CPU(central processing unit), GPU(graphics processing unit), 처리 코어, 또는 시스템(400)에 대한 처리를 제공하는 다른 처리 하드웨어, 또는 프로세서들의 조합을 포함할 수 있다. 프로세서(410)는 시스템(400)의 전체 동작을 제어하고, 하나 이상의 프로그램가능 범용 또는 특수-목적 마이크로프로세서, DSP(digital signal processors), 프로그램가능 제어기, ASIC(application specific integrated circuits), PLD(programmable logic devices) 등, 또는 이러한 디바이스들의 조합일 수 있거나 또는 이들을 포함할 수 있다.
하나의 예에서, 시스템(400)은 프로세서(410)에 연결되는 인터페이스(412)를 포함하고, 이는, 메모리 서브시스템(420) 또는 그래픽 인터페이스 컴포넌트들(440), 또는 가속기들(442)과 같은, 더 높은 대역폭의 접속들을 필요로 하는 시스템 컴포넌트들에 대한 더 높은 속도 인터페이스 또는 높은 처리량 인터페이스를 표현할 수 있다. 인터페이스(412)는 인터페이스 회로를 표현하고, 이는 독립형 컴포넌트일 수 있거나 또는 프로세서 다이 상에 통합될 수 있다. 존재하는 경우, 그래픽 인터페이스(440)는 시스템(400)의 사용자에게 시각적 디스플레이를 제공하기 위한 그래픽 컴포넌트들에 인터페이스한다. 하나의 예에서, 그래픽 인터페이스(440)는 사용자에게 출력을 제공하는 HD(high definition) 디스플레이를 구동할 수 있다. 고 해상도는 대략 100 PPI(pixels per inch) 이상의 픽셀 밀도를 갖는 디스플레이를 지칭할 수 있고, 풀 HD(예를 들어, 1080p), 레티나 디스플레이들, 4K(초-고 해상도 또는 UHD) 등과 같은 포맷들을 포함할 수 있다. 하나의 예에서, 디스플레이는 터치스크린 디스플레이를 포함할 수 있다. 하나의 예에서, 그래픽 인터페이스(440)는 메모리(430)에 저장된 데이터에 기초하여 또는 프로세서(410)에 의해 실행되는 동작들에 기초하여 또는 양자 모두에 기초하여 디스플레이를 생성한다. 하나의 예에서, 그래픽 인터페이스(440)는 메모리(430)에 저장된 데이터에 기초하여 또는 프로세서(410)에 의해 실행되는 동작들에 기초하여 또는 양자 모두에 기초하여 디스플레이를 생성한다.
가속기들(442)은 프로세서(410)에 의해 액세스되거나 또는 사용될 수 있는 프로그램가능 또는 고정 기능 오프로드 엔진일 수 있다. 예를 들어, 가속기들(442) 중의 가속기는 압축(DC) 능력, PKE(public key encryption)와 같은 암호화 서비스들, 암호, 해시/인증 능력들, 복호화, 또는 다른 능력들 또는 서비스들을 제공할 수 있다. 일부 실시예들에서, 또한 또는 대안적으로, 가속기들(442) 중의 가속기는 본 명세서에 설명되는 바와 같이 필드 선택 제어기 능력들을 제공한다. 일부 경우들에서, 가속기들(442)은 CPU 소켓(예를 들어, CPU를 포함하고 CPU와의 전기적 인터페이스를 제공하는 마더보드 또는 회로 보드에 대한 커넥터)에 통합될 수 있다. 예를 들어, 가속기들(442)은 단일 또는 멀티-코어 프로세서, 그래픽 처리 유닛, 논리 실행 유닛 단일 또는 멀티-레벨 캐시, 프로그램들 또는 스레드들을 독립적으로 실행하기 위해 사용가능한 기능 유닛들, ASIC들(application specific integrated circuits), NNP들(neural network processors), "X" 처리 유닛(XPU)들, 프로그램가능 제어 로직, 및, FPGA들(field programmable gate arrays)과 같은, 프로그램가능 처리 엘리먼트들을 포함할 수 있다. 가속기들(442)은 다수의 신경 네트워크들, 프로세서 코어들을 제공할 수 있거나, 또는 그래픽 처리 유닛들은 AI(artificial intelligence) 또는 ML(machine learning) 모델들에 의한 사용을 위해 이용가능하게 될 수 있다. 예를 들어, AI 모델은, 강화 학습 스킴, Q-학습 스킴, 딥-Q 학습, 또는 A3C(Asynchronous Advantage Actor-Critic), 조합 신경 네트워크, 순환 조합 신경 네트워크, 또는 다른 AI 또는 ML 모델 중 임의의 것 또는 그 조합을 사용하거나 또는 포함할 수 있다. 다수의 신경 네트워크들, 프로세서 코어들, 또는 그래픽 처리 유닛들이 AI 또는 ML 모델들에 의한 사용을 위해 이용가능하게 될 수 있다.
메모리 서브시스템(420)은 시스템(400)의 메인 메모리를 표현하고, 프로세서(410)에 의해 실행될 코드, 또는 루틴을 실행함에 있어서 사용될 데이터 값들에 대한 스토리지를 제공한다. 메모리 서브시스템(420)은 ROM(read-only memory), 플래시 메모리, 휘발성 메모리, 또는 이러한 디바이스들의 조합과 같은 하나 이상의 메모리 디바이스(430)를 포함할 수 있다. 메모리(430)은, 다른 것들 중에서, 시스템(400)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 OS(operating system)(432)를 저장하고 호스팅한다. 추가적으로, 애플리케이션들(434)은 메모리(430)로부터의 OS(432)의 소프트웨어 플랫폼 상에서 실행될 수 있다. 애플리케이션들(434)은 하나 이상의 기능의 실행을 수행하는 그 자신의 연산 로직을 갖는 프로그램들을 표현한다. 프로세스들(436)은 OS(432) 또는 하나 이상의 애플리케이션(434) 또는 조합에 보조 기능들을 제공하는 에이전트들 또는 루틴들을 표현한다. OS(432), 애플리케이션들(434), 및 프로세스들(436)은 시스템(400)에 대한 기능들을 제공하기 위한 소프트웨어 로직을 제공한다. 하나의 예에서, 메모리 서브시스템(420)은 메모리 제어기(422)를 포함하고, 이는 메모리(430)에 커맨드들을 생성하고 발행하기 위한 메모리 제어기이다. 메모리 제어기(422)는 프로세서(410)의 물리적 부분 또는 인터페이스(412)의 물리적 부분일 수 있다는 점이 이해될 것이다. 예를 들어, 메모리 제어기(422)는, 프로세서(410)를 갖는 회로 상에 통합되는, 통합 메모리 제어기일 수 있다. 일부 예들에서, SOC 또는 SoC(system on chip)는, 프로세서들, 그래픽, 메모리, 메모리 제어기, 및 I/O(input/output) 제어 로직 중 하나 이상을 하나의 SoC 패키지로 조합한다.
휘발성 메모리는 디바이스에 대한 전력이 중단되면 그 상태(및 따라서 그것에 저장된 데이터)가 불확정적인 메모리이다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시할 것을 요구한다. 동적 휘발성 메모리의 하나의 예는 DRAM(Dynamic Random Access Memory), 또는 SDRAM(Synchronous DRAM)과 같은 일부 변형을 포함한다. 본 명세서에 설명되는 바와 같은 메모리 서브시스템은, DDR3(Double Data Rate 버전 3, 2007년 6월 27일 JEDEC(Joint Electronic Device Engineering Council)에 의한 오리지널 릴리스)과 같은 다수의 메모리 기술들과 호환가능할 수 있다. DDR4(DDR 버전 4, JEDEC에 의해 2012년 9월에 공개된 초기 사양), DDR4E(DDR 버전 4), LPDDR3(Low Power DDR 버전 3, JESD209-3B, JEDEC에 의한 2013년 8월자), LPDDR4(LPDDR 버전 4, JESD209-4, 2014년 8월에 JEDEC에 의해 처음으로 공개됨), WIO2(Wide Input/output 버전 2, JESD229-2, 2014년 8월에 JEDEC에 의해 처음으로 공개됨), HBM(High Bandwidth Memory, JESD325, 2013년 10월에 JEDEC에 의해 처음으로 공개됨), LPDDR5 (저 전력 DDR5, JESD209-5, 2019년 2월에 JEDEC에 의해 원래 공개됨), DDR5 (DDR 버전 5, JESD79-5, 2020년 7월에 JEDEC에 의해 원래 공개됨), HBM2(HBM 버전 2, JEDEC에 의해 현재 논의중임) 등 또는 메모리 기술들의 조합들, 및 이러한 사양들의 파생들 또는 확장들에 기초하는 기술들. JEDEC 표준들은 www.jedec.org에서 이용가능하다.
구체적으로 예시되지는 않았지만, 시스템(400)은 메모리 버스, 그래픽 버스, 인터페이스 버스 등과 같은 디바이스들 사이의 하나 이상의 버스 또는 버스 시스템을 포함할 수 있다는 점이 이해될 것이다. 버스들 또는 다른 신호 라인들은 컴포넌트들을 함께 통신가능하게 또는 전기적으로 연결하거나, 또는 이들 양자 모두는 컴포넌트들을 통신가능하게 그리고 전기적으로 연결할 수 있다. 버스들은 물리적 통신 라인들, 포인트-투-포인트 접속들, 브리지들, 어댑터들, 제어기들, 또는 다른 회로 또는 조합을 포함할 수 있다. 버스들은, 예를 들어, 시스템 버스, PCIe(Peripheral Component Interconnect express) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, RDMA(Remote Direct Memory Access), iSCSI(Internet Small Computer Systems Interface), NVMe(NVM express), CXL(Coherent Accelerator Interface), CAPI(Coherent Accelerator Processor Interface), USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스 중 하나 이상을 포함할 수 있다.
하나의 예에서, 시스템(400)은 인터페이스(414)를 포함하고, 이는 인터페이스(412)에 연결될 수 있다. 하나의 예에서, 인터페이스(414)는 인터페이스 회로를 표현하고, 이는 독립형 컴포넌트들 및 집적 회로를 포함할 수 있다. 하나의 예에서, 다수의 사용자 인터페이스 컴포넌트들 또는 주변기기 컴포넌트들, 또는 양자 모두가 인터페이스(414)에 연결된다. 네트워크 인터페이스(450)는 시스템(400)에게 하나 이상의 네트워크에 걸쳐 원격 디바이스들(예를 들어, 서버 또는 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(450)는 Ethernet 어댑터, 무선 상호 접속 컴포넌트들, 셀룰러 네트워크 상호 접속 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준들 기반 또는 독점적 인터페이스들을 포함할 수 있다. 네트워크 인터페이스(450)는 원격 디바이스에 데이터를 송신할 수 있고, 이는 메모리에 저장된 데이터를 전송하는 것을 포함할 수 있다. 네트워크 인터페이스(450)는 원격 디바이스로부터 데이터를 수신할 수 있고, 이는 수신된 데이터를 메모리에 저장하는 것을 포함할 수 있다. 다양한 실시예들이 네트워크 인터페이스(450), 프로세서(410), 및 메모리 서브시스템(420)과 관련하여 사용될 수 있다.
하나의 예에서, 시스템(400)은 하나 이상의 I/O(input/output) 인터페이스(들)(460)를 포함한다. I/O 인터페이스(460)는 이를 통해 사용자가 시스템(400)과 상호작용하는 하나 이상의 인터페이스 컴포넌트(예를 들어, 오디오, 영숫자, 촉각/터치, 또는 다른 인터페이싱)를 포함할 수 있다. 주변기기 인터페이스(470)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 시스템(400)에 의존적으로 접속하는 디바이스들을 일반적으로 지칭한다. 의존적 접속은 그 위에서 동작이 실행되고, 사용자가 그와 상호작용하는 소프트웨어 플랫폼 또는 하드웨어 플랫폼 또는 양자 모두를 시스템(400)이 제공하는 것이다.
하나의 예에서, 시스템(400)은 데이터를 비휘발성 방식으로 저장하는 스토리지 서브시스템(480)을 포함한다. 하나의 예에서, 특정 시스템 구현들에서, 스토리지(480)의 적어도 특정 컴포넌트들이 메모리 서브시스템(420)의 컴포넌트들과 중첩될 수 있다. 스토리지 서브시스템(480)은, 하나 이상의 자기, 고체 상태, 또는 광학 기반 디스크들, 또는 조합과 같은, 대량의 데이터를 비휘발성 방식으로 저장하기 위한 임의의 종래의 매체일 수 있거나 또는 이를 포함할 수 있는, 스토리지 디바이스(들)(484)를 포함한다. 스토리지(484)는 코드 또는 명령어들 및 데이터(486)를 영구 상태로 보유한다(예를 들어, 시스템(400)에 대한 전력의 중단에도 불구하고 값이 유지된다). 비록 메모리(430)가 전형적적으로 프로세서(410)에 명령어들을 제공하기 위한 실행 또는 동작 메모리이더라도, 스토리지(484)는 일반적으로 "메모리(memory)"인 것으로 고려될 수 있다. 스토리지(484)는 비휘발성인 반면, 메모리(430)는 휘발성 메모리를 포함할 수 있다(예를 들어, 시스템(400)으로의 전력이 중단되면, 데이터의 값 또는 상태는 불확정적임). 하나의 예에서, 스토리지 서브시스템(480)은 스토리지(484)와 인터페이스하는 제어기(482)를 포함한다. 하나의 예에서, 제어기(482)는 인터페이스(414) 또는 프로세서(410)의 물리적 부분이거나, 또는 프로세서(410) 및 인터페이스(414) 양자 모두에서의 회로들 또는 로직을 포함할 수 있다.
NVM(non-volatile memory) 디바이스는 심지어 디바이스에 대한 전력이 중단되더라도 상태가 확정적인 메모리이다. 하나의 실시예에서, NVM 디바이스는, NAND 기술들과 같은, 블록 어드레싱 가능 메모리 디바이스, 또는 보다 구체적으로는, 다중-임계 레벨 NAND 플래시 메모리(예를 들어, "SLC"(Single-Level Cell), "MLC"(Multi-Level Cell), "QLC"(Quad-Level Cell), "TLC"(Tri-Level Cell), 또는 일부 다른 NAND)를 포함할 수 있다. NVM 디바이스는 바이트-어드레싱가능한 라이트-인-플레이스(write-in-place) 3차원 크로스 포인트 메모리 디바이스, 또는, 단일 또는 멀티-레벨 PCM(Phase Change Memory) 또는 PCMS(phase change memory with a switch), 칼코게나이드 상 변화 재료(예를 들어, 칼코게나이드 유리)를 사용하는 NVM 디바이스들, 금속 산화물 베이스, 산소 결손 베이스 및 CB-RAM(Conductive Bridge Random Access Memory)을 포함하는 저항성 메모리, 나노와이어 메모리, 강유전성 랜덤 액세스 메모리(FeRAM, FRAM), 멤리스터 기술을 포함하는 MRAM(magneto resistive random access memory), STT(spin transfer torque)-MRAM, 스핀트로닉 자기 접합 메모리 기반 디바이스, MTJ(magnetic tunneling junction) 기반 디바이스, DW(Domain Wall) 및 SOT(Spin Orbit Transfer) 기반 디바이스, 사이리스터 기반 메모리 디바이스, 또는 위의 것 중 임의의 것의 조합, 또는 다른 메모리와 같은, 다른 바이트 어드레싱가능한 라이트-인-플레이스 NVM 디바이스(영구 메모리라고 또한 지칭됨)를 또한 포함할 수 있다.
전원(묘사되지 않음)이 시스템(400)의 컴포넌트들에 전력을 제공한다. 보다 구체적으로는, 전원은 시스템(400)의 컴포넌트들에 전력을 제공하기 위해 시스템(600)에서의 하나의 또는 다수의 전력 공급기에 전형적으로 인터페이스한다. 하나의 예에서, 전력 공급기는 벽 콘센트에 플러그하기 위해 AC-DC(교류-직류) 어댑터를 포함한다. 이러한 AC 전력은 재생가능 에너지(예를 들어, 태양 전력) 전원일 수 있다. 하나의 예에서, 전원은, 외부 AC-DC 컨버터와 같은, DC 전원을 포함한다. 하나의 예에서, 전원 또는 전력 공급기는 충전 필드에 대한 근접을 통해 충전하기 위한 무선 충전 하드웨어를 포함한다. 하나의 예에서, 전원은 내부 배터리, 교류 공급기, 모션-기반 전력 공급기, 태양 전력 공급기, 또는 연료 전지 소스를 포함할 수 있다.
예에서, 시스템(400)은 분해된 컴퓨팅 시스템으로서 구현될 수 있다. 예를 들어, 시스템(600)은 프로세서들, 메모리들, 스토리지들, 네트워크 인터페이스들, 및 다른 컴포넌트들의 인터커넥트된 계산 슬레드들로 구현될 수 있다. PCIe, Ethernet, 또는 광학 인터커넥트들(또는 이들의 조합)과 같은 고속 인터커넥트들이 사용될 수 있다. 예를 들어, 슬레드들은 OCP(Open Compute Project) 또는 다른 분해된 컴퓨팅 노력에 의해 공표되는 임의의 사양들에 따라 설계될 수 있고, 이는 메인 아키텍처 컴퓨터 컴포넌트들을 랙-플러그가능 컴포넌트들(예를 들어, 랙 플러그가능 처리 컴포넌트, 랙 플러그가능 메모리 컴포넌트, 랙 플러그가능 스토리지 컴포넌트, 랙 플러그가능 가속기 컴포넌트 등)로 모듈화하려고 노력한다.
도 5는 데이터 센터의 예를 묘사한다. 다양한 실시예들이 도 5의 데이터 센터에서 또는 이와 함께 사용될 수 있다. 도 5에 도시되는 바와 같이, 데이터 센터(500)는 광학 패브릭(512)을 포함할 수 있다. 광학 패브릭(512)은 이를 통해 데이터 센터(500)에서의 임의의 특정의 슬레드가 데이터 센터(500)에서의 다른 슬레드들에 신호들을 전송할 수 있는(그리고 이들로부터 신호들을 수신할 수 있는) (광학 케이블링과 같은) 광학 시그널링 매체 및 광학 스위칭 인프라스트럭처의 조합을 일반적으로 포함할 수 있다. 그러나, 광학, 무선, 및/또는 전기 신호들은 패브릭(512)을 사용하여 송신될 수 있다. 광학 패브릭(512)가 임의의 주어진 슬레드에 제공하는 시그널링 접속성은 동일한 랙에서의 다른 슬레드들 및 다른 랙들에서의 슬레드들 양자 모두에 대한 접속성을 포함할 수 있다. 데이터 센터(500)는 4개의 랙들(502A 내지 502D)을 포함하고, 랙들(502A 내지 502D)은 각각의 쌍의 슬레드들(504A-1 및 504A-2, 504B-1 및 504B-2, 504C-1 및 504C-2, 및 504D-1 및 504D-2)를 하우징한다. 따라서, 이러한 예에서, 데이터 센터(500)는 총 8개의 슬레드들을 포함한다. 광학 패브릭(512)은 7개의 다른 슬레드들 중 하나 이상과의 슬레드 시그널링 접속성을 제공할 수 있다. 예를 들어, 광학 패브릭(512)을 통해, 랙(502A)에서의 슬레드(504A-1)는 랙(502A)에서의 슬레드(504A-2) 뿐만 아니라 데이터 센터(500)의 다른 랙들(502B, 502C, 및 502D) 중에 분산되어 있는 6개의 다른 슬레드들(504B-1, 504B-2, 504C-1, 504C-2, 504D-1, 및 504D-2)과의 시그널링 접속성을 가질 수 있다. 실시예들이 이러한 예에 제한되는 것은 아니다. 예를 들어, 패브릭(512)은 광학 및/또는 전기 시그널링을 제공할 수 있다.
도 6은, ToR(Top of Rack) 스위치(604), 포드 관리기(606), 및 복수의 풀링된 시스템 서랍들을 각각 포함하는, 다수의 컴퓨팅 랙들(602)을 환경(600)이 포함하는 것을 묘사한다. 일반적으로, 풀링된 시스템 서랍들은, 예를 들어, 분해된 컴퓨팅 시스템에 영향을 주기 위해, 풀링된 계산 서랍들 및 풀링된 스토리지 서랍들을 포함할 수 있다. 선택적으로, 풀링된 시스템 서랍들은 풀링된 메모리 서랍들 및 풀링된 I/O(Input/Output) 서랍들을 또한 포함할 수 있다. 예시된 실시예에서 풀링된 시스템 서랍들은 INTEL® XEON® 풀링된 컴퓨터 서랍(608), 및 INTEL® ATOMTM 풀링된 계산 서랍(210), 풀링된 스토리지 서랍(212), 풀링된 메모리 서랍(214), 및 풀링된 I/O 서랍(616)을 포함한다. 풀링된 시스템 서랍들 각각은, 40 Gb/s(Gigabit/second) 또는 100Gb/s Ethernet 링크 또는 100+ Gb/s SiPh(Silicon Photonics) 광학 링크와 같은, 고속 링크(618)를 통해 ToR 스위치(604)에 접속된다. 하나의 실시예에서, 고속 링크(618)는 800 Gb/s SiPh 광학 링크를 포함한다.
다시, 서랍들은 OCP(Open Compute Project) 또는 다른 분해된 컴퓨팅 노력에 의해 공표되는 임의의 사양들에 따라 설계될 수 있고, 이는 메인 아키텍처 컴퓨터 컴포넌트들을 랙-플러그가능 컴포넌트들(예를 들어, 랙 플러그가능 처리 컴포넌트, 랙 플러그가능 메모리 컴포넌트, 랙 플러그가능 스토리지 컴포넌트, 랙 플러그가능 가속기 컴포넌트 등)로 모듈화하려고 노력한다.
컴퓨팅 랙들(600) 중 다수는, 네트워크(620)로의 접속들에 의해 예시되는 바와 같이, 그것들의 ToR 스위치들(604)을 통해(예를 들어, 포드-레벨 스위치 또는 데이터 센터 스위치에) 인터커넥트될 수 있다. 일부 실시예들에서, 컴퓨팅 랙들(602)의 그룹들은 포드 관리기(들)(606)를 통해 별개의 포드들로서 관리된다. 하나의 실시예에서, 포드에서의 랙들 전부를 관리하기 위해 단일 포드 관리기가 사용된다. 대안적으로, 포드 관리 동작들을 위해 분산형 포드 관리기들이 사용될 수 있다.
다수의 랙 환경(600)은 RSD 환경의 다양한 양태들을 관리하기 위해 사용되는 관리 인터페이스(622)를 추가로 포함한다. 이러한 것은 랙 구성을 관리하는 것을 포함하고, 대응하는 파라미터들은 랙 구성 데이터(624)로서 저장된다.
본 명세서에서의 실시예들은, 데이터 센터 및/또는 서버 팜 환경에서 이용되는 것들과 같은 스위치들, 라우터들, 랙들, 및 블레이드 서버들과 같은, 다양한 타입들의 컴퓨팅, 스마트 폰들, 태블릿들, 개인용 컴퓨터들, 및 네트워킹 장비에서 구현될 수 있다. 데이터 센터들 및 서버 팜들에서 사용되는 서버들은 랙-기반 서버들 또는 블레이드 서버들과 같은 어레이화된 서버 구성들을 포함한다. 이러한 서버들은, 사설 인트라넷을 형성하기 위해 LAN들 사이에 적절한 스위칭 및 라우팅 설비들이 있는 LAN들(Local Area Networks)로 서버들의 세트들을 파티셔닝하는 것과 같은, 다양한 네트워크 제공들을 통해 통신에서 인터커넥트된다. 예를 들어, 클라우드 호스팅 설비들은 다수의 서버가 있는 큰 데이터 센터를 전형적으로 이용할 수 있다. 블레이드는 서버-타입 기능들을 수행하도록 구성되는 별개의 컴퓨팅 플랫폼, 즉, "카드 상의 서버(server on a card)"를 포함한다. 따라서, 각각의 블레이드는, 적절한 IC들(integrated circuits) 및 보드에 장착되는 다른 컴포넌트들을 연결하기 위한 내부 배선(예를 들어, 버스들)을 제공하는 메인 인쇄 회로 보드(메인 보드)를 포함하는, 종래의 서버들에 공통인 컴포넌트들을 포함한다.
다양한 예들은, 하드웨어 엘리먼트들, 소프트웨어 엘리먼트들 또는 양자 모두의 조합을 사용하여 구현될 수 있다. 일부 예들에서, 하드웨어 엘리먼트들은 디바이스들, 컴포넌트들, 프로세서들, 마이크로프로세서들, 회로들, 회로 엘리먼트들(예를 들어, 트랜지스터들, 저항기들, 커패시터들, 인덕터들 등), 집적 회로들, ASIC들, PLD들, DSP들, FPGA들, 메모리 유닛들, 로직 게이트들, 레지스터들, 반도체 디바이스, 칩들, 마이크로칩들, 칩셋들 등을 포함할 수 있다. 일부 예들에서, 소프트웨어 엘리먼트들은 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 메소드들, 프로시저들, 소프트웨어 인터페이스들, API들, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합을 포함할 수 있다. 하드웨어 엘리먼트들 및/또는 소프트웨어 엘리먼트들을 사용하여 예가 구현되는지를 결정하는 것은, 주어진 구현에 대해 원하는 바와 따라, 원하는 계산 속도, 전력 레벨들, 열 허용한계들, 처리 사이클 예산(processing cycle budget), 입력 데이터 레이트들, 출력 데이터 레이트들, 메모리 리소스들, 데이터 버스 속도들 및 다른 설계 또는 성능 제약들과 같은, 임의의 수의 인자들에 따라 변할 수 있다. 하드웨어, 펌웨어 및/또는 소프트웨어 엘리먼트들은 본 명세서에서 집합적으로 또는 개별적으로 "모듈(module)", "로직(logic)", "회로(circuit)" 또는 "회로(circuitry)"라고 지칭될 수 있다는 점이 주목된다.
제조 물품 또는 적어도 하나의 컴퓨터-판독가능 매체를 사용하여 또는 이들로서 일부 예들이 구현될 수 있다. 컴퓨터-판독가능 매체는 로직을 저장하는 비-일시적 스토리지 매체를 포함할 수 있다. 일부 예들에서, 이러한 비-일시적 스토리지 매체는, 휘발성 메모리 또는 비-휘발성 메모리, 이동식 또는 비-이동식 메모리, 소거가능 또는 소거-불가능 메모리, 기입가능 또는 재-기입가능 메모리 등을 포함하는, 전자 데이터를 저장할 수 있는 하나 이상의 타입의 컴퓨터-판독가능 스토리지 매체를 포함할 수 있다. 일부 예들에서, 이러한 로직은, 소프트웨어 컴포넌트들, 프로그램들, 애플리케이션들, 컴퓨터 프로그램들, 애플리케이션 프로그램들, 시스템 프로그램들, 머신 프로그램들, 운영 체제 소프트웨어, 미들웨어, 펌웨어, 소프트웨어 모듈들, 루틴들, 서브루틴들, 함수들, 메소드들, 프로시저들, 소프트웨어 인터페이스들, API, 명령어 세트들, 컴퓨팅 코드, 컴퓨터 코드, 코드 세그먼트들, 컴퓨터 코드 세그먼트들, 워드들, 값들, 심볼들, 또는 이들의 임의의 조합과 같은, 다양한 소프트웨어 엘리먼트들을 포함할 수 있다.
일부 예들에 따르면, 컴퓨터-판독가능 매체는 명령어들을 저장 또는 유지하기 위한 비-일시적 스토리지 매체를 포함할 수 있고, 이러한 명령어들은, 머신, 컴퓨팅 디바이스 또는 시스템에 의해 실행될 때, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금, 설명된 예들에 따른 방법들 및/또는 동작들을 수행하게 한다. 이러한 명령어들은, 소스 코드, 컴파일된 코드, 해석된 코드, 실행가능 코드, 정적 코드, 동적 코드 등과 같은, 임의의 적합한 타입의 코드를 포함할 수 있다. 이러한 명령어들은 특정 기능을 수행하라고 머신, 컴퓨팅 디바이스 또는 시스템에 명령하기 위해, 미리 정의된 컴퓨터 언어, 방식 또는 신택스(syntax)에 따라 구현될 수 있다. 이러한 명령어들은 임의의 적합한 하이-레벨, 로우-레벨, 객체-지향, 시각적, 컴파일된 및/또는 해석된 프로그래밍 언어를 사용하여 구현될 수 있다.
적어도 하나의 예의 하나 이상의 양태는 프로세서 내의 다양한 로직을 표현하는 적어도 하나의 머신-판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있으며, 이는 머신, 컴퓨팅 디바이스 또는 시스템에 의해 판독될 때, 머신, 컴퓨팅 디바이스 또는 시스템으로 하여금 본 명세서에 설명되는 기법들을 수행하는 로직을 제작하게 한다. "IP 코어들(IP cores)"로서 알려진 이러한 표현들은 유형의(tangible), 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제작 머신들로 로딩될 수 있다.
"하나의 예(one example)" 또는 "예(an example)"라는 문구의 출현들이 반드시 모두 동일한 예 또는 실시예를 지칭하고 있는 것은 아니다. 본 명세서에 설명되는 임의의 양태는, 이러한 양태들이 동일한 도면 또는 엘리먼트에 관하여 설명되는지에 무관하게, 본 명세서에 설명되는 임의의 다른 양태 또는 유사한 양태와 조합될 수 있다. 첨부 도면들에 묘사되는 기능 블록들의 분할, 생략 또는 포함은 이러한 기능들을 구현하기 위한 하드웨어 컴포넌트들, 회로들, 소프트웨어 및/또는 엘리먼트들이 실시예들에서 반드시 분할되거나, 또는 생략되거나, 또는 포함될 것임을 추론하는 것은 아니다.
일부 예들은 "연결되는(coupled)" 및 "접속되는(connected)"이라는 표현과 함께 그것들의 파생어들을 사용하여 설명될 수 있다. 이러한 용어들이 반드시 서로에 대해 유의어로서 의도되는 것은 아니다. 예를 들어, "접속되는(connected)" 및/또는 "연결되는(coupled)"이라는 용어들을 사용하는 설명들은, 2개 이상의 엘리먼트들이 서로 직접 물리적으로 또는 전기적으로 접촉한다는 점을 표시할 수 있다. 그러나, "연결되는(coupled)"이라는 용어는 2개 이상의 엘리먼트들이 서로 직접 접촉하고 있지 않지만, 여전히 서로 협력하거나 또는 상호작용한다는 점을 또한 의미할 수 있다.
본 명세서에서 "제1(first)", "제2(second)" 등이라는 용어들이 임의의 순서, 수량, 또는 중요성을 나타내는 것은 아니고, 오히려 하나의 엘리먼트를 다른 것과 구별하기 위해 사용된다. 본 명세서에서 "a" 및 "an"이라는 용어들이 수량의 제한을 나타내는 것은 아니고, 오히려 참조된 항목들 중 적어도 하나의 존재를 나타내는 것이다. 신호를 참조하여 본 명세서에 사용되는 "주장되는(asserted)"이라는 용어는, 신호가 활성이고, 로직 0 또는 로직 1 중 어느 하나의 임의의 로직 레벨을 신호에 적용하는 것에 의해 달성될 수 있는, 신호의 상태를 나타낸다. "뒤따르는(follow)" 또는 "후(after)"라는 용어들은 일부 다른 이벤트 또는 이벤트들 후에 즉시 뒤따르는 것 또는 뒤따르는 것을 지칭할 수 있다. 대안적인 실시예들에 따라 단계들의 다른 시퀀스들이 또한 수행될 수 있다. 더욱이, 특정 애플리케이션들에 의존하여 추가적 단계들이 추가되거나 또는 제거될 수 있다. 변경들의 임의의 조합이 사용될 수 있고, 본 개시내용의 혜택을 받은 해당 분야에서의 통상의 기술자는 이들의 많은 변형들, 수정들, 및 대안적인 실시예들을 이해할 것이다.
"X, Y, 또는 Z 중 적어도 하나(at least one of X, Y, or Z)"라는 문구와 같은 택일적 언어(disjunctive language)는, 구체적으로 달리 표명되지 않는 한, 항목, 용어 등이 X, Y, 또는 Z, 또는 이들의 임의의 조합(예를 들어, X, Y, 및/또는 Z)일 수 있다는 점을 제시하기 위해 일반적으로 사용되는 것으로서 문맥 내에서 달리 이해된다. 따라서, 이러한 택일적 언어는 일반적으로 특정 실시예들이 X 중 적어도 하나, Y 중 적어도 하나, 또는 Z 중 적어도 하나가 각각 존재할 것을 요구한다는 점을 암시하는 것으로 의도되는 것은 아니고, 암시해서는 안된다. 추가적으로, "X, Y, 및 Z 중 적어도 하나(at least one of X, Y, and Z)"라는 문구와 같은 접합 언어는, 구체적으로 달리 표명되지 않는 한, X, Y, Z, 또는 "X, Y, 및/또는 Z(X, Y, and/or Z)"를 포함하는 이들의 임의의 조합을 의미하는 것으로 또한 이해되어야 한다.
장치가 설명되었다. 이러한 장치는 메모리 모듈의 중심 축을 따라 커넥터를 갖는 메모리 모듈을 포함한다. 이러한 메모리 모듈은 메모리 모듈의 에지와 커넥터의 측면 사이에 존재하는 메모리 모듈의 제1 영역에 배치되는 제1 세트의 메모리 칩들, 및 메모리 모듈의 반대 에지와 커넥터의 반대 측면 사이에 존재하는 메모리 모듈의 제2 영역에 배치되는 제2 세트의 메모리 칩들을 추가로 포함한다.
다양한 실시예들에서, 메모리 모듈은 DIMM(dual in-line memory module)이다. 다양한 실시예들에서, 메모리 모듈은 SODIMM(small outline dual-in line memory module)이다. 다양한 실시예들에서, 제1 세트의 메모리 칩들은 메모리 채널에 연결될 것이다. 다양한 실시예들에서, 제2 세트의 메모리 칩들은 메모리 채널에 연결될 것이다. 다양한 실시예들에서, 제2 메모리 채널은 메모리 모듈 상의 메모리 칩들의 랭크에 연결될 것이다. 다양한 실시예들에서, 제1 세트의 메모리 칩들은 ECC 정보를 저장하는 랭크의 일부이다. 다양한 실시예에서, 메모리 모듈은 메모리 모듈의 한 면 상의 추가적인 메모리 칩들을 가지며, 제1 및 제2 세트의 메모리 칩들은 메모리 모듈의 반대 면 상에 있다.
컴퓨팅 시스템이 설명되었다. 이러한 컴퓨팅 시스템은 제1 커넥터를 갖는 마더보드를 포함한다. 메모리 모듈은 메모리 모듈의 중심 축을 따라 제2 커넥터를 포함한다. 제1 커넥터는 제2 커넥터에 접속된다. 이러한 메모리 모듈은 메모리 모듈의 에지와 커넥터의 측면 사이에 존재하는 메모리 모듈의 제1 영역에 배치되는 제1 세트의 메모리 칩들, 및 메모리 모듈의 반대 에지와 커넥터의 반대 측면 사이에 존재하는 메모리 모듈의 제2 영역에 배치되는 제2 세트의 메모리 칩들을 추가로 포함한다.
장치가 설명된다. 이러한 장치는 인쇄 회로 보드에 플러그인하는 모듈을 포함한다. 이러한 모듈은 모듈의 중심 축을 따라 커넥터를 포함한다. 이러한 모듈은 모듈의 에지와 커넥터의 측면 사이에 존재하는 모듈의 제1 영역에 배치되는 제1 반도체 칩, 및 모듈의 반대 에지와 커넥터의 반대 측면 사이에 존재하는 모듈의 제2 영역에 배치되는 제2 반도체 칩을 추가로 포함한다.

Claims (9)

  1. 장치로서,
    메모리 모듈의 중심 축을 따라 커넥터를 포함하는 메모리 모듈- 상기 메모리 모듈은 상기 메모리 모듈의 에지와 상기 커넥터의 측면 사이에 존재하는 상기 메모리 모듈의 제1 영역에 배치되는 제1 세트의 메모리 칩들, 및 상기 메모리 모듈의 반대 에지와 상기 커넥터의 반대 측면 사이에 존재하는 상기 메모리 모듈의 제2 영역에 배치되는 제2 세트의 메모리 칩들을 추가로 포함함 -을 포함하는 장치.
  2. 제1항에 있어서, 상기 메모리 모듈은 DIMM(dual in-line memory module)인 장치.
  3. 제1항에 있어서, 상기 제1 세트의 메모리 칩들은 메모리 채널에 연결될 것인 장치.
  4. 제3항에 있어서, 상기 제2 세트의 메모리 칩들은 상기 메모리 채널에 연결될 것인 장치.
  5. 제3항에 있어서, 상기 메모리 모듈 상의 메모리 칩들의 랭크에 제2 메모리 채널이 연결될 것인 장치.
  6. 제1항에 있어서, 상기 제1 세트의 메모리 칩들은 ECC 정보를 저장하는 랭크의 일부인 장치.
  7. 제1항에 있어서, 상기 메모리 모듈은 상기 메모리 모듈의 한 면 상의 추가적인 메모리 칩들 및 상기 메모리 모듈의 반대 면 상의 상기 제1 세트의 메모리 칩들 및 상기 제2 세트의 메모리 칩들을 포함하는 장치.
  8. 제1항 내지 제7항 중 어느 한 항의 주제를 포함하는 컴퓨팅 시스템.
  9. 장치로서,
    인쇄 회로 보드에 플러그인하는 모듈- 상기 모듈은 상기 모듈의 중심 축을 따라 커넥터를 포함하고, 상기 모듈은 상기 모듈의 에지와 상기 커넥터의 측면 사이에 존재하는 상기 모듈의 제1 영역에 배치되는 제1 반도체 칩, 및, 상기 모듈의 반대 에지와 상기 커넥터의 반대 측면 사이에 존재하는 상기 모듈의 제2 영역에 배치되는 제2 반도체 칩을 추가로 포함함 -을 포함하는 장치.
KR1020210162147A 2020-12-23 2021-11-23 마더보드 배선 공간을 보존하는 개선된 메모리 모듈 KR20220091360A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/132,504 US20210183410A1 (en) 2020-12-23 2020-12-23 Improved memory module that conserves motherboard wiring space
US17/132,504 2020-12-23

Publications (1)

Publication Number Publication Date
KR20220091360A true KR20220091360A (ko) 2022-06-30

Family

ID=76320528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210162147A KR20220091360A (ko) 2020-12-23 2021-11-23 마더보드 배선 공간을 보존하는 개선된 메모리 모듈

Country Status (6)

Country Link
US (1) US20210183410A1 (ko)
EP (1) EP4020472B1 (ko)
JP (1) JP2022100221A (ko)
KR (1) KR20220091360A (ko)
CN (1) CN114664332A (ko)
BR (1) BR102021023462A2 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674648B2 (en) * 2001-07-23 2004-01-06 Intel Corporation Termination cards and systems therefore
US7227759B2 (en) * 2004-04-01 2007-06-05 Silicon Pipe, Inc. Signal-segregating connector system
KR100818621B1 (ko) * 2006-08-11 2008-04-01 삼성전자주식회사 메모리 모듈, 메모리 모듈용 소켓 및 그를 구비한 메인보드
KR101811301B1 (ko) * 2011-05-24 2017-12-26 삼성전자주식회사 반도체 패키지
US11500576B2 (en) * 2017-08-26 2022-11-15 Entrantech Inc. Apparatus and architecture of non-volatile memory module in parallel configuration

Also Published As

Publication number Publication date
BR102021023462A2 (pt) 2023-02-14
EP4020472B1 (en) 2024-04-03
EP4020472A1 (en) 2022-06-29
US20210183410A1 (en) 2021-06-17
JP2022100221A (ja) 2022-07-05
CN114664332A (zh) 2022-06-24

Similar Documents

Publication Publication Date Title
NL2032113B1 (en) Stacked memory chip solution with reduced package inputs/outputs (i/os)
US11842943B2 (en) Electronic systems with inverted circuit board with heat sink to chassis attachment
US20210084787A1 (en) Jam for integration reliability of ruler form factor component
US20210074333A1 (en) Package pin pattern for device-to-device connection
US20210127529A1 (en) Cold plate system interface for liquid cooled devices
US20210191811A1 (en) Memory striping approach that interleaves sub protected data words
NL2030962B1 (en) Ground pin for device-to-device connection
US20210120670A1 (en) Reduced vertical profile ejector for liquid cooled modules
NL2031894B1 (en) Dimm socket with seating floor to meet both longer length edge contacts and shorter length edge contacts
US20210286727A1 (en) Dynamic random access memory (dram) with scalable meta data
EP4020472B1 (en) Improved memory module that conserves motherboard wiring space
US20210328370A1 (en) Leaf spring for improved memory module that conserves motherboard wiring space
US20210183737A1 (en) Loading frame for high i/o count packaged semiconductor chip
US20220304142A1 (en) Circuit board to reduce far end cross talk
US20210279128A1 (en) Buffer that supports burst transfers having parallel crc and data transmissions
US20220077609A1 (en) Memory module connector for thin computing systems
NL2031930B1 (en) Dual in-line memory module (dimm) socket that prevents improper dimm release
US20240145996A1 (en) Connector pins for reducing crosstalk
US20210219459A1 (en) Two-phase manifold cold plate for liquid cooling
US20220102917A1 (en) Pin configuration for device-to-device connection
US20220263262A1 (en) Shielded socket pin for device-to-device connection
US20220418090A1 (en) Trace design to reduce the connector crosstalk
US20210327799A1 (en) Signal trace configuration to reduce cross talk
CN116266983A (zh) 具有侧面i/o的增强型i/o半导体芯片封装和冷却组装件