CN116189728A - 在存储器插槽中支持多个存储器类型 - Google Patents

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Abstract

描述了与在同一存储器插槽上支持DDR(双倍数据速率)DIMM(双列直插式存储器模块)和NVM(非易失性存储器)DIMM两者有关的方法和装置。在一个实施例中，DIMM包括易失性存储器和非易失性存储器，并且数据是经由单个存储器插槽与易失性存储器和非易失性存储器传送的。还公开并要求保护其他实施例。

Description

在存储器插槽中支持多个存储器类型
本申请是申请日为2017年1月4日、申请号为201780008328.X的同名专利申请的分案申请。
技术领域
本公开总体上涉及电子领域。更具体地，一些实施例总体上涉及在同一存储器插槽上支持DDR(双倍数据速率)DIMM(双列直插式存储器模块)和NVM(非易失性存储器)DIMM两者。
背景技术
通常，用于在计算系统中存储数据的存储器可以是易失性的(以存储易失性信息)或非易失性的(以存储持久性信息)。存储在易失性存储器中的易失性数据结构通常用于在程序的运行时期间支持程序功能所需的临时或中间信息。另一方面，存储在非易失性(或持久性存储器)中的持久性数据结构在程序的运行时之外可用，并且可以重用。
随着处理器中计算能力的增强，一个问题是处理器可以对存储器进行存取的速度。例如，为了处理数据，处理器可能需要首先从存储器中取出数据。在完成数据处理之后，可能需要将结果存储在存储器中。因此，存储器存取速度可能对整体系统性能具有直接影响。
另一个重要的考虑因素是功耗。例如，在依赖于电池电力的移动计算设备中，降低功耗以允许设备在移动时操作是非常重要的。功耗对于非移动计算设备(例如，计算机服务器，例如，在数据中心中使用等)也是重要的，因为过多的功耗可能增加成本(例如，由于额外的功率使用，增加的冷却要求等)、缩短组件寿命或限制可以使用设备的位置。
附图说明
参考附图提供具体实施方式。在附图中，附图标记的最左边的(多个)数字标识该附图标记首次出现的图。在不同附图中使用相同的附图标记来指示相似或相同的项目。
图1和图3-5示出了可以用于实现本文所讨论的各种实施例的计算系统的实施例的框图。
图2A示出了根据实施例的混合DIMM的框图。
图2B示出了用于允许混合DIMM经由同一插槽对两个不同的存储器设备进行寻址的逻辑的框图。
图2C示出了根据实施例的平台存储器配置的框图。
具体实施方式
在以下描述中，阐述了许多具体细节以便提供对各种实施例的透彻理解。然而，可以在没有具体细节的情况下实践各种实施例。在其他实例中，没有详细描述公知的方法、过程、组件和电路，以免模糊特定实施例。此外，可以使用各种手段来执行实施例的各种方面，例如，集成半导体电路(“硬件”)，组织成一个或多个程序的计算机可读指令(“软件”)，或硬件和软件的某种组合。出于本公开的目的，对“逻辑”的引用应表示硬件、软件、固件或其某种组合。
一些实施例涉及在同一存储器插槽上支持DDR(或DDR4)DIMM和NVM DIMM两者。在实施例中，易失性和非易失性(NV)存储器以单一形状因子提供(例如，在诸如图2A中所示的单个DIMM上)。两种类型的存储器在单个印刷电路板或DIMM上的组合在本文中通常可以称为“混合”DIMM。在各种实施例中，可以使在单个DIMM主板上集成非易失性存储器和易失性存储器与标准DDR DIMM(或其他DDR版本，例如，DDR3、DDR4、DDR5、LPDDR(低功耗DDR)、GDDR(图形DDR)等)连接器兼容，如本文中将进一步讨论的。在实施例中，混合存储器的易失性存储器和非易失性存储器部分中的每个能够通过使用片选信号通过分离的地址空间寻址。
此外，尽管通常参考非易失性存储器(NVM)讨论一些实施例，但实施例不限于单一类型的NVM，并且可以使用任何类型的非易失性存储器或不同NVM类型的组合(例如，包括NAND和/或NOR类型的存储器单元)，或者可用于存储器的其他格式。存储介质(无论是以DIMM格式还是以其他方式使用)可以是任何类型的存储器介质，包括例如以下中的一个或多个：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、多阈值水平NAND闪速存储器、NOR闪速存储器、自旋移矩随机存取存储器(STTRAM)、电阻随机存取存储器、字节可寻址的三维交叉点存储器、单级或多级PCM(相变存储器)、使用硫族化物相变材料(例如，硫族化物玻璃)的存储器设备。此外，由电力储备(例如，电池或电容)支持以保留数据的任何类型的随机存取存储器(RAM)(例如，动态RAM(DRAM))可以提供NV存储器解决方案。易失性存储器可以包括同步DRAM(SDRAM)。因此，在各种实施例中，甚至能够在电力故障或电力中断期间保留数据的易失性存储器也可以用于存储器。
本文讨论的技术可以在各种计算系统中提供(例如，包括诸如台式机、工作站、服务器、机架系统等的非移动计算设备以及诸如智能电话、平板电脑、UMPC(超移动个人计算机)、膝上型计算机、UltrabookTM计算设备、智能手表、智能眼镜、智能手镯等的移动计算设备)，包括参考图1-5讨论的那些。更特别地，图1示出了根据实施例的计算系统100的框图。系统100可以包括一个或多个处理器102-1至102-N(本文中一般称为“多个处理器102”或“处理器102”)。处理器102可以经由互连或总线104进行通信。每个处理器可以包括各种组件，为清楚起见，其中一些组件仅参考处理器102-1进行讨论。因此，其余的处理器102-2至102-N中的每个可以包括参考处理器102-1讨论的相同或相似的组件。
在实施例中，处理器102-1可以包括一个或多个处理器核心106-1至106-M(本文称为“多个核心106”，或者更一般地称为“核心106”)、处理器高速缓存108(在各种实施例中，其可以是共享高速缓存或私有高速缓存)和/或路由器110。处理器核心106可以在单个集成电路(IC)芯片上实现。此外，芯片可以包括一个或多个共享高速缓存和/或私有高速缓存(例如，处理器高速缓存108)、总线或互连(例如，总线或互连112)、逻辑120、存储器控制器(例如，参考图3-5所讨论的那些)或其他组件。
在一个实施例中，路由器110可以用于在处理器102-1和/或系统100的各种组件之间进行通信。此外，处理器102-1可以包括多于一个路由器110。此外，多个路由器110可以通信以实现处理器102-1内部或外部的各种组件之间的数据路由。
处理器高速缓存108可以存储由处理器102-1的一个或多个组件(例如，核心106)使用的数据(例如，包括指令)。例如，处理器高速缓存108可以本地缓存存储在存储器114中的数据，以供处理器102的组件更快地存取。如图1所示，存储器114可以经由互连104与处理器102进行通信。在实施例中，处理器高速缓存108(可以是共享的)可以具有各种级别，例如，处理器高速缓存108可以是中级高速缓存和/或最后一级高速缓存(LLC)。另外，核心106中的每个核心可以包括1级(L1)处理器高速缓存(116-1)(本文中一般称为“L1处理器高速缓存116”)。处理器102-1的各种组件可以通过总线(例如，总线112)和/或存储器控制器或中心直接与处理器高速缓存108进行通信。
如图1所示，存储器114可以通过存储器控制器120耦合到系统100的其他组件。存储器114包括易失性存储器，并且可以互换地称为主存储器。虽然存储器控制器120被示出为耦合在互连104与存储器114之间，但是存储器控制器120可以位于系统100中的其他位置处。例如，在一些实施例中，存储器控制器120或其一部分可以在处理器102中的一个处理器内提供。
系统100还包括经由NV控制器逻辑125耦合到互连104的NV存储器130(或非易失性存储器(NVM)，例如，符合NVMe(快速NVM))。因此，逻辑125可以控制系统的各种组件对NVM130的存取。此外，虽然在图1中逻辑125被示为直接耦合到互连104，但是逻辑125可以经由存储总线/互连(例如，SATA(串行高级技术附件)总线)、外围组件互连(PCI)(或快速PCI(PCIe)接口)等)与系统100的一个或多个其他组件进行通信(例如，存储总线经由如总线桥、芯片组(例如，参考图3、图4和/或图5讨论的)等的某种其他逻辑耦合到互连104)。另外，在各种实施例中，逻辑125可以并入存储器控制器逻辑(例如，参考图3-5讨论的那些)中或者设置在同一集成电路(IC)设备上(例如，在与NVM 130相同的IC设备上或在与NVM 130相同的外壳中)。系统100还可以包括其他类型的非易失性存储器，例如，参考图3-5讨论的那些，包括例如硬盘驱动器等。
如上面提及的，在一个实施例中，“混合”存储器产品150(在本文中也互换地称为“混合”DIMM、“混合”存储器或“混合”存储器)包括非易失性存储器(例如，NVM 130)和易失性存储器(例如，存储器114)两者，以及可选的相关组件和/或逻辑(例如，逻辑120和/或逻辑125的部分)。混合存储器150将数据传送到处理器核心(例如，核心106中的一个)。在一个实施例中，混合DIMM可以提供比仅DRAM(动态随机存取存储器)产品高的容量，同时还提供比仅基于NAND的NVM产品快的存取时间。此外，系统100可以包括比仅混合存储器150多的存储器，例如，一个或多个附加NVM 130和/或一个或多个附加存储器114，以及其相关联的逻辑(例如，逻辑120和/或逻辑125)。
在一些实施例中，混合存储器(例如，存储器150)可以根据以下三种不同的操作模式进行操作，包括：(1)“存储器模式”，其中混合存储器作为使用DRAM或主存储器(例如，图1的存储器114)的下一级存储器进行操作；(2)“应用引导模式”，其中特定(例如，软件)应用(例如，具有DIMM驱动器支持)提供由应用控制的对主存储器的扩展(例如，对图1的存储器114或可以耦合到/插入系统的其他仅DDR的DIMM的扩展)；以及(3)“存储器模式”，其中混合存储器如同其为具有更高带宽、更高容量和/或更快存取时间的标准SSD(或其他NVM设备)一样进行操作。在一些实施例中，逻辑(例如，核心106、逻辑160、存储器控制器120、NV控制器逻辑125、BIOS(基本输入输出系统)或固件中的一个或多个)确定DIMM是用作存储器还是用作持久性存储器，或者处于存储器模式。另外，可以使用上面讨论的三种不同模式的任何组合。在实施例中，BIOS和/或固件(例如，存在于DIMM上)可以根据一个或多个目标模式对混合存储器进行编程以进行操作。
此外，由于随着时间推移数据集变得更大和/或处理器执行的线程数量增加，对更接近处理器的更大存储器容量的需求增加。当处理器无法从主存储器中找到数据或无法在主存储器中分配足够的空间时，处理器会求助于诸如SSD或HDD的辅助存储装置，其延迟比DIMM长得多。这可能会显著地影响整体性能。为此，与仅用于SSD的块存取相反，本文讨论的混合存储器实施例可以使得越接近具有DIMM形状因子的处理器以及高速缓存行存取，越大的存储器容量可用。
此外，例如由处理器或某种其他计算逻辑(例如，处理器102、核心106等)执行的操作系统(OS)可以确定如何利用与混合存储器的NVM部分和易失性存储器部分相关联的两个地址空间。例如，存储器模式可以响应处理器并将数据复制到NVM(或将数据存储到NVM以反映数据来自任何其他DDR/易失性存储器或DIMM)；存储器模式可以导致NV部分被用作块存储器设备，而DRAM部分被保存为主存储器；或者，应用引导模式用于为某种逻辑(例如，OS、处理器、驱动器等)提供分离的地址空间。
此外，在服务器平台中，DDR DIMM可以是与具有更高带宽的处理器核心进行数据通信的基本单元。一种实现方式可以使用一个单独的非易失性存储器设备和一个分离/单独的易失性存储器设备，其中这两个不同的存储器设备使用两个或更多个插口。在更高密度的系统或更小形状因子系统中，经常没有足够的DIMM/存储器插口来一起安装NVDIMM与DDR DIMM。如果用户必须用NVDIMM替换DDR DIMM中的一个，则系统经常受到带宽不足影响。对于这种占用比市场上的高端服务器平台高的体积的系统，为了在不牺牲太多高带宽DRAMDIMM的情况下提供NVDIMM的容量和不同模式的益处，需要创新的解决方案来增加带宽、降低功耗和/或增加单个DIMM的容量。
为此，一些实施例通过在单个DIMM模块上组合DDR/DDR4 DIMM和NVDIMM两者来提供更高的带宽和/或更高的容量。在各种实施例中，可以在一个DIMM形状因子上组合多于一个易失性存储器设备(例如，DDR/DDR4存储器)和/或多于一个NV存储器设备。实施例还集成了用于同一DIMM设备上的两种存储器设备的相关存储器控制器。这样的方法通过单个DDR/DIMM插口/插槽使两种存储器技术可用，并且实现最小化的空间使用以及更快的通信。另外，一些实施例可以在不改变平台设计而是表现为通过单个物理插口/插槽来提供两个逻辑DIMM的情况下实现这些目标。例如，一个实施例提供了用于分离的DIMM控制的路径(例如，经由SMBus(系统管理总线)，例如，参考图1、图3、图4和/或图5讨论的(多个)互连/(多个)总线中的一个或多个)，以及(多个)DDR/DDR4和NVDIMM接口。还可以使功率分布更均匀(例如，因为DIMM接口的电源引脚中的至少两个可以针对两种类型的存储器共享，例如，以允许使用同一DIMM插槽)，同时在平台级别上支持更高的带宽。
在实施例中，混合DIMM(在本文中有时也称为集成DIMM)插入到一个标准DDR/DDR4插口/插槽中而无需平台修改，以将数据传送到处理器核心。利用若干重新目的化的引脚使用(例如，下面讨论的那些)，双方(NV存储器和易失性存储器)可以如同它们是具有其自己的插口/插槽的独立DIMM一样进行操作，并且解决其潜在地不同的热限制。因此，通过优化的放置和高效的热设计(例如，如参考图2A讨论的)，具有不同温度限制的所有组件可以在可靠范围内进行操作。
如上面提及的，混合DIMM在一个服务器主板中仅需要一个DDR/DDR4连接器来提供两种类型的存储器技术，而不是至少两个DDR/DDR4连接器。这进而允许对DIMM的主板空间要求降低，并且允许更小系统形状因子的可行性。此外，一些类型1NVDIMM可以包括一定容量的DDR/DDR4，结合同一DIMM上的匹配NVM。物理地，这可能看起来相似，但针对不同的目标。更特别地，类型1NVDIMM的NVM部分对于如本文所讨论的系统(例如，作为存储器的扩展)是不可见/不可寻址的，也不是独立的SSD设备；相反，它作为DIMM的DDR/DDR4部分的故障-安全存储器被隐藏。即使最近努力定义NVDIMM模型的扩展，也没有人能够提供存储器模式的NVDIMM能力以及来自同一DIMM的存储器模式，同时仍然为处理器提供DDR/DDR4带宽，如本文所讨论的。
此外，混合DIMM可以经由例如嵌入板载NVDIMM控制器(或诸如图1和图3-5中所示的其他位置或者其他位置)中的逻辑160提供热和/或功率管理解决方案。例如，逻辑160可以比较同一DIMM上的两种类型的存储器的功率耗散、热行为和/或其他操作参数(例如，电流消耗、电压消耗等)，并且使得对一种或两种存储器类型的操作特性(例如，频率、电流、电压等)进行修改，以实现混合DIMM的整体热或功率行为的改变。在实施例中，逻辑160可以基于从一个或多个传感器(例如，参考图2B所讨论的那些)检测/接收的信息来进行比较(或修改)，这些传感器(例如，热地、电地等)靠近存储器设备以检测温度、功率消耗、功率耗散、电流消耗、电压消耗等的变化。
例如，逻辑160可以平衡来自混合DIMM的非易失性存储器部分的相对较高的功率耗散与混合DIMM的易失性存储器部分的相对较低的功率耗散，并且管理混合DIMM的整体热/性能行为。这进而允许混合DIMM上的更均匀、优化的平台级功率分布，并且还允许与以DIMM因子形式的纯粹非易失性存储器产品相比混合DIMM在相同空间、体积、环境和/或温度限制要求下的更好性能。此外，如图1所示，逻辑120和/或125可以与处理器102共享相同的物理接口，例如，允许单个物理插槽用于两个逻辑接口。另外，一个或多个分离的插口或插槽可以用于其他类型的存储器，例如，系统100中的另一存储器114、另一NVM 130、另一DIMM/DDR等(未示出)。
此外，DIMM上功率递送和管理逻辑(例如，逻辑160)可以提供保护以免于主电力(来自DIMM连接器的电力)故障，这允许控制器逻辑在电力故障的情况下将DIMM接口上的所有提交数据保存到NVM。通常，从处理器的角度来看，在DIMM接口上提交的任何内容都被视为“消失或已存储”，并且此电力故障保护特征对于即使在电力故障发生之后也要维持数据完整性的许多(例如，计算系统或服务器)应用非常重要。
图2A示出了根据实施例的混合DIMM 200的框图。更特别地，图2A示出了混合DIMM(例如，图1的混合存储器150)的两侧上的组件放置的示例，例如，其中非易失性存储器设备和易失性存储器设备以及相关组件以一个标准DIMM形状因子提供。在一个标准DDR/DDR4DIMM尺寸的PCB(印刷电路板)中，非易失性存储器设备(在图2A中标记为NVM，例如，形成NVM130)、控制器逻辑125和(多个)数据缓冲器(用于对要存储在NVM块中或从NVM块读取的数据进行缓冲)位于DIMM的一侧(即，图2A的底部)。易失性存储器设备(在图2A中标记为DRAM，例如，图1的存储器114)、寄存器206(用于存储信息以供对DRAM块中的存储器单元进行寻址)、易失性存储器控制器逻辑(例如，逻辑120)和功率管理集成电路(PMIC)204(例如，具有位于DIMM的另一侧(即，图2A的顶部)的电压供应轨205)。在实施例中，寄存器206和逻辑120被组合以从处理器接收(多个)命令并将(多个)信号发送到(多个)易失性存储器设备。如图2A所示，DIMM的NV侧还可以可选地包括用于支持PMIC的功能的一个或多个设备208，例如，上面讨论的一个或多个传感器或其他逻辑和/或如本文讨论的用于支持电力故障保护的其他逻辑。另外，虽然图2A讨论了DIMM的一侧专用于非易失性存储器而另一侧专用于易失性存储器，但是实施例不限于这种方法，并且可以在同一DIMM的不同侧之间散布易失性存储器和NV存储器的部分和/或其相关联的逻辑。
在一些实施例中，基于设计指导，图2A中所示的组件通过PCB的不同层中的内部迹线耦合。DIMM可以插入一个标准DDR/DDR4连接器中以与(多个)处理器核心(例如，图1的核心106)进行通信。另外，组件放置可以变化以实现针对不同功率、环境、可靠性等条件的热优化。
DIMM可以包括由诸如DDR4(由
Figure BDA0004106343960000091
(联合电子设备工程委员会，现在是JEDEC固态技术协会)颁布，包括例如DDR4 SDRAM标准，Rev.A，文档JESD79-4A，2013年11月)的标准定义的多个引脚。在实施例中，一个或多个引脚(例如，不用于控制易失性存储器，例如，图2A的引脚207中的任何一个)可以被重新目的化用于控制非易失性存储器，反之亦然。因此，通过使用未使用的引脚，在单个DIMM上使用易失性存储器和非易失性存储器可以同时发生。存储器控制器可以一次向易失性存储器或非易失性存储器发送命令，因为数据总线可以由易失性存储器和非易失性存储器共享。然而，在存储器控制器发送另一命令之前，不需要完成来自存储器控制器的命令(例如，提供或写入数据)。
例如，来自存储器控制器的配置或控制引脚(例如，Ax(地址引脚)、Cx(片选引脚)、GNT(指示授权请求的状态的授权引脚)等中的一个或多个)用于两个DDR/DDR4 CS#(片选)(例如，双区块(rank)DDR/DDR4)(或其他数量的区块，包括单个区块、多个区块等)，ODT(管芯上终端)和/或来自存储器控制器的CKE(时钟使能)用于DDR/DDR4。两个片选(例如，C1和C2)引脚中的每个可以用于对在混合存储器设备上配置的不同区块(例如，2个区块，即区块1和0)进行寻址，例如，用于选择易失性存储器或非易失性存储器以供使用。作为示例，C2可以用于DDR4的CS1#，C1用于双区块DDR中的DDR的CS0#(或者在单区块设备的情况下，不需要C2或CS1#)。在一个示例中，地址引脚A17可以针对DDR转到CKE，针对DDR的ODT转到GNT(在一些实现方式中可以称为S1#)。另外，一些服务器存储器控制器可以包括信号复用能力，以支持针对不同配置的DDR/DDR4和NVDIMM。因此，在这样的实现方式中，可以在存储器控制器寻址路径的末端对复用进行次要扩展。此外，可以对处理器存储器控制器进行次要扩展，以包括支持引脚将其自身重新目的化的能力。例如，处理器存储器控制器可能需要知道其是混合DIMM还是常规DDR DIMM，并且相应地将(多个)信号馈送到重新目的化的引脚。
例如，耦合到存储器控制器的引脚A17、C2、C1和GNT#可以用于DDR4的两个DDR4CS#、ODT和CKE。A17将重新目的化用于CKE到易失性侧，并且GNT#可以重新目的化用于ODT到易失性侧。此外，如果引脚映射(或重新目的化)以使A17对应于DDR的CS1#、C2对应于DDR的CS0#并且GNT对应于DDR的CKE(其在一些实施例中也可以是DDR4 DIMM的Sl#引脚)的方式实现，则C1可以是DDR的ODT。在实施例中，在启动时，BIOS(基本输入输出系统)知道每个存储器通道上可用的特定DIMM类型(例如，基于一些存储的信息，例如存储在非易失性存储器设备中的数据，包括例如本文参考图3、图4和/或图5讨论的那些)。基于这样的信息，BIOS可以生成存储器映射并根据存储器映射来配置存储器控制器(例如，存储器控制器120和/或NV控制器逻辑125)。
当存储器控制器检测到属于该混合的VM侧的地址时(即，在一些实施例中，对于存储器控制器仅可以将该地址范围用于此目的)，存储器控制器根据其存取的是哪个区块来断言A17或C2(例如，在至少一个实施例中不使用命令)。要存取的区块也可以通过地址范围来确定，因为不同的区块将表示上面提及的存储器映射中的不同地址。另外，一旦存储器控制器检测到对应于NVM部分的地址，则存储器控制器使用协议(例如，NVDIMM协议)并且使用一个或多个信号(例如，针对NVDIMM协议定义的)来发送命令。因此，在这种情况下不对A17或C2引脚进行断言，使得DDR4部分避免响应DIMM接口上驱动的地址/数据。此外，SMBus可以独立于DDR或NVDIMM；因此，它们之间不存在物理连接，而是SMBus可以支持混合存储器的两个部分。例如，从软件管理的角度来看，混合存储器可以看作两个逻辑DIMM。在实施例中，平台硬件假设每个物理DIMM单个SMBus从端(slave)，以限制对平台硬件的重新设计。
在一些实施例中，可以根据于2013年6月28日提交的题为“Memory System(存储器系统)”的序列号为13/997,653的美国公布的专利申请第20150149735号和/或于2013年3月15日根据专利合作条约(PCT)提交的其母专利申请PCT/US2013/032633中讨论的技术来控制或实现本文讨论的存储器设备(例如，混合存储器设备或至少其非易失性部分)，两个申请由此通过引入方式整体并入本文，并且用于所有目的。
此外，虽然一些DIMM插口可能仅具有分配用于与平台(例如，处理器核心106)通信的一个SMBus设备地址，但是混合DIMM可能需要能够使SMBus岔开以对耦合到同一插槽的两个逻辑DIMM进行寻址。图2B示出了在不重新设计整个平台的情况下实现此目的的方案。因此，图2B示出了允许使用相同平台(例如，设计用于非混合DIMM)来管理混合DIMM实现方式而不改变整个平台设计的各种组件的框图。例如，参考图2B，为了在实施例中管理混合存储器设备，使用到DIMM的SMBus端口。SMBus端口不是用于对NVM或VM中的数据进行存取。相反，该端口用于对DIMM进行热监测和初始化。更特别地，图2B示出了一种区分DIMM上的SMBus请求目的地的方式，因为其具有两个逻辑上分离的DIMM(这意味着平台可以将其视为两个不同的DIMM)。
如本文所讨论的，“SA”指代从端地址。如图2B所示，混合DIMM可以在内部(例如，经由其自己的SMBus主端(master)210)指派SA[0]，使得可以从DIMM管理的视角将其视为两个逻辑DIMM；因此，所有现有的平台基础设施应该利用该配置恰当地起作用。更特别地，存在两个从端(图2B中标记为从端1和2，其中一个从端是NVM，而另一从端是VM)，现在可以通过使用内部总线主端逻辑210经由SA[6：0]对这两个从端进行寻址(例如，其中7位寻址能够支持128个逻辑DIMM或64个混合DIMM，但是实施例不限于7位，并且可以取决于诸如3位等的实现方式而使用更多或更少的位)。例如，如图所示，可以经由SA[6：0]对闪速存储器控制器(FMC)212进行寻址。图2B还示出了I2C(通信接口)主端/从端接口可以用于与混合DIMM上的各种逻辑进行通信。另外，在各种实施例中，还可以提供一个或多个寄存器(例如，用于存储数据的控制和状态寄存器(CSR))和/或热传感器(例如，用于提供整个DIMM的单个温度读数的管芯上热传感器(TSOD))等。
图2C示出了根据实施例的平台存储器配置的框图。如图所示，处理器(例如，图1的处理器102)可以例如经由总线或互连(例如，图1的互连104)耦合到一个或多个混合DIMM200。如本文所讨论的，该系统可以包括除了混合存储器150和/或混合DIMM 200之外的其他存储器设备。
图3示出了根据实施例的计算系统300的框图。计算系统300可以包括经由互连网络(或总线)304进行通信的一个或多个中央处理单元(CPU)302或处理器。处理器302可以包括通用处理器、网络处理器(处理通过计算机网络303传送的数据)、应用处理器(例如，在蜂窝电话、智能电话等中使用的那些)或其他类型的处理器(包括精简指令集计算机(RISC)处理器或复杂指令集计算机(CISC))。
可以使用各种类型的计算机网络303，包括有线网络(例如，以太网、千兆、光纤等)或无线网络(例如，蜂窝，包括3G(第三代蜂窝电话技术或第三代无线格式(UWCC))、4G(第四代蜂窝电话技术)、4G高级、低功率嵌入式(LPE)、长期演进(LTE)、LTE高级等)。此外，处理器302可以具有单核心或多核心设计。具有多核心设计的处理器302可以在同一集成电路(IC)管芯上集成不同类型的处理器核心。另外，具有多核心设计的处理器302可以实现为对称多处理器或非对称多处理器。
在实施例中，处理器302中的一个或多个可以与图1的处理器102相同或相似。例如，处理器302中的一个或多个可以包括核心106中的一个或多个和/或处理器高速缓存108。另外，参考图1-2C讨论的操作可以由系统300的一个或多个组件来执行。
芯片组306也可以与互连网络304进行通信。芯片组306可以包括图形和存储器控制中心(GMCH)308。GMCH 308可以包括与存储器114进行通信的存储器控制器310(其在实施例中可以与图1的存储器控制器120相同或相似)。存储器114可以存储数据，包括由CPU 302或计算系统300中包括的任何其他设备执行的指令序列。另外，系统300包括处于各种位置(例如，示出或未示出)的逻辑160和/或混合存储器150。在一个实施例中，存储器114可以包括一个或多个易失性存储器设备，例如，随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)或其他类型的存储器设备。还可以使用非易失性存储器，例如，硬盘驱动器、闪存等，包括本文讨论的任何NVM。附加设备可以经由互连网络304进行通信，例如，多个CPU和/或多个系统存储器。
GMCH 308还可以包括与图形加速器316进行通信的图形接口314。在一个实施例中，图形接口314可以经由加速图形端口(AGP)或外围组件互连(PCI)(或者快速PCI(PCIe)接口)与图形加速器316进行通信。在实施例中，显示器317(例如，平板显示器、触摸屏等)可以通过例如信号转换器与图形接口314进行通信，信号转换器将存储在诸如视频存储器或系统存储器之类的存储器设备中的图像的数字表示转换成由显示器解译并显示的显示信号。由显示设备产生的显示信号可以在由显示器317解译并随后在显示器317上显示之前通过各种控制设备。
中心接口318可以允许GMCH 308和输入/输出控制中心(ICH)320进行通信。ICH320可以向与计算系统300通信的I/O设备提供接口。ICH320可以通过外围桥(或控制器)324(例如，外围组件互连(PCI)桥、通用串行总线(USB)控制器或其他类型的外围桥或控制器)与总线322进行通信。桥324可以提供CPU 302与外围设备之间的数据路径。可以使用其他类型的拓扑。另外，多个总线可以例如通过多个桥或控制器与ICH 320进行通信。此外，在各种实施例中，与ICH 320通信的其他外围设备可以包括集成驱动电子设备(IDE)或(多个)小型计算机系统接口(SCSI)硬盘驱动器、(多个)USB端口、键盘、鼠标、(多个)并行端口、(多个)串行端口、(多个)软盘驱动器、数字输出支持(例如，数字视频接口(DVI))或其他设备。
总线322可以与音频设备326、一个或多个磁盘驱动器328和网络接口设备330(其例如经由有线接口或无线接口与计算机网络303通信)进行通信。如图所示，网络接口设备330可以耦合到天线331，以无线地(例如，经由电气和电子工程师协会(IEEE)802.11接口(包括IEEE 802.11a/b/g/n/ac等)、蜂窝接口、3G、4G、LPE等)与网络303进行通信。其他设备可以经由总线322进行通信。另外，在一些实施例中，各种组件(例如，网络接口设备330)可以与GMCH 308进行通信。另外，处理器302和GMCH 308可以组合以形成单个芯片。此外，在其他实施例中，图形加速器316可以包括在GMCH 308内。
此外，计算系统300可以包括易失性存储器和/或非易失性存储器。例如，非易失性存储器可以包括以下中的一个或多个：只读存储器(ROM)、可编程ROM(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、磁盘驱动器(例如，328)、软盘、压缩盘ROM(CD-ROM)、数字通用盘(DVD)、闪速存储器、磁光盘或能够存储电子数据(例如，包括指令)的其他类型的非易失性机器可读介质。
图4示出了根据实施例的以点对点(PtP)配置布置的计算系统400。特别地，图4示出了其中处理器、存储器和输入/输出设备通过多个点对点接口互连的系统。参考图1-3讨论的操作可以由系统400的一个或多个组件来执行。
如图4所示，系统400可以包括若干处理器，为清楚起见仅示出了其中两个，处理器402和404。处理器402和404可以各自包括本地存储器控制器中心(MCH)406和408，以实现与存储器410和412的通信。存储器410和/或412可以存储各种数据，例如，参考图1和/或图3的存储器114讨论的那些。此外，在一些实施例中，MCH 406和408可以包括存储器控制器120。此外，系统400包括处于各种位置(例如，示出或未示出)的逻辑160和/或混合存储器150。在各种实施例中，逻辑160和/或混合存储器150可以经由总线440或444、经由到(多个)处理器402或404或芯片组420等的其他点对点连接耦合到系统400。
在实施例中，处理器402和404可以是参考图3讨论的处理器302中的一个。处理器402和404可以分别使用PtP接口电路416和418经由点对点(PtP)接口414交换数据。另外，处理器402和404可以各自使用点对点接口电路426、428、430和432经由单独的PtP接口422和424与芯片组420交换数据。芯片组420可以进一步例如使用PtP接口电路437经由高性能图形接口436与高性能图形电路434交换数据。如参考图3所讨论的，在一些实施例中，图形接口436可以耦合到显示设备(例如，显示器317)。
在一个实施例中，图1的核心106中的一个或多个和/或处理器高速缓存108可以位于处理器402和404(未示出)内。然而，其他实施例可以存在于图4的系统400内的其他电路、逻辑单元或设备中。此外，其他实施例可以分布在整个图4所示的若干电路、逻辑单元或设备中。
芯片组420可以使用PtP接口电路441与总线440进行通信。总线440可以具有与其通信的一个或多个设备，例如，总线桥442和I/O设备443。经由总线444，总线桥442可以与诸如键盘/鼠标445、通信设备446(例如，调制解调器、网络接口设备或可以与计算机网络303通信的其他通信设备，如参考网络接口设备330讨论的，例如包括经由天线331)、音频I/O设备和/或数据存储设备448之类的其他设备进行通信。数据存储设备448可以存储可以由处理器402和/或404执行的代码449。
在一些实施例中，本文讨论的组件中的一个或多个组件可以体现为片上系统(SOC)设备。图5示出了根据实施例的SOC封装的框图。如图5所示，SOC 502包括一个或多个中央处理单元(CPU)核心520、一个或多个图形处理器单元(GPU)核心530、输入/输出(I/O)接口540以及存储器控制器542。可以将SOC封装502的各种组件耦合到互连或总线，例如，本文参考其他附图所讨论的。另外，SOC封装502可以包括更多或更少的组件，例如，本文参考其他附图所讨论的那些组件。此外，SOC封装520的每个组件可以包括一个或多个其他组件，例如，如参考本文其他附图所讨论的。在一个实施例中，SOC封装502(及其组件)设置在一个或多个集成电路(IC)管芯上，例如，这些集成电路管芯封装在单个半导体器件上。
如图5所示，SOC封装502经由存储器控制器542耦合到存储器560(其可以与本文参考其他附图讨论的存储器相似或相同)。在实施例中，存储器560(或者其一部分)可以集成在SOC封装502上。
I/O接口540可以例如经由互连和/或总线耦合到一个或多个I/O设备570，例如，本文参考其他附图所讨论的。(多个)I/O设备570可以包括键盘、鼠标、触摸板、显示器、图像/视频捕获设备(例如，相机或便携式摄像机/视频记录器)、触摸屏、扬声器等中的一个或多个。此外，在实施例中，SOC封装502可以包括/集成项目150和/或160。可替代地，项目150和/或160可以设置在SOC封装502的外部(即，作为离散逻辑)。
以下实施例涉及另外的实施例。示例1包括一种装置，该装置包括：双列直插式存储器模块(DIMM)，其包括易失性存储器和非易失性存储器，其中，单个存储器插槽提供与易失性存储器或非易失性存储器的数据通信。示例2包括示例1的装置，包括用于使得至少部分地基于在一个或多个传感器处检测的信息来修改易失性存储器或非易失性存储器中的一个的操作特性的逻辑。示例3包括示例2的装置，其中，一个或多个传感器用于检测以下中的一个或多个的变化：温度、功率消耗、功率耗散、电流消耗或电压消耗。示例4包括示例2的装置，其中，一个或多个传感器包括至少一个管芯上热传感器(TSOD)。示例5包括示例1的装置，包括用于经由单个存储器插槽在具有一个或多个处理器核心的处理器与DIMM之间传送数据的逻辑，其中，DIMM对处理器显现为单个DIMM。示例6包括示例1的装置，其中，易失性存储器和非易失性存储器中的每个都是可寻址的。示例7包括示例1的装置，包括用于将数据引导至易失性存储器或非易失性存储器中的一个或从易失性存储器或非易失性存储器中的一个引导数据的逻辑。示例8包括示例1的装置，其中，非易失性存储器包括多个非易失性存储器设备。示例9包括示例1的装置，其中，易失性存储器包括一个或多个动态随机存取存储器设备。示例10包括示例1的装置，其中，非易失性存储器包括以下中的一个或多个：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋移矩随机存取存储器(STTRAM)、电阻随机存取存储器、字节可寻址的三维交叉点存储器、PCM(相变存储器)以及在电力故障或电力中断期间由电力储备支持以保留数据的易失性存储器。示例11包括示例1的装置，还包括用于与DIMM或具有一个或多个处理器核心的处理器传送数据的一个或多个网络接口。
示例12包括一种方法，该方法包括：经由单个存储器插槽与DIMM的易失性存储器和DIMM的非易失性存储器传送数据。示例13包括示例12的方法，还包括使得至少部分地基于在一个或多个传感器处检测的信息来修改易失性存储器或非易失性存储器中的一个的操作特性。示例14包括示例13的方法，还包括一个或多个传感器检测以下中的一个或多个的变化：温度、功率消耗、功率耗散、电流消耗或电压消耗。示例15包括示例13的方法，其中，一个或多个传感器包括至少一个管芯上热传感器(TSOD)。示例16包括示例12的方法，还包括经由单个存储器插槽在具有一个或多个处理器核心的处理器与DIMM之间传送数据，其中，DIMM对处理器显现为单个DIMM。示例17包括示例12的方法，还包括对易失性存储器和非易失性存储器中的每个进行寻址。示例18包括示例12的方法，还包括将数据引导至易失性存储器或非易失性存储器中的一个或从易失性存储器或非易失性存储器中的一个引导数据。示例19包括示例12的方法，其中，非易失性存储器包括以下中的一个或多个：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋移矩随机存取存储器(STTRAM)、电阻随机存取存储器、字节可寻址的三维交叉点存储器、PCM(相变存储器)以及在电力故障或电力中断期间由电力储备支持以保留数据的易失性存储器。示例20包括示例12的方法，还包括在一个或多个网络接口与DIMM之间传送数据。
示例21包括一种计算机系统，该计算机系统包括：显示设备；双列直插式存储器模块(DIMM)，其耦合到显示设备，DIMM包括易失性存储器和非易失性存储器，其中，数据是经由单个存储器插槽与易失性存储器和非易失性存储器传送的。示例22包括示例21的计算机系统，包括用于使得至少部分地基于在一个或多个传感器处检测的信息来修改易失性存储器或非易失性存储器中的一个的操作特性的逻辑。示例23包括示例21的计算机系统，包括用于经由单个存储器插槽在具有一个或多个处理器核心的处理器与DIMM之间传送数据的逻辑，其中，DIMM对处理器显现为单个DIMM。示例24包括示例21的计算机系统，其中，易失性存储器和非易失性存储器中的每个都是可寻址的。示例25包括示例21的计算机系统，包括用于将数据引导至易失性存储器或非易失性存储器中的一个或从易失性存储器或非易失性存储器中的一个引导数据的逻辑。示例26包括示例21的计算机系统，包括以下中的一个或多个：通信地耦合到DIMM的至少一个处理器、通信地耦合到计算机系统的电池或通信地耦合到计算机系统的网络接口。
示例27包括一种装置，该装置包括用于执行如任何前述示例中阐述的方法的单元。示例28包括一种包括机器可读指令的机器可读存储装置，该机器可读指令当被执行时用于实现如任何前述示例中阐述的方法或实现如任何前述示例中阐述的装置。
在各种实施例中，本文讨论的操作(例如，参考图1-5)可以实现为硬件(例如，电路)、软件、固件、微代码或其组合，其可以作为计算机程序产品提供，例如，包括其上存储有用于对计算机进行编程以执行本文所讨论的过程的指令(或软件程序)的有形(例如，非暂时性)机器可读或者计算机可读介质。另外，通过示例的方式，术语“逻辑”可以包括软件、硬件或软件和硬件的组合。机器可读介质可以包括存储器设备，例如，关于图1-5所讨论的那些。
另外，这种有形计算机可读介质可以作为计算机程序产品下载，其中程序可以通过数据信号的形式(例如，在载波或其他传播介质中)经由通信链路(例如，总线、调制解调器或网络连接)从远程计算机(例如，服务器)传送到请求计算机(例如，客户端)。
说明书中对“一个实施例”或“实施例”的引用表示结合该实施例描述的特定特征、结构或特性可以包括在至少一个实现方式中。在说明书中各处出现的短语“在一个实施例中”可以或可以不是全部指代同一实施例。
另外，在说明书和权利要求书中，可以使用术语“耦合”和“连接”以及其派生词。在一些实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理或电接触。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以表示两个或更多个元件可以不彼此直接接触，但是仍然可以彼此协作或交互。
因此，尽管已经用结构特征、数值和/或方法动作特定的语言描述了实施例，但是应该理解，所要求保护的主题可以不限于所描述的具体特征、数值或动作。相反，公开具体特征、数值和动作作为实现所要求保护的主题的样本形式。

Claims (28)

1.一种用于在同一存储器插槽上支持DDR(双倍数据速率)DIMM(双列直插式存储器模块)和NVM(非易失性存储器)DIMM两者的系统，所述系统包括：
逻辑单元；
存储器控制器，其耦合到所述逻辑单元；以及
DIMM，其包括易失性存储器和非易失性存储器，
其中，单个存储器插槽基于指示来自处理器的存储器访问是要被引导至所述易失性存储器还是所述非易失性存储器的信号，提供与所述易失性存储器或所述非易失性存储器的数据通信，其中，所述逻辑单元用于：
基于存储在所述易失性存储器中的数据来生成存储器映射信息，以及
基于所述存储器映射信息来配置所述存储器控制器。
2.根据权利要求1所述的系统，其中，所述逻辑单元用于使得至少部分地基于在一个或多个传感器处检测的信息来对所述易失性存储器或所述非易失性存储器中的一个的操作特性进行修改。
3.根据权利要求2所述的系统，其中，所述一个或多个传感器用于检测以下中的一个或多个的变化：温度、功率消耗、功率耗散、电流消耗或电压消耗。
4.根据权利要求2所述的系统，其中，所述一个或多个传感器包括至少一个管芯上热传感器(TSOD)。
5.根据权利要求1所述的系统，其中，所述存储器控制器能够控制对易失性存储器或非易失性存储器二者的访问。
6.根据权利要求1所述的系统，其中，所述逻辑单元用于经由所述单个存储器插槽在具有一个或多个处理器核心的所述处理器与所述DIMM之间传送数据，其中，所述DIMM对所述处理器显现为单个DIMM。
7.根据权利要求1所述的系统，其中，所述易失性存储器和所述非易失性存储器中的每个都是可寻址的。
8.根据权利要求1所述的系统，其中，所述逻辑单元用于将数据引导至所述易失性存储器或所述非易失性存储器中的一个或从所述易失性存储器或所述非易失性存储器中的一个引导数据。
9.根据权利要求1所述的系统，其中，所述非易失性存储器包括闪速存储器。
10.根据权利要求1所述的系统，其中，所述非易失性存储器包括多个非易失性存储器设备。
11.根据权利要求1所述的系统，其中，所述易失性存储器包括一个或多个动态随机存取存储器设备。
12.根据权利要求1所述的系统，其中，所述非易失性存储器包括以下中的一个或多个：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋移矩随机存取存储器(STTRAM)、电阻随机存取存储器、字节可寻址的三维交叉点存储器、PCM(相变存储器)以及在电力故障或电力中断期间由电力储备支持以保留数据的易失性存储器。
13.根据权利要求1所述的系统，还包括用于与所述DIMM或具有一个或多个处理器核心的所述处理器传送数据的一个或多个网络接口。
14.一种用于在同一存储器插槽上支持DDR(双倍数据速率)DIMM(双列直插式存储器模块)和NVM(非易失性存储器)DIMM两者的方法，所述方法包括：
基于指示来自处理器的存储器访问是要被引导至DIMM的易失性存储器还是所述DIMM的非易失性存储器的信号，经由单个存储器插槽与所述易失性存储器和所述非易失性存储器传送数据，
基于存储在所述易失性存储器中的数据来生成存储器映射信息，以及
基于所述存储器映射信息来配置存储器控制器。
15.根据权利要求14所述的方法，还包括使得至少部分地基于在一个或多个传感器处检测的信息来对所述易失性存储器或所述非易失性存储器中的一个的操作特性进行修改。
16.根据权利要求15所述的方法，还包括所述一个或多个传感器检测以下中的一个或多个的变化：温度、功率消耗、功率耗散、电流消耗或电压消耗。
17.根据权利要求15所述的方法，其中，所述一个或多个传感器包括至少一个管芯上热传感器(TSOD)。
18.根据权利要求14所述的方法，还包括经由所述单个存储器插槽在具有一个或多个处理器核心的所述处理器与所述DIMM之间传送数据，其中，所述DIMM对所述处理器显现为单个DIMM。
19.根据权利要求14所述的方法，还包括对所述易失性存储器和所述非易失性存储器中的每个进行寻址。
20.根据权利要求14所述的方法，还包括将数据引导至所述易失性存储器或所述非易失性存储器中的一个或从所述易失性存储器或所述非易失性存储器中的一个引导数据。
21.根据权利要求14所述的方法，其中，所述非易失性存储器包括以下中的一个或多个：纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、磁阻随机存取存储器(MRAM)、闪速存储器、自旋移矩随机存取存储器(STTRAM)、电阻随机存取存储器、字节可寻址的三维交叉点存储器、PCM(相变存储器)以及在电力故障或电力中断期间由电力储备支持以保留数据的易失性存储器。
22.根据权利要求14所述的方法，还包括在一个或多个网络接口与所述DIMM之间传送数据。
23.一种用于在同一存储器插槽上支持DDR(双倍数据速率)DIMM(双列直插式存储器模块)和NVM(非易失性存储器)DIMM两者的计算机系统，所述系统包括：
逻辑单元；
存储器控制器，其耦合到所述逻辑单元；
显示设备；以及
DIMM，其耦合到所述显示设备，所述DIMM包括易失性存储器和非易失性存储器，
其中，数据是基于指示来自处理器的存储器访问是要被引导至所述易失性存储器还是所述非易失性存储器的信号，经由单个存储器插槽与所述易失性存储器和所述非易失性存储器传送的，其中，所述逻辑单元用于：
基于存储在所述易失性存储器中的数据来生成存储器映射信息，以及
基于所述存储器映射信息来配置所述存储器控制器。
24.根据权利要求23所述的计算机系统，其中，所述逻辑单元用于使得至少部分地基于在一个或多个传感器处检测的信息来对所述易失性存储器或所述非易失性存储器中的一个的操作特性进行修改。
25.根据权利要求23所述的计算机系统，其中，所述逻辑单元用于经由所述单个存储器插槽在具有一个或多个处理器核心的所述处理器与所述DIMM之间传送数据，其中，所述DIMM对所述处理器显现为单个DIMM。
26.根据权利要求23所述的计算机系统，其中，所述易失性存储器和所述非易失性存储器中的每个都是可寻址的。
27.根据权利要求23所述的计算机系统，其中，所述逻辑单元用于将数据引导至所述易失性存储器或所述非易失性存储器中的一个或从所述易失性存储器或所述非易失性存储器中的一个引导数据。
28.根据权利要求23所述的计算机系统，包括以下中的一个或多个：
通信地耦合到所述DIMM的至少一个处理器、通信地耦合到所述计算机系统的电池或通信地耦合到所述计算机系统的网络接口。
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DE (1) DE112017001020T5 (zh)
WO (1) WO2017146821A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257527B2 (en) 2015-05-06 2022-02-22 SK Hynix Inc. Memory module with battery and electronic system having the memory module
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot
US10747694B2 (en) * 2016-06-07 2020-08-18 Ncorium Multi-level data cache and storage on a memory bus
US10347306B2 (en) * 2016-06-21 2019-07-09 Samsung Electronics Co., Ltd. Self-optimized power management for DDR-compatible memory systems
US10459855B2 (en) 2016-07-01 2019-10-29 Intel Corporation Load reduced nonvolatile memory interface
CN107507637B (zh) * 2017-09-18 2024-02-27 深圳市江波龙电子股份有限公司 一种低功耗双列直插式存储器及其增强驱动方法
US10942658B2 (en) * 2017-10-26 2021-03-09 Insyde Software Corp. System and method for dynamic system memory sizing using non-volatile dual in-line memory modules
US10665288B2 (en) 2018-02-26 2020-05-26 Micron Technology, Inc. Memory devices configured to provide external regulated voltages
US10963404B2 (en) 2018-06-25 2021-03-30 Intel Corporation High bandwidth DIMM
US10884958B2 (en) 2018-06-25 2021-01-05 Intel Corporation DIMM for a high bandwidth memory channel
CN110221773A (zh) * 2019-04-26 2019-09-10 联想企业解决方案(新加坡)有限公司 确定永久性存储器模块成功迁移的方法
TWI692759B (zh) * 2019-05-15 2020-05-01 瑞昱半導體股份有限公司 同時存取第一動態隨機存取記憶體與第二動態隨機存取記憶體的方法及相關的記憶體控制器
US11699471B2 (en) 2019-09-25 2023-07-11 Intel Corporation Synchronous dynamic random access memory (SDRAM) dual in-line memory module (DIMM) having increased per data pin bandwidth
US20220083252A1 (en) * 2020-09-14 2022-03-17 Micron Technology, Inc. Indication-based avoidance of defective memory cells
CN113254373B (zh) * 2021-06-16 2021-10-12 上海矽久微电子有限公司 支持同时读写的类双口存储器实现方法、类存储器及芯片结构
TWI796935B (zh) * 2022-01-19 2023-03-21 宏碁股份有限公司 記憶體控制方法與記憶體儲存系統
CN116991774A (zh) * 2022-04-26 2023-11-03 成都华为技术有限公司 一种主板、内存系统及数据传输方法

Family Cites Families (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4148099A (en) 1978-04-11 1979-04-03 Ncr Corporation Memory device having a minimum number of pins
JP3369227B2 (ja) 1992-11-09 2003-01-20 株式会社東芝 プロセッサ
US5555250A (en) 1994-10-14 1996-09-10 Compaq Computer Corporation Data error detection and correction system
US5805905A (en) 1995-09-06 1998-09-08 Opti Inc. Method and apparatus for arbitrating requests at two or more levels of priority using a single request line
US6260101B1 (en) 1997-03-07 2001-07-10 Advanced Micro Devices, Inc. Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices
US6260127B1 (en) 1998-07-13 2001-07-10 Compaq Computer Corporation Method and apparatus for supporting heterogeneous memory in computer systems
US6457081B1 (en) 1998-11-23 2002-09-24 Advanced Micro Devices, Inc. Packet protocol for reading an indeterminate number of data bytes across a computer interconnection bus
US6683884B1 (en) 2000-03-31 2004-01-27 Intel Corporation Shared credit round robin queuing
US7100028B2 (en) 2000-08-09 2006-08-29 Advanced Micro Devices, Inc. Multiple entry points for system call instructions
US6625685B1 (en) 2000-09-20 2003-09-23 Broadcom Corporation Memory controller with programmable configuration
KR100408419B1 (ko) 2001-12-19 2003-12-06 삼성전자주식회사 반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법
US7076678B2 (en) 2002-02-11 2006-07-11 Micron Technology, Inc. Method and apparatus for data transfer
JP4222803B2 (ja) 2002-09-11 2009-02-12 Ｎｅｃエレクトロニクス株式会社 データ処理装置およびデータ処理回路
KR100524952B1 (ko) 2003-03-07 2005-11-01 삼성전자주식회사 기록 매체의 데이터 보호 방법 및 이를 이용한 디스크드라이브
US7234099B2 (en) 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
KR100475125B1 (ko) 2003-06-21 2005-03-14 삼성전자주식회사 데이터 버스 폭 변경이 자유로운 이동형 저장 장치 및이에 대한 데이터 버스 폭 설정 방법
JP2005025903A (ja) 2003-07-01 2005-01-27 Nec Micro Systems Ltd 半導体記憶装置
TWI345404B (en) 2003-09-10 2011-07-11 Qualcomm Inc High data rate interface
US7177989B1 (en) 2003-12-31 2007-02-13 Intel Corporation Retry of a device read transaction
US8032674B2 (en) 2004-07-19 2011-10-04 Marvell International Ltd. System and method for controlling buffer memory overflow and underflow conditions in storage controllers
US7571296B2 (en) 2004-11-11 2009-08-04 Nvidia Corporation Memory controller-adaptive 1T/2T timing control
US7966439B1 (en) 2004-11-24 2011-06-21 Nvidia Corporation Apparatus, system, and method for a fast data return memory controller
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US7319612B2 (en) 2005-05-18 2008-01-15 Intel Corporation Performing multiple read operations via a single read command
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
DE102005035207A1 (de) 2005-07-27 2007-02-01 Siemens Ag Verfahren und Vorrichtung zur Datenübertragung zwischen zwei relativ zueinander bewegten Komponenten
US20070051536A1 (en) 2005-09-07 2007-03-08 Williams James W Foldable raceway assembly
US7590473B2 (en) * 2006-02-16 2009-09-15 Intel Corporation Thermal management using an on-die thermal sensor
US7716411B2 (en) * 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
US8272781B2 (en) 2006-08-01 2012-09-25 Intel Corporation Dynamic power control of a memory device thermal sensor
US7900079B2 (en) 2006-08-11 2011-03-01 International Business Machines Corporation Data capture window synchronizing method for generating data bit sequences and adjusting capture window on parallel data paths
US7761725B2 (en) 2006-08-30 2010-07-20 Ati Technologies Ulc Clock generation for synchronous circuits with slow settling control signals
CN101535970B (zh) 2006-10-24 2011-05-04 富士通株式会社 数据包发送接收系统、数据包发送接收方法以及数据包发送接收程序
US7624225B2 (en) 2007-03-22 2009-11-24 International Business Machines Corporation System and method for providing synchronous dynamic random access memory (SDRAM) mode register shadowing in a memory system
US7624211B2 (en) 2007-06-27 2009-11-24 Micron Technology, Inc. Method for bus width negotiation of data storage devices
US7787375B2 (en) 2007-08-06 2010-08-31 International Business Machines Corporation Performing a recovery action in response to a credit depletion notification
US8045416B2 (en) 2008-03-05 2011-10-25 Micron Technology, Inc. Method and memory device providing reduced quantity of interconnections
US8255783B2 (en) 2008-04-23 2012-08-28 International Business Machines Corporation Apparatus, system and method for providing error protection for data-masking bits
WO2009134264A1 (en) 2008-05-01 2009-11-05 Hewlett-Packard Development Company, L.P. Storing checkpoint data in non-volatile memory
US8154918B2 (en) 2008-06-30 2012-04-10 Sandisk Il Ltd. Method for page- and block based scrambling in non-volatile memory
US8200915B2 (en) 2008-08-22 2012-06-12 Cadence Design Systems, Inc. Management of very large streaming data sets for efficient writes and reads to and from persistent storage
US8639874B2 (en) 2008-12-22 2014-01-28 International Business Machines Corporation Power management of a spare DRAM on a buffered DIMM by issuing a power on/off command to the DRAM device
WO2010101835A1 (en) 2009-03-02 2010-09-10 The Board Of Trustees Of The University Of Illinois Decoupled memory modules: building high-bandwidth memory systems from low-speed dynamic random access memory devices
TWI416523B (zh) 2009-06-10 2013-11-21 Silicon Motion Inc 非揮發性記憶體之寫入錯誤管理方法、非揮發性記憶體、記憶卡、以及非揮發性記憶體之控制器
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8862966B2 (en) 2009-09-09 2014-10-14 Advanced Micro Devices, Inc. Adjustment of write timing based on error detection techniques
US8296496B2 (en) 2009-09-17 2012-10-23 Hewlett-Packard Development Company, L.P. Main memory with non-volatile memory and DRAM
US8996785B2 (en) 2009-09-21 2015-03-31 Aplus Flash Technology, Inc. NAND-based hybrid NVM design that integrates NAND and NOR in 1-die with serial interface
KR101620348B1 (ko) 2009-10-16 2016-05-12 삼성전자주식회사 내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템
US8862973B2 (en) 2009-12-09 2014-10-14 Intel Corporation Method and system for error management in a memory device
US9390035B2 (en) * 2009-12-21 2016-07-12 Sanmina-Sci Corporation Method and apparatus for supporting storage modules in standard memory and/or hybrid memory bus architectures
US20110208900A1 (en) * 2010-02-23 2011-08-25 Ocz Technology Group, Inc. Methods and systems utilizing nonvolatile memory in a computer system main memory
JP5421152B2 (ja) 2010-03-08 2014-02-19 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5139465B2 (ja) 2010-03-31 2013-02-06 株式会社東芝 メモリチップ、情報記憶システム、読み出し装置
US8339891B2 (en) 2010-05-25 2012-12-25 Lsi Corporation Power savings and/or dynamic power management in a memory
US8898511B2 (en) 2010-06-24 2014-11-25 International Business Machines Corporation Homogeneous recovery in a redundant memory system
RU2556443C2 (ru) 2010-09-16 2015-07-10 Эппл Инк. Многопортовый контроллер запоминающего устройства с портами, ассоциированными с классами трафика
US8615638B2 (en) 2010-10-08 2013-12-24 Qualcomm Incorporated Memory controllers, systems and methods for applying page management policies based on stream transaction information
JP5032647B2 (ja) 2010-11-26 2012-09-26 株式会社東芝 データ記憶装置、コントロール装置及び暗号化方法
US8410819B2 (en) 2010-12-29 2013-04-02 Stmicroelectronics, Inc. Programmable pulse width discriminator
US8665665B2 (en) 2011-03-30 2014-03-04 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
JP2014513484A (ja) 2011-04-29 2014-05-29 エルエスアイ コーポレーション 暗号化トランスポート・ソリッドステート・ディスク・コントローラ
JP5720470B2 (ja) 2011-07-27 2015-05-20 富士通株式会社 処理装置，試験信号生成装置及び試験信号生成方法
CN102914981A (zh) 2011-08-05 2013-02-06 鸿富锦精密工业（深圳）有限公司 芯片烧录检测系统
US8638153B2 (en) 2012-03-29 2014-01-28 Qualcomm Incorporated Pulse clock generation logic with built-in level shifter and programmable rising edge and pulse width
US8667205B2 (en) 2012-04-30 2014-03-04 International Business Machines Corporation Deadlock resolution in end-to-end credit protocol
EP2845105A4 (en) * 2012-05-01 2015-12-23 Hewlett Packard Development Co PREPARING DATA FOR RECORDING IN NON-VOLATILE MEMORY
US8730750B1 (en) 2012-10-28 2014-05-20 Lsi Corporation Memory device with control circuitry for generating a reset signal in read and write modes of operation
US20140122777A1 (en) 2012-10-31 2014-05-01 Mosaid Technologies Incorporated Flash memory controller having multi mode pin-out
BR112015019459B1 (pt) 2013-03-15 2021-10-19 Intel Corporation Dispositivo para uso em um módulo de memória e método realizado em um módulo de memória
JP6070374B2 (ja) * 2013-03-29 2017-02-01 富士通株式会社 情報処理装置、メモリ試験プログラムおよびメモリ試験方法
US9552176B2 (en) * 2013-04-12 2017-01-24 Microsoft Technology Licensing, Llc Block storage using a hybrid memory device
US9436600B2 (en) 2013-06-11 2016-09-06 Svic No. 28 New Technology Business Investment L.L.P. Non-volatile memory storage for multi-channel memory system
US20150016046A1 (en) * 2013-07-10 2015-01-15 Samsung Electronics Co., Ltd. Ina cabled memory appliance
WO2015116100A1 (en) 2014-01-30 2015-08-06 Hewlett-Packard Development Company, L.P. Managing data using a number of non-volatile memory arrays
US20150279463A1 (en) 2014-03-31 2015-10-01 Dell Products, L.P. Adjustable non-volatile memory regions of dram-based memory module
CN104575595B (zh) * 2014-12-12 2017-07-07 杭州华澜微电子股份有限公司 非易失性随机存取的存储装置
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot

Also Published As

Publication number Publication date
US10163508B2 (en) 2018-12-25
WO2017146821A1 (en) 2017-08-31
CN108604456A (zh) 2018-09-28
US20170249991A1 (en) 2017-08-31
CN108604456B (zh) 2023-03-07
DE112017001020T5 (de) 2018-11-29

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