JP4222803B2

JP4222803B2 - データ処理装置およびデータ処理回路

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Publication number: JP4222803B2
Application number: JP2002265326A
Authority: JP
Inventors: 昌克采女
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-09-11
Filing date: 2002-09-11
Publication date: 2009-02-12
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Also published as: US20040046611A1; JP2004102779A; US7254688B2

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体回路とデータ処理回路とを有するデータ処理装置に関し、特に、半導体記憶回路を複数のデータ処理回路で共有するデータ処理装置に関する。
【０００２】
【従来の技術】
従来、複数のデータ処理回路による半導体記憶回路の共有を共有調停回路で調停するデータ処理装置がある(例えば、特許文献１−３参照)。
【０００３】
【特許文献１】
特開平６−８３７８０号公報
【特許文献２】
特開平１１−２７２６３２号公報
【特許文献３】
特開２０００−２９８６５２号
ここで、上述のようなデータ処理装置の一従来例を図４を参照して以下に説明する。このデータ処理装置１００は、例えば、半導体記憶回路であるＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)１０１、ワンチップマイコンからなる２個のデータ処理回路１０２、共有調停回路であるアービタ回路１０３、バス制御回路１０４、を有しており、このバス制御回路１０４を中心に１個のＳＤＲＡＭ１０１と２個のデータ処理回路１０２とがシステムバス１０５で接続されている。２個のデータ処理回路１０２は専用の信号ライン１０６でアービタ回路１０３に接続されており、このアービタ回路１０３が専用の信号ライン１０７でバス制御回路１０４に接続されている。
【０００４】
データ処理回路１０２には、アービタ回路１０３と信号通信するリクエスト回路１０８と、システムバス１０５でＳＤＲＡＭ１０１とデータ通信するＩ／Ｆ(Interface)回路１０９と、が内蔵されている。なお、このデータ処理装置１００では、上述の構成とは別個にクロック発振回路(図示せず)が設けられており、このクロック発振回路が各部にクロック信号を共通に供給する。
【０００５】
上述のような構造のデータ処理装置１００では、ＳＤＲＡＭ１０１は、データ処理回路１０２からシステムバス１０５で外部入力されるコマンド信号およびアドレス信号に対応してデータリードおよびデータライトを実行し、この動作をクロック発振回路から外部入力されるクロック信号に同期して実行する。
【０００６】
ただし、上述のデータ処理装置１００では、１個のＳＤＲＡＭ１０１に２個のデータ処理回路１０２が接続されているので、その一方をＳＤＲＡＭ１０１に選択的に接続する動作を制御する必要がある。そこで、上述のデータ処理装置１００では、アービタ回路１０３が２個のデータ処理回路１０２の動作状態を管理し、バス制御回路１０４を動作制御して２個のデータ処理回路１０２の一方をＳＤＲＡＭ１０１に選択的に接続する。
【０００７】
【発明が解決しようとする課題】
上述のデータ処理装置１００では、アービタ回路１０３に制御されるバス制御回路１０４が２個のデータ処理回路１０２の一方をＳＤＲＡＭ１０１に選択的に接続するので、２個のデータ処理回路１０２が問題なくＳＤＲＡＭ１０１を共有することができる。
【０００８】
しかし、換言すると複数のデータ処理回路１０２に１個のＳＤＲＡＭ１０１に共有させるためにシステムバス１０５の接続関係を切り換えるバス制御回路１０７が必要であるために回路規模が増大しており、バス制御回路１０７の切換動作のために装置全体の動作速度も低下している。
【０００９】
この課題を解決するためには、バス制御回路１０７を排除してシステムバス１０５で複数のデータ処理回路１０２と１個のＳＤＲＡＭ１０１とを直結し、アービタ回路１０３の制御で複数のデータ処理回路１０２の動作を調停することが想定できるが、これは実際には困難である。
【００１０】
例えば、半導体記憶回路としてＤＤＲ(Double Data Rate)−ＳＤＲＡＭを利用する場合、ＤＤＲ−ＳＤＲＡＭはクロック信号の立ち上がりと立ち下がりとに同期して高速に動作するので、データ処理回路からＤＤＲ−ＳＤＲＡＭに供給する制御信号は、“１／２ＶＤＤ”電位を中心にハイ電位(例えば、ＶＤＤ)とロー電位(例えば、ＧＮＤ)とに変化させる必要がある。
【００１１】
このため、ＤＤＲ−ＳＤＲＡＭを占有するデータ処理回路を切り換えるために制御信号の供給が中断されると、その不定状態がＤＤＲ−ＳＤＲＡＭではハイ／ローの一方として誤認されて誤動作が発生することがある。従って、ＤＤＲ−ＳＤＲＡＭを複数のデータ処理回路１０２に共有させるデータ処理装置ではバス制御回路１０７を排除することができないので、バス制御回路１０７のために回路規模が増大するとともに応答速度が低下している。
【００１２】
本発明は上述のような課題に鑑みてなされたものであり、バス制御回路なしに半導体記憶回路に誤動作を発生させることなく複数のデータ処理回路による半導体記憶回路の共有ができるデータ処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明のデータ処理装置は、複数のデータ処理回路による１個の半導体記憶回路の共有を１個の共有調停回路で調停するデータ処理装置であって、半導体記憶回路は、外部入力されるコマンド信号およびアドレス信号に対応した動作を外部入力されるクロック信号に同期して実行し、データ処理回路は、占有している半導体記憶回路に、半導体記憶回路のクロック信号を第１状態で有効として第２状態で無効とするクロックイネーブル信号を、第１状態で出力し、占有している半導体記憶回路にコマンド信号およびアドレス信号を出力し、占有している半導体記憶回路に、コマンド信号およびアドレス信号を第１状態で有効として第２状態で無効とするチップセレクト信号を出力し、共有調停回路は、複数のデータ処理回路から出力されるビジー信号に基づいて、複数のデータ処理回路による半導体記憶回路の共有を調停し、半導体記憶回路の占有を終了するデータ処理回路から共有調停回路へ出力されているビジー信号が活性化状態から非活性化状態へ遷移してから、半導体記憶回路の占有を終了するデータ処理回路がクロックイネーブル信号およびチップセレクト信号の出力を停止させる前に、半導体記憶回路の占有を開始するデータ処理回路が、クロックイネーブル信号およびチップセレクト信号の出力を、半導体記憶回路の占有を終了するデータ処理回路のクロックイネーブル信号及びチップセレクト信号の出力と同一状態で各々開始する。このため、本発明のデータ処理装置では、半導体記憶回路に外部入力されるクロックイネーブル信号およびチップセレクト信号が不定状態となることがない。
【００１４】
なお、本発明で云う各種の構成要素は、かならずしも個々に独立した存在である必要はなく、複数の構成要素が１個の部材として形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等も可能である。
【００１５】
【発明の実施の形態】
［実施の形態の構成］
本発明の実施の一形態を図１ないし図３を参照して以下に説明する。なお、本実施の形態に関し、前述した一従来例と同一の部分は同一の名称を使用して詳細な説明は省略する。
【００１６】
本形態のデータ処理装置２００は、図１に示すように、半導体記憶回路であるＤＤＲ−ＳＤＲＡＭ２０１とデータ処理回路２０２−１，２とを備え、これらデータ処理回路２０２−１，２は、システムバス２０３を介してＤＤＲ−ＳＲＡＭ２０１に接続されている。
【００１７】
システムバス２０３は、チップセレクト信号ＣＳＢ、クロックイネーブル信号ＣＫＥ、およびその他信号（コマンド信号、アドレス信号を含む）を伝達する。なお、データ処理装置２００は、クロック発振器（図示しない）がＳＤＲＡＭ２０１、データ処理回路２０２−１、２０２−２にクロック信号を供給しているものとする。
【００１８】
データ処理回路２０２−１，２は、同一構造であるため、データ処理回路２０２−１の構造について説明する。データ処理回路２０２−１は、アービタ２０５−１、リクエスタ２０６−１、ＩＦ回路２０７−１、コントローラ２０８−１、切換スイッチ２０９−１、２１０−１を備えている。
【００１９】
次に、データ処理回路２００の初期設定について説明する。
【００２０】
データ処理回路２００の初期設定は、コントローラ２０８−１内に設けられたレジスタにマスタおよびスレーブを設定するデータを設定することによって行なわれ、マスタが設定された場合には、アービタ２０５−１を活性化すると共に、コントロール信号ＣＯＮＴ１を出力することによってスイッチ２０９−１を非活性化し、かつ、スイッチ２１０−１を活性化する。スレーブが設定さた場合には、アービタ２０５−１を非活性化すると共に、コントロール信号ＣＯＮＴ１を出力することによってスイッチ２０９−１を活性化し、かつ、スイッチ２１０−１を非活性化する。
【００２１】
マスタに設定されたデータ処理回路２０２−１は、スレーブに設定されたデータ処理回路２０２−２（ここでは、スレーブに設定されたものとして説明する。）が起動されているかどうか確認するために、マスタ側のアービタ２０５−１からスイッチ２１０−１を介してグラント信号ＧＮＴを出力する。スレーブ側のデータ処理回路２０２−２は、スイッチ２０９−２を介してリクエスタ２０６−２がグラント信号ＧＮＴを受け取る。
【００２２】
グラント信号ＧＮＴを受け取ったスレーブ側のリクエスタ２０６−２は、リクエスト信号を出力していない時にグラント信号が入力されるとリクエスト信号ＲＥＱを所定クロック（例えば、１クロック）の期間出力されるように設定されているため、マスタ側からのグラント信号ＧＮＴに対してスレーブ側からのリクエスト信号ＲＥＱの有無によりスレーブ側のデータ処理回路２０２−２の起動を確認することができる。
【００２３】
なお、スレーブ側のデータ処理回路２０２−２の起動の確認は、起動の前にノイズ等により発生したリクエスト信号がマスタ側のアービタ２０５−１に入力され誤動作するのを防止するためであり、マスタ側のアービタ２０５−１は、スレーブのデータ処理回路２０２−２の起動を確認した後にスレーブ側からの信号を受付けるように制御される。
【００２４】
［実施の形態の動作］
次に、本発明のデータ処理装置の動作について図２を参照しながら説明をする。なお、データ処理回路２０２−１がマスタ、データ処理回路２０２−２がスレーブに設定されているものとして説明をする。
【００２５】
スレーブ側のデータ処理回路２０２−２がＳＤＲＡＭを占有してデータ処理を行なっているａの期間について説明する。スレーブ側のリクエスタ２０６−２は、スレーブ側のデータ処理回路２０２−２が処理を行なっていることを示すビジー信号ＢＳＹ＿Ｓ（以下、各信号の後ろに＿Ｓがつく場合はスレーブ側から出力された信号を示し、＿Ｍがつく場合にはマスタ側から出力された信号を示す）をマスタ側のアービタ２０５−１にスイッチ２０９−２およびスイッチ２１０−１を介して出力し、クロック信号が有効であることを示すクロックイネーブル信号ＣＫＥ＿Ｓ、コマンド信号およびアドレス信号の有効／無効を示すチップセレクト信号ＣＳＢ＿Ｓが出力されている。
【００２６】
スレーブ２０２−２での処理が終了し、スレーブからマスタに処理が移行するｂの期間について説明する。スレーブ２０２−２での処理が終了すると、コントローラ２０８−２は、リクエスタ２０６−２およびＩＦ回路２０７−２に終了信号ＥＮＤを出力する。終了信号ＥＮＤを受け取ったリクエスタ２０６−２は、ビジー信号ＢＳＹ＿Ｓをインアクティブ（ローレベル）とし、ＩＦ回路２０７−２は、クロックイネーブル信号ＣＫＥ＿Ｓをインアクティブ（ローレベル）する。
【００２７】
マスタ側のアービタ２０５−１は、ビジー信号ＢＳＹ＿Ｓがインアクティブになったことに応答して、マスタからのリクエスト信号ＲＥＱ＿Ｍとスレーブからのリクエスト信号ＲＥＱ＿Ｓのうち優先度の高いマスタ側のリクエスト信号ＲＥＱ＿Ｍに基づいてグラント信号ＧＮＴ＿Ｍを出力する。
【００２８】
このとき、マスタ側のＩＦ回路２０７−１は、スレーブ側のビジー信号ＢＳＹ＿Ｓがインアクティブになってから１クロック後にマスタ側のチップセレクト信号ＣＳＢ＿Ｍをハイレベルにし、クロックイネーブル信号ＣＫＥ＿Ｍをローレベルにする。
【００２９】
続いて、スレーブ側のＩＦ回路２０７−２は、スレーブ側のビジー信号ＢＳＹ＿Ｓがインアクティブになってから２クロック後にスレーブ側のチップセレクト信号ＣＳＢ＿Ｓおよびクロックイネーブル信号ＣＫＥ＿ＳをＨｉ−ｚにする。マスタ側のリクエスタ２０６−１は、グラント信号ＧＮＴ＿Ｍを受け取った２クロック後にマスタ側のビジー信号ＢＳＹ＿Ｍをアクティブにする。
【００３０】
このように、スレーブからマスタに処理が移行する場合には、スレーブ側のビジー信号ＢＳＹ＿Ｓ応答してマスタ側のチップセレクト信号およびクロック信号がアクティブにされた後、スレーブ側のチップセレクト信号およびクロックイネーブル信号がＨｉ−ｚに制御されるため、ＳＤＲＡＭにつながるシステムバスのクロックイネーブル信号およびチップセレクト信号が不定となることはない。
【００３１】
マスタによるリクエストを受付け処理を行なっているｃの期間について説明する。マスタ側のビジー信号ＢＳＹ＿Ｍがアクティブになったことに応答して１クロック後にマスタ側のグラント信号ＧＮＴ＿Ｍをインアクティブとする。このとき、後続のリクエストがある場合にはリクエスト信号ＲＥＱ＿Ｍをアクティブのままとし、後続のリクエストがない場合にはリクエスト信号ＲＥＱ＿Ｍもインアクティブとする。
【００３２】
なお、クロックイネーブル信号ＣＫＥがローレベルになっているとき、すなわち、クロックイネーブル信号ＣＫＥ＿ＳおよびＣＫＥ＿Ｍが共にローレベルになっているときには、ＳＤＲＡＭは、スタンバイモードに制御され低消費電力になる。
【００３３】
マスタ側のデータ処理回路２０２−１による処理が終了しマスタからスレーブに処理が移行するｄの期間について説明する。マスタ側の処理の終了に応答してコントローラ２０８−１が終了信号ＥＮＤを出力する。終了信号ＥＮＤを受け取った、リクエスタ２０６−１は、ビジー信号ＢＳＹ＿Ｍをインアクティブ（ローレベル）とし、ＩＦ回路２０７−１は、クロックイネーブル信号ＣＫＥ＿Ｍをローレベルとする。
【００３４】
マスタ側のアービタ２０５−１は、ビジー信号ＢＳＹ＿Ｍがインアクティブになったことに応答して、スレーブからのリクエスト信号ＲＥＱ＿Ｓに基づいてグラント信号ＧＮＴ＿Ｓを出力する。このとき、スレーブ側のＩＦ回路２０７−２は、グラント信号ＧＮＴ＿Ｓがアクティブになったことに応答してチップセレクト信号ＣＳＢ＿Ｓをハイレベルにし、クロックイネーブル信号ＣＫＥ＿Ｓをローレベルとする。
【００３５】
続いて、マスタ側のＩＦ回路２０７−１は、スレーブ側のグラント信号ＧＮＴ＿Ｓがアクティブになってから１クロック後にマスタ側のチップセレクト信号ＣＳＢ＿Ｍおよびクロックイネーブル信号ＣＫＥ＿ＭをＨｉ−ｚにする。スレーブ側のリクエスタ２０６−２は、グラント信号ＧＮＴ＿Ｓを受け取った２クロック後にスレーブ側のデータ処理回路２０２−２が処理を行なっていることを示すビジー信号ＢＳＹ＿Ｓをマスタ側のアービタ２０５−１にスイッチ２０９−２およびスイッチ２１０−１を介して出力する。
【００３６】
このように、マスタからスレーブに処理が移行する場合において、マスタ側のビジー信号ＢＳＹ＿Ｍがインアクティブになってから１クロック後にグラント信号ＧＮＴ＿Ｓに応答して、スレーブ側のチップセレクト信号ＣＳＢ＿Ｓおよびクロックイネーブル信号ＣＫＥ＿Ｓはそれぞれローレベルおよびハイレベルとされ、ビジー信号ＢＳＹ＿Ｍがインアクティブとなってから２クロック後にマスタ側のチップセレクト信号ＣＳＢ＿Ｍおよびクロックイネーブル信号ＣＫＥ＿ＭはそれぞれＨｉ−ｚとされるため、システムバス２０３上のチップセレクト信号ＣＳＢおよびクロックイネーブル信号ＣＫＥが不定となる期間が無くなる。
【００３７】
スレーブ側のデータ処理回路２０２−２がデータ処理を行なっているｅの期間について説明する。スレーブ側のビジー信号ＢＳＹ＿Ｓがアクティブになったことに応答して１クロック後にスレーブ側のグラント信号ＧＮＴ＿Ｓをインアクティブにする。このとき、後続のリクエストがある場合にはリクエスト信号ＲＥＱ＿Ｍをアクティブのままとし、後続のリクエストがない場合にはリクエスト信号ＲＥＱ＿Ｍもインアクティブとする。
【００３８】
スレーブ側のデータ処理回路２０２−２による処理が終了し、終了時点でマスタおよびスレーブからリクエスト信号が出力されていないｆの期間について説明する。スレーブ側のデータ処理回路２０２−２での処理が終了すると、コントローラ２０８−２は、リクエスタ２０６−２およびＩＦ回路２０７−２に終了信号ＥＮＤを出力する。
【００３９】
終了信号ＥＮＤを受け取ったリクエスタ２０６−２は、ビジー信号ＢＳＹ＿Ｓをインアクティブ（ローレベル）とし、ＩＦ回路２０７−２は、クロックイネーブル信号ＣＫＥ＿Ｓをインアクティブ（ローレベル）する。マスタ側のＩＦ回路２０７−１は、マスタおよびスレーブからのリクエスト信号がアクティブになっていないため、スレーブ側のビジー信号ＢＳＹ＿Ｓがインアクティブになった１クロック後に、マスタ側のチップセレクト信号ＣＳＢ＿Ｍをハイレベルにし、マスタ側のクロックイネーブル信号ＣＫＥ＿Ｍをローレベルにする。スレーブ側のＩＦ回路２０７−２は、スレーブ側のビジー信号ＢＳＹ＿Ｓがインアクティブになった２クロック後にチップセレクト信号ＣＳＢ＿ＳをＨｉ−ｚとし、クロックイネーブル信号ＣＫＥ＿ＳをＨｉ−ｚとする。
【００４０】
スレーブ側の処理が終了した後にスレーブおよびマスタのいずれからもリクエストが出力されていない場合に、マスタ側のＩＦ回路２０７−１によって、チップセレクト信号ＣＳＢ＿Ｍをハイレベルおよびクロックイネーブル信号をローレベルとすることによって、システムバス上のチップセレクト信号およびクロックイネーブル信号が不定となる期間を無くすことができる。
【００４１】
また、マスタ側の処理が終了した後、スレーブおよびマスタのいずれからもリクエストが出力されていない場合には、期間ｄの始まりの状態、すなわち、マスタ側のチップセレクト信号ＣＳＢ＿Ｍがハイレベル、マスタ側のクロックイネーブル信号ＣＫＥ＿Ｍがローレベルの状態をリクエストが入力されるまで維持することによって、システムバス上のチップセレクト信号およびクロックイネーブル信号が不定となる期間を無くすことができる。
【００４２】
［実施の形態の効果］
したがって、データ処理装置２００による処理が終了した後、リクエスト信号に応答して次の処理を行なうデータ処理装置２００によってＳＤＲＡＭ２０１がアクセスされる場合およびリクエスト信号が無くアクセスが行なわれない場合のいずれにおいても、ＳＤＲＡＭ２０１に接続されたシステムバス２０３上のクロックイネーブル信号およびチップセレクト信号が不定となる期間が無くなる。
【００４３】
このため、システムバス２０３上にバス制御回路を設ける必要性は無くなり、回路規模が小さくなると共にデータ処理回路２０２とＳＤＲＡＭ２０１間のアクセス速度が向上する。また、従来から処理に使われていた、チップセレクト信号、クロックイネーブル信号、リクエスト信号、グラント信号およびビジー信号および端子を用いて制御することができるため、データ処理回路２０２に余分な制御端子を設ける必要も無い。
【００４４】
しかも、本形態のデータ処理装置２００では、初期設定の実行時にリクエスト信号ＲＥＱ＿Ｓを出力していないスレーブのデータ処理回路２０２−２はグラント信号ＧＮＴ＿Ｓが入力されるとビジー信号ＢＳＹ＿Ｓを所定時間だけ出力するので、マスタのデータ処理回路２０２−１はスレーブのデータ処理回路２０２−２の起動をグラント信号ＧＮＴ＿Ｓとリクエスト信号ＲＥＱ＿Ｓとビジー信号ＢＳＹ＿Ｓとの通信で確認することができる。
【００４５】
［実施の形態の変形例］
本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、本実施の形態では１個のＤＤＲ−ＳＤＲＡＭ２０１に２個のデータ処理回路２０２−１，２が接続されていることを例示したが、例えば、３個以上のデータ処理回路２０２が接続されていることも可能である。
【００４６】
また、２個のデータ処理回路２０２−１，２が同一構造に形成されており、アービタ回路２０５−１が有効なマスタのデータ処理回路２０２−１が初期設定されることを例示したが、例えば、アービタ回路２０５が有効なマスタのデータ処理回路２０２を固定しておくことも可能であり、複数のデータ処理回路２０２の１個のみマスタとしてアービタ回路２０５を設けることも可能である。
【００４７】
さらに、アービタ回路２０５がデータ処理回路２０２に内蔵されていることを例示したが、例えば、複数のデータ処理回路２０２と１個のアービタ回路２０５とを別体に形成して接続する構造(図示せず)も可能である。ただし、前述のようにスレーブの起動をマスタが信号通信で確認するためには、そのアービタ回路２０５がマスタのデータ処理回路２０２−１に内蔵されている必要がある。
【００４８】
また、前述のように両方のデータ処理回路２０２が休止するときにグラント信号とリクエスト信号とビジー信号との通信のみでマスタがＤＤＲ−ＳＤＲＡＭ２０１を占有するためにも、アービタ回路２０５がマスタのデータ処理回路２０２−１に内蔵されている構造が好適である。
【００４９】
例えば、複数のデータ処理回路２０２と１個のアービタ回路２０５とを別体に形成して接続した構造で、両方のデータ処理回路２０２が休止するときにマスタがＤＤＲ−ＳＤＲＡＭ２０１を占有するためには、所定の信号配線などでスレーブのビジー信号をマスタに通知する構造が好適である。
【００５０】
本形態では、処理を終了したデータ処理回路２０２のビジー信号がインアクティブとなった１クロック後に、これから処理を行なうデータ処理回路２０２のチップセレクト信号およびクロックイネーブル信号をハイレベルおよびローレベルにし、処理を終了したデータ処理回路２０２のビジー信号がインアクティブとなった２クロック後に、処理を終了したデータ処理回路２０２のチップセレクト信号およびクロックイネーブル信号をＨｉ−ｚにしているが、各信号の前後関係が入れ替わらなければどのようなタイミングで処理を行なってもよい。
【００５１】
また、処理を終了したデータ処理回路２０２から処理を開始するデータ処理回路２０２にＳＤＲＡＭ２０１の占有が移行する場合、ＳＤＲＡＭ２０１を一時的に低消費電力モード（スタンバイモード）にするため移行時のクロックイネーブル信号がローレベルとなるよう制御しているが、応答速度を向上させるためＳＤＲＡＭ２０１を低消費電力にしない場合には、移行時のクロックイネーブル信号をハイレベルとしても良い。
【００５２】
すなわち、処理を終了したデータ処理回路２０２は、処理を開始するデータ処理回路２０２がクロックイネーブル信号をハイレベルにするまでクロックイネーブル信号をハイレベルに維持するようにしても良い。なお、処理を終了したデータ処理回路２０２のクロックイネーブル信号と処理を開始するデータ処理回路２０２のクロックイネーブル信号の移行時のレベルはローレベルまたはハイレベルのいずれかに固定し、別々のレベルにならないよう制御する必要性がある。
【００５３】
【発明の効果】
本発明のデータ処理装置では、半導体記憶回路の占有を終了するデータ処理回路がクロックイネーブル信号およびチップセレクト信号の出力を停止させる以前に半導体記憶回路の占有を開始するデータ処理回路がクロックイネーブル信号およびチップセレクト信号の出力を同一状態で各々開始することにより、半導体記憶回路に外部入力されるクロックイネーブル信号およびチップセレクト信号が不定状態となることがないので、半導体記憶回路の誤動作を防止することができ、この防止のためにバス制御回路が必要ないので、回路規模を削減するとともに応答速度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデータ処理装置を示すブロック図である。
【図２】データ処理装置の動作状態での各種信号を示すタイムチャートである。
【図３】データ処理装置が初期設定を実行するときの各種信号を示すタイムチャートである。
【図４】一従来例のデータ処理装置を示すブロック図である。
【符号の説明】
２００データ処理装置
２０１半導体記憶回路であるＤＤＲ−ＳＤＲＡＭ
２０２データ処理回路
２０５共有調停回路であるアービタ回路

Claims

複数のデータ処理回路による１個の半導体記憶回路の共有を１個の共有調停回路で調停するデータ処理装置であって、
前記半導体記憶回路は、外部入力されるコマンド信号およびアドレス信号に対応した動作を外部入力されるクロック信号に同期して実行し、
前記データ処理回路は、占有している前記半導体記憶回路に、前記半導体記憶回路のクロック信号を第１状態で有効として第２状態で無効とするクロックイネーブル信号を、前記第１状態で出力し、占有している前記半導体記憶回路に前記コマンド信号および前記アドレス信号を出力し、占有している前記半導体記憶回路に、前記コマンド信号および前記アドレス信号を第１状態で有効として第２状態で無効とするチップセレクト信号を出力し、
前記共有調停回路は、前記複数のデータ処理回路から出力されるビジー信号に基づいて、前記複数のデータ処理回路による前記半導体記憶回路の共有を調停し、
前記半導体記憶回路の占有を終了する前記データ処理回路から前記共有調停回路へ出力されている前記ビジー信号が活性化状態から非活性化状態へ遷移してから、前記半導体記憶回路の占有を終了する前記データ処理回路が前記クロックイネーブル信号および前記チップセレクト信号の出力を停止させる前に、前記半導体記憶回路の占有を開始する前記データ処理回路が、前記クロックイネーブル信号および前記チップセレクト信号の出力を、前記半導体記憶回路の占有を終了する前記データ処理回路の前記クロックイネーブル信号及び前記チップセレクト信号の出力と同一状態で各々開始する、データ処理装置。
前記データ処理回路は、前記半導体記憶回路の占有を要求するリクエスト信号を前記共有調停回路に出力し、前記リクエスト信号の出力に対応して前記共有調停回路から前記占有の許可を示すグラント信号が入力されると前記半導体記憶回路を占有し、前記半導体記憶回路を占有しているときに前記ビジー信号を前記共有調停回路に出力し、
前記共有調停回路は、前記半導体記憶回路を占有していた前記データ処理回路の前記ビジー信号が終了したのち前記クロックイネーブル信号および前記チップセレクト信号の出力が停止する前に、前記リクエスト信号を出力している前記データ処理回路に前記グラント信号を返信する、請求項１に記載のデータ処理装置。
前記半導体記憶回路は、外部入力される前記クロックイネーブル信号が前記第２状態のときに内部動作を休止させる休止状態となる、請求項１または２に記載のデータ処理装置。
複数の前記データ処理回路は、１個がマスタで他がスレーブであり、
前記マスタのデータ処理回路は、前記スレーブのデータ処理回路の全部が前記クロックイネーブル信号および前記チップセレクト信号を出力しないときはクロックイネーブル信号および前記チップセレクト信号を出力する、請求項１ないし３の何れか一項に記載のデータ処理装置。
複数の前記データ処理回路と１個の前記共有調停回路とが別体に形成されて接続されている請求項１ないし４の何れか一項に記載のデータ処理装置。
複数の前記データ処理回路は、１個がマスタで他がスレーブであり、
前記マスタのデータ処理回路に前記共有調停回路が内蔵されている請求項１ないし４の何れか一項に記載のデータ処理装置。
複数の前記データ処理回路の全部に前記共有調停回路が内蔵されており、
複数の前記データ処理回路は、１個がマスタで他がスレーブとして初期設定され、
複数の前記共有調停回路は、前記マスタのデータ処理回路に内蔵されている１個が有効となる、請求項１ないし４の何れか一項に記載のデータ処理装置。
前記マスタのデータ処理回路に内蔵されている前記共有調停回路は、起動を確認する前記スレーブのデータ処理回路に前記半導体記憶回路の占有の許可を示すグラント信号を出力し、
前記スレーブのデータ処理回路は、前記半導体記憶回路の占有を要求するリクエスト信号を出力していないときに前記グラント信号が入力されると前記リクエスト信号を所定時間だけ出力し、
前記マスタのデータ処理回路に内蔵されている前記共有調停回路は、前記リクエスト信号の入力で前記スレーブのデータ処理回路の起動を確認すると前記グラント信号の出力を終了する、請求項６または７に記載のデータ処理装置。
第１コマンド信号及び第１アドレス信号、若しくは、第２コマンド信号及び第１アドレス信号に対応した動作をクロック信号に同期して行う半導体記憶回路と、前記半導体記憶回路を占有している間に第１ビジー信号を出力する第１データ処理回路と、前記半導体記憶装置を占有している間に第２ビジー信号を出力する第２データ処理回路と、前記第１若しくは第２ビジー信号に応答して前記第１及び第２データ処理回路による前記半導体記憶回路の共有を調停する共有調停回路と、を備えるデータ処理装置であって、
前記第１データ処理回路は、前記第１コマンド信号と、前記第１アドレス信号と、前記クロック信号の有効性を示す第１クロックイネーブル信号と、前記第１及び第２コマンド信号と前記第１及び第２アドレス信号の有効性を示す第１チップセレクト信号と、を前記半導体記憶回路へ出力する第１インターフェース回路を有し、
前記第２データ処理回路は、前記第２コマンド信号と、前記第２アドレス信号と、前記クロック信号の有効性を示す第２クロックイネーブル信号と、前記第１及び第２コマンド信号と前記第１及び第２アドレス信号の有効性を示す第２チップセレクト信号と、を前記半導体記憶回路へ出力する第２インターフェース回路を有し、
前記共有調停回路により、前記第１データ処理回路から前記第２データ処理回路へ前記半導体記憶回路に対する占有権が移行する際には、前記第２インターフェース回路は、前記共有調停回路へ出力されている前記第１ビジー信号が非活性化してから第１期間の経過後に、前記第２クロックイネーブル信号及び前記第２チップセレクト信号の出力を開始し、前記第１インターフェース回路は、前記共有調停回路へ出力されている前記第１ビジー信号が非活性化してから前記第１期間以上の期間である前記第２期間の経過後に、前記第１クロックイネーブル信号及び前記第１チップセレクト信号の出力を停止する、データ処理装置。
前記共有調停回路により、前記第１データ処理回路から前記第２データ処理回路へ前記半導体記憶回路に対する占有権が移行する際には、前記第２インターフェース回路は、前記第１インターフェース回路から出力されている前記第１クロックイネーブル信号と同じ論理レベルとなる前記第２クロックイネーブル信号の出力と、前記第１インターフェース回路から出力されている前記第１チップセレクト信号と同じ論理レベルとなる前記第２チップセレクト信号の出力と、を開始する、請求項９に記載のデータ処理装置。
前記第１及び第２クロックイネーブル信号は、第１論理レベルで前記クロック信号を有効とし、第２論理レベルで前記クロック信号を無効とし、
前記第１及び第２チップセレクト信号は、第１論理レベルで前記第１コマンド信号及び前記第１アドレス信号と前記第２コマンド信号及び前記第２アドレス信号を有効とし、第２論理レベルで前記第１コマンド信号及び前記第１アドレス信号と前記第２コマンド信号及び第２アドレス信号を無効とし、
前記第１データ処理回路が前記半導体記憶回路へアクセス中には、前記第１インターフェース回路は、第１論理レベルの前記第１クロックイネーブル信号及び第１論理レベルの第１チップセレクト信号を出力し、前記第２インターフェース回路は、前記第２クロックイネーブル信号及び前記第２チップセレクト信号を出力せず、
前記第２データ処理回路が前記半導体記憶回路へアクセス中には、前記第２インターフェース回路は、第１論理レベルの前記第２クロックイネーブル信号及び第１論理レベルの第２チップセレクト信号を出力し、前記第１インターフェース回路は、前記第１クロックイネーブル信号及び前記第１チップセレクト信号を出力しない、請求項９または１０に記載のデータ処理装置。
前記第１データ処理回路は、前記半導体記憶回路に対する占有を要求することを示す第１リクエスト信号を生成する第１リクエスタを有し、
前記第２データ処理回路は、前記半導体記憶回路に対する占有を要求することを示す第２リクエスト信号を生成する第２リクエスタを有し、
前記共有調停回路は、前記第１若しくは第２リクエスト信号を受けて前記半導体記憶回路に対する占有許可を示す第１及び第２グラント信号を出力し、
前記第１リクエスタは、前記第１グラント信号に応答して前記第１ビジー信号を生成し、
前記第２リクエスタは、前記第２グラント信号に応答して前記第２ビジー信号を生成する、請求項９ないし１１の何れか１項に記載のデータ処理装置。
前記共有調停回路は、第１共有調停回路であり、
前記データ処理装置には、更に第２共有調停回路を備え、
前記第１共有調停回路は、前記第１データ処理回路に内蔵されており、
前記第２共有調停回路は、前記第２データ処理回路に内蔵されており、
前記第１データ処理回路がマスタとして、前記第２データ処理回路がスレーブとして、それぞれ機能する場合には、前記第１共有調停回路は有効となり、前記第２共有調停回路は無効となる、請求項９ないし１２の何れか１項に記載のデータ処理装置。
前記第１データ処理回路がマスタとして、前記第２データ処理回路がスレーブとして、それぞれ機能する際には、前記第１共有調停回路は、起動を確認する前記第２データ処理回路に前記第２グラント信号を出力し、前記第２データ処理回路は、前記第２リクエスト信号を出力していないときに前記第２グラント信号が入力されると前記第２リクエスト信号を所定時間だけ出力し、前記第１共有調停回路は、前記第２リクエスト信号の入力で前記第２データ処理回路の起動を確認すると前記第２グラント信号の出力を終了する、請求項１３に記載のデータ処理装置。
クロック信号に同期してコマンド信号及びアドレス信号に対応した動作を行う半導体記憶回路と、前記半導体記憶回路に対する占有状況を示すビジー信号を出力する複数のデータ処理回路と、前記ビジー信号に応答して前記複数のデータ処理回路による前記半導体記憶回路の共有を調停する共有調停回路と、から構成されるデータ処理装置に用いられるデータ処理回路であって、
前記コマンド信号と、前記アドレス信号と、前記クロック信号の有効性を示すクロックイネーブル信号と、前記コマンド信号及び前記アドレス信号の有効性を示すチップセレクト信号と、を前記半導体記憶回路へ出力するインターフェース回路を備え、
前記半導体記憶回路に対する占有を開始する場合には、前記半導体記憶回路に対する占有を終了する他の前記データ処理回路から出力されている前記ビジー信号が非活性化してから第１期間の経過後に、前記クロックイネーブル信号及び前記チップセレクト信号の出力を開始し、
前記半導体記憶装置に対する占有を終了する場合には、出力している前記ビジー信号を非活性化してから前記第１期間以上の期間である前記第２期間の経過後に、前記クロックイネーブル信号及び前記チップセレクト信号の出力を停止する、データ処理回路。
前記半導体記憶回路に対する占有を開始する場合には、前記半導体記憶回路に対する占有を終了する他の前記データ処理回路から出力されている前記クロックイネーブル信号と同じ論理レベルの前記クロックイネーブル信号の出力と、前記半導体記憶回路に対する占有を終了する他の前記データ処理回路から出力されている前記チップセレクト信号と同じ論理レベルの前記チップセレクト信号の出力と、を開始する、請求項１５に記載のデータ処理回路。
前記クロックイネーブル信号は、第１論理レベルで前記クロック信号を有効とし、第２論理レベルで前記クロック信号を無効とし、
前記チップセレクト信号は、第１論理レベルで前記コマンド信号及び前記アドレス信号を有効とし、第２論理レベルで前記コマンド信号及び前記アドレス信号を無効とし、
前記半導体記憶回路へアクセス中に、前記インターフェース回路は、第１論理レベルの前記クロックイネーブル信号及び第１論理レベルのチップセレクト信号を出力し、
前記半導体記憶回路へ非アクセス中に、前記インターフェース回路は、前記クロックイネーブル信号及びチップセレクト信号を出力しない、請求項１５または１６に記載のデータ処理回路。
前記半導体記憶回路に対する占有を要求することを示すリクエスト信号を生成するリクエスタを備え、
前記共有調停回路は、前記リクエスト信号を受けて前記半導体記憶回路に対する占有許可を示すグラント信号を出力し、
前記リクエスタは、前記グラント信号に応答して前記ビジー信号を生成する、請求項１５ないし１７の何れか１項に記載のデータ処理回路。
前記データ処理装置に含まれる前記複数のデータ処理回路には、前記共有調停回路が内蔵され、前記データ処理装置内における前記複数のデータ処理回路のうちの１個はマスタで他はスレープとして設定されており、
前記データ処理装置内において、前記マスタとして動作する場合には、内蔵している前記共有調停回路を有効とし、
前記データ処理装置内において、前記スレーブとして動作する場合には、内蔵している前記共有調停回路を無効とする、請求項１５ないし１８の何れか１項に記載のデータ処理回路。