JP4222803B2 - データ処理装置およびデータ処理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体回路とデータ処理回路とを有するデータ処理装置に関し、特に、半導体記憶回路を複数のデータ処理回路で共有するデータ処理装置に関する。
【0002】
【従来の技術】
従来、複数のデータ処理回路による半導体記憶回路の共有を共有調停回路で調停するデータ処理装置がある(例えば、特許文献1−3参照)。
【0003】
【特許文献1】
特開平6−83780号公報
【特許文献2】
特開平11−272632号公報
【特許文献3】
特開2000−298652号
ここで、上述のようなデータ処理装置の一従来例を図4を参照して以下に説明する。このデータ処理装置100は、例えば、半導体記憶回路であるSDRAM(Synchronous Dynamic Random Access Memory)101、ワンチップマイコンからなる2個のデータ処理回路102、共有調停回路であるアービタ回路103、バス制御回路104、を有しており、このバス制御回路104を中心に1個のSDRAM101と2個のデータ処理回路102とがシステムバス105で接続されている。2個のデータ処理回路102は専用の信号ライン106でアービタ回路103に接続されており、このアービタ回路103が専用の信号ライン107でバス制御回路104に接続されている。
【0004】
データ処理回路102には、アービタ回路103と信号通信するリクエスト回路108と、システムバス105でSDRAM101とデータ通信するI/F(Interface)回路109と、が内蔵されている。なお、このデータ処理装置100では、上述の構成とは別個にクロック発振回路(図示せず)が設けられており、このクロック発振回路が各部にクロック信号を共通に供給する。
【0005】
上述のような構造のデータ処理装置100では、SDRAM101は、データ処理回路102からシステムバス105で外部入力されるコマンド信号およびアドレス信号に対応してデータリードおよびデータライトを実行し、この動作をクロック発振回路から外部入力されるクロック信号に同期して実行する。
【0006】
ただし、上述のデータ処理装置100では、1個のSDRAM101に2個のデータ処理回路102が接続されているので、その一方をSDRAM101に選択的に接続する動作を制御する必要がある。そこで、上述のデータ処理装置100では、アービタ回路103が2個のデータ処理回路102の動作状態を管理し、バス制御回路104を動作制御して2個のデータ処理回路102の一方をSDRAM101に選択的に接続する。
【0007】
【発明が解決しようとする課題】
上述のデータ処理装置100では、アービタ回路103に制御されるバス制御回路104が2個のデータ処理回路102の一方をSDRAM101に選択的に接続するので、2個のデータ処理回路102が問題なくSDRAM101を共有することができる。
【0008】
しかし、換言すると複数のデータ処理回路102に1個のSDRAM101に共有させるためにシステムバス105の接続関係を切り換えるバス制御回路107が必要であるために回路規模が増大しており、バス制御回路107の切換動作のために装置全体の動作速度も低下している。
【0009】
この課題を解決するためには、バス制御回路107を排除してシステムバス105で複数のデータ処理回路102と1個のSDRAM101とを直結し、アービタ回路103の制御で複数のデータ処理回路102の動作を調停することが想定できるが、これは実際には困難である。
【0010】
例えば、半導体記憶回路としてDDR(Double Data Rate)−SDRAMを利用する場合、DDR−SDRAMはクロック信号の立ち上がりと立ち下がりとに同期して高速に動作するので、データ処理回路からDDR−SDRAMに供給する制御信号は、“1/2VDD”電位を中心にハイ電位(例えば、VDD)とロー電位(例えば、GND)とに変化させる必要がある。
【0011】
このため、DDR−SDRAMを占有するデータ処理回路を切り換えるために制御信号の供給が中断されると、その不定状態がDDR−SDRAMではハイ/ローの一方として誤認されて誤動作が発生することがある。従って、DDR−SDRAMを複数のデータ処理回路102に共有させるデータ処理装置ではバス制御回路107を排除することができないので、バス制御回路107のために回路規模が増大するとともに応答速度が低下している。
【0012】
本発明は上述のような課題に鑑みてなされたものであり、バス制御回路なしに半導体記憶回路に誤動作を発生させることなく複数のデータ処理回路による半導体記憶回路の共有ができるデータ処理装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明のデータ処理装置は、複数のデータ処理回路による1個の半導体記憶回路の共有を1個の共有調停回路で調停するデータ処理装置であって、半導体記憶回路は、外部入力されるコマンド信号およびアドレス信号に対応した動作を外部入力されるクロック信号に同期して実行し、データ処理回路は、占有している半導体記憶回路に、半導体記憶回路のクロック信号を第1状態で有効として第2状態で無効とするクロックイネーブル信号を、第1状態で出力し、占有している半導体記憶回路にコマンド信号およびアドレス信号を出力し、占有している半導体記憶回路に、コマンド信号およびアドレス信号を第1状態で有効として第2状態で無効とするチップセレクト信号を出力し、共有調停回路は、複数のデータ処理回路から出力されるビジー信号に基づいて、複数のデータ処理回路による半導体記憶回路の共有を調停し、半導体記憶回路の占有を終了するデータ処理回路から共有調停回路へ出力されているビジー信号が活性化状態から非活性化状態へ遷移してから、半導体記憶回路の占有を終了するデータ処理回路がクロックイネーブル信号およびチップセレクト信号の出力を停止させる前に、半導体記憶回路の占有を開始するデータ処理回路が、クロックイネーブル信号およびチップセレクト信号の出力を、半導体記憶回路の占有を終了するデータ処理回路のクロックイネーブル信号及びチップセレクト信号の出力と同一状態で各々開始する。このため、本発明のデータ処理装置では、半導体記憶回路に外部入力されるクロックイネーブル信号およびチップセレクト信号が不定状態となることがない。
【0014】
なお、本発明で云う各種の構成要素は、かならずしも個々に独立した存在である必要はなく、複数の構成要素が1個の部材として形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等も可能である。
【0015】
【発明の実施の形態】
[実施の形態の構成]
本発明の実施の一形態を図1ないし図3を参照して以下に説明する。なお、本実施の形態に関し、前述した一従来例と同一の部分は同一の名称を使用して詳細な説明は省略する。
【0016】
本形態のデータ処理装置200は、図1に示すように、半導体記憶回路であるDDR−SDRAM201とデータ処理回路202−1,2とを備え、これらデータ処理回路202−1,2は、システムバス203を介してDDR−SRAM201に接続されている。
【0017】
システムバス203は、チップセレクト信号CSB、クロックイネーブル信号CKE、およびその他信号(コマンド信号、アドレス信号を含む)を伝達する。なお、データ処理装置200は、クロック発振器(図示しない)がSDRAM201、データ処理回路202−1、202−2にクロック信号を供給しているものとする。
【0018】
データ処理回路202−1,2は、同一構造であるため、データ処理回路202−1の構造について説明する。データ処理回路202−1は、アービタ205−1、リクエスタ206−1、IF回路207−1、コントローラ208−1、切換スイッチ209−1、210−1を備えている。
【0019】
次に、データ処理回路200の初期設定について説明する。
【0020】
データ処理回路200の初期設定は、コントローラ208−1内に設けられたレジスタにマスタおよびスレーブを設定するデータを設定することによって行なわれ、マスタが設定された場合には、アービタ205−1を活性化すると共に、コントロール信号CONT1を出力することによってスイッチ209−1を非活性化し、かつ、スイッチ210−1を活性化する。スレーブが設定さた場合には、アービタ205−1を非活性化すると共に、コントロール信号CONT1を出力することによってスイッチ209−1を活性化し、かつ、スイッチ210−1を非活性化する。
【0021】
マスタに設定されたデータ処理回路202−1は、スレーブに設定されたデータ処理回路202−2(ここでは、スレーブに設定されたものとして説明する。)が起動されているかどうか確認するために、マスタ側のアービタ205−1からスイッチ210−1を介してグラント信号GNTを出力する。スレーブ側のデータ処理回路202−2は、スイッチ209−2を介してリクエスタ206−2がグラント信号GNTを受け取る。
【0022】
グラント信号GNTを受け取ったスレーブ側のリクエスタ206−2は、リクエスト信号を出力していない時にグラント信号が入力されるとリクエスト信号REQを所定クロック(例えば、1クロック)の期間出力されるように設定されているため、マスタ側からのグラント信号GNTに対してスレーブ側からのリクエスト信号REQの有無によりスレーブ側のデータ処理回路202−2の起動を確認することができる。
【0023】
なお、スレーブ側のデータ処理回路202−2の起動の確認は、起動の前にノイズ等により発生したリクエスト信号がマスタ側のアービタ205−1に入力され誤動作するのを防止するためであり、マスタ側のアービタ205−1は、スレーブのデータ処理回路202−2の起動を確認した後にスレーブ側からの信号を受付けるように制御される。
【0024】
[実施の形態の動作]
次に、本発明のデータ処理装置の動作について図2を参照しながら説明をする。なお、データ処理回路202−1がマスタ、データ処理回路202−2がスレーブに設定されているものとして説明をする。
【0025】
スレーブ側のデータ処理回路202−2がSDRAMを占有してデータ処理を行なっているaの期間について説明する。スレーブ側のリクエスタ206−2は、スレーブ側のデータ処理回路202−2が処理を行なっていることを示すビジー信号BSY_S(以下、各信号の後ろに_Sがつく場合はスレーブ側から出力された信号を示し、_Mがつく場合にはマスタ側から出力された信号を示す)をマスタ側のアービタ205−1にスイッチ209−2およびスイッチ210−1を介して出力し、クロック信号が有効であることを示すクロックイネーブル信号CKE_S、コマンド信号およびアドレス信号の有効/無効を示すチップセレクト信号CSB_Sが出力されている。
【0026】
スレーブ202−2での処理が終了し、スレーブからマスタに処理が移行するbの期間について説明する。スレーブ202−2での処理が終了すると、コントローラ208−2は、リクエスタ206−2およびIF回路207−2に終了信号ENDを出力する。終了信号ENDを受け取ったリクエスタ206−2は、ビジー信号BSY_Sをインアクティブ(ローレベル)とし、IF回路207−2は、クロックイネーブル信号CKE_Sをインアクティブ(ローレベル)する。
【0027】
マスタ側のアービタ205−1は、ビジー信号BSY_Sがインアクティブになったことに応答して、マスタからのリクエスト信号REQ_Mとスレーブからのリクエスト信号REQ_Sのうち優先度の高いマスタ側のリクエスト信号REQ_Mに基づいてグラント信号GNT_Mを出力する。
【0028】
このとき、マスタ側のIF回路207−1は、スレーブ側のビジー信号BSY_Sがインアクティブになってから1クロック後にマスタ側のチップセレクト信号CSB_Mをハイレベルにし、クロックイネーブル信号CKE_Mをローレベルにする。
【0029】
続いて、スレーブ側のIF回路207−2は、スレーブ側のビジー信号BSY_Sがインアクティブになってから2クロック後にスレーブ側のチップセレクト信号CSB_Sおよびクロックイネーブル信号CKE_SをHi−zにする。マスタ側のリクエスタ206−1は、グラント信号GNT_Mを受け取った2クロック後にマスタ側のビジー信号BSY_Mをアクティブにする。
【0030】
このように、スレーブからマスタに処理が移行する場合には、スレーブ側のビジー信号BSY_S応答してマスタ側のチップセレクト信号およびクロック信号がアクティブにされた後、スレーブ側のチップセレクト信号およびクロックイネーブル信号がHi−zに制御されるため、SDRAMにつながるシステムバスのクロックイネーブル信号およびチップセレクト信号が不定となることはない。
【0031】
マスタによるリクエストを受付け処理を行なっているcの期間について説明する。マスタ側のビジー信号BSY_Mがアクティブになったことに応答して1クロック後にマスタ側のグラント信号GNT_Mをインアクティブとする。このとき、後続のリクエストがある場合にはリクエスト信号REQ_Mをアクティブのままとし、後続のリクエストがない場合にはリクエスト信号REQ_Mもインアクティブとする。
【0032】
なお、クロックイネーブル信号CKEがローレベルになっているとき、すなわち、クロックイネーブル信号CKE_SおよびCKE_Mが共にローレベルになっているときには、SDRAMは、スタンバイモードに制御され低消費電力になる。
【0033】
マスタ側のデータ処理回路202−1による処理が終了しマスタからスレーブに処理が移行するdの期間について説明する。マスタ側の処理の終了に応答してコントローラ208−1が終了信号ENDを出力する。終了信号ENDを受け取った、リクエスタ206−1は、ビジー信号BSY_Mをインアクティブ(ローレベル)とし、IF回路207−1は、クロックイネーブル信号CKE_Mをローレベルとする。
【0034】
マスタ側のアービタ205−1は、ビジー信号BSY_Mがインアクティブになったことに応答して、スレーブからのリクエスト信号REQ_Sに基づいてグラント信号GNT_Sを出力する。このとき、スレーブ側のIF回路207−2は、グラント信号GNT_Sがアクティブになったことに応答してチップセレクト信号CSB_Sをハイレベルにし、クロックイネーブル信号CKE_Sをローレベルとする。
【0035】
続いて、マスタ側のIF回路207−1は、スレーブ側のグラント信号GNT_Sがアクティブになってから1クロック後にマスタ側のチップセレクト信号CSB_Mおよびクロックイネーブル信号CKE_MをHi−zにする。スレーブ側のリクエスタ206−2は、グラント信号GNT_Sを受け取った2クロック後にスレーブ側のデータ処理回路202−2が処理を行なっていることを示すビジー信号BSY_Sをマスタ側のアービタ205−1にスイッチ209−2およびスイッチ210−1を介して出力する。
【0036】
このように、マスタからスレーブに処理が移行する場合において、マスタ側のビジー信号BSY_Mがインアクティブになってから1クロック後にグラント信号GNT_Sに応答して、スレーブ側のチップセレクト信号CSB_Sおよびクロックイネーブル信号CKE_Sはそれぞれローレベルおよびハイレベルとされ、ビジー信号BSY_Mがインアクティブとなってから2クロック後にマスタ側のチップセレクト信号CSB_Mおよびクロックイネーブル信号CKE_MはそれぞれHi−zとされるため、システムバス203上のチップセレクト信号CSBおよびクロックイネーブル信号CKEが不定となる期間が無くなる。
【0037】
スレーブ側のデータ処理回路202−2がデータ処理を行なっているeの期間について説明する。スレーブ側のビジー信号BSY_Sがアクティブになったことに応答して1クロック後にスレーブ側のグラント信号GNT_Sをインアクティブにする。このとき、後続のリクエストがある場合にはリクエスト信号REQ_Mをアクティブのままとし、後続のリクエストがない場合にはリクエスト信号REQ_Mもインアクティブとする。
【0038】
スレーブ側のデータ処理回路202−2による処理が終了し、終了時点でマスタおよびスレーブからリクエスト信号が出力されていないfの期間について説明する。スレーブ側のデータ処理回路202−2での処理が終了すると、コントローラ208−2は、リクエスタ206−2およびIF回路207−2に終了信号ENDを出力する。
【0039】
終了信号ENDを受け取ったリクエスタ206−2は、ビジー信号BSY_Sをインアクティブ(ローレベル)とし、IF回路207−2は、クロックイネーブル信号CKE_Sをインアクティブ(ローレベル)する。マスタ側のIF回路207−1は、マスタおよびスレーブからのリクエスト信号がアクティブになっていないため、スレーブ側のビジー信号BSY_Sがインアクティブになった1クロック後に、マスタ側のチップセレクト信号CSB_Mをハイレベルにし、マスタ側のクロックイネーブル信号CKE_Mをローレベルにする。スレーブ側のIF回路207−2は、スレーブ側のビジー信号BSY_Sがインアクティブになった2クロック後にチップセレクト信号CSB_SをHi−zとし、クロックイネーブル信号CKE_SをHi−zとする。
【0040】
スレーブ側の処理が終了した後にスレーブおよびマスタのいずれからもリクエストが出力されていない場合に、マスタ側のIF回路207−1によって、チップセレクト信号CSB_Mをハイレベルおよびクロックイネーブル信号をローレベルとすることによって、システムバス上のチップセレクト信号およびクロックイネーブル信号が不定となる期間を無くすことができる。
【0041】
また、マスタ側の処理が終了した後、スレーブおよびマスタのいずれからもリクエストが出力されていない場合には、期間dの始まりの状態、すなわち、マスタ側のチップセレクト信号CSB_Mがハイレベル、マスタ側のクロックイネーブル信号CKE_Mがローレベルの状態をリクエストが入力されるまで維持することによって、システムバス上のチップセレクト信号およびクロックイネーブル信号が不定となる期間を無くすことができる。
【0042】
[実施の形態の効果]
したがって、データ処理装置200による処理が終了した後、リクエスト信号に応答して次の処理を行なうデータ処理装置200によってSDRAM201がアクセスされる場合およびリクエスト信号が無くアクセスが行なわれない場合のいずれにおいても、SDRAM201に接続されたシステムバス203上のクロックイネーブル信号およびチップセレクト信号が不定となる期間が無くなる。
【0043】
このため、システムバス203上にバス制御回路を設ける必要性は無くなり、回路規模が小さくなると共にデータ処理回路202とSDRAM201間のアクセス速度が向上する。また、従来から処理に使われていた、チップセレクト信号、クロックイネーブル信号、リクエスト信号、グラント信号およびビジー信号および端子を用いて制御することができるため、データ処理回路202に余分な制御端子を設ける必要も無い。
【0044】
しかも、本形態のデータ処理装置200では、初期設定の実行時にリクエスト信号REQ_Sを出力していないスレーブのデータ処理回路202−2はグラント信号GNT_Sが入力されるとビジー信号BSY_Sを所定時間だけ出力するので、マスタのデータ処理回路202−1はスレーブのデータ処理回路202−2の起動をグラント信号GNT_Sとリクエスト信号REQ_Sとビジー信号BSY_Sとの通信で確認することができる。
【0045】
[実施の形態の変形例]
本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、本実施の形態では1個のDDR−SDRAM201に2個のデータ処理回路202−1,2が接続されていることを例示したが、例えば、3個以上のデータ処理回路202が接続されていることも可能である。
【0046】
また、2個のデータ処理回路202−1,2が同一構造に形成されており、アービタ回路205−1が有効なマスタのデータ処理回路202−1が初期設定されることを例示したが、例えば、アービタ回路205が有効なマスタのデータ処理回路202を固定しておくことも可能であり、複数のデータ処理回路202の1個のみマスタとしてアービタ回路205を設けることも可能である。
【0047】
さらに、アービタ回路205がデータ処理回路202に内蔵されていることを例示したが、例えば、複数のデータ処理回路202と1個のアービタ回路205とを別体に形成して接続する構造(図示せず)も可能である。ただし、前述のようにスレーブの起動をマスタが信号通信で確認するためには、そのアービタ回路205がマスタのデータ処理回路202−1に内蔵されている必要がある。
【0048】
また、前述のように両方のデータ処理回路202が休止するときにグラント信号とリクエスト信号とビジー信号との通信のみでマスタがDDR−SDRAM201を占有するためにも、アービタ回路205がマスタのデータ処理回路202−1に内蔵されている構造が好適である。
【0049】
例えば、複数のデータ処理回路202と1個のアービタ回路205とを別体に形成して接続した構造で、両方のデータ処理回路202が休止するときにマスタがDDR−SDRAM201を占有するためには、所定の信号配線などでスレーブのビジー信号をマスタに通知する構造が好適である。
【0050】
本形態では、処理を終了したデータ処理回路202のビジー信号がインアクティブとなった1クロック後に、これから処理を行なうデータ処理回路202のチップセレクト信号およびクロックイネーブル信号をハイレベルおよびローレベルにし、処理を終了したデータ処理回路202のビジー信号がインアクティブとなった2クロック後に、処理を終了したデータ処理回路202のチップセレクト信号およびクロックイネーブル信号をHi−zにしているが、各信号の前後関係が入れ替わらなければどのようなタイミングで処理を行なってもよい。
【0051】
また、処理を終了したデータ処理回路202から処理を開始するデータ処理回路202にSDRAM201の占有が移行する場合、SDRAM201を一時的に低消費電力モード(スタンバイモード)にするため移行時のクロックイネーブル信号がローレベルとなるよう制御しているが、応答速度を向上させるためSDRAM201を低消費電力にしない場合には、移行時のクロックイネーブル信号をハイレベルとしても良い。
【0052】
すなわち、処理を終了したデータ処理回路202は、処理を開始するデータ処理回路202がクロックイネーブル信号をハイレベルにするまでクロックイネーブル信号をハイレベルに維持するようにしても良い。なお、処理を終了したデータ処理回路202のクロックイネーブル信号と処理を開始するデータ処理回路202のクロックイネーブル信号の移行時のレベルはローレベルまたはハイレベルのいずれかに固定し、別々のレベルにならないよう制御する必要性がある。
【0053】
【発明の効果】
本発明のデータ処理装置では、半導体記憶回路の占有を終了するデータ処理回路がクロックイネーブル信号およびチップセレクト信号の出力を停止させる以前に半導体記憶回路の占有を開始するデータ処理回路がクロックイネーブル信号およびチップセレクト信号の出力を同一状態で各々開始することにより、半導体記憶回路に外部入力されるクロックイネーブル信号およびチップセレクト信号が不定状態となることがないので、半導体記憶回路の誤動作を防止することができ、この防止のためにバス制御回路が必要ないので、回路規模を削減するとともに応答速度を向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態のデータ処理装置を示すブロック図である。
【図2】データ処理装置の動作状態での各種信号を示すタイムチャートである。
【図3】データ処理装置が初期設定を実行するときの各種信号を示すタイムチャートである。
【図4】一従来例のデータ処理装置を示すブロック図である。
【符号の説明】
200 データ処理装置
201 半導体記憶回路であるDDR−SDRAM
202 データ処理回路
205 共有調停回路であるアービタ回路
Claims (19)
- 複数のデータ処理回路による1個の半導体記憶回路の共有を1個の共有調停回路で調停するデータ処理装置であって、
前記半導体記憶回路は、外部入力されるコマンド信号およびアドレス信号に対応した動作を外部入力されるクロック信号に同期して実行し、
前記データ処理回路は、占有している前記半導体記憶回路に、前記半導体記憶回路のクロック信号を第1状態で有効として第2状態で無効とするクロックイネーブル信号を、前記第1状態で出力し、占有している前記半導体記憶回路に前記コマンド信号および前記アドレス信号を出力し、占有している前記半導体記憶回路に、前記コマンド信号および前記アドレス信号を第1状態で有効として第2状態で無効とするチップセレクト信号を出力し、
前記共有調停回路は、前記複数のデータ処理回路から出力されるビジー信号に基づいて、前記複数のデータ処理回路による前記半導体記憶回路の共有を調停し、
前記半導体記憶回路の占有を終了する前記データ処理回路から前記共有調停回路へ出力されている前記ビジー信号が活性化状態から非活性化状態へ遷移してから、前記半導体記憶回路の占有を終了する前記データ処理回路が前記クロックイネーブル信号および前記チップセレクト信号の出力を停止させる前に、前記半導体記憶回路の占有を開始する前記データ処理回路が、前記クロックイネーブル信号および前記チップセレクト信号の出力を、前記半導体記憶回路の占有を終了する前記データ処理回路の前記クロックイネーブル信号及び前記チップセレクト信号の出力と同一状態で各々開始する、データ処理装置。 - 前記データ処理回路は、前記半導体記憶回路の占有を要求するリクエスト信号を前記共有調停回路に出力し、前記リクエスト信号の出力に対応して前記共有調停回路から前記占有の許可を示すグラント信号が入力されると前記半導体記憶回路を占有し、前記半導体記憶回路を占有しているときに前記ビジー信号を前記共有調停回路に出力し、
前記共有調停回路は、前記半導体記憶回路を占有していた前記データ処理回路の前記ビジー信号が終了したのち前記クロックイネーブル信号および前記チップセレクト信号の出力が停止する前に、前記リクエスト信号を出力している前記データ処理回路に前記グラント信号を返信する、請求項1に記載のデータ処理装置。 - 前記半導体記憶回路は、外部入力される前記クロックイネーブル信号が前記第2状態のときに内部動作を休止させる休止状態となる、請求項1または2に記載のデータ処理装置。
- 複数の前記データ処理回路は、1個がマスタで他がスレーブであり、
前記マスタのデータ処理回路は、前記スレーブのデータ処理回路の全部が前記クロックイネーブル信号および前記チップセレクト信号を出力しないときはクロックイネーブル信号および前記チップセレクト信号を出力する、請求項1ないし3の何れか一項に記載のデータ処理装置。 - 複数の前記データ処理回路と1個の前記共有調停回路とが別体に形成されて接続されている請求項1ないし4の何れか一項に記載のデータ処理装置。
- 複数の前記データ処理回路は、1個がマスタで他がスレーブであり、
前記マスタのデータ処理回路に前記共有調停回路が内蔵されている請求項1ないし4の何れか一項に記載のデータ処理装置。 - 複数の前記データ処理回路の全部に前記共有調停回路が内蔵されており、
複数の前記データ処理回路は、1個がマスタで他がスレーブとして初期設定され、
複数の前記共有調停回路は、前記マスタのデータ処理回路に内蔵されている1個が有効となる、請求項1ないし4の何れか一項に記載のデータ処理装置。 - 前記マスタのデータ処理回路に内蔵されている前記共有調停回路は、起動を確認する前記スレーブのデータ処理回路に前記半導体記憶回路の占有の許可を示すグラント信号を出力し、
前記スレーブのデータ処理回路は、前記半導体記憶回路の占有を要求するリクエスト信号を出力していないときに前記グラント信号が入力されると前記リクエスト信号を所定時間だけ出力し、
前記マスタのデータ処理回路に内蔵されている前記共有調停回路は、前記リクエスト信号の入力で前記スレーブのデータ処理回路の起動を確認すると前記グラント信号の出力を終了する、請求項6または7に記載のデータ処理装置。 - 第1コマンド信号及び第1アドレス信号、若しくは、第2コマンド信号及び第1アドレス信号に対応した動作をクロック信号に同期して行う半導体記憶回路と、前記半導体記憶回路を占有している間に第1ビジー信号を出力する第1データ処理回路と、前記半導体記憶装置を占有している間に第2ビジー信号を出力する第2データ処理回路と、前記第1若しくは第2ビジー信号に応答して前記第1及び第2データ処理回路による前記半導体記憶回路の共有を調停する共有調停回路と、を備えるデータ処理装置であって、
前記第1データ処理回路は、前記第1コマンド信号と、前記第1アドレス信号と、前記クロック信号の有効性を示す第1クロックイネーブル信号と、前記第1及び第2コマンド信号と前記第1及び第2アドレス信号の有効性を示す第1チップセレクト信号と、を前記半導体記憶回路へ出力する第1インターフェース回路を有し、
前記第2データ処理回路は、前記第2コマンド信号と、前記第2アドレス信号と、前記クロック信号の有効性を示す第2クロックイネーブル信号と、前記第1及び第2コマンド信号と前記第1及び第2アドレス信号の有効性を示す第2チップセレクト信号と、を前記半導体記憶回路へ出力する第2インターフェース回路を有し、
前記共有調停回路により、前記第1データ処理回路から前記第2データ処理回路へ前記半導体記憶回路に対する占有権が移行する際には、前記第2インターフェース回路は、前記共有調停回路へ出力されている前記第1ビジー信号が非活性化してから第1期間の経過後に、前記第2クロックイネーブル信号及び前記第2チップセレクト信号の出力を開始し、前記第1インターフェース回路は、前記共有調停回路へ出力されている前記第1ビジー信号が非活性化してから前記第1期間以上の期間である前記第2期間の経過後に、前記第1クロックイネーブル信号及び前記第1チップセレクト信号の出力を停止する、データ処理装置。 - 前記共有調停回路により、前記第1データ処理回路から前記第2データ処理回路へ前記半導体記憶回路に対する占有権が移行する際には、前記第2インターフェース回路は、前記第1インターフェース回路から出力されている前記第1クロックイネーブル信号と同じ論理レベルとなる前記第2クロックイネーブル信号の出力と、前記第1インターフェース回路から出力されている前記第1チップセレクト信号と同じ論理レベルとなる前記第2チップセレクト信号の出力と、を開始する、請求項9に記載のデータ処理装置。
- 前記第1及び第2クロックイネーブル信号は、第1論理レベルで前記クロック信号を有効とし、第2論理レベルで前記クロック信号を無効とし、
前記第1及び第2チップセレクト信号は、第1論理レベルで前記第1コマンド信号及び前記第1アドレス信号と前記第2コマンド信号及び前記第2アドレス信号を有効とし、第2論理レベルで前記第1コマンド信号及び前記第1アドレス信号と前記第2コマンド信号及び第2アドレス信号を無効とし、
前記第1データ処理回路が前記半導体記憶回路へアクセス中には、前記第1インターフェース回路は、第1論理レベルの前記第1クロックイネーブル信号及び第1論理レベルの第1チップセレクト信号を出力し、前記第2インターフェース回路は、前記第2クロックイネーブル信号及び前記第2チップセレクト信号を出力せず、
前記第2データ処理回路が前記半導体記憶回路へアクセス中には、前記第2インターフェース回路は、第1論理レベルの前記第2クロックイネーブル信号及び第1論理レベルの第2チップセレクト信号を出力し、前記第1インターフェース回路は、前記第1クロックイネーブル信号及び前記第1チップセレクト信号を出力しない、請求項9または10に記 載のデータ処理装置。 - 前記第1データ処理回路は、前記半導体記憶回路に対する占有を要求することを示す第1リクエスト信号を生成する第1リクエスタを有し、
前記第2データ処理回路は、前記半導体記憶回路に対する占有を要求することを示す第2リクエスト信号を生成する第2リクエスタを有し、
前記共有調停回路は、前記第1若しくは第2リクエスト信号を受けて前記半導体記憶回路に対する占有許可を示す第1及び第2グラント信号を出力し、
前記第1リクエスタは、前記第1グラント信号に応答して前記第1ビジー信号を生成し、
前記第2リクエスタは、前記第2グラント信号に応答して前記第2ビジー信号を生成する、請求項9ないし11の何れか1項に記載のデータ処理装置。 - 前記共有調停回路は、第1共有調停回路であり、
前記データ処理装置には、更に第2共有調停回路を備え、
前記第1共有調停回路は、前記第1データ処理回路に内蔵されており、
前記第2共有調停回路は、前記第2データ処理回路に内蔵されており、
前記第1データ処理回路がマスタとして、前記第2データ処理回路がスレーブとして、それぞれ機能する場合には、前記第1共有調停回路は有効となり、前記第2共有調停回路は無効となる、請求項9ないし12の何れか1項に記載のデータ処理装置。 - 前記第1データ処理回路がマスタとして、前記第2データ処理回路がスレーブとして、それぞれ機能する際には、前記第1共有調停回路は、起動を確認する前記第2データ処理回路に前記第2グラント信号を出力し、前記第2データ処理回路は、前記第2リクエスト信号を出力していないときに前記第2グラント信号が入力されると前記第2リクエスト信号を所定時間だけ出力し、前記第1共有調停回路は、前記第2リクエスト信号の入力で前記第2データ処理回路の起動を確認すると前記第2グラント信号の出力を終了する、請求項13に記載のデータ処理装置。
- クロック信号に同期してコマンド信号及びアドレス信号に対応した動作を行う半導体記憶回路と、前記半導体記憶回路に対する占有状況を示すビジー信号を出力する複数のデータ処理回路と、前記ビジー信号に応答して前記複数のデータ処理回路による前記半導体記憶回路の共有を調停する共有調停回路と、から構成されるデータ処理装置に用いられるデータ処理回路であって、
前記コマンド信号と、前記アドレス信号と、前記クロック信号の有効性を示すクロックイネーブル信号と、前記コマンド信号及び前記アドレス信号の有効性を示すチップセレクト信号と、を前記半導体記憶回路へ出力するインターフェース回路を備え、
前記半導体記憶回路に対する占有を開始する場合には、前記半導体記憶回路に対する占有を終了する他の前記データ処理回路から出力されている前記ビジー信号が非活性化してから第1期間の経過後に、前記クロックイネーブル信号及び前記チップセレクト信号の出力を開始し、
前記半導体記憶装置に対する占有を終了する場合には、出力している前記ビジー信号を非活性化してから前記第1期間以上の期間である前記第2期間の経過後に、前記クロックイネーブル信号及び前記チップセレクト信号の出力を停止する、データ処理回路。 - 前記半導体記憶回路に対する占有を開始する場合には、前記半導体記憶回路に対する占有を終了する他の前記データ処理回路から出力されている前記クロックイネーブル信号と同じ論理レベルの前記クロックイネーブル信号の出力と、前記半導体記憶回路に対する占有を終了する他の前記データ処理回路から出力されている前記チップセレクト信号と同じ論理レベルの前記チップセレクト信号の出力と、を開始する、請求項15に記載のデータ処理回路。
- 前記クロックイネーブル信号は、第1論理レベルで前記クロック信号を有効とし、第2論理レベルで前記クロック信号を無効とし、
前記チップセレクト信号は、第1論理レベルで前記コマンド信号及び前記アドレス信号を有効とし、第2論理レベルで前記コマンド信号及び前記アドレス信号を無効とし、
前記半導体記憶回路へアクセス中に、前記インターフェース回路は、第1論理レベルの前記クロックイネーブル信号及び第1論理レベルのチップセレクト信号を出力し、
前記半導体記憶回路へ非アクセス中に、前記インターフェース回路は、前記クロックイネーブル信号及びチップセレクト信号を出力しない、請求項15または16に記載のデータ処理回路。 - 前記半導体記憶回路に対する占有を要求することを示すリクエスト信号を生成するリクエスタを備え、
前記共有調停回路は、前記リクエスト信号を受けて前記半導体記憶回路に対する占有許可を示すグラント信号を出力し、
前記リクエスタは、前記グラント信号に応答して前記ビジー信号を生成する、請求項15ないし17の何れか1項に記載のデータ処理回路。 - 前記データ処理装置に含まれる前記複数のデータ処理回路には、前記共有調停回路が内蔵され、前記データ処理装置内における前記複数のデータ処理回路のうちの1個はマスタで他はスレープとして設定されており、
前記データ処理装置内において、前記マスタとして動作する場合には、内蔵している前記共有調停回路を有効とし、
前記データ処理装置内において、前記スレーブとして動作する場合には、内蔵している前記共有調停回路を無効とする、請求項15ないし18の何れか1項に記載のデータ処理回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002265326A JP4222803B2 (ja) | 2002-09-11 | 2002-09-11 | データ処理装置およびデータ処理回路 |
US10/657,464 US7254688B2 (en) | 2002-09-11 | 2003-09-08 | Data processing apparatus that shares a single semiconductor memory circuit among multiple data processing units |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002265326A JP4222803B2 (ja) | 2002-09-11 | 2002-09-11 | データ処理装置およびデータ処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004102779A JP2004102779A (ja) | 2004-04-02 |
JP4222803B2 true JP4222803B2 (ja) | 2009-02-12 |
Family
ID=31986574
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002265326A Expired - Fee Related JP4222803B2 (ja) | 2002-09-11 | 2002-09-11 | データ処理装置およびデータ処理回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7254688B2 (ja) |
JP (1) | JP4222803B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100640722B1 (ko) * | 2005-10-05 | 2006-11-01 | 삼성전자주식회사 | 반도체 제어장치, 반도체 장치, 및 이들을 구비하는 시스템 |
US8180990B2 (en) | 2006-03-10 | 2012-05-15 | Panasonic Corporation | Integrated circuit including a plurality of master circuits transmitting access requests to an external device and integrated circuit system including first and second interated circuits each including a plurality of master circuits transmitting access requests |
TWI320908B (en) * | 2006-10-27 | 2010-02-21 | Ind Tech Res Inst | Apparatus and method for increasing the utilization by the processors on the shared resources |
US7545165B2 (en) * | 2007-01-09 | 2009-06-09 | International Business Machines Corporation | System architectures for and methods of scheduling on-chip and across-chip noise events in an integrated circuit |
US7949978B2 (en) * | 2007-11-05 | 2011-05-24 | International Business Machines Corporation | Structure for system architectures for and methods of scheduling on-chip and across-chip noise events in an integrated circuit |
US8737162B2 (en) | 2009-01-12 | 2014-05-27 | Rambus Inc. | Clock-forwarding low-power signaling system |
JP2012064021A (ja) * | 2010-09-16 | 2012-03-29 | Ricoh Co Ltd | 通信システム、マスター装置、及びスレーブ装置、並びに通信方法 |
US8913447B2 (en) * | 2011-06-24 | 2014-12-16 | Micron Technology, Inc. | Method and apparatus for memory command input and control |
JP2014048730A (ja) * | 2012-08-29 | 2014-03-17 | Fujitsu Ltd | 情報処理装置及び制御方法 |
KR101670917B1 (ko) | 2013-03-15 | 2016-11-01 | 인텔 코포레이션 | 메모리 시스템 |
US10254967B2 (en) | 2016-01-13 | 2019-04-09 | Sandisk Technologies Llc | Data path control for non-volatile memory |
US10163508B2 (en) | 2016-02-26 | 2018-12-25 | Intel Corporation | Supporting multiple memory types in a memory slot |
US10528255B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10528267B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Command queue for storage operations |
US10528286B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10114589B2 (en) | 2016-11-16 | 2018-10-30 | Sandisk Technologies Llc | Command control for multi-core non-volatile memory |
TWI816032B (zh) * | 2020-04-10 | 2023-09-21 | 新唐科技股份有限公司 | 多核心處理器電路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4212057A (en) * | 1976-04-22 | 1980-07-08 | General Electric Company | Shared memory multi-microprocessor computer system |
US4453211A (en) * | 1981-04-28 | 1984-06-05 | Formation, Inc. | System bus for an emulated multichannel system |
JPS59183455A (ja) * | 1983-03-31 | 1984-10-18 | Mitsubishi Electric Corp | マルチコンピユ−タシステム |
JPH0683780A (ja) | 1992-09-02 | 1994-03-25 | Mitsubishi Electric Corp | マルチプロセッサシステム |
US6185704B1 (en) * | 1997-04-11 | 2001-02-06 | Texas Instruments Incorporated | System signaling schemes for processor and memory module |
JPH11272632A (ja) | 1998-03-19 | 1999-10-08 | Sharp Corp | マルチプロセッサシステム |
US6243829B1 (en) * | 1998-05-27 | 2001-06-05 | Hewlett-Packard Company | Memory controller supporting redundant synchronous memories |
JP2000298652A (ja) | 1999-04-14 | 2000-10-24 | Mitsubishi Electric Corp | マルチプロセッサ |
JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
US6480439B2 (en) * | 2000-10-03 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US6510099B1 (en) * | 2001-09-28 | 2003-01-21 | Intel Corporation | Memory control with dynamic driver disabling |
US6731548B2 (en) * | 2002-06-07 | 2004-05-04 | Micron Technology, Inc. | Reduced power registered memory module and method |
-
2002
- 2002-09-11 JP JP2002265326A patent/JP4222803B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-08 US US10/657,464 patent/US7254688B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004102779A (ja) | 2004-04-02 |
US7254688B2 (en) | 2007-08-07 |
US20040046611A1 (en) | 2004-03-11 |
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Legal Events
Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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|
A621 | Written request for application examination |
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|
RD04 | Notification of resignation of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080714 |
|
A131 | Notification of reasons for refusal |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081118 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131128 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |