JP2014048730A - 情報処理装置及び制御方法 - Google Patents
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Abstract
【解決手段】制御回路215は、インタフェース回路212−1〜インタフェース回路212−Nを初期化する制御を行い、それぞれのインタフェース回路の初期化が完了したか否かを検知する。そして、制御回路215は、すべてのインタフェース回路の初期化が完了したことを検知した場合、それらのインタフェース回路を介したデータ通信を開始するように通信回路211を制御する。制御回路216は、インタフェース回路213−1〜インタフェース回路213−Nを初期化する制御を行い、それぞれのインタフェース回路の初期化が完了したか否かを検知する。そして、制御回路216は、すべてのインタフェース回路の初期化が完了したことを検知した場合、それらのインタフェース回路を介したデータ通信を開始するように通信回路214を制御する。
【選択図】図2
Description
シリアル通信回線を用いた高速伝送では、光ケーブルによる伝送方式、電気信号による伝送方式、無線通信による伝送方式等が用いられている。いずれの伝送方式においても、通信回線に接続された回路の初期化を行ってから、データ通信が開始される。
近年の情報処理装置では、その高性能化に伴って、2つの通信回路の間で同時に複数のシリアル通信回線を用いてデータ通信が行われる場合がある。この場合、2つの通信回路の間に、シリアル通信回線の数に対応する複数のインタフェース回路が設けられる。ここで、2つの通信回路と複数のインタフェース回路の初期化完了のタイミングが異なると、一部のシリアル通信回線を利用できなくなることがある。
通信回路は、データの送信又は受信のうち少なくとも一方のデータ通信を行う。複数のインタフェース回路は、通信回路に接続されるとともに、複数の通信回線にそれぞれ接続される。制御回路は、複数のインタフェース回路を初期化する制御を行い、複数のインタフェース回路のそれぞれの初期化が完了したか否かを検知する。そして、制御回路は、複数のインタフェース回路のすべての初期化が完了したことを検知した場合、複数のインタフェース回路を介したデータ通信を開始するように通信回路を制御する。
近年の情報処理装置では、その高性能化に伴って、2つの通信回路の間で同時に複数のシリアル通信回線を用いてデータ通信が行われる場合がある。この場合、2つの通信回路の間に、シリアル通信回線の数に対応する複数のインタフェース回路が設けられる。ここで、2つの通信回路と複数のインタフェース回路の初期化完了のタイミングが異なると、一部のシリアル通信回線を利用できなくなることがある。
時刻t2:第1及び第2の通信回路の初期化が完了。
時刻t3:第2のインタフェース回路の初期化が完了。
制御回路215は、インタフェース回路212−1〜インタフェース回路212−Nを初期化する制御を行い(ステップ301)、それぞれのインタフェース回路の初期化が完了したか否かを検知する(ステップ302)。そして、制御回路215は、インタフェース回路212−1〜インタフェース回路212−Nのすべての初期化が完了したことを検知した場合、それらのインタフェース回路を介したデータ通信を開始するように通信回路211を制御する(ステップ303)。
なお、制御回路215による制御処理と制御回路216による制御処理は独立して行われ、2つの制御処理のいずれが先に開始してもよく、いずれが先に終了しても構わない。この場合、通信回線222−i(i=1〜N)が長いケーブルであり、通信回路211及びインタフェース回路212−iを含む装置と、通信回路214及びインタフェース回路213−iを含む装置とが離れている場合でも、両方の装置を同期制御する必要はない。したがって、通信回線222−1〜通信回線222−Nの長さに依存することなく、すべての通信回線を確実に利用することができる。
制御回路414は、インタフェース回路412−1〜インタフェース回路412−Nを初期化する制御を行い(ステップ301)、それぞれのインタフェース回路の初期化が完了したか否かを検知する(ステップ302)。そして、制御回路414は、インタフェース回路412−1〜インタフェース回路412−Nのすべての初期化が完了したことを検知した場合、それらのインタフェース回路を介したデータ通信を開始するように通信回路411及び通信回路413を制御する(ステップ303)。
ケーブル503−i(i=1,2)は1本以上のレーンを含み、1レーンは送信差動信号のための2本の信号線と、受信差動信号のための2本の信号線からなる。ケーブル503−iは、電気信号を伝送する電気ケーブル又は光信号を伝送する光ファイバケーブルである。
次に、制御回路518は、コネクタ回路517−1の初期化完了レジスタをポーリングして(ステップ703)、コネクタ回路517−1の初期化が完了したか否かを検知する(ステップ704)。
拡張装置502の制御回路525による制御処理も、本体装置501の制御回路518による制御処理と同様である。
(2)Polling状態:リタイマが通信相手とPCS層の伝送を確立する状態。複数のレーンが存在する場合、リタイマは、レーン毎にシンボル伝送を確立する。一定時間でシンボル伝送を確立できないレーンは、Configuration状態へ遷移する際に、使用できないレーンとして識別される。
(3)Configuration状態:リタイマが通信相手とMAC層のリンクを確立する状態。複数のレーンが存在する場合、リタイマは、それらのレーンの全部が使用できるか、又は一部しか使用できないかに基づいて、安定的に使用できる本数のレーンを活性化する。また、リタイマは、速度調節が可能な場合は速度設定も行う。
(4)L0状態:リタイマが通信相手とデータ通信を行う運用状態。この状態では、初期化は既に完了している。
次に、制御回路518は、リタイマ516をDetect状態で停止させるために、停止指示をリタイマ516に発行する(ステップ903)。これにより、初期化を開始したリタイマ516は、初期化の途中であるDetect状態で停止する。
ステップ909においてコネクタ回路517−2の初期化が完了したことを検知した場合(ステップ909,Yes)、制御回路518は、リタイマ516に対する停止指示を解除する(ステップ910)。
このような制御処理によれば、コネクタ回路の初期化が完了する前に、リタイマの初期化を途中まで進めておくことができる。したがって、制御処理に要する時間が図7の場合よりも短縮され、情報処理装置をより早く起動することができる。
まず、制御回路518は、スイッチ514、リタイマ516、コネクタ回路517−1、及びコネクタ回路517−2のリセット信号をアサートする(ステップ1001)。そして、制御回路518は、リタイマ516、コネクタ回路517−1、及びコネクタ回路517−2のリセット信号をデアサートする(ステップ1002)。
ここで、もし制御回路518がスイッチ514のリセット信号をデアサートすると、スイッチ514の初期化が開始され、その初期化が完了してしまう可能性がある。スイッチ514及びリタイマ516の初期化が完了すると、CPU511がリタイマ516のL0状態を認識し、RC513を介してデータ通信を開始することが可能になる。このため、データ通信の途中でリタイマ516にHot Reset指示を発行する必要が生じる。そこで、意図しないデータ通信の開始を防止するため、制御回路518は、ステップ1002においてスイッチ514のリセット信号をデアサートしない。
一方、拡張装置502の制御回路525は、図10の制御処理ではなく、図11のような制御処理を行う。図11のステップ1101及びステップ1102の処理は、図9のステップ901及びステップ902の処理と同様である。図11の制御処理では、制御回路525は、拡張装置502のリタイマ522をDetect状態で停止させずに、初期化を続行させる。
RC513の初期化を制御する場合、制御回路518は、コネクタ回路517−1及びコネクタ回路517−2の初期化が完了した後に、RC513に初期化を開始させてもよい。あるいは、制御回路518は、RC513をDetect状態で停止させておき、コネクタ回路517−1及びコネクタ回路517−2の初期化が完了した後に初期化を続行させてもよい。
111、113、211、214、411、413 通信回路
112、212−1〜212−N、213−1〜213−N、412−1〜412−N インタフェース回路
114 リセットパルス発生器
121、122、221−1〜221−N、222−1〜222−N、223−1〜223−N、421−1〜421−N、422−1〜422−N 通信回線
215、216、414、518、525 制御回路
501 本体装置
502 拡張装置
503−1、503−2、1211−1、1211−2 ケーブル
511 CPU
512 メモリ
513 RC
514、523 スイッチ
515 内蔵デバイス
516、522 リタイマ
517−1、517−2、521−1、521−2、1201−1、1201−2 コネクタ回路
524−1〜524−M PCIeスロット
Claims (5)
- データの送信又は受信のうち少なくとも一方のデータ通信を行う通信回路と、
前記通信回路に接続されるとともに、複数の通信回線にそれぞれ接続された複数のインタフェース回路と、
前記複数のインタフェース回路を初期化する制御を行い、前記複数のインタフェース回路のそれぞれの初期化が完了したか否かを検知し、前記複数のインタフェース回路のすべての初期化が完了したことを検知した場合、前記複数のインタフェース回路を介したデータ通信を開始するように前記通信回路を制御する制御回路と、
を備えることを特徴とする情報処理装置。 - 前記制御回路は、前記複数のインタフェース回路のうち1つのインタフェース回路の初期化が一定時間内に完了しなかった場合、前記複数のインタフェース回路のうち前記1つのインタフェース回路以外のインタフェース回路を介したデータ通信を開始するように、前記通信回路を制御することを特徴とする請求項1記載の情報処理装置。
- 前記制御回路は、前記通信回路を通信相手との電気的接続を確認する状態で停止させ、前記複数のインタフェース回路のすべての初期化が完了したことを検知した場合、前記電気的接続を確認する状態での停止を解除するように前記通信回路を制御することを特徴とする請求項1又は2記載の情報処理装置。
- 前記通信回路に接続されたプロセッサをさらに備え、前記制御回路は、前記複数のインタフェース回路を介した通信を行う状態を前記プロセッサに認識させないように前記通信回路を制御し、前記複数のインタフェース回路のすべての初期化が完了したことを検知した場合、前記複数のインタフェース回路を介した通信を行う状態を前記プロセッサに認識させるように前記通信回路を制御することを特徴とする請求項1又は2記載の情報処理装置。
- データの送信又は受信のうち少なくとも一方の通信を行う通信回路に接続されるとともに、複数の通信回線にそれぞれ接続された複数のインタフェース回路を初期化する制御を行い、
前記複数のインタフェース回路のそれぞれの初期化が完了したか否かを検知し、
前記複数のインタフェース回路のすべての初期化が完了したことを検知した場合、前記複数のインタフェース回路を介したデータ通信を開始するように前記通信回路を制御する、
ことを特徴とする制御方法。
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