JP2009130392A

JP2009130392A - 電子回路および集積回路

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Publication number: JP2009130392A
Application number: JP2007299754A
Authority: JP
Inventors: Masahiro Doi; 正裕土肥; Kenichi Kojimoto; 賢一柑本
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2007-11-19
Filing date: 2007-11-19
Publication date: 2009-06-11

Abstract

【課題】処理部の負担を低減し、通信インターフェース部の異常を早期に検知することが可能な電子回路および集積回路を提供すること。
【解決手段】本発明は、それぞれ外部との通信を行う複数の通信インターフェース部１１〜１３と、外部との通信を行うためのデータを第１通信線Ｌ１を介し複数の通信インターフェース部とシリアルに通信する処理部３０と、第１通信線とは別の第２通信線Ｌ２を介し、複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部２０と、を具備し、検知部が異常検知情報を受信した場合、第１通信線を介した処理部と複数の通信インターフェース部との間の通信が遮断される電子回路および集積回路である。
【選択図】図２

Description

本発明は、電子回路および集積回路に関し、特に外部との通信を行う複数の通信インターフェース部を有する電子回路および集積回路に関する。

図１は、外部との通信を行う通信インターフェース部を複数有する電子回路のブロック図である。図１を参照に、外部との通信を行う複数の通信インターフェース部１１から１３が１つの集積回路１０に設けられている。複数の通信インターフェース部１１から１３はＣＰＵ３０（処理部）により制御されている。通信インターフェース部１１から１３は、例えばそれぞれが異なる通信方式で外部と通信するインターフェースである。例えば、ＵＳＢ（Universal serial bus)、ＩｒＤＡ（Infrared data association)、ＵＡＲＴ（Universal asynchronous receiver-transceiver)等の通信を行うインターフェースである。ＣＰＵ３０は通信線Ｌ１を用いシリアルに集積回路１０内の通信インターフェース部１１から１３を制御し、データを外部に送受信する。

特許文献１には、レピータの複数のポートをモニタする回路が開示されている。
特開平６−２９１７７０号公報

図１に係る従来例のように、ＣＰＵ３０が、１つの通信線Ｌ１を用い複数の通信インターフェース部１１から１３にシリアルにデータを通信する電子回路においては、以下のような課題がある。例えば、図１において、ＣＰＵ３０が通信インターフェース部１１を用いデータの送受信を行っている際に、通信インターフェース部１２または１３で異常が発生してもＣＰＵ３０は検知できない。このため、通信インターフェース部１２または１３で発生した異常により、正常な通信インターフェース部との通信にも異常をきたす（すなわち多重障害が発生する）場合がある。ＣＰＵ３０が常時全ての通信インターフェース部１１から１３の異常を監視することも考えられる。しかし、ＣＰＵ３０の負担が大きくなる。

本発明は、上記課題に鑑みなされたものであり、処理部の負担を低減し、通信インターフェース部の異常を早期に検知することが可能な電子回路および集積回路を提供することを目的とする。

本発明は、それぞれ外部との通信を行う複数の通信インターフェース部と、前記外部との通信を行うためのデータを第１通信線を介し前記複数の通信インターフェース部とシリアルに通信する処理部と、前記第１通信線とは別の第２通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、を具備し、前記検知部が前記異常検知情報を受信した場合、前記第１通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信が遮断されることを特徴とする電子回路である。本発明によれば、検知部が、通信インターフェース部の異常を早期に検知し、第１通信線を介した通信が遮断される。よって、多重障害の発生を抑制することができる。また、処理部が第１通信線を介し通信インターフェース部を監視しなくてもよいため、処理部の負担を低減させることができる。

上記構成において、前記検知部が前記異常検知情報を受信した場合、前記複数の通信インターフェース部のうち少なくとも前記異常検知情報を送信した通信インターフェース部を含む１以上の通信インターフェース部がリセットされる構成とすることができる。この構成によれば、通信インターフェース部の異常を解消させることができる。

上記構成において、前記複数の通信インターフェース部および前記検知部を含む第１集積回路と、前記処理部を含み前記第１集積回路とは別の第２集積回路と、を具備し、前記第１通信線は、前記第１集積回路と前記第２集積回路とを接続する通信線を含み、前記第２通信線は、前記第１集積回路内に設けられた通信線である構成とすることができる。

上記構成において、前記第１集積回路に含まれ、前記第１通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部を具備する構成とすることができる。

本発明は、処理部とシリアルにデータの通信を行うための第１通信線と、前記データを、それぞれ外部に通信する複数の通信インターフェース部と、前記第１通信線とは別の第２通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、前記検知部が異常検知情報を受信した場合、前記第１通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部と、を具備することを特徴とする集積回路である。

本発明によれば、検知部が、通信インターフェース部の異常を早期に検知し、第１通信線を介した通信が遮断される。よって、多重障害の発生を抑制することができる。また、処理部が第１通信線を介し通信インターフェース部を監視しなくてもよいため、処理部の負担を低減させることができる。

以下、図面を参照に、本発明の実施例について説明する。

図２は、実施例１のブロック図である。電子回路１００は集積回路１０（第１集積回路）とＣＰＵ３０（処理部）を有している。集積回路１０内の調停部２２とＣＰＵ３０とは第１通信線Ｌ１で接続されている。集積回路１０は、複数の通信インターフェース部１１から１３、検知部２０および調停部２２を有しており、例えば専用に設計されたＡＳＩＣ（Application specific integrated circuit)である。通信インターフェース部１１から１３は、外部との通信を行うインターフェースであり、ＣＰＵ３０から送信されたデータを外部との通信を行うための通信方式に変換し外部に送信する。また、外部から受信したデータを内部の通信に用いる内部方式に変換しＣＰＵ３０に送信する。通信インターフェース部１１から１３は、異常が発生すると第２通信線Ｌ２を介し検知部２０に通信インターフェース部の異常を示す情報である異常検知情報を送信する。検知部２０は、通信インターフェース部１１から１３から第２通信線Ｌ２を介し異常検知情報を受信することにより異常を検知する。調停部２２はＣＰＵ３０から第１通信線Ｌ１を介しシリアルに送信されたデータを各通信インターフェース部１１から１３に通信線Ｌ３を介し、検知部２０に通信線Ｌ４を介し振り分ける。また、各通信インターフェース部１１から１３および検知部２０から送信された情報を調停しシリアルにＣＰＵ３０に送信する。ＣＰＵ３０は、外部に通信を行うためのデータを第１通信線Ｌ１を介し複数の通信インターフェース部１１から１３をシリアルに制御する処理部であり、集積回路１０とは別の第２集積回路４０に含まれている。

次に、実施例１に係る電子回路の動作について説明する。図３は、検知部２０の動作を示すフローチャートである。通常動作状態においては、ＣＰＵ３０が通信インターフェース部１１から１３のいずれかを制御し、通信インターフェース部１１から１３は外部と通信を行っている。この状態で、図３の動作が開始され、図３の動作が終了すると通常動作状態となる。検知部２０は、通信インターフェース部１１から１３のいずれかからの異常検知情報を受信したか判断する（ステップＳ１０）。Ｎｏの場合、終了し、通常動作状態に戻る。通信インターフェース部１１から１３は、例えば、外部との通信データを送受信するデータ線等がハイレベルまたはローレベルに固定される、または本来のレベル以外のレベルになると、異常と判断し、検知部２０に第２通信線Ｌ２を介し異常検知情報を送信する。ステップＳ１０においてＹｅｓの場合、検知部２０は、通信線Ｌ５を介しＣＰＵ３０に異常検知情報を受信したことを通知する情報である通知情報を送信する。これにより、ＣＰＵ３０は第１通信線Ｌ１を介した通信を遮断し通信アクセスを待機する（ステップＳ１２）。

検知部２０は全ての通信インターフェース部１１から１３に第２通信線Ｌ２を介しリセット信号を送信する。通信インターフェース部１１から１３がリセットされる（ステップＳ１４）。検知部２０はリセットが完了するまで待機する（ステップＳ１６）。リセット完了後、検知部２０は、ＣＰＵ３０に通信アクセスの待機を解除させる。すなわち、ＣＰＵ３０に第１通信線Ｌ１を介した通信を再開させる（ステップＳ１８）。動作を終了し、通常動作状態に戻る。

実施例１によれば、図３のステップＳ１０のように、検知部２０は、処理部３０が複数の通信インターフェース部１１から１３をシリアルに制御するための第１通信線Ｌ１とは別の第２通信線Ｌ２を介し異常検知情報を受信する。検知部２０が異常検知情報を受信した場合、ステップＳ１２のように、検知部２０は、第１通信線Ｌ１を介した３０と複数の通信インターフェース部１１から１３との間の通信が遮断する。これにより、検知部２０が、通信インターフェース部１１から１３の異常を早期に検知し、第１通信線Ｌ１を介した通信を遮断することができる。よって、多重障害の発生を抑制することができる。また、図１に示した従来例に比べ、ＣＰＵ３０は、通常アクセス時に通信線Ｌ１を介し通信インターフェース部１１から１３を監視しなくてもよいため、ＣＰＵ３０の負担を低減させることができる。

また、検知部２０は、異常検知情報を受信した場合、ステップＳ１４のように、通信インターフェース部１１から１３をリセットすることが好ましい。これにより、通信インターフェース部１１から１３の異常を解消させることができる。また、検知部２０が通信インターフェース部１１から１３をリセットすることにより、ＣＰＵ３０の負担を低減させることができる。なお、通信インターフェース部１１から１３のリセットは、異常検知情報を送信した通信インターフェース部１１から１３のいずれかをリセットしてもよい。このように、リセットする通信インターフェース部は、異常検知情報を送信した通信インターフェース部を含む１以上の通信インターフェース部であればよい。

実施例２は、検知部が処理部を介さず通信を遮断する例である。実施例２に係る電子回路のブロック図は図２と同じであり説明を省略する。図４は、検知部２０の動作を示すフローチャートである。図４を参照に、検知部２０は、異常検知情報を受信したかを判断する（ステップＳ１０）。Ｎｏの場合、終了し、通常動作状態に戻る。Ｙｅｓの場合、調停部２２に、通信線Ｌ１を介した処理部３０と通信インターフェース部１１から１３との通信を遮断し通信アクセスを待機させる（ステップＳ２０）。検知部２０は、全ての複数の通信インターフェース部１１から１３に第２通信線Ｌ２を介しリセット信号を送信する。通信インターフェース部１１から１３がリセットされる（ステップＳ２２）。検知部２０はリセットが完了するまで待機する（ステップＳ２４）。リセット完了後、検知部２０は、調停部２２に通信を再開させ通信アクセスの待機を解除させる（ステップＳ２６）。動作を終了し、通常動作状態に戻る。

実施例２によれば、検知部２０は、異常検知情報を受信した場合、ＣＰＵ３０に通知することなく、ステップＳ２０のように調停部２２にＣＰＵ３０と通信インターフェース部１１から１３との間の通信を遮断させる。これにより、ＣＰＵ３０の負担をより低減させることができる。

実施例３は、ＣＰＵが通信インターフェース部をリセットする例である。実施例３に係る電子回路のブロック図は図２と同じであり説明を省略する。図５は、検知部２０の動作を示すフローチャート、図６はＣＰＵ３０の動作を示すフローチャートである。図５を参照に、検知部２０は、通信インターフェース部１１から１３から異常検知情報を受信したか判断する（ステップS１０）。Ｎｏの場合、終了し、通常動作状態に戻る。Ｙｅｓの場合、検知部２０はＣＰＵ３０に異常検知情報を受信したことを通知する通知情報を通信線Ｌ５を介し送信する（ステップＳ３０）。終了し、通常動作状態に戻る。

図６を参照に、ＣＰＵ３０は、検知部２０から通知情報を受信したか判断する（ステップＳ４０）。Ｎｏの場合、終了し、通常動作状態に戻る。Ｙｅｓの場合、ＣＰＵ３０は、通信インターフェース部１１から１３との通信を遮断し、通常アクセスを停止し待機する（ステップＳ４２）。ＣＰＵ３０は、各通信インターフェース部１１から１３に要求信号を送信する。通信インターフェース部１１から１３は、ＣＰＵ３０の要求信号を受信すると、予め定められた一定の値を通信線Ｌ３および第１通信線Ｌ１を介しＣＰＵ３０に送信する。ＣＰＵ３０は、各通信インターフェース部１１から１３より異常識別情報を受信する（ステップＳ４４）。ＣＰＵ３０は異常識別情報に基づき異常の発生した通信インターフェース部１１から１３のいずれかをリセットする（ステップＳ４６）。ＣＰＵ３０は、通信インターフェース部１１から１３のリセットが完了するまで待機する（ステップＳ４８）。通信インターフェース部のリセットが完了すると、ＣＰＵ３０は通信インターフェース部１１から１３との通信を再開する（ステップＳ５０）。終了し、通常動作状態に戻る。

実施例３によれば、ＣＰＵ３０が通信インターフェース部１１から１３のいずれかをリセットする。これにより、検知部２０が通信インターフェース部１１から１３のリセットを行う実施例１および実施例２に比べ、検知部２０の回路を削減することができる。また、通信インターフェース部１１から１３のうち異常の発生した通信インターフェース部１１から１３のいずれかをリセットすることにより、リセットに要する時間を削減することができる。

ステップＳ４４およびＳ４６を行わず、ＣＰＵ３０は全ての通信インターフェース部１１から１３をリセットしてもよい。このように、リセットする通信インターフェース部は、異常が発生した通信インターフェース部を含む１以上の通信インターフェース部であればよい。

実施例１から実施例３において、第１通信線Ｌ１は、集積回路１０（第１集積回路）と第２集積回路４０とを接続する通信線を含んでいる。集積回路間を接続する通信線は、コスト削減のため少ないことが好ましい。よって、ＣＰＵ３０と集積回路１０間の通信はシリアル通信であることが好ましい。一方、第２通信線Ｌ２は、集積回路１０内に設けられた通信線である。したがって、第２通信線Ｌ２は、通信線が増えてもコストは大きくは増大しない。よって、実施例１から実施例３のように、集積回路１０は、複数の通信インターフェース部１１から１３および検知部２０を含み、ＣＰＵ３０は、集積回路１０とは別の第２集積回路４０に含まれている場合に、本発明を用いることが有効である。

さらに、実施例２のように、第１通信線Ｌ１を介したＣＰＵ３０と複数の通信インターフェース部１１から１３との間の通信を遮断する調停部２２（遮断部）は、集積回路１０に含まれることが好ましい。これにより、通信の遮断を１つの集積回路１０内で行うことができ、集積回路１０と第２集積回路４０との通信を削減することができる。また、ＣＰＵ３０の負担を低減させることができる。

本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来例に係る電子回路のブロック図である。図２は実施例１に係る電子回路のブロック図である。図３は実施例１の検知部のフローチャートである。図４は実施例２の検知部のフローチャートである。図５は実施例３の検知部のフローチャートである。図６は実施例３のＣＰＵのフローチャートである。

符号の説明

１０集積回路
１１、１２、１３通信インターフェース部
２０検知部
３０ＣＰＵ
Ｌ１〜Ｌ５通信線

Claims

それぞれ外部との通信を行う複数の通信インターフェース部と、
前記外部との通信を行うためのデータを第１通信線を介し前記複数の通信インターフェース部とシリアルに通信する処理部と、
前記第１通信線とは別の第２通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、
を具備し、
前記検知部が前記異常検知情報を受信した場合、前記第１通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信が遮断されることを特徴とする電子回路。
前記検知部が前記異常検知情報を受信した場合、前記複数の通信インターフェース部のうち少なくとも前記異常検知情報を送信した通信インターフェース部を含む１以上の通信インターフェース部がリセットされることを特徴とする請求項１記載の電子回路。
前記複数の通信インターフェース部および前記検知部を含む第１集積回路と、
前記処理部を含み前記第１集積回路とは別の第２集積回路と、を具備し、
前記第１通信線は、前記第１集積回路と前記第２集積回路とを接続する通信線を含み、
前記第２通信線は、前記第１集積回路内に設けられた通信線であることを特徴とする請求項１または２記載の電子回路。
前記第１集積回路に含まれ、前記第１通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部を具備することを特徴とする請求項３記載の電子回路。
処理部とシリアルにデータの通信を行うための第１通信線と、
前記データを、それぞれ外部に通信する複数の通信インターフェース部と、
前記第１通信線とは別の第２通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、
前記検知部が異常検知情報を受信した場合、前記第１通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部と、
を具備することを特徴とする集積回路。