JP2009130392A - 電子回路および集積回路 - Google Patents
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Abstract
【課題】処理部の負担を低減し、通信インターフェース部の異常を早期に検知することが可能な電子回路および集積回路を提供すること。
【解決手段】本発明は、それぞれ外部との通信を行う複数の通信インターフェース部11〜13と、外部との通信を行うためのデータを第1通信線L1を介し複数の通信インターフェース部とシリアルに通信する処理部30と、第1通信線とは別の第2通信線L2を介し、複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部20と、を具備し、検知部が異常検知情報を受信した場合、第1通信線を介した処理部と複数の通信インターフェース部との間の通信が遮断される電子回路および集積回路である。
【選択図】図2
【解決手段】本発明は、それぞれ外部との通信を行う複数の通信インターフェース部11〜13と、外部との通信を行うためのデータを第1通信線L1を介し複数の通信インターフェース部とシリアルに通信する処理部30と、第1通信線とは別の第2通信線L2を介し、複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部20と、を具備し、検知部が異常検知情報を受信した場合、第1通信線を介した処理部と複数の通信インターフェース部との間の通信が遮断される電子回路および集積回路である。
【選択図】図2
Description
本発明は、電子回路および集積回路に関し、特に外部との通信を行う複数の通信インターフェース部を有する電子回路および集積回路に関する。
図1は、外部との通信を行う通信インターフェース部を複数有する電子回路のブロック図である。図1を参照に、外部との通信を行う複数の通信インターフェース部11から13が1つの集積回路10に設けられている。複数の通信インターフェース部11から13はCPU30(処理部)により制御されている。通信インターフェース部11から13は、例えばそれぞれが異なる通信方式で外部と通信するインターフェースである。例えば、USB(Universal serial bus)、IrDA(Infrared data association)、UART(Universal asynchronous receiver-transceiver)等の通信を行うインターフェースである。CPU30は通信線L1を用いシリアルに集積回路10内の通信インターフェース部11から13を制御し、データを外部に送受信する。
特許文献1には、レピータの複数のポートをモニタする回路が開示されている。
特開平6−291770号公報
図1に係る従来例のように、CPU30が、1つの通信線L1を用い複数の通信インターフェース部11から13にシリアルにデータを通信する電子回路においては、以下のような課題がある。例えば、図1において、CPU30が通信インターフェース部11を用いデータの送受信を行っている際に、通信インターフェース部12または13で異常が発生してもCPU30は検知できない。このため、通信インターフェース部12または13で発生した異常により、正常な通信インターフェース部との通信にも異常をきたす(すなわち多重障害が発生する)場合がある。CPU30が常時全ての通信インターフェース部11から13の異常を監視することも考えられる。しかし、CPU30の負担が大きくなる。
本発明は、上記課題に鑑みなされたものであり、処理部の負担を低減し、通信インターフェース部の異常を早期に検知することが可能な電子回路および集積回路を提供することを目的とする。
本発明は、それぞれ外部との通信を行う複数の通信インターフェース部と、前記外部との通信を行うためのデータを第1通信線を介し前記複数の通信インターフェース部とシリアルに通信する処理部と、前記第1通信線とは別の第2通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、を具備し、前記検知部が前記異常検知情報を受信した場合、前記第1通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信が遮断されることを特徴とする電子回路である。本発明によれば、検知部が、通信インターフェース部の異常を早期に検知し、第1通信線を介した通信が遮断される。よって、多重障害の発生を抑制することができる。また、処理部が第1通信線を介し通信インターフェース部を監視しなくてもよいため、処理部の負担を低減させることができる。
上記構成において、前記検知部が前記異常検知情報を受信した場合、前記複数の通信インターフェース部のうち少なくとも前記異常検知情報を送信した通信インターフェース部を含む1以上の通信インターフェース部がリセットされる構成とすることができる。この構成によれば、通信インターフェース部の異常を解消させることができる。
上記構成において、前記複数の通信インターフェース部および前記検知部を含む第1集積回路と、前記処理部を含み前記第1集積回路とは別の第2集積回路と、を具備し、前記第1通信線は、前記第1集積回路と前記第2集積回路とを接続する通信線を含み、前記第2通信線は、前記第1集積回路内に設けられた通信線である構成とすることができる。
上記構成において、前記第1集積回路に含まれ、前記第1通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部を具備する構成とすることができる。
本発明は、処理部とシリアルにデータの通信を行うための第1通信線と、前記データを、それぞれ外部に通信する複数の通信インターフェース部と、前記第1通信線とは別の第2通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、前記検知部が異常検知情報を受信した場合、前記第1通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部と、を具備することを特徴とする集積回路である。
本発明によれば、検知部が、通信インターフェース部の異常を早期に検知し、第1通信線を介した通信が遮断される。よって、多重障害の発生を抑制することができる。また、処理部が第1通信線を介し通信インターフェース部を監視しなくてもよいため、処理部の負担を低減させることができる。
以下、図面を参照に、本発明の実施例について説明する。
図2は、実施例1のブロック図である。電子回路100は集積回路10(第1集積回路)とCPU30(処理部)を有している。集積回路10内の調停部22とCPU30とは第1通信線L1で接続されている。集積回路10は、複数の通信インターフェース部11から13、検知部20および調停部22を有しており、例えば専用に設計されたASIC(Application specific integrated circuit)である。通信インターフェース部11から13は、外部との通信を行うインターフェースであり、CPU30から送信されたデータを外部との通信を行うための通信方式に変換し外部に送信する。また、外部から受信したデータを内部の通信に用いる内部方式に変換しCPU30に送信する。通信インターフェース部11から13は、異常が発生すると第2通信線L2を介し検知部20に通信インターフェース部の異常を示す情報である異常検知情報を送信する。検知部20は、通信インターフェース部11から13から第2通信線L2を介し異常検知情報を受信することにより異常を検知する。調停部22はCPU30から第1通信線L1を介しシリアルに送信されたデータを各通信インターフェース部11から13に通信線L3を介し、検知部20に通信線L4を介し振り分ける。また、各通信インターフェース部11から13および検知部20から送信された情報を調停しシリアルにCPU30に送信する。CPU30は、外部に通信を行うためのデータを第1通信線L1を介し複数の通信インターフェース部11から13をシリアルに制御する処理部であり、集積回路10とは別の第2集積回路40に含まれている。
次に、実施例1に係る電子回路の動作について説明する。図3は、検知部20の動作を示すフローチャートである。通常動作状態においては、CPU30が通信インターフェース部11から13のいずれかを制御し、通信インターフェース部11から13は外部と通信を行っている。この状態で、図3の動作が開始され、図3の動作が終了すると通常動作状態となる。検知部20は、通信インターフェース部11から13のいずれかからの異常検知情報を受信したか判断する(ステップS10)。Noの場合、終了し、通常動作状態に戻る。通信インターフェース部11から13は、例えば、外部との通信データを送受信するデータ線等がハイレベルまたはローレベルに固定される、または本来のレベル以外のレベルになると、異常と判断し、検知部20に第2通信線L2を介し異常検知情報を送信する。ステップS10においてYesの場合、検知部20は、通信線L5を介しCPU30に異常検知情報を受信したことを通知する情報である通知情報を送信する。これにより、CPU30は第1通信線L1を介した通信を遮断し通信アクセスを待機する(ステップS12)。
検知部20は全ての通信インターフェース部11から13に第2通信線L2を介しリセット信号を送信する。通信インターフェース部11から13がリセットされる(ステップS14)。検知部20はリセットが完了するまで待機する(ステップS16)。リセット完了後、検知部20は、CPU30に通信アクセスの待機を解除させる。すなわち、CPU30に第1通信線L1を介した通信を再開させる(ステップS18)。動作を終了し、通常動作状態に戻る。
実施例1によれば、図3のステップS10のように、検知部20は、処理部30が複数の通信インターフェース部11から13をシリアルに制御するための第1通信線L1とは別の第2通信線L2を介し異常検知情報を受信する。検知部20が異常検知情報を受信した場合、ステップS12のように、検知部20は、第1通信線L1を介した30と複数の通信インターフェース部11から13との間の通信が遮断する。これにより、検知部20が、通信インターフェース部11から13の異常を早期に検知し、第1通信線L1を介した通信を遮断することができる。よって、多重障害の発生を抑制することができる。また、図1に示した従来例に比べ、CPU30は、通常アクセス時に通信線L1を介し通信インターフェース部11から13を監視しなくてもよいため、CPU30の負担を低減させることができる。
また、検知部20は、異常検知情報を受信した場合、ステップS14のように、通信インターフェース部11から13をリセットすることが好ましい。これにより、通信インターフェース部11から13の異常を解消させることができる。また、検知部20が通信インターフェース部11から13をリセットすることにより、CPU30の負担を低減させることができる。なお、通信インターフェース部11から13のリセットは、異常検知情報を送信した通信インターフェース部11から13のいずれかをリセットしてもよい。このように、リセットする通信インターフェース部は、異常検知情報を送信した通信インターフェース部を含む1以上の通信インターフェース部であればよい。
実施例2は、検知部が処理部を介さず通信を遮断する例である。実施例2に係る電子回路のブロック図は図2と同じであり説明を省略する。図4は、検知部20の動作を示すフローチャートである。図4を参照に、検知部20は、異常検知情報を受信したかを判断する(ステップS10)。Noの場合、終了し、通常動作状態に戻る。Yesの場合、調停部22に、通信線L1を介した処理部30と通信インターフェース部11から13との通信を遮断し通信アクセスを待機させる(ステップS20)。検知部20は、全ての複数の通信インターフェース部11から13に第2通信線L2を介しリセット信号を送信する。通信インターフェース部11から13がリセットされる(ステップS22)。検知部20はリセットが完了するまで待機する(ステップS24)。リセット完了後、検知部20は、調停部22に通信を再開させ通信アクセスの待機を解除させる(ステップS26)。動作を終了し、通常動作状態に戻る。
実施例2によれば、検知部20は、異常検知情報を受信した場合、CPU30に通知することなく、ステップS20のように調停部22にCPU30と通信インターフェース部11から13との間の通信を遮断させる。これにより、CPU30の負担をより低減させることができる。
実施例3は、CPUが通信インターフェース部をリセットする例である。実施例3に係る電子回路のブロック図は図2と同じであり説明を省略する。図5は、検知部20の動作を示すフローチャート、図6はCPU30の動作を示すフローチャートである。図5を参照に、検知部20は、通信インターフェース部11から13から異常検知情報を受信したか判断する(ステップS10)。Noの場合、終了し、通常動作状態に戻る。Yesの場合、検知部20はCPU30に異常検知情報を受信したことを通知する通知情報を通信線L5を介し送信する(ステップS30)。終了し、通常動作状態に戻る。
図6を参照に、CPU30は、検知部20から通知情報を受信したか判断する(ステップS40)。Noの場合、終了し、通常動作状態に戻る。Yesの場合、CPU30は、通信インターフェース部11から13との通信を遮断し、通常アクセスを停止し待機する(ステップS42)。CPU30は、各通信インターフェース部11から13に要求信号を送信する。通信インターフェース部11から13は、CPU30の要求信号を受信すると、予め定められた一定の値を通信線L3および第1通信線L1を介しCPU30に送信する。CPU30は、各通信インターフェース部11から13より異常識別情報を受信する(ステップS44)。CPU30は異常識別情報に基づき異常の発生した通信インターフェース部11から13のいずれかをリセットする(ステップS46)。CPU30は、通信インターフェース部11から13のリセットが完了するまで待機する(ステップS48)。通信インターフェース部のリセットが完了すると、CPU30は通信インターフェース部11から13との通信を再開する(ステップS50)。終了し、通常動作状態に戻る。
実施例3によれば、CPU30が通信インターフェース部11から13のいずれかをリセットする。これにより、検知部20が通信インターフェース部11から13のリセットを行う実施例1および実施例2に比べ、検知部20の回路を削減することができる。また、通信インターフェース部11から13のうち異常の発生した通信インターフェース部11から13のいずれかをリセットすることにより、リセットに要する時間を削減することができる。
ステップS44およびS46を行わず、CPU30は全ての通信インターフェース部11から13をリセットしてもよい。このように、リセットする通信インターフェース部は、異常が発生した通信インターフェース部を含む1以上の通信インターフェース部であればよい。
実施例1から実施例3において、第1通信線L1は、集積回路10(第1集積回路)と第2集積回路40とを接続する通信線を含んでいる。集積回路間を接続する通信線は、コスト削減のため少ないことが好ましい。よって、CPU30と集積回路10間の通信はシリアル通信であることが好ましい。一方、第2通信線L2は、集積回路10内に設けられた通信線である。したがって、第2通信線L2は、通信線が増えてもコストは大きくは増大しない。よって、実施例1から実施例3のように、集積回路10は、複数の通信インターフェース部11から13および検知部20を含み、CPU30は、集積回路10とは別の第2集積回路40に含まれている場合に、本発明を用いることが有効である。
さらに、実施例2のように、第1通信線L1を介したCPU30と複数の通信インターフェース部11から13との間の通信を遮断する調停部22(遮断部)は、集積回路10に含まれることが好ましい。これにより、通信の遮断を1つの集積回路10内で行うことができ、集積回路10と第2集積回路40との通信を削減することができる。また、CPU30の負担を低減させることができる。
本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 集積回路
11、12、13 通信インターフェース部
20 検知部
30 CPU
L1〜L5 通信線
11、12、13 通信インターフェース部
20 検知部
30 CPU
L1〜L5 通信線
Claims (5)
- それぞれ外部との通信を行う複数の通信インターフェース部と、
前記外部との通信を行うためのデータを第1通信線を介し前記複数の通信インターフェース部とシリアルに通信する処理部と、
前記第1通信線とは別の第2通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、
を具備し、
前記検知部が前記異常検知情報を受信した場合、前記第1通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信が遮断されることを特徴とする電子回路。 - 前記検知部が前記異常検知情報を受信した場合、前記複数の通信インターフェース部のうち少なくとも前記異常検知情報を送信した通信インターフェース部を含む1以上の通信インターフェース部がリセットされることを特徴とする請求項1記載の電子回路。
- 前記複数の通信インターフェース部および前記検知部を含む第1集積回路と、
前記処理部を含み前記第1集積回路とは別の第2集積回路と、を具備し、
前記第1通信線は、前記第1集積回路と前記第2集積回路とを接続する通信線を含み、
前記第2通信線は、前記第1集積回路内に設けられた通信線であることを特徴とする請求項1または2記載の電子回路。 - 前記第1集積回路に含まれ、前記第1通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部を具備することを特徴とする請求項3記載の電子回路。
- 処理部とシリアルにデータの通信を行うための第1通信線と、
前記データを、それぞれ外部に通信する複数の通信インターフェース部と、
前記第1通信線とは別の第2通信線を介し、前記複数の通信インターフェース部の異常を示す情報である異常検知情報を受信する検知部と、
前記検知部が異常検知情報を受信した場合、前記第1通信線を介した前記処理部と前記複数の通信インターフェース部との間の通信を遮断する遮断部と、
を具備することを特徴とする集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007299754A JP2009130392A (ja) | 2007-11-19 | 2007-11-19 | 電子回路および集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007299754A JP2009130392A (ja) | 2007-11-19 | 2007-11-19 | 電子回路および集積回路 |
Publications (1)
Publication Number | Publication Date |
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JP2009130392A true JP2009130392A (ja) | 2009-06-11 |
Family
ID=40820931
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007299754A Withdrawn JP2009130392A (ja) | 2007-11-19 | 2007-11-19 | 電子回路および集積回路 |
Country Status (1)
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JP (1) | JP2009130392A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014048730A (ja) * | 2012-08-29 | 2014-03-17 | Fujitsu Ltd | 情報処理装置及び制御方法 |
-
2007
- 2007-11-19 JP JP2007299754A patent/JP2009130392A/ja not_active Withdrawn
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