JP6135403B2 - 情報処理システム、情報処理システムの障害処理方法 - Google Patents
情報処理システム、情報処理システムの障害処理方法 Download PDFInfo
- Publication number
- JP6135403B2 JP6135403B2 JP2013175250A JP2013175250A JP6135403B2 JP 6135403 B2 JP6135403 B2 JP 6135403B2 JP 2013175250 A JP2013175250 A JP 2013175250A JP 2013175250 A JP2013175250 A JP 2013175250A JP 6135403 B2 JP6135403 B2 JP 6135403B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- interrupt factor
- failure
- interrupt
- fnl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0709—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a distributed system consisting of a plurality of standalone computer nodes, e.g. clusters, client-server systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2023—Failover techniques
- G06F11/2028—Failover techniques eliminating a faulty processor or activating a spare
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2035—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant without idle spare hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2043—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant where the redundant components share a common memory address space
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Computer Hardware Design (AREA)
- Debugging And Monitoring (AREA)
- Hardware Redundancy (AREA)
Description
図1は、本実施の形態例における情報処理システム1の概要を説明する図である。図1に示す情報処理システム1は、HPC(High Performance Computing)モデル等の計算機システムである。このようなシステムは、ビルディングブロック(BB:Building Block)構造によって構成される。各ビルディングブロック10a〜10eは、図1に示すシステムボード1A〜1Eを収容し、ラックに抜き差し可能である。また、図1の情報処理システム1は、複数のシステムボード1A〜1Eと、網結合装置(以下、クロスバスイッチと称する)2を備えるシステムボードとを有する。各システムボード1A〜1Eは、クロスバスイッチ2を介して、相互に接続する。なお、図1には、5つのシステムボード1A〜1Eが示されるが、情報処理システム1は、例えば、16台のシステムボードを有する。
図2は、図1の情報処理システム1の構成の一例を示す図である。図2において、図1で示したものと同一のものは、同一の記号で示す。図2に示すように、情報処理システム1は、例えば、処理装置としての16台のシステムボード(SB:System Board)1A〜1Pと、4台のクロスバスイッチボックス2AB〜2DBとを有する。クロスバスイッチボックス2AB〜2DBがそれぞれ有するクロスバスイッチ2A〜2Dは、図1に示すクロスバスイッチ2に対応する。本実施の形態も、クロスバスイッチボックス2AB〜2DBは、ビルディングブロック構造である。
図3は、図2に示したシステムボード1A〜1Pの構成の一例を説明する図である。図3の例では、システムボード1Aの構成を説明する。他のシステムボード1B〜1Pの構成も、システムボード1Aと同様である。図3に示すように、システムボード1Aは、システムボードユニットB1と、サービスプロセッサボードB2とを有する。
図4は、図3のレジスタrgを説明する図である。図4の(A)は、プロセッサのレジスタマップrmの一例を示す図である。また、図4(B)は、それぞれの割り込み要因の説明図である。図3で示したとおり、各ノードのサービスプロセッサボードB2のMBC21は、レジスタrgを有する。また、レジスタrgは、ノードが有する複数の機能回路(CPU、メモリアクセスコントローラ、電源等を示す。以下、ハードウェアと称する)から発生する割り込み要因を格納する。図4の(A)のレジスタマップrmによると、レジスタrgは、例えば、割り込み要因CK、FE、IL、EC、SC、PM、LD、IIO、IMを格納する。ただし、割り込み要因は、図4の例に限定されるものではない。レジスタrgは、それぞれの割り込み要因を、レジスタマップrmに対応する所定のビット位置に格納する。
図5は、図1〜図3で述べた、本実施の形態例における情報処理システム1の一部のノードにおいて障害が発生した場合の処理の流れを説明する図である。図5において、図2、図3で示したものと同一のものは、同一の記号で示す。
図6は、図5において述べた、マスターノード2ABのシステム制御装置V1におけるログ情報の解析処理(S1)の概要を説明する図である。図6において、点線で囲む工程S3、S4は、本実施の形態例において付加される処理である。
図8は、本実施の形態における情報処理システムの各ノードのソフトウェアモジュール図である。図8は、マスターノード2ABのシステム制御装置V1、及び、スレーブノード1A〜1P、2BB〜2DBのシステム制御装置22、V2〜V4のブロック図を有する。初めに、スレーブノード1A〜1P、2BB〜2DBのシステム制御装置22、V2〜V4のブロックを説明する。ここでは、スレーブノード1Aのシステム制御装置22について説明する。
図10は、割り込み要因が発生しFNLが更新される間のマスターノード2ABのシステム制御装置V1、及び、スレーブノード1Aのシステム制御装置22における、処理の流れを時系列に説明する図である。図10において、図8で示したものと同一のものは同一の記号で示してある。
図11は、図8の本実施の形態例におけるFNL解析部31の処理、及び、FNL更新部33の処理を説明するフローチャート図である。初めに、例えば、マスターノード2ABのシステム制御装置V1におけるFNL解析部31は、電源障害が発生しているか否かを判定する(S21)。電源障害が発生している場合、電源障害の対応が優先されるため、FNL解析部31は処理を終了する。
図12は、波及先の割り込み要因の抑止処理を説明するフローチャート図である。まず、FNL解析部31は、FNDB36を参照し、抽出した割り込み要因(この例では、CK、FE)が、波及元の割り込み要因であるか否かを判定する(S11)。FNDB36については、次の図13に基づいて説明する。そして、抽出した割り込み要因が、下位の割り込み要因(波及先の割り込み要因)ではない場合(S12のNO)、即ち、波及元の割り込み要因である場合、FNL解析部31は波及先の割り込み要因の消し込み処理を終了する。
図13は、FNDB36の具体例を示す図である。図13の(A)は、FNL解析における解析論理を定義する定義テーブルtb1を示す図である。図13の(B)は、定義テーブルtb1に記述される各エントリの一部を説明する図である。定義テーブルtb1は、例えば、共通定義フレームとデータ定義ブロックとを有する。共通定義フレームは、定義テーブルtb1の版数や定義開始の宣言を有する。
複数のノード間でメモリを共有する情報処理システムにおいて、
前記ノードの各々は、
複数の機能回路と前記機能回路を制御する制御装置と、
前記複数の機能回路から発生する割り込み要因を格納するレジスタとを有し、
前記複数のノードのうちの1のノードの前記制御装置は、
他の前記ノードの割り込み要因の発生に応じて前記レジスタの前記割り込み要因を受信し、前記割り込み要因のうち、障害として検出すべき割り込み要因を抽出して、抽出結果に応じて障害ノードを特定し、前記障害ノードの前記メモリへのアクセスを抑止後、前記他のノードから受信したログ情報に基づいて前記障害ノードの切り離し制御を行う情報処理システム。
付記1において、
前記他のノードの前記制御装置は、前記レジスタの前記割り込み要因の発生を前記1のノードの制御装置に通知し、
前記1のノードの制御装置は、前記他のノードからの前記通知に応じて、前記他ノードの前記レジスタの割り込み要因と前記ログ情報とを収集する情報処理システム。
付記1または2において、
前記1のノードは、網結合装置を備え、
前記他のノードは、データ処理を実行し、前記網結合装置を介して前記メモリにアクセスする処理装置を備える情報処理システム。
付記1乃至3のいずれかにおいて、
前記1のノードの前記制御装置は、前記障害として検出すべき割り込み要因の波及元となる割り込み要因が発生しているか否かを判定し、発生していない場合に、前記割り込み要因に対応するノードを前記障害ノードとして特定し、発生している場合に、前記波及元となる割り込み要因に対応するノードを前記障害ノードとして特定する情報処理システム。
付記1乃至4のいずれかにおいて、
前記第1のノードの前記制御部は、前記障害として検出すべき割り込み要因を複数抽出した場合に、前記割り込み要因の優先度に基づいて、前記特定した障害ノードの前記メモリへのアクセスを抑止する情報処理システム。
付記3において、
前記1のノードの前記制御装置は、前記障害として検出すべき割り込み要因が前記データ処理を実行するノードにおいて発生した割り込み要因である場合に、発生元のノードを前記障害ノードとして特定し、前記障害として検出すべき割り込み要因が前記網結合装置を備えるノードにおいて発生した割り込み要因である場合に、前記網結合装置に接続されたノードを前記障害ノードとして特定する情報処理システム。
付記4において、
前記1のノードは、
前記割り込み要因と、前記割り込み要因の波及元となる割り込み要因との対応関係を有する定義テーブルを有し、
前記1のノードの前記制御装置は、前記定義テーブルに基づいて、前記障害として検出すべき割り込み要因の波及元となる割り込み要因が発生しているか否かを判定する情報処理システム。
付記5において、
前記1のノードは、
前記割り込み要因に対応して前記優先度を有する定義テーブルを有し、
前記1のノードの前記制御装置は、前記定義テーブルに基づいて、割り込み要因の前記優先度を判定する情報処理システム。
付記1乃至8のいずれかにおいて、
前記メモリは各前記ノード内に設けられた情報処理システム。
複数のノード間でメモリを共有する情報処理システムの障害処理方法において、
前記ノードの各々は、
複数の機能回路と前記機能回路を制御する制御装置と、
前記複数の機能回路から発生する割り込み要因を格納するレジスタとを有し、
前記複数のノードのうちの1のノードの前記制御装置は、
他の前記ノードの割り込み要因の発生に応じて前記レジスタの前記割り込み要因を受信し、前記割り込み要因のうち、障害として検出すべき割り込み要因を抽出して、抽出結果に応じて障害ノードを特定し、前記障害ノードの前記メモリへのアクセスを抑止後、前記他のノードから受信したログ情報に基づいて前記障害ノードの切り離し制御を行う情報処理システムの障害処理方法。
付記10において、
前記他のノードの前記制御装置は、前記レジスタの前記割り込み要因の発生を前記1のノードの制御装置に通知し、
前記1のノードの制御装置は、前記他のノードからの前記通知に応じて、前記他ノードの前記レジスタの割り込み要因と前記ログ情報とを収集する情報処理システムの障害処理方法。
付記10または11において、
前記1のノードは、網結合装置を備え、
前記他のノードは、データ処理を実行し、前記網結合装置を介して前記メモリにアクセスする処理装置を備える情報処理システムの障害処理方法。
付記10乃至12のいずれかにおいて、
前記1のノードの前記制御装置は、前記障害として検出すべき割り込み要因の波及元となる割り込み要因が発生しているか否かを判定し、発生していない場合に、前記割り込み要因に対応するノードを前記障害ノードとして特定し、発生している場合に、前記波及元となる割り込み要因に対応するノードを前記障害ノードとして特定する情報処理システムの障害処理方法。
付記10乃至13のいずれかにおいて、
前記第1のノードの前記制御部は、前記障害として検出すべき割り込み要因を複数抽出した場合に、前記割り込み要因の優先度に基づいて、前記特定した障害ノードの前記メモリへのアクセスを抑止する情報処理システムの障害処理方法。
付記12において、
前記1のノードの前記制御装置は、前記障害として検出すべき割り込み要因が前記データ処理を実行するノードにおいて発生した割り込み要因である場合に、発生元のノードを前記障害ノードとして特定し、前記障害として検出すべき割り込み要因が前記網結合装置を備えるノードにおいて発生した割り込み要因である場合に、前記網結合装置に接続されたノードを前記障害ノードとして特定する情報処理システムの障害処理方法。
付記13において、
前記1のノードは、
前記割り込み要因と、前記割り込み要因の波及元となる割り込み要因との対応関係を有する定義テーブルを有し、
前記1のノードの前記制御装置は、前記定義テーブルに基づいて、前記障害として検出すべき割り込み要因の波及元となる割り込み要因が発生しているか否かを判定する情報処理システムの障害処理方法。
付記14において、
前記1のノードは、
前記割り込み要因に対応して前記優先度を有する定義テーブルを有し、
前記1のノードの前記制御装置は、前記定義テーブルに基づいて、割り込み要因の前記優先度を判定する情報処理システムの障害処理方法。
付記10乃至17のいずれかにおいて、
前記メモリは各前記ノード内に設けられた情報処理システムの障害処理方法。
B1:システムボードユニット、12:CPUチップ、15:システムコントローラ、16:I/Oコントローラ、18:メモリコントローラ、11:メモリ、19:MBC(システムボードユニット)、
B2:サービスプロセッサボード、MBC21(サービスプロセッサボードユニット)、22:システム制御装置、rg:レジスタ、
2AB:マスターノード、1V:システム制御装置、
1A:スレーブノード、22:システム制御装置
Claims (5)
- 複数のノード間でメモリを共有する情報処理システムにおいて、
前記ノードの各々は、
複数の機能回路と前記機能回路を制御する制御装置と、
前記複数の機能回路から発生する割り込み要因を格納するレジスタとを有し、
前記複数のノードのうちの1のノードの前記制御装置は、
他の前記ノードの割り込み要因の発生に応じて前記レジスタの前記割り込み要因を受信し、前記割り込み要因のうち、障害として検出すべき割り込み要因を抽出して、抽出結果に応じて障害ノードを特定し、前記障害ノードの前記メモリへのアクセスを抑止後、前記他のノードから受信したログ情報に基づいて前記障害ノードの切り離し制御を行う情報処理システム。 - 請求項1において、
前記1のノードは、網結合装置を備え、
前記他のノードは、データ処理を実行し、前記網結合装置を介して前記メモリにアクセスする処理装置を備える情報処理システム。 - 請求項1または2において、
前記1のノードの前記制御装置は、前記障害として検出すべき割り込み要因の波及元となる割り込み要因が発生しているか否かを判定し、発生していない場合に、前記割り込み要因に対応するノードを前記障害ノードとして特定し、発生している場合に、前記波及元となる割り込み要因に対応するノードを前記障害ノードとして特定する情報処理システム。 - 請求項3において、
前記1のノードは、
前記割り込み要因と、前記割り込み要因の波及元となる割り込み要因との対応関係を有する定義テーブルを有し、
前記1のノードの前記制御装置は、前記定義テーブルに基づいて、前記障害として検出すべき割り込み要因の波及元となる割り込み要因が発生しているか否かを判定する情報処理システム。 - 複数のノード間でメモリを共有する情報処理システムの障害処理方法において、
前記ノードの各々は、
複数の機能回路と前記機能回路を制御する制御装置と、
前記複数の機能回路から発生する割り込み要因を格納するレジスタとを有し、
前記複数のノードのうちの1のノードの前記制御装置は、
他の前記ノードの割り込み要因の発生に応じて前記レジスタの前記割り込み要因を受信し、前記割り込み要因のうち、障害として検出すべき割り込み要因を抽出して、抽出結果に応じて障害ノードを特定し、前記障害ノードの前記メモリへのアクセスを抑止後、前記他のノードから受信したログ情報に基づいて前記障害ノードの切り離し制御を行う情報処理システムの障害処理方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013175250A JP6135403B2 (ja) | 2013-08-27 | 2013-08-27 | 情報処理システム、情報処理システムの障害処理方法 |
US14/339,926 US20150067385A1 (en) | 2013-08-27 | 2014-07-24 | Information processing system and method for processing failure |
EP14178726.7A EP2843555A1 (en) | 2013-08-27 | 2014-07-28 | Information processing system and method for processing failure |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013175250A JP6135403B2 (ja) | 2013-08-27 | 2013-08-27 | 情報処理システム、情報処理システムの障害処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015045905A JP2015045905A (ja) | 2015-03-12 |
JP6135403B2 true JP6135403B2 (ja) | 2017-05-31 |
Family
ID=51260621
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013175250A Active JP6135403B2 (ja) | 2013-08-27 | 2013-08-27 | 情報処理システム、情報処理システムの障害処理方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20150067385A1 (ja) |
EP (1) | EP2843555A1 (ja) |
JP (1) | JP6135403B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10282245B1 (en) | 2015-06-25 | 2019-05-07 | Amazon Technologies, Inc. | Root cause detection and monitoring for storage systems |
US10223189B1 (en) | 2015-06-25 | 2019-03-05 | Amazon Technologies, Inc. | Root cause detection and monitoring for storage systems |
US9898357B1 (en) | 2015-06-25 | 2018-02-20 | Amazon Technologies, Inc. | Root cause detection and monitoring for storage systems |
JP7151637B2 (ja) * | 2019-06-20 | 2022-10-12 | 富士通株式会社 | 情報処理装置、情報処理装置の制御方法及び情報処理装置の制御プログラム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001134546A (ja) * | 1999-11-05 | 2001-05-18 | Nec Corp | マルチプロセッサシステムの障害処理方法 |
JP3640187B2 (ja) * | 2002-07-29 | 2005-04-20 | 日本電気株式会社 | マルチプロセッサシステムの障害処理方法、マルチプロセッサシステム及びノード |
JP4131263B2 (ja) * | 2004-12-22 | 2008-08-13 | 日本電気株式会社 | マルチノードシステム、ノード装置、ノード間クロスバスイッチ及び障害処理方法 |
US7493515B2 (en) * | 2005-09-30 | 2009-02-17 | International Business Machines Corporation | Assigning a processor to a logical partition |
US7478272B2 (en) * | 2005-09-30 | 2009-01-13 | International Business Machines Corporation | Replacing a failing physical processor |
JP5277961B2 (ja) * | 2006-10-13 | 2013-08-28 | 日本電気株式会社 | 情報処理装置及びその故障隠蔽方法 |
US7934121B2 (en) * | 2006-11-21 | 2011-04-26 | Microsoft Corporation | Transparent replacement of a system processor |
US7877358B2 (en) * | 2006-11-21 | 2011-01-25 | Microsoft Corporation | Replacing system hardware |
JP5540890B2 (ja) | 2010-05-27 | 2014-07-02 | 富士通株式会社 | 障害処理プログラム、制御方法、及び情報処理装置 |
JP5590022B2 (ja) * | 2011-12-28 | 2014-09-17 | 富士通株式会社 | 情報処理装置、制御方法および制御プログラム |
US9582346B2 (en) * | 2013-09-04 | 2017-02-28 | Oracle International Corporation | Selecting I/O interrupt target for multi-core server systems |
-
2013
- 2013-08-27 JP JP2013175250A patent/JP6135403B2/ja active Active
-
2014
- 2014-07-24 US US14/339,926 patent/US20150067385A1/en not_active Abandoned
- 2014-07-28 EP EP14178726.7A patent/EP2843555A1/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP2843555A1 (en) | 2015-03-04 |
US20150067385A1 (en) | 2015-03-05 |
JP2015045905A (ja) | 2015-03-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9760455B2 (en) | PCIe network system with fail-over capability and operation method thereof | |
US9582448B2 (en) | Transmission apparatus and control unit | |
US7574620B2 (en) | Method for operating an arrangement of a plurality of computers in the event of a computer failure | |
US9575785B2 (en) | Cluster system and method for providing service availability in cluster system | |
US20160179639A1 (en) | Selectively coupling a pci host bridge to multiple pci communication paths | |
US9195553B2 (en) | Redundant system control method | |
US8924779B2 (en) | Proxy responder for handling anomalies in a hardware system | |
CN105204965A (zh) | 用于多节点环境中的动态节点修复的方法和装置 | |
US20140250320A1 (en) | Cluster system | |
CN101216793A (zh) | 一种多处理器系统故障恢复的方法及装置 | |
JP6135403B2 (ja) | 情報処理システム、情報処理システムの障害処理方法 | |
JP2007172334A (ja) | 並列型演算システムの冗長性を確保するための方法、システム、およびプログラム | |
RU2653254C1 (ru) | Способ, узел и система управления данными для кластера базы данных | |
US20150100776A1 (en) | Non-disruptive code update of a single processor in a multi-processor computing system | |
CN111124728A (zh) | 业务自动恢复方法、系统、可读存储介质及服务器 | |
US20130315058A1 (en) | Relay device, connection management method, and information communication system | |
US20170177431A1 (en) | Computer system | |
US10360115B2 (en) | Monitoring device, fault-tolerant system, and control method | |
CN116266150A (zh) | 一种业务恢复方法、数据处理单元及相关设备 | |
CN111858187A (zh) | 一种电子设备及业务切换方法、装置 | |
CN115328706A (zh) | 双cpu冗余架构综合控制方法及系统 | |
US10089200B2 (en) | Computer apparatus and computer mechanism | |
JP5464886B2 (ja) | 計算機システム | |
JP2015106226A (ja) | 二重化システム | |
US20230229572A1 (en) | Cluster system and restoration method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160510 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170322 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170328 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170410 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6135403 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |