JP4288692B2 - インタフェイス回路の制御装置 - Google Patents
インタフェイス回路の制御装置 Download PDFInfo
- Publication number
- JP4288692B2 JP4288692B2 JP2001127335A JP2001127335A JP4288692B2 JP 4288692 B2 JP4288692 B2 JP 4288692B2 JP 2001127335 A JP2001127335 A JP 2001127335A JP 2001127335 A JP2001127335 A JP 2001127335A JP 4288692 B2 JP4288692 B2 JP 4288692B2
- Authority
- JP
- Japan
- Prior art keywords
- interface circuit
- access
- control device
- mpu
- host computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Testing And Monitoring For Control Systems (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、通信Ｉ／０カードなどのインタフェイス回路の動作を制御するインタフェイス回路の制御装置に関する。
【０００２】
【従来の技術】
図４は、従来のプロセス制御システムの構成図である。
石油プラントや化学プラントなどに設けられたセンサが検出する温度や圧力などのプロセス量に基づいて、これらのプラントに設けられたバルブなどの操作量を制御し、これらのプラントを制御運転するプロセス制御システムが知られている。例えば、特開2000−293218号公報には、図４に示すように、プラントＰＬＴの運転操作及び監視を担当する操作量監視ステーションＩＣＳと、プラントＰＬＴの規模に応じて分散配置されておりプラントＰＬＴの制御を担当する複数の制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 と、操作量監視ステーションＩＣＳと制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 とを接続して相互にデータを通信する通信バス（ネットワーク）ＢＳとを備える分散型制御システムが開示されている。この分散型制御システムでは、プラントＰＬＴに設けられたセンサＳＥが検出した温度や圧力などのプロセス値（プロセス・データ）を、制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 から通信バスＢＳを通じて操作量監視ステーションＩＣＳに送信する。そして、操作量監視ステーションＩＣＳから通信バスＢＳを通じて制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 に操作量信号（操作量データ）を送信し、プラントＰＬＴのバルブＶ1 ，Ｖ2 の開度が制御される。制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 は、いずれも略同一構造であり、以下では制御ステーションＦＣＳ1 について説明する。
【０００３】
図５は、従来のプロセス制御システムの制御ステーションの構成図である。
制御ステーションＦＣＳ1 は、図５に示すように、ホストコンピュータ（ＨＯＳＴ）１０１と制御装置１０２とを備えている。制御装置１０２は、ＨＯＳＴＩ／Ｆ回路（以下、インタフェイス回路という）１０２ａと、マイクロプロセッサ（以下、ＭＰＵという）１０２ｂと、書き換え可能な不揮発メモリ１０２ｃと、共有メモリ１０２ｄと、その他の周辺装置１０２ｅなどから構成されている。
【０００４】
インタフェイス回路１０２ａは、共有メモリ１０２ｄなどの制御装置１０２の内部資源にホストコンピュータ１０１がアクセスするための回路である。インタフェイス回路１０２ａは、制御装置１０２の内部資源とホストコンピュータ１０１との間で相互にデータがアクセス可能な状態になるように、起動開始後に自動アクセス許可する。
【０００５】
ＭＰＵ１０２ｂは、不揮発メモリ１０２ｃに書き込まれた動作プログラムに基づいて動作する中央演算処理装置である。ＭＰＵ１０２ｂは、この動作プログラムに基づいて、インタフェイス回路１０２ａにアクセス許可などの動作を指令したり、共有メモリ１０２ｄを含むハードウェア資源を初期化したり、周辺装置１０２ｅが出力するプロセス・データを所定の演算処理する。
【０００６】
不揮発メモリ１０２ｃは、ＭＰＵ１０２ｂを動作させる動作プログラムなどを記憶するフラッシュメモリなどである。共有メモリ１０２ｄは、ＭＰＵ１０２ｂが演算処理したデータを記憶するＲＡＭなどである。不揮発メモリ１０２ｃ及び共有メモリ１０２ｄは、ホストコンピュータ１０１及びＭＰＵ１０２ｂからアクセス可能な共有資源である。周辺装置１０２ｅは、図４に示すセンサＳＥやバルブＶ1 ，Ｖ2 とＭＰＵ１０２ｂとの間でプロセス・データや操作量データを入出力する入出力装置（Ｉ／Ｏユニット）などである。
【０００７】
従来の制御装置１０２による従来例１では、リセット解除後（起動開始後）にインタフェイス回路１０２ａをハードウェアが無条件でアクセス許可していた。また、従来の制御装置１０２による従来例２では、共有メモリ１０２ｄを含むハードウェア資源の初期化完了後に、不揮発メモリ１０２ｃに実装された動作プログラムに基づいてＭＰＵ１０２ｂがインタフェイス回路１０２ａにアクセス許可を指令して、インタフェイス回路１０２ａが動作を開始（ホストコンピュータ１０１からのアクセス許可）していた。
【０００８】
【発明が解決しようとする課題】
しかし、従来例１では、リセット解除後にインタフェイス回路１０２ａを直ちにアクセス許可するために、ハードウェア資源の初期化完了前にホストコンピュータ１０１からアクセスされてしまうおそれがある。その結果、初期化されていないデータを共有メモリ１０２ｄからホストコンピュータ１０１が読み出してしまうという問題があった。
【０００９】
また、従来例２では、リセット解除後に、ＭＰＵ１０２ｂがハードウェア資源の初期化を完了してから、ＭＰＵ１０２ｂがインタフェイス回路１０２ａをアクセス許可にする。このため、ＭＰＵ１０２ｂの動作プログラムが不揮発メモリ１０２ｃに存在しないと、インタフェイス回路１０２ａをアクセス許可できない。一方、インタフェイス回路１０２ａがアクセス許可されなければ、外部から不揮発メモリ１０２ｃにアクセスできず、外部から不揮発メモリ１０２ｃにＭＰＵ１０２ｂの動作プログラムを書き込むことができないという問題があった。
【００１０】
この発明の課題は、不揮発メモリに動作プログラムがある場合には、動作プログラムにより共有メモリを含むハードウェア資源を初期化した後にインタフェース回路をアクセス許可することができるインタフェイス回路の制御装置を提供することである。また、この発明の課題は、不揮発メモリに動作プログラムがない場合には、不揮発メモリに動作プログラムを書き込むことができるインタフェイス回路の制御装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明は、以下のような解決手段により、前記課題を解決する。なお、この発明の実施形態に対応する符号を付して説明するが、この実施形態に限定するものではない。請求項１の発明は、メモリ部に実装された動作プログラムにアクセスするマイクロプロセッサを備える制御装置と、ホストインタフェイス回路を介してホストコンピュータとが通信するインタフェイス回路の制御装置において、
前記マイクロプロセッサと通信し、前記ホストコンピュータの前記ホストインタフェイス回路へのアクセスを許可する指令部を備え、
前記指令部は、前記制御装置の起動開始から前記ホストインタフェイス回路をアクセス停止させ、前記起動開始でスタートするタイマのカウントアップまでに前記マイクロプロセッサのアクセス停止指令がない場合には、カウントアップ後に前記ホストインタフェイス回路に対してアクセスを許可すると共に、前記タイマのカウントアップまでに前記マイクロプロセッサのアクセス停止指令がある場合には、前記ホストインタフェイス回路に対してアクセスの停止を継続させ、前記マイクロプロセッサによる前記制御装置が備えるハードウェア資源の初期化終了後に前記ホストインタフェイス回路に対してアクセスを許可することを特徴とするインタフェイス回路の制御装置である。
【００１６】
【発明の実施の形態】
（第１実施形態）
以下、図面を参照して、この発明の第１実施形態について詳しく説明する。
図１は、この発明の第１実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。以下では、図４及び図５に示すブロックと同一のブロックについては、対応する番号を付して詳細な説明を省略する。
【００１７】
インタフェイス回路２ａは、不揮発メモリ２ｃに動作プログラムが存在しないときには自動アクセス許可する回路である。インタフェイス回路２ａは、インタフェイス回路２ａに自動アクセス許可を停止するように指令する指令部２０ａを有する。インタフェイス回路２ａは、起動開始（リセット解除）してから所定時間経過後（例えば、２５０μｓ経過後）にハードウェアによって自動的にアクセス許可する制御手段（タイマ機能などにより実現する）を備えている。また、インタフェイス回路２ａは、所定時間内（２５０μｓ内）にＭＰＵ２ｂから自動アクセス許可の停止の指令を受けたときには、ハードウェアによる自動アクセス許可を行わない禁止手段を備えている。このように、インタフェイス回路２ａは、ＭＰＵ２ｂからの指令に応じて、ホストコンピュータ１からのアクセスを許可及び禁止する。
【００１８】
ＭＰＵ２ｂは、不揮発メモリ２ｃに動作プログラムが存在するときには、インタフェイス回路２ａが自動アクセス許可する前（２５０μｓ以内）に、この動作プログラムに基づいてインタフェイス回路２ａに自動アクセス許可の停止を指令する。そして、ＭＰＵ２ｂは、この自動アクセス許可の停止を指令してから所定時間経過後（ハードウェア資源の初期化完了後）に、インタフェイス回路２ａにアクセス許可を指令する。このように、ＭＰＵ２ｂは、不揮発メモリ２ｃに動作プログラムが存在するときには、ハードウェア資源の初期化完了後にインタフェイス回路２ａにアクセス許可を指令する。
【００１９】
次に、この発明の第１実施形態に係るインタフェイス回路の制御装置の動作を説明する。
図２は、この発明の第１実施形態に係るインタフェイス回路の制御装置の動作を説明するためのタイミングチャートである。
（不揮発メモリに動作プログラムが存在する場合）
時刻Ｔ0 において、制御装置２がリセット解除される。制御装置２が起動開始すると、不揮発メモリ２ｃから動作プログラムが読み出されて、ＭＰＵ２ｂがこの動作プログラムに基づいて動作を開始する。
【００２０】
時刻Ｔ1 において、ＭＰＵ２ｂが自動アクセス許可の停止をインタフェイス回路２ａに指令する。インタフェイス回路２ａは、起動開始してから所定時間内（２５０μｓ以内）に自動アクセス許可する制御手段を備えているが、ＭＰＵ２ｂからの指令に応じて自動アクセス許可を停止する。また、ＭＰＵ２ｂは、共有メモリ２ｄを含むハードウェア資源の初期化を開始する。
【００２１】
時刻Ｔ3 において、ＭＰＵ２ｂがアクセス許可をインタフェイス回路２ａに指令する。ＭＰＵ２ｂがハードウェア資源の初期化を完了してインタフェイス回路２ａにアクセス許可を指令すると、ホストコンピュータ１と共有メモリ２ｄなどとの間でアクセスが可能な状態になる。その結果、ホストコンピュータ１が共有メモリ２ｄなどにアクセスして、共有メモリ２ｄ内の初期化されたデータがホストコンピュータ１に送られる。
【００２２】
（不揮発メモリに動作プログラムが存在しない場合）
時刻Ｔ0 において、制御装置２がリセット解除される。制御装置２が起動開始するが、不揮発メモリ２ｃに動作プログラムが存在しないためにＭＰＵ２ｂが動作できない。
【００２３】
時刻Ｔ2 において、インタフェイス回路２ａが自動アクセス許可する。インタフェイス回路２ａが時刻Ｔ0 にタイマをスタートさせて、時刻Ｔ2 （２５０μｓ）に達すると自動的にアクセス許可する。このように、起動を開始（時刻Ｔ0 ）してから所定時間（時刻Ｔ2 ）を経過するまでの間に、自動アクセス許可の停止の指令をインタフェイス回路２ａがＭＰＵ２ｂから受けなかったときには、インタフェイス回路２ａが自動アクセス許可する。その結果、ホストコンピュータ１が不揮発メモリ２ｃにアクセス可能になり、ホストコンピュータ１から不揮発メモリ２ｃに動作プログラムが送られて書き込まれる。
【００２４】
この発明の第１実施形態に係るインタフェイス回路の動作制御装置には、以下に記載するような効果がある。
(1) この第１実施形態では、インタフェイス回路２ａが自動アクセス許可を停止するようにＭＰＵ２ｂが指令する。このため、ホストコンピュータ１からのアクセスを禁止することができる。
【００２５】
(2) この第１実施形態では、インタフェイス回路２ａが自動アクセス許可する前にインタフェイス回路２ａに自動アクセス許可の停止をＭＰＵ２ｂが指令し、この自動アクセス許可の停止の指令から所定時間経過後にインタフェイス回路２ａにＭＰＵ２ｂがアクセス許可を指令する。その結果、初期化されていないデータを共有メモリ２ｄなどからホストコンピュータ１が読み出してしまうのを防止することができる。
【００２６】
(3) この第１実施形態では、ハードウェア資源の初期化完了後に、インタフェイス回路２ａにＭＰＵ２ｂがアクセス許可を指令する。その結果、初期化後のデータを共有メモリ２ｄなどからホストコンピュータ１が速やかにアクセスすることができる。
【００２７】
(4) この第１実施形態では、不揮発メモリ２ｃに動作プログラムが存在しないときには、インタフェイス回路２ａが自動アクセス許可する。その結果、ホストコンピュータ１が共有メモリ２ｄなどにアクセス可能になり、ホストコンピュータ１から不揮発メモリ２ｃに動作プログラムを書き込むことができる。
【００２８】
(5) この第１実施形態では、起動開始後の所定時間内に自動アクセス許可の停止の指令をインタフェイス回路２ａがＭＰＵ２ｂから受けなかったときには、インタフェイス回路２ａが自動アクセス許可する。すなわち、インタフェイス回路２ａの動作を自動アクセス許可と自動アクセス許可の禁止とに切り替えることができる。
【００２９】
（第２実施形態）
図３は、この発明の第２実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。なお、図１に示すブロックと同一のブロックについては、対応する符号を付して詳細な説明を省略する。
この発明の第２実施形態は、図１に示す制御装置２からＭＰＵ２ｂ及び不揮発メモリ２ｃを省略した実施形態である。制御装置３は、ホストコンピュータ１がＲＡＭ３ｄなどにアクセスするためのインタフェイス回路３ａと、図４に示すプラントＰＬＴに設けられたセンサＳＥが出力するプロセス・データなどを記憶するＲＡＭ３ｄと、センサＳＥやバルブＶ1 ，Ｖ2 とホストコンピュータ１との間でプロセス・データや操作量データを入出力するための周辺装置３ｅなどから構成されている。
【００３０】
この第２実施形態では、第１実施形態と同様に、インタフェイス回路２ａが制御手段を備えているために、起動開始から所定時間経過後に自動アクセス許可する。その結果、図１に示すＭＰＵ２ｂを制御装置３が搭載していなくても、ホストコンピュータ１からのアクセスを自動的に許可することができる。
【００３１】
（他の実施形態）
この発明は、以上説明した実施形態に限定するものではなく、種々の変形又は変更が可能であり、これらもこの発明の範囲内である。例えば、この実施形態では、起動開始してから２５０μｓ経過後にインタフェイス回路２ａ，３ａが自動アクセス許可しているが、この経過時間に限定するものではなく、インタフェイス回路２ａ，３ａのタイマを任意の時間に設定することができる。また、この実施形態では、時刻Ｔ3 においてインタフェイス回路２ａにＭＰＵ２ｂがアクセス許可を指令しているが、このあとの任意のタイミングでインタフェイス回路２ａにＭＰＵ２ｂがアクセス停止を指令して、インタフェイス回路２ａをアクセス許可状態からアクセス禁止状態に変更する変更手段を設けてもよい。さらに、この実施形態では、ホストコンピュータ１が制御用コンピュータである場合を例に挙げて説明したが、制御装置２，３が稼動状態ではなく製造段階である場合には、ホストコンピュータ１は製造現場のパーソナルコンピュータなどであってもよい。
【００３２】
【発明の効果】
以上説明したように、この発明によると、自動的にアクセス許可状態に制御する前に、外部から要求があれば、自動的にアクセス許可状態に制御する動作を禁止できる機能を指令部が備えるので、不揮発メモリに動作プログラムがある場合には、動作プログラムにより共有メモリを含むハードウェア資源を初期化した後にインタフェース回路をアクセス許可することができる。また、この発明によると、本装置の起動開始直後はインタフェイス回路をアクセス禁止状態に制御し、一定時間経つと自動的にアクセス許可状態に制御する機能を指令部が備えるので、不揮発メモリに動作プログラムがない場合には、不揮発メモリに動作プログラムを書き込むことができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。
【図２】この発明の第１実施形態に係るインタフェイス回路の制御装置の動作を説明するためのタイミングチャートである。
【図３】この発明の第２実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。
【図４】従来の分散型プロセス制御システムの構成図である。
【図５】従来のプロセス制御システムの制御ステーションの構成図である。
【符号の説明】
１ ホストコンピュータ
２，３ 制御装置
２ａ，３ａ インタフェイス回路
２ｂ ＭＰＵ
２ｃ 不揮発メモリ
２ｄ 共有メモリ
２ｅ，３ｅ 周辺装置
３ｄ ＲＡＭ
２０ａ 指令部
ＩＣＳ 操作監視ステーション
ＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 制御ステーション
ＰＬＴ プラント
ＢＳ 通信バス
ＳＥ センサ
Ｖ1 ，Ｖ2 バルブ
【発明の属する技術分野】
この発明は、通信Ｉ／０カードなどのインタフェイス回路の動作を制御するインタフェイス回路の制御装置に関する。
【０００２】
【従来の技術】
図４は、従来のプロセス制御システムの構成図である。
石油プラントや化学プラントなどに設けられたセンサが検出する温度や圧力などのプロセス量に基づいて、これらのプラントに設けられたバルブなどの操作量を制御し、これらのプラントを制御運転するプロセス制御システムが知られている。例えば、特開2000−293218号公報には、図４に示すように、プラントＰＬＴの運転操作及び監視を担当する操作量監視ステーションＩＣＳと、プラントＰＬＴの規模に応じて分散配置されておりプラントＰＬＴの制御を担当する複数の制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 と、操作量監視ステーションＩＣＳと制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 とを接続して相互にデータを通信する通信バス（ネットワーク）ＢＳとを備える分散型制御システムが開示されている。この分散型制御システムでは、プラントＰＬＴに設けられたセンサＳＥが検出した温度や圧力などのプロセス値（プロセス・データ）を、制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 から通信バスＢＳを通じて操作量監視ステーションＩＣＳに送信する。そして、操作量監視ステーションＩＣＳから通信バスＢＳを通じて制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 に操作量信号（操作量データ）を送信し、プラントＰＬＴのバルブＶ1 ，Ｖ2 の開度が制御される。制御ステーションＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 は、いずれも略同一構造であり、以下では制御ステーションＦＣＳ1 について説明する。
【０００３】
図５は、従来のプロセス制御システムの制御ステーションの構成図である。
制御ステーションＦＣＳ1 は、図５に示すように、ホストコンピュータ（ＨＯＳＴ）１０１と制御装置１０２とを備えている。制御装置１０２は、ＨＯＳＴＩ／Ｆ回路（以下、インタフェイス回路という）１０２ａと、マイクロプロセッサ（以下、ＭＰＵという）１０２ｂと、書き換え可能な不揮発メモリ１０２ｃと、共有メモリ１０２ｄと、その他の周辺装置１０２ｅなどから構成されている。
【０００４】
インタフェイス回路１０２ａは、共有メモリ１０２ｄなどの制御装置１０２の内部資源にホストコンピュータ１０１がアクセスするための回路である。インタフェイス回路１０２ａは、制御装置１０２の内部資源とホストコンピュータ１０１との間で相互にデータがアクセス可能な状態になるように、起動開始後に自動アクセス許可する。
【０００５】
ＭＰＵ１０２ｂは、不揮発メモリ１０２ｃに書き込まれた動作プログラムに基づいて動作する中央演算処理装置である。ＭＰＵ１０２ｂは、この動作プログラムに基づいて、インタフェイス回路１０２ａにアクセス許可などの動作を指令したり、共有メモリ１０２ｄを含むハードウェア資源を初期化したり、周辺装置１０２ｅが出力するプロセス・データを所定の演算処理する。
【０００６】
不揮発メモリ１０２ｃは、ＭＰＵ１０２ｂを動作させる動作プログラムなどを記憶するフラッシュメモリなどである。共有メモリ１０２ｄは、ＭＰＵ１０２ｂが演算処理したデータを記憶するＲＡＭなどである。不揮発メモリ１０２ｃ及び共有メモリ１０２ｄは、ホストコンピュータ１０１及びＭＰＵ１０２ｂからアクセス可能な共有資源である。周辺装置１０２ｅは、図４に示すセンサＳＥやバルブＶ1 ，Ｖ2 とＭＰＵ１０２ｂとの間でプロセス・データや操作量データを入出力する入出力装置（Ｉ／Ｏユニット）などである。
【０００７】
従来の制御装置１０２による従来例１では、リセット解除後（起動開始後）にインタフェイス回路１０２ａをハードウェアが無条件でアクセス許可していた。また、従来の制御装置１０２による従来例２では、共有メモリ１０２ｄを含むハードウェア資源の初期化完了後に、不揮発メモリ１０２ｃに実装された動作プログラムに基づいてＭＰＵ１０２ｂがインタフェイス回路１０２ａにアクセス許可を指令して、インタフェイス回路１０２ａが動作を開始（ホストコンピュータ１０１からのアクセス許可）していた。
【０００８】
【発明が解決しようとする課題】
しかし、従来例１では、リセット解除後にインタフェイス回路１０２ａを直ちにアクセス許可するために、ハードウェア資源の初期化完了前にホストコンピュータ１０１からアクセスされてしまうおそれがある。その結果、初期化されていないデータを共有メモリ１０２ｄからホストコンピュータ１０１が読み出してしまうという問題があった。
【０００９】
また、従来例２では、リセット解除後に、ＭＰＵ１０２ｂがハードウェア資源の初期化を完了してから、ＭＰＵ１０２ｂがインタフェイス回路１０２ａをアクセス許可にする。このため、ＭＰＵ１０２ｂの動作プログラムが不揮発メモリ１０２ｃに存在しないと、インタフェイス回路１０２ａをアクセス許可できない。一方、インタフェイス回路１０２ａがアクセス許可されなければ、外部から不揮発メモリ１０２ｃにアクセスできず、外部から不揮発メモリ１０２ｃにＭＰＵ１０２ｂの動作プログラムを書き込むことができないという問題があった。
【００１０】
この発明の課題は、不揮発メモリに動作プログラムがある場合には、動作プログラムにより共有メモリを含むハードウェア資源を初期化した後にインタフェース回路をアクセス許可することができるインタフェイス回路の制御装置を提供することである。また、この発明の課題は、不揮発メモリに動作プログラムがない場合には、不揮発メモリに動作プログラムを書き込むことができるインタフェイス回路の制御装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明は、以下のような解決手段により、前記課題を解決する。なお、この発明の実施形態に対応する符号を付して説明するが、この実施形態に限定するものではない。請求項１の発明は、メモリ部に実装された動作プログラムにアクセスするマイクロプロセッサを備える制御装置と、ホストインタフェイス回路を介してホストコンピュータとが通信するインタフェイス回路の制御装置において、
前記マイクロプロセッサと通信し、前記ホストコンピュータの前記ホストインタフェイス回路へのアクセスを許可する指令部を備え、
前記指令部は、前記制御装置の起動開始から前記ホストインタフェイス回路をアクセス停止させ、前記起動開始でスタートするタイマのカウントアップまでに前記マイクロプロセッサのアクセス停止指令がない場合には、カウントアップ後に前記ホストインタフェイス回路に対してアクセスを許可すると共に、前記タイマのカウントアップまでに前記マイクロプロセッサのアクセス停止指令がある場合には、前記ホストインタフェイス回路に対してアクセスの停止を継続させ、前記マイクロプロセッサによる前記制御装置が備えるハードウェア資源の初期化終了後に前記ホストインタフェイス回路に対してアクセスを許可することを特徴とするインタフェイス回路の制御装置である。
【００１６】
【発明の実施の形態】
（第１実施形態）
以下、図面を参照して、この発明の第１実施形態について詳しく説明する。
図１は、この発明の第１実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。以下では、図４及び図５に示すブロックと同一のブロックについては、対応する番号を付して詳細な説明を省略する。
【００１７】
インタフェイス回路２ａは、不揮発メモリ２ｃに動作プログラムが存在しないときには自動アクセス許可する回路である。インタフェイス回路２ａは、インタフェイス回路２ａに自動アクセス許可を停止するように指令する指令部２０ａを有する。インタフェイス回路２ａは、起動開始（リセット解除）してから所定時間経過後（例えば、２５０μｓ経過後）にハードウェアによって自動的にアクセス許可する制御手段（タイマ機能などにより実現する）を備えている。また、インタフェイス回路２ａは、所定時間内（２５０μｓ内）にＭＰＵ２ｂから自動アクセス許可の停止の指令を受けたときには、ハードウェアによる自動アクセス許可を行わない禁止手段を備えている。このように、インタフェイス回路２ａは、ＭＰＵ２ｂからの指令に応じて、ホストコンピュータ１からのアクセスを許可及び禁止する。
【００１８】
ＭＰＵ２ｂは、不揮発メモリ２ｃに動作プログラムが存在するときには、インタフェイス回路２ａが自動アクセス許可する前（２５０μｓ以内）に、この動作プログラムに基づいてインタフェイス回路２ａに自動アクセス許可の停止を指令する。そして、ＭＰＵ２ｂは、この自動アクセス許可の停止を指令してから所定時間経過後（ハードウェア資源の初期化完了後）に、インタフェイス回路２ａにアクセス許可を指令する。このように、ＭＰＵ２ｂは、不揮発メモリ２ｃに動作プログラムが存在するときには、ハードウェア資源の初期化完了後にインタフェイス回路２ａにアクセス許可を指令する。
【００１９】
次に、この発明の第１実施形態に係るインタフェイス回路の制御装置の動作を説明する。
図２は、この発明の第１実施形態に係るインタフェイス回路の制御装置の動作を説明するためのタイミングチャートである。
（不揮発メモリに動作プログラムが存在する場合）
時刻Ｔ0 において、制御装置２がリセット解除される。制御装置２が起動開始すると、不揮発メモリ２ｃから動作プログラムが読み出されて、ＭＰＵ２ｂがこの動作プログラムに基づいて動作を開始する。
【００２０】
時刻Ｔ1 において、ＭＰＵ２ｂが自動アクセス許可の停止をインタフェイス回路２ａに指令する。インタフェイス回路２ａは、起動開始してから所定時間内（２５０μｓ以内）に自動アクセス許可する制御手段を備えているが、ＭＰＵ２ｂからの指令に応じて自動アクセス許可を停止する。また、ＭＰＵ２ｂは、共有メモリ２ｄを含むハードウェア資源の初期化を開始する。
【００２１】
時刻Ｔ3 において、ＭＰＵ２ｂがアクセス許可をインタフェイス回路２ａに指令する。ＭＰＵ２ｂがハードウェア資源の初期化を完了してインタフェイス回路２ａにアクセス許可を指令すると、ホストコンピュータ１と共有メモリ２ｄなどとの間でアクセスが可能な状態になる。その結果、ホストコンピュータ１が共有メモリ２ｄなどにアクセスして、共有メモリ２ｄ内の初期化されたデータがホストコンピュータ１に送られる。
【００２２】
（不揮発メモリに動作プログラムが存在しない場合）
時刻Ｔ0 において、制御装置２がリセット解除される。制御装置２が起動開始するが、不揮発メモリ２ｃに動作プログラムが存在しないためにＭＰＵ２ｂが動作できない。
【００２３】
時刻Ｔ2 において、インタフェイス回路２ａが自動アクセス許可する。インタフェイス回路２ａが時刻Ｔ0 にタイマをスタートさせて、時刻Ｔ2 （２５０μｓ）に達すると自動的にアクセス許可する。このように、起動を開始（時刻Ｔ0 ）してから所定時間（時刻Ｔ2 ）を経過するまでの間に、自動アクセス許可の停止の指令をインタフェイス回路２ａがＭＰＵ２ｂから受けなかったときには、インタフェイス回路２ａが自動アクセス許可する。その結果、ホストコンピュータ１が不揮発メモリ２ｃにアクセス可能になり、ホストコンピュータ１から不揮発メモリ２ｃに動作プログラムが送られて書き込まれる。
【００２４】
この発明の第１実施形態に係るインタフェイス回路の動作制御装置には、以下に記載するような効果がある。
(1) この第１実施形態では、インタフェイス回路２ａが自動アクセス許可を停止するようにＭＰＵ２ｂが指令する。このため、ホストコンピュータ１からのアクセスを禁止することができる。
【００２５】
(2) この第１実施形態では、インタフェイス回路２ａが自動アクセス許可する前にインタフェイス回路２ａに自動アクセス許可の停止をＭＰＵ２ｂが指令し、この自動アクセス許可の停止の指令から所定時間経過後にインタフェイス回路２ａにＭＰＵ２ｂがアクセス許可を指令する。その結果、初期化されていないデータを共有メモリ２ｄなどからホストコンピュータ１が読み出してしまうのを防止することができる。
【００２６】
(3) この第１実施形態では、ハードウェア資源の初期化完了後に、インタフェイス回路２ａにＭＰＵ２ｂがアクセス許可を指令する。その結果、初期化後のデータを共有メモリ２ｄなどからホストコンピュータ１が速やかにアクセスすることができる。
【００２７】
(4) この第１実施形態では、不揮発メモリ２ｃに動作プログラムが存在しないときには、インタフェイス回路２ａが自動アクセス許可する。その結果、ホストコンピュータ１が共有メモリ２ｄなどにアクセス可能になり、ホストコンピュータ１から不揮発メモリ２ｃに動作プログラムを書き込むことができる。
【００２８】
(5) この第１実施形態では、起動開始後の所定時間内に自動アクセス許可の停止の指令をインタフェイス回路２ａがＭＰＵ２ｂから受けなかったときには、インタフェイス回路２ａが自動アクセス許可する。すなわち、インタフェイス回路２ａの動作を自動アクセス許可と自動アクセス許可の禁止とに切り替えることができる。
【００２９】
（第２実施形態）
図３は、この発明の第２実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。なお、図１に示すブロックと同一のブロックについては、対応する符号を付して詳細な説明を省略する。
この発明の第２実施形態は、図１に示す制御装置２からＭＰＵ２ｂ及び不揮発メモリ２ｃを省略した実施形態である。制御装置３は、ホストコンピュータ１がＲＡＭ３ｄなどにアクセスするためのインタフェイス回路３ａと、図４に示すプラントＰＬＴに設けられたセンサＳＥが出力するプロセス・データなどを記憶するＲＡＭ３ｄと、センサＳＥやバルブＶ1 ，Ｖ2 とホストコンピュータ１との間でプロセス・データや操作量データを入出力するための周辺装置３ｅなどから構成されている。
【００３０】
この第２実施形態では、第１実施形態と同様に、インタフェイス回路２ａが制御手段を備えているために、起動開始から所定時間経過後に自動アクセス許可する。その結果、図１に示すＭＰＵ２ｂを制御装置３が搭載していなくても、ホストコンピュータ１からのアクセスを自動的に許可することができる。
【００３１】
（他の実施形態）
この発明は、以上説明した実施形態に限定するものではなく、種々の変形又は変更が可能であり、これらもこの発明の範囲内である。例えば、この実施形態では、起動開始してから２５０μｓ経過後にインタフェイス回路２ａ，３ａが自動アクセス許可しているが、この経過時間に限定するものではなく、インタフェイス回路２ａ，３ａのタイマを任意の時間に設定することができる。また、この実施形態では、時刻Ｔ3 においてインタフェイス回路２ａにＭＰＵ２ｂがアクセス許可を指令しているが、このあとの任意のタイミングでインタフェイス回路２ａにＭＰＵ２ｂがアクセス停止を指令して、インタフェイス回路２ａをアクセス許可状態からアクセス禁止状態に変更する変更手段を設けてもよい。さらに、この実施形態では、ホストコンピュータ１が制御用コンピュータである場合を例に挙げて説明したが、制御装置２，３が稼動状態ではなく製造段階である場合には、ホストコンピュータ１は製造現場のパーソナルコンピュータなどであってもよい。
【００３２】
【発明の効果】
以上説明したように、この発明によると、自動的にアクセス許可状態に制御する前に、外部から要求があれば、自動的にアクセス許可状態に制御する動作を禁止できる機能を指令部が備えるので、不揮発メモリに動作プログラムがある場合には、動作プログラムにより共有メモリを含むハードウェア資源を初期化した後にインタフェース回路をアクセス許可することができる。また、この発明によると、本装置の起動開始直後はインタフェイス回路をアクセス禁止状態に制御し、一定時間経つと自動的にアクセス許可状態に制御する機能を指令部が備えるので、不揮発メモリに動作プログラムがない場合には、不揮発メモリに動作プログラムを書き込むことができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。
【図２】この発明の第１実施形態に係るインタフェイス回路の制御装置の動作を説明するためのタイミングチャートである。
【図３】この発明の第２実施形態に係るインタフェイス回路の制御装置を備える制御ステーションの構成図である。
【図４】従来の分散型プロセス制御システムの構成図である。
【図５】従来のプロセス制御システムの制御ステーションの構成図である。
【符号の説明】
１ ホストコンピュータ
２，３ 制御装置
２ａ，３ａ インタフェイス回路
２ｂ ＭＰＵ
２ｃ 不揮発メモリ
２ｄ 共有メモリ
２ｅ，３ｅ 周辺装置
３ｄ ＲＡＭ
２０ａ 指令部
ＩＣＳ 操作監視ステーション
ＦＣＳ1 ，ＦＣＳ2 ，ＦＣＳ3 制御ステーション
ＰＬＴ プラント
ＢＳ 通信バス
ＳＥ センサ
Ｖ1 ，Ｖ2 バルブ
Claims (1)
- メモリ部に実装された動作プログラムにアクセスするマイクロプロセッサを備える制御装置と、ホストインタフェイス回路を介してホストコンピュータとが通信するインタフェイス回路の制御装置において、
前記マイクロプロセッサと通信し、前記ホストコンピュータの前記ホストインタフェイス回路へのアクセスを許可する指令部を備え、
前記指令部は、
前記制御装置の起動開始から前記ホストインタフェイス回路をアクセス停止させ、前記起動開始でスタートするタイマのカウントアップまでに前記マイクロプロセッサのアクセス停止指令がない場合には、カウントアップ後に前記ホストインタフェイス回路に対してアクセスを許可すると共に、
前記タイマのカウントアップまでに前記マイクロプロセッサのアクセス停止指令がある場合には、前記ホストインタフェイス回路に対してアクセスの停止を継続させ、前記マイクロプロセッサによる前記制御装置が備えるハードウェア資源の初期化終了後に前記ホストインタフェイス回路に対してアクセスを許可することを特徴とするインタフェイス回路の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127335A JP4288692B2 (ja) | 2001-04-25 | 2001-04-25 | インタフェイス回路の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001127335A JP4288692B2 (ja) | 2001-04-25 | 2001-04-25 | インタフェイス回路の制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002323919A JP2002323919A (ja) | 2002-11-08 |
| JP4288692B2 true JP4288692B2 (ja) | 2009-07-01 |
Family
ID=18976215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001127335A Expired - Lifetime JP4288692B2 (ja) | 2001-04-25 | 2001-04-25 | インタフェイス回路の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4288692B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4811685B2 (ja) * | 2009-01-29 | 2011-11-09 | 横河電機株式会社 | 制御用コントローラ |
| JP2014048730A (ja) | 2012-08-29 | 2014-03-17 | Fujitsu Ltd | 情報処理装置及び制御方法 |
-
2001
- 2001-04-25 JP JP2001127335A patent/JP4288692B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002323919A (ja) | 2002-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8065512B2 (en) | Embedded memory protection | |
| CN1574730A (zh) | 鉴别代码和/或数据的方法和系统 | |
| JP2009505304A (ja) | 埋設式メモリのアクセス制御 | |
| US20060069904A1 (en) | Information processing apparatus and startup control method | |
| CN107273180A (zh) | 控制装置、控制方法以及程序 | |
| US7930535B1 (en) | Method and apparatus for loading configuration data | |
| CN107430564A (zh) | 具有多个独立微控制器的微控制器装置 | |
| RU2002133095A (ru) | Способ управления компонентом важной для обеспечения безопасности распределенной системы | |
| JP4748635B2 (ja) | 開ループ制御又は閉ループ制御装置の開ループ制御及び／又は閉ループ制御機能をエミュレートする方法と装置 | |
| US6321324B1 (en) | Device for putting an integrated circuit into operation | |
| JP4288692B2 (ja) | インタフェイス回路の制御装置 | |
| JPH0758503B2 (ja) | Ｉｃカード | |
| US6169929B1 (en) | Automatic polling for user interrupts in a programmable controller using relay ladder logic | |
| JP3915411B2 (ja) | 車両用電子制御装置 | |
| US10001766B2 (en) | Industrial control system and method for transferring data | |
| US7110830B2 (en) | Microprocessor system and method for protecting the system from the exchange of modules | |
| JP2009230425A (ja) | 情報処理装置 | |
| US20020083283A1 (en) | Control of the access to a memory integrated with a microprocessor | |
| US6434433B1 (en) | External components for a microprocessor system for control of plural control elements and operating method | |
| JPS5935263A (ja) | メモリ制御回路 | |
| JP2008257415A (ja) | プログラム書き込み機能を有するコントローラ | |
| JPH02311950A (ja) | マルチプロセッサシステムの自己診断方法 | |
| JP2859184B2 (ja) | フィールドプログラマブルゲートアレイ | |
| JP2004287712A (ja) | 電子装置 | |
| JPH04330532A (ja) | プログラマブルコントローラ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051006 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080924 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081202 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090126 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090309 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090322 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4288692 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120410 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130410 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140410 Year of fee payment: 5 |