KR100630693B1 - 소비 전력을 절감시키는 버스 중재 시스템 및 방법 - Google Patents

소비 전력을 절감시키는 버스 중재 시스템 및 방법 Download PDF

Info

Publication number
KR100630693B1
KR100630693B1 KR1020040059116A KR20040059116A KR100630693B1 KR 100630693 B1 KR100630693 B1 KR 100630693B1 KR 1020040059116 A KR1020040059116 A KR 1020040059116A KR 20040059116 A KR20040059116 A KR 20040059116A KR 100630693 B1 KR100630693 B1 KR 100630693B1
Authority
KR
South Korea
Prior art keywords
bus
signal
master
clock
clock signal
Prior art date
Application number
KR1020040059116A
Other languages
English (en)
Other versions
KR20060010423A (ko
Inventor
이두열
송해진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040059116A priority Critical patent/KR100630693B1/ko
Priority to US11/109,556 priority patent/US20060026330A1/en
Priority to JP2005207360A priority patent/JP2006040276A/ja
Publication of KR20060010423A publication Critical patent/KR20060010423A/ko
Application granted granted Critical
Publication of KR100630693B1 publication Critical patent/KR100630693B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3253—Power saving in bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Power Sources (AREA)

Abstract

소비 전력을 절감시키는 버스 중재 시스템 및 방법이 개시된다. 상기 버스 중재 시스템에서는, 다수의 버스 마스터들이 버스 점유를 요청하고, 이에 응답하여 아비터로부터 허가를 받을 때까지, 상기 다수의 버스 마스터들에 이용되는 클럭 신호를 디스에이블 시킴으로써, 클럭 신호에 의한 스위칭 전력을 절감한다.

Description

소비 전력을 절감시키는 버스 중재 시스템 및 방법{Bus arbitration system and method improving power consumption}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 버스 중재 시스템을 나타내는 블록도이다.
도 2는 도 1의 버스 중재 시스템의 동작 설명을 위한 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 버스 중재 시스템을 나타내는 블록도이다.
도 4는 도 3의 버스 중재 시스템의 동작 설명을 위한 타이밍도이다.
도 5는 도 3의 버스 중재 시스템의 동작 설명을 위한 흐름도이다.
본 발명은 버스 중재 시스템에 관한 것으로, 특히 버스 마스터들이 이용하는 클럭 신호를 콘트롤하여 소비 전력을 절감할 수 있는 버스 중재 시스템 및 그 방법에 관한 것이다.
도 1은 종래의 버스 중재 시스템(100)을 나타내는 블록도이다. 도 1을 참조 하면, 상기 버스 중재 시스템(100)은 버스(140), 다수의 슬레이브들(150, 160), 상기 버스(140)를 점유하여 상기 슬레이브들(150, 160)과 데이터를 주고받는 다수의 버스 마스터들(120, 130), 및 상기 버스 마스터들(120, 130)의 버스(140) 점유를 중재하는 아비터(110)를 구비한다. 도 1의 버스 중재 시스템의 동작 설명을 위하여 도 2의 타이밍도가 참조된다.
일반적인 SOC(System on Chip)에서는, 이와 같은 다수의 버스 마스터들(120, 130)이 하나의 버스(140)를 공유하는 형태를 가진다. 이러한 버스 구조에서, 2개 이상의 버스 마스터들이 동시에 버스(140)를 점유하려는 상황이 존재할 수 있다. 이때, 버스 점유 요청을 하였으나 허가(grant)를 받지 못한 버스 마스터들이 존재할 수 있고, 이러한 허가받지 못한 버스 마스터들은 버스(140)를 점유할 수 있을 때까지 버스 점유 요청을 계속 유지한다.
버스(140)를 점유하기 위하여 마스터들(120, 130)이 아비터(110)에 각각의 점유 요청을 하는 경우에, 아비터(110)는 설정된 우선 순위, 즉, 고정 우선 순위(fixed priority) 또는 라운드 로빈(Round Robin) 방식에 의한 우선 순위 등에 따라 한번에 오직 하나의 버스 마스터에게만 버스 점유 권한을 준다. 예를 들어, 도 2에 도시된 바와 같이, 제1 마스터(120)와 제2 마스터(130)가 동시에 각각의 점유 요청 신호들(REQM1, REQM2)를 액티브시켜 아비터(110)로 전송한 경우에, 아비터(110)는 설정된 우선 순위에 따라 먼저, 허가 신호(GNTM1)를 액티브시켜 제1 마스터(120)에 버스(140) 점유 허가를 주고, 제1 마스터(120)의 버스(140) 점유가 끝나면, 허가 신호(GNTM2)를 액티브시켜 제2 마스터(130)에 버스(140) 점유 허가를 준 다. 도 2에서, 아비터(110)가 허가 신호(GNTM1/GNTM2)를 줄 때 동기 신호로 이용되는 기준 클럭 신호(HCLK), 및 각 마스터들(120, 130)에서 점유 요청 신호(REQM1/REQM2)를 전송 할 때 동기 신호로 이용되는 클럭 신호들(CLKM1, CLKM2)은 서로 동기되어 있고, 같은 주기를 가지는 것으로 가정된다.
그런데, 위의 예에서, 버스 마스터들(120, 130)은 버스 점유 요청 후, 허가를 받을 때까지 점유 요청을 취소하지 않고 대기한다. 도 2의 (A), (B), (C)에서 알 수 있는 바와 같이, 이와 같이 점유 요청을 취소하지 않고 대기하는 동안, 즉, 점유 요청 신호(REQM1/REQM2)가 액티브된 후 점유 허가 신호(GNTM1/GNTM2)가 액티브 될 때까지, 각 마스터들(120, 130)에서 사용되는 클럭 신호들(CLKM1, CLKM2)은 인에이블(enable) 상태를 유지하고 트랜지션(transition)을 반복한다. 따라서, 버스 마스터들(120, 130)은 버스 점유 요청 후 허가를 받기까지 클럭 신호들(CLKM1, CLKM2)의 트랜지션으로 인하여 이들 신호를 받는 내부 회로에서는 스위칭에 의한 전력을 낭비한다. 버스 마스터들(120, 130)에서 클럭 신호들(CLKM1, CLKM2)을 입력받는 내부 회로는 CMOS(Complementary Metal-Oxide-Semiconductor) 로직 또는 TTL(Transistor-Transistor Logic)일 수 있으나, 이들 어떠한 회로라 하더라도 버스 점유 요청 후 허가를 받기까지 클럭 신호들(CLKM1, CLKM2)에 의한 스위칭에 의하여 상당한 전력을 소비한다는 문제점이 있다.
미국 특허 번호, "USP6560712"에서는 전력 절감을 위한 한 방안이 개시되어 있다. 이 특허에서는 버스 마스터들 중 하나가 버스 점유 허가를 받으면, 그 버스 마스터가 버스를 점유하여 데이터 전송하는 동작을 완료할 때까지, 프로세서 코어 (processor core)를 저전력 상태(low-power state)의 대기 모드로 동작시킨다. 프로세서 코어는 대기 모드에서 직전 상태를 유지할 뿐 다른 연산 동작을 할 수 없다. 따라서, 이와 같은 방식에서는 전력 절감이 어느 정도 이루어질 수 있으나, 프로세서 코어 동작을 정지시키므로 시스템 성능을 저하시킨다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적인 과제는, 프로세서 코아를 포함한 모든 버스 마스터들이 버스 점유 요청 후 허가를 받을 때까지, 버스 마스터들에 이용되는 클럭 신호를 디스에이블 시켜서 상기 클럭 신호에 의한 스위칭 전력을 절감시킬 수 있는 버스 중재 시스템을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적인 과제는, 버스 마스터들이 버스 점유 요청 후 허가를 받을 때까지, 버스 마스터들에 이용되는 클럭 신호를 디스에이블 시키는 버스 중재 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 버스 중재 시스템은, 다수의 버스 마스터들, 및 아비터를 구비하는 것을 특징으로 한다. 상기 다수의 버스 마스터들은 클럭 신호를 이용하여 버스 점유 요청 신호를 전송하고 이에 응답하여 허가 신호를 받으며, 상기 허가 신호가 액티브되면, 버스를 점유하여 해당 슬레이브와 데이터를 주거나 받는다. 상기 아비터는 상기 버스 마스터들에서 전송된 상기 버스 점유 요청 신호들에 응답하여, 설정된 방식에 따라 우선 순위를 계산하여 최고 우선 순위의 마스터에 상기 액티브된 허가 신호를 준다. 여기서, 상기 버스 점유 요청 신호가 액티브된 후 이에 응답하여 해당 허가 신호가 액티브될 때까지, 상기 클럭 신호는 디스에이블되는 것을 특징으로 한다.
상기 버스 중재 시스템은, 클럭 신호 생성부, 및 클럭 신호 변경부를 더 구비하는 것을 특징으로 한다. 상기 클럭 신호 생성부는 원시 클럭 신호들을 생성한다. 상기 클럭 신호 변경부는 상기 버스 마스터들에 관련된 상기 버스 점유 요청 신호들 및 상기 허가 신호들을 이용하여, 상기 액티브된 버스 점유 요청 신호를 전송한 버스 마스터로 해당 허가 신호가 액티브되어 전송될 때까지 상기 원시 클럭 신호들 중 해당 원시 클럭 신호를 디스에이블시켜 해당 버스 마스터가 이용하는 상기 클럭 신호로서 출력한다. 상기 클럭 신호 변경부는 상기 해당 원시 클럭 신호를 디스에이블 시킬 때, 디스에이블된 클럭 신호는 제1 논리 상태 또는 제2 논리 상태 중 어느 하나로 고정시키는 것을 특징으로 한다. 상기 원시 클럭 신호들은 항상 인에이블 상태인 클럭 신호들인 것을 특징으로 한다. 상기 버스 중재 시스템은 상기 원시 클럭 신호들 중 어느 하나를 이용하여 다른 외부 로직과 디스에이블 상태 없이 인터페이스 동작을 수행하는 인터페이스 관련 버스 마스터를 더 구비하는 것을 특징으로 한다. 상기 원시 클럭 신호들은 서로 동기되어 있다. 상기 아비터는 상기 원시 클럭 신호들 중 어느 하나를 이용하여 동작하며, 이용된 그 클럭에 동기시켜 상기 액티브된 허가 신호를 주는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 버스 중재 방법은, 클럭 신호를 이용하는 다수의 버스 마스터들 각각이 버스 점유 요청 신호를 전송하는 단계; 아비터가 상기 버스 마스터들에서 전송된 상기 버스 점유 요청 신호 들에 응답하여, 설정된 방식에 따라 우선 순위를 계산하여 최고 우선 순위의 마스터에 액티브된 허가 신호를 주는 단계; 상기 버스 마스터들에 관련된 상기 버스 점유 요청 신호들 및 상기 허가 신호들을 이용하여, 상기 액티브된 버스 점유 요청 신호를 전송한 버스 마스터로 해당 허가 신호가 액티브되어 전송될 때까지 원시 클럭 신호 중 해당 원시 클럭 신호를 디스에이블시켜 해당 버스 마스터가 이용하는 상기 클럭 신호로서 출력하는 단계; 및 상기 해당 허가 신호가 액티브되면, 상기 해당 버스 마스터가 버스를 점유하여 해당 슬레이브와 데이터를 주거나 받는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 버스 중재 시스템(300)을 나타내는 블록도이다. 도 3을 참조하면, 상기 버스 중재 시스템(300)은 아비터(arbiter)(310), 다수의 버스 마스터들(bus masters)(320, 330), 인터페이스 관련 버스 마스터(340), 클럭 신호 생성부(350), 클럭 신호 변경부(360), 버스(370), 및 슬레이브들(slaves)(380~395)을 구비한다. 도 3의 버스 중재 시스템(300)의 동작 설명을 위하여 도 4의 타이밍도 및 도 5의 흐름도가 참조된다.
먼저, 상기 클럭 신호 생성부(350)는 상기 다수의 버스 마스터들(320, 330)이 이용할 원시 클럭 신호들(CLK1, CLK2), 상기 인터페이스 관련 버스 마스터(340)가 사용할 원시 클럭 신호(CLK3) 및 상기 아비터(310)가 사용할 원시 클럭 신호(HCLK)를 생성한다. 상기 원시 클럭 신호들(CLK1~CLK3, HCLK)은 서로 동기되어 있고, 같은 주기를 가지는 것으로 가정하였지만, 이에 한정되지 않으며 이들은 서로 다른 주기를 가질 수도 있다. 또한, 상기 원시 클럭 신호들(CLK1~CLK3, HCLK)은 항상 인에이블(enable) 상태인 클럭 신호들이다.
본 발명은 종래와 달리 원시 클럭 신호들(CLK1~CLK3, HCLK) 중 상기 다수의 버스 마스터들(320, 330)이 사용할 원시 클럭 신호들(CLK1, CLK2)을 "POWER SAVE" 상태(도 4 참조) 동안 디스에이블(disable) 시키기 위하여 제안되었다. 여기서, 디스에이블된 클럭 신호는 제1 논리 상태(논리 로우 상태) 또는 제2 논리 상태(논리 하이 상태) 중 어느 하나로 고정된 상태를 말한다. 상기 클럭 신호 변경부(360)는 이와 같이 원시 클럭 신호들(CLK1, CLK2) 각각을 "POWER SAVE" 상태 동안 디스에이블(disable)되는 변경 클럭 신호들(CLKM1, CLKM2)로 변경하여 각각을 상기 다수의 버스 마스터들(320, 330)에 출력한다. 도 4에는 상기 다수의 버스 마스터들(320, 330)에 입력되는 변경 클럭 신호들(CLKM1, CLKM2)이 "POWER SAVE" 상태 동안 제2 논리 상태(논리 하이 상태)로 고정된 경우를 예시하였다.
상기 다수의 버스 마스터들(320, 330)은 입력된 클럭 신호(CLKM1/CLKM2)에 동기된 버스 점유 요청 신호(REQM1/REQM2)를 전송한다. 상기 버스 점유 요청 신호(REQM1/REQM2)에 응답하여 상기 아비터(310)는 허가 신호(GNTM1/GNTM2)를 생성하 고, 상기 다수의 버스 마스터들(320, 330)은 상기 생성된 허가 신호(GNTM1/GNTM2)를 받는다. 상기 다수의 버스 마스터들(320, 330)은 상기 허가 신호(GNTM1/GNTM2)가 액티브되면, 버스(370)를 점유하여 해당 슬레이브에 데이터를 전송하여 라이트(write)하거나 해당 슬레이브로부터 데이터를 받아 마스터 고유의 연산을 수행한다. 상기 슬레이브들(380~395)은 메모리 등과 같은 저장 장치일 수 있다.
상기 아비터(310)는 상기 버스 마스터들(320, 330)에서 전송된 상기 버스 점유 요청 신호들(REQM1, REQM2)에 응답하여, 설정된 방식에 따라 우선 순위를 계산하여 최고 우선 순위를 결정한다. 여기서, 최고 우선 순위를 결정하는 방식은, 주지된 바와 같이, 고정 우선 순위(fixed priority) 방식, 라운드 로빈(Round Robin) 방식, 또는 이들 방식을 결합한 방식 등 다양하게 고려될 수 있으나, 이들에 대해서는 본 발명의 중심 사항이 아니므로 구체적인 설명을 생략한다. 이와 같은 방식에 의하여 최고 우선 순위가 결정되면, 상기 아비터(310)는 해당 버스 마스터에 제1 논리 상태에서 제2 논리 상태로 액티브된 허가 신호(GNTM1/GNTM2)를 준다. 위에서 기술한 바와 같이, 상기 아비터(310)는 상기 원시 클럭 신호(HCLK)를 이용하여 동작하며, 이용된 그 클럭(HCLK)에 동기시켜 상기 액티브된 허가 신호(GNTM1/GNTM2)를 준다.
한편, 상기 클럭 신호 변경부(360)는 상기 버스 마스터들(320, 330)에 관련된 상기 버스 점유 요청 신호들(REQM1/REQM2) 및 상기 허가 신호들(GNTM1/GNTM2)을 이용하여, 상기 원시 클럭 신호들(CLK1, CLK2) 중 해당 원시 클럭 신호를 디스에이블시켜 해당 버스 마스터에 출력한다. 즉, 상기 클럭 신호 변경부(360)는 버스 점 유 요청 신호(REQM1/REQM2)를 액티브시켜 전송한 버스 마스터에 대하여, 해당 버스 마스터에 대한 허가 신호(GNTM1/GNTM2)가 액티브되어 전송될 때까지, 해당 원시 클럭 신호를 디스에이블시켜 변경 클럭 신호(CLKM1/CLKM2)로서 해당 버스 마스터에 출력한다.
이와 같이 원시 클럭 신호(CLK1/CLK2)가 "POWER SAVE" 상태 동안 디스에이블 되는 변경 클럭 신호(CLKM1/CLKM2)를 이용하여 동작할 수 있는 마스터의 예로서는, 버스(370) 인터페이스만 이용하여 동작하는 제1 버스 마스터, 또는 버스(370) 인터페이스를 이용한 동작 뿐만 아니라, 다른 외부 로직과의 인터페이스 동작을 수행할 때 이용되는 클럭 신호를 "POWER SAVE" 상태 동안 디스에이블하더라도 다른 외부 로직과의 인터페이스에는 영향이 없는 제2 버스 마스터를 들 수 있다. 상기 제1 버스 마스터는 버스(370)를 점유하지 못하면 고유 동작을 수행하지 못하는 경우로서, ARM(회사 이름) 코어, GDMA(General Direct Memory Access) 블록이 이에 해당한다. 상기 제2 마스터는 클럭 신호를 디스에이블하더라도 다른 외부 로직과의 인터페이스 동작은 그 고유 동작 수행에 영향이 없는 경우로서, 컴퓨터 프로세서와 인터페이스하는 LAN(Local Area Network) 카드의 PCI(Peripheral Component Interconnect) 블록이 이에 해당한다.
그러나, 위와 같은 변경 클럭 신호(CLKM1/CLKM2)를 이용하여 동작할 수 없는 버스 마스터가 존재할 수 있다. 이러한 예로서, 버스(370) 인터페이스를 이용하는 동작 및 다른 외부 로직과의 인터페이스 동작을 수행하고, 이용되는 클럭 신호를 "POWER SAVE" 상태 동안 디스에이블하면 다른 외부 로직과의 인터페이스에 영향이 있는 제3 버스 마스터를 들 수 있다. 상기 제3 버스 마스터는 클럭 신호를 디스에이블하면 데이터의 손실이나 인터페이스 중지가 초래되는 경우로서, BBP(Base Band Processor) 블록과 인터페이스하는 LAN 카드의 MAC(Medium Access Control) 블록이 이에 해당한다.
이와 같은 제3 버스 마스터를 고려한 것이, 도 3의 인터페이스 관련 버스 마스터(340)이다. 즉, 상기 제3 버스 마스터의 경우에는 클럭 신호의 디스에이블 상태에 의하여 영향을 받지 않는 버스(370) 인터페이스 관련 부분을 상기 마스터들 320, 330과 같이 변경 클럭(CLKM1/CLKM2)에 의하여 동작하는 별도의 마스터로 분류하고, 클럭 신호의 디스에이블 상태에 의하여 다른 외부 로직과의 인터페이스 동작에 영향을 받는 부분은 상기 인터페이스 관련 버스 마스터(340)와 같이 원시 클럭(CLK3)에 의하여 동작하는 마스터로 분류한다. 이에 따라, 상기 인터페이스 관련 버스 마스터(340)는 상기 클럭 신호 변경부(360)에서 생성된 변경 클럭(CLKM1/CLKM2)을 이용하여 동작하는 것이 아니라, 상기 클럭 신호 생성부(350)에서 생성된 상기 원시 클럭(CLK3)을 직접 이용하여 다른 외부 로직과 디스에이블 상태 없이 인터페이스 동작을 수행한다.
이하, 도 4를 참조하여 상기 버스 중재 시스템(300)의 동작을 좀더 자세히 설명한다. 예를 들어, 도 4의 T1 시점에서 상기 다수의 버스 마스터들(320, 330)은 동시에 버스 점유 요청 신호(REQM1/REQM2)를 액티브시켜 버스 점유를 요청한다(도 5의 S510). 이때, 버스 마스터들 320, 330에 입력되는 변경 클럭 신호들 CLKM1, CLKM2는 버스 점유 요청 후 바로 디스에이블 상태로 된다(도 5의 S520). 버스 점유 요청 신호(REQM1/REQM2)를 액티브시켜 전송한 버스 마스터는, 버스 점유 요청 후 해당 버스 마스터에 대한 허가 신호(GNTM1/GNTM2)가 액티브되어 전송될 때까지, 디스에이블된 변경 클럭 신호들 CLKM1, CLKM2를 받으므로, "POWER SAVE" 상태를 유지한다(도 5의 S530).
다음에, T2 시점에서 버스 마스터 320은 아비터(310)의 중재에 따라 버스 마스터 330보다 먼저 점유 허가를 받는다(도 5의 S540). 이때, 버스 마스터 320에 입력되는 변경 클럭 신호 CLKM1은, 해당 점유 허가 신호 GNTM1이 액티브된 후부터는 디스에이블 상태를 벗어나, 인에이블 상태로 된다(도 5의 S550). 반면 버스 마스터 330은 버스 점유 요청을 하였으나, 아직 허가를 받지 못하였으므로 변경 클럭 신호 CLKM2는 디스에이블 상태를 아직 유지하고, 이에 따라 버스 마스터 330은 "POWER SAVE" 상태를 유지한다. 이때, 버스 마스터 330은 점유 요청 신호 REQM2를 계속하여 액티브 상태로 유지시켜 출력하므로 동작에 아무런 영향을 받지 않고 대기한다.
T3 시점에서는, 버스 마스터 320이 버스 점유한 후 해당 슬레이브와 데이터를 주거나 받는 동작을 완료(도 5의 S560)하고, 점유 요청 신호 REQM1를 제1 논리 상태로 함에 따라, 버스 마스터 320의 버스 점유 권한은 해제되고, 아비터(310)의 버스 중재 알고리즘에 따라 버스 마스터 330이 버스 점유 허가를 받는다. 이때, 버스 마스터 330에 입력되는 변경 클럭 신호 CLKM2는, 해당 점유 허가 신호 GNTM2가 액티브된 후부터는 디스에이블 상태를 벗어나, 인에이블 상태로 된다.
T4 시점에서는, 버스 마스터 320은 다시 버스 점유를 요청하지만, 버스 마스터 330이 아직 점유 권한을 해제하지 않은 상태이므로, 점유 허가를 받지 못하고, 다시 버스 점유 요청 후 이에 응답하여 허가 신호 GNTM1가 액티브되어 전송될 때까지, 디스에이블된 변경 클럭 신호 CLKM1을 받아 "POWER SAVE" 상태로 된다.
T5 시점에서는, 버스 마스터 330이 버스 점유를 완료하고, 버스 점유 권한을 해제함에 따라, 우선 순위에 의하여 버스 마스터 320이 다시 버스 점유 허가를 받는다. 이때, 변경 클럭 신호 CLKM1은 다시 인에이블되고, 이에 따라 버스 마스터 320은 해당 슬레이브와 데이터를 주거나 받는 동작을 수행한다(도 5의 S560). 상기 인터페이스 관련 버스 마스터(340)는 상기 클럭 신호 생성부(350)에서 생성된 상기 원시 클럭(CLK3)을 직접 이용하여, 이에 동기된 점유 요청 신호(REQM3)를 아비터(310)로 전송하고, 이에 응답하여 아비터(310)로부터 허가 신호 GNTM3를 받아, 다른 외부 로직과 디스에이블 상태 없이 인터페이스 동작을 수행한다.
위에서 기술한 바와 같이, 본 발명의 일실시예에 따른 버스 중재 시스템(300)에서는, 버스 점유 요청 신호(REQM1/REQM2) 및 허가 신호(GNTM1/GNTM2)의 제어를 받는 클럭 신호 변경부(360)를 두어, 버스 마스터들(320, 330)이 버스 점유 요청 후 허가를 받을 때까지 디스에이블 상태로 되는 클럭 신호들을, 버스 마스터들(320, 330)에 이용되는 클럭 신호(CLKM1/CLKM2)로서 생성한다. 이때, 버스 마스터들(320, 330)은 점유 허가를 받은 후 다시 클럭 신호(CLKM1/CLKM2)가 인에이블 될 때에는, 버스를 점유하여 슬레이브와 데이터를 주고 받는 동작에 아무런 영향이 없다. 상기 버스 중재 시스템(300)에서, 외부 다른 로직과 인터페이스와 관련되어 있어서 클럭 신호를 디스에이블하면 내부 동작에 문제가 생기는 버스 마스터(340)에는, 이용되는 클럭 신호(CLK3)를 디스에이블시키지 않고 항상 인에이블 시킨다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 버스 중재 시스템에서는, 버스 점유 요청 후 허가를 받을 때까지, 버스 마스터들에 이용되는 클럭 신호가 디스에이블 되지만, 시스템 성능이 저하되지 않으며, 클럭 신호가 디스에이블 되는 동안 스위칭 전력을 절감할 수 있는 효과가 있다. 버스를 점유하기 위하여 치열히 경쟁하는 버스 마스터들이 많을 수록, 이와 같은 전력 절감 효과는 더 크다.

Claims (13)

  1. 클럭 신호를 이용하여 버스 점유 요청 신호를 전송하고 이에 응답하여 허가 신호를 받으며, 상기 허가 신호가 액티브되면, 버스를 점유하여 해당 슬레이브와 데이터를 주거나 받는 다수의 버스 마스터들; 및
    상기 버스 마스터들에서 전송된 상기 버스 점유 요청 신호들에 응답하여, 설정된 방식에 따라 우선 순위를 계산하여 최고 우선 순위의 마스터에 상기 액티브된 허가 신호를 주는 아비터를 구비하고,
    상기 버스 마스터가 상기 액티브된 버스 점유 요청 신호를 전송한 때부터 이에 응답하여 상기 버스 마스터로 해당 허가 신호가 액티브되어 전송될 때까지, 상기 클럭 신호는 디스에이블되는 것을 특징으로 하는 버스 중재 시스템.
  2. 제 1항에 있어서, 상기 버스 중재 시스템은,
    원시 클럭 신호들을 생성하는 클럭 신호 생성부; 및
    상기 버스 마스터들에 관련된 상기 버스 점유 요청 신호들 및 상기 허가 신호들을 이용하여, 상기 버스 마스터가 상기 액티브된 버스 점유 요청 신호를 전송한 때부터 이에 응답하여 상기 버스 마스터로 해당 허가 신호가 액티브되어 전송될 때까지, 상기 원시 클럭 신호들 중 해당 원시 클럭 신호를 디스에이블시켜 해당 버스 마스터가 이용하는 상기 클럭 신호로서 출력하는 클럭 신호 변경부를 더 구비하는 것을 특징으로 하는 버스 중재 시스템.
  3. 제 2항에 있어서, 상기 클럭 신호 변경부는,
    상기 해당 원시 클럭 신호를 디스에이블 시킬 때, 디스에이블된 클럭 신호는 제1 논리 상태 또는 제2 논리 상태 중 어느 하나로 고정시키는 것을 특징으로 하는 버스 중재 시스템.
  4. 제 2항에 있어서, 상기 원시 클럭 신호들은,
    항상 인에이블 상태인 클럭 신호들인 것을 특징으로 하는 버스 중재 시스템.
  5. 제 4항에 있어서, 상기 버스 중재 시스템은,
    상기 원시 클럭 신호들 중 어느 하나를 이용하여 다른 외부 로직과 디스에이블 상태 없이 인터페이스 동작을 수행하는 인터페이스 관련 버스 마스터를 더 구비하는 것을 특징으로 하는 버스 중재 시스템.
  6. 제 5항에 있어서, 상기 원시 클럭 신호들은,
    서로 동기되어 있는 것을 특징으로 하는 버스 중재 시스템.
  7. 제 6항에 있어서, 상기 아비터는,
    상기 원시 클럭 신호들 중 어느 하나를 이용하여 동작하고, 이용된 그 클럭에 동기시켜 상기 액티브된 허가 신호를 주는 것을 특징으로 하는 버스 중재 시스템.
  8. 클럭 신호를 이용하는 다수의 버스 마스터들 각각이 버스 점유 요청 신호를 전송하는 단계;
    아비터가 상기 버스 마스터들에서 전송된 상기 버스 점유 요청 신호들에 응답하여, 설정된 방식에 따라 우선 순위를 계산하여 최고 우선 순위의 마스터에 액티브된 허가 신호를 주는 단계;
    상기 버스 마스터들에 관련된 상기 버스 점유 요청 신호들 및 상기 허가 신호들을 이용하여, 상기 버스 마스터가 상기 액티브된 버스 점유 요청 신호를 전송한 때부터 이에 응답하여 상기 버스 마스터로 해당 허가 신호가 액티브되어 전송될 때까지, 원시 클럭 신호들 중 해당 원시 클럭 신호를 디스에이블시켜 해당 버스 마스터가 이용하는 상기 클럭 신호로서 출력하는 단계; 및
    상기 해당 허가 신호가 액티브되면, 상기 해당 버스 마스터가 버스를 점유하여 해당 슬레이브와 데이터를 주거나 받는 단계를 구비하는 것을 특징으로 하는 버스 중재 방법.
  9. 제 8항에 있어서, 상기 버스 중재 방법은,
    상기 원시 클럭 신호들을 생성하는 단계를 더 구비하고, 상기 해당 원시 클럭 신호를 디스에이블 시킬 때, 디스에이블된 클럭 신호는 제1 논리 상태 또는 제2 논리 상태 중 어느 하나로 고정되는 것을 특징으로 하는 버스 중재 방법.
  10. 제 9항에 있어서, 상기 원시 클럭 신호들은,
    항상 인에이블 상태인 클럭 신호들인 것을 특징으로 하는 버스 중재 방법.
  11. 제 10항에 있어서, 상기 버스 중재 방법은,
    상기 원시 클럭 신호들 중 어느 하나를 이용하는 다른 버스 마스터에서, 다른 외부 로직과 디스에이블 상태 없이 인터페이스 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 버스 중재 방법.
  12. 제 11항에 있어서, 상기 원시 클럭 신호들은,
    서로 동기되어 있는 것을 특징으로 하는 버스 중재 방법.
  13. 제 12항에 있어서, 상기 아비터는,
    상기 원시 클럭 신호들 중 어느 하나를 이용하여 동작하고, 이용된 그 클럭에 동기시켜 상기 액티브된 허가 신호를 주는 것을 특징으로 하는 버스 중재 방법.
KR1020040059116A 2004-07-28 2004-07-28 소비 전력을 절감시키는 버스 중재 시스템 및 방법 KR100630693B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040059116A KR100630693B1 (ko) 2004-07-28 2004-07-28 소비 전력을 절감시키는 버스 중재 시스템 및 방법
US11/109,556 US20060026330A1 (en) 2004-07-28 2005-04-19 Bus arbitration system that achieves power savings based on selective clock control
JP2005207360A JP2006040276A (ja) 2004-07-28 2005-07-15 選択的なクロック制御に基づいて消費電力を節減させるバス仲裁システム及びその方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040059116A KR100630693B1 (ko) 2004-07-28 2004-07-28 소비 전력을 절감시키는 버스 중재 시스템 및 방법

Publications (2)

Publication Number Publication Date
KR20060010423A KR20060010423A (ko) 2006-02-02
KR100630693B1 true KR100630693B1 (ko) 2006-10-02

Family

ID=35733720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040059116A KR100630693B1 (ko) 2004-07-28 2004-07-28 소비 전력을 절감시키는 버스 중재 시스템 및 방법

Country Status (3)

Country Link
US (1) US20060026330A1 (ko)
JP (1) JP2006040276A (ko)
KR (1) KR100630693B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7725759B2 (en) * 2005-06-29 2010-05-25 Sigmatel, Inc. System and method of managing clock speed in an electronic device
US20070083688A1 (en) * 2005-10-06 2007-04-12 Matsushita Electric Industrial Co., Ltd. Common memory transfer control circuit and common memory transfer control system
KR100813256B1 (ko) * 2006-06-23 2008-03-13 삼성전자주식회사 버스 중재 장치 및 방법
JP5857273B2 (ja) * 2011-05-17 2016-02-10 パナソニックＩｐマネジメント株式会社 ストリーム処理装置
WO2013175618A1 (ja) * 2012-05-24 2013-11-28 トヨタ自動車株式会社 情報処理装置及び情報処理方法
JP2016218731A (ja) * 2015-05-20 2016-12-22 キヤノン株式会社 情報処理装置および情報処理方法
EP4323878A1 (en) * 2021-04-16 2024-02-21 Brookhaven Science Associates LLC Event-driven readout system with non-priority arbitration for multichannel data sources

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528767A (en) 1995-03-21 1996-06-18 United Microelectronics Corp. Programmable multi-level bus arbitration apparatus in a data processing system
WO2003077094A2 (en) * 2002-03-08 2003-09-18 Freescale Semiconductor, Inc. Low power system and method for a data processing system
US6694441B1 (en) 2000-11-15 2004-02-17 Koninklijke Philips Electronics N.V. Power management method and arrangement for bus-coupled circuit blocks

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5600839A (en) * 1993-10-01 1997-02-04 Advanced Micro Devices, Inc. System and method for controlling assertion of a peripheral bus clock signal through a slave device
US6163848A (en) * 1993-09-22 2000-12-19 Advanced Micro Devices, Inc. System and method for re-starting a peripheral bus clock signal and requesting mastership of a peripheral bus
ATE231254T1 (de) * 1994-04-28 2003-02-15 Advanced Micro Devices Inc System zur steuerung eines peripheriebustaktsignals
US5625807A (en) * 1994-09-19 1997-04-29 Advanced Micro Devices System and method for enabling and disabling a clock run function to control a peripheral bus clock signal
US6560712B1 (en) * 1999-11-16 2003-05-06 Motorola, Inc. Bus arbitration in low power system
US7000131B2 (en) * 2003-11-14 2006-02-14 Via Technologies, Inc. Apparatus and method for assuming mastership of a bus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528767A (en) 1995-03-21 1996-06-18 United Microelectronics Corp. Programmable multi-level bus arbitration apparatus in a data processing system
US6694441B1 (en) 2000-11-15 2004-02-17 Koninklijke Philips Electronics N.V. Power management method and arrangement for bus-coupled circuit blocks
WO2003077094A2 (en) * 2002-03-08 2003-09-18 Freescale Semiconductor, Inc. Low power system and method for a data processing system

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
03077094

Also Published As

Publication number Publication date
US20060026330A1 (en) 2006-02-02
JP2006040276A (ja) 2006-02-09
KR20060010423A (ko) 2006-02-02

Similar Documents

Publication Publication Date Title
CN100499556C (zh) 异构多核处理器高速异步互连通信网络
KR100633773B1 (ko) 버스 시스템 및 버스 중재 방법
US8339869B2 (en) Semiconductor device and data processor
JP4182801B2 (ja) マルチプロセサシステム
KR20040091705A (ko) 데이터 처리 시스템을 위한 저 전력 시스템 및 방법
JP2003006143A (ja) バス共有化システムと装置及び方法
JPH04268938A (ja) データ処理装置およびメモリコントローラ
JP3954011B2 (ja) サブシステム間で通信するための方法およびコンピュータ・システム
JP2006040276A (ja) 選択的なクロック制御に基づいて消費電力を節減させるバス仲裁システム及びその方法
JP2004102779A (ja) データ処理装置
JP3665030B2 (ja) バス制御方法及び情報処理装置
JP2002123484A (ja) バス・システム用の即時許可バス・アービタ
CN114281751B (zh) 芯片系统
US8799699B2 (en) Data processing system
EP1096387B1 (en) An arbitration unit for a bus
US7433989B2 (en) Arbitration method of a bus bridge
KR100487218B1 (ko) 칩 내장형 버스를 인터페이스하기 위한 장치 및 방법
KR100259855B1 (ko) 공통 마이크로 프로세서 버스의 중재 장치
KR100813878B1 (ko) 무중재 ａｍｂａ 버스 제어 장치 및 제어 방법과 이를이용한 ａｍｂａ 버스 인터페이스 시스템
JP2002351818A (ja) バス制御システム
JP2002271350A (ja) データ処理システム及び共通バスアクセス方法
JP2626137B2 (ja) バス制御方式
JP2010033314A (ja) バスアクセス回路装置及びバスアクセス方法
KR20000046342A (ko) 마스터 모드와 슬레이브 모드 선택기능을 갖는 마이크로 프로세서 보드
JP2005032019A (ja) Ａｍｂａにおけるバス調停システム

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee