JP2002271350A - データ処理システム及び共通バスアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数のバスマスタにより共通バスを介してア
クセスされるＲＯＭ、ＲＡＭ、レジスタ、Ｉ／Ｏ装置に
よって構成されるデータ処理システムにおいて、各バス
マスタよりアクセス対象デバイスへの同時起動を可能と
することによりバスの有効利用と高速化を可能とするデ
ータ処理システム及び方法を提供する。 【解決手段】 複数のバスマスタが共通バスを経由して
複数の共有デバイスにアクセスするアクセス形態を有す
るデータ処理システムにおいて、各バスマスタよりアク
セス対象デバイスへのアドレス信号と制御信号を分離
し、複数アドレス同時アクセスによってバーストアクセ
スを許容し、更に、バースト性のあるデバイスに対し必
要に応じてクロックをディセーブルして内部状態を停止
させる手段を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共通バスに接続さ
れた複数のバスマスタよりアクセスされる複数のバスス
レーブからなるデータ処理システム及び共通バスアクセ
ス方法に係り、特に、マルチプロセッサ構成をはじめと
する複数バスマスタが存在する構成で、共通バスに複数
の共有デバイスである複数のバススレーブが存在するデ
ータ処理システムに対して利用される。

【０００２】データ処理システムの一例としては、パケ
ット交換網、フレーム交換網およびセル交換網における
パケット交換装置、フレーム交換装置およびセル交換装
置において、またデータ転送を高速に送受信し得る交換
技術を可能とする統合交換機において利用される。

【０００３】それらの交換機は、私企業網、公企業網お
よび公衆網のデータ転送部分の中核に位置している。そ
こでの利用形態としてはキャッシュディスペンサーのデ
ータや電力会社の制御データなどが伝送されており、高
機能・高信頼性が求められている。

【０００４】

【従来の技術】このような共通バスに接続された複数の
バスマスタよりアクセスされる複数のバススレーブから
なるデータ処理システムにおいては、各バスマスタと各
バススレーブ及び共通バスの動作を調停する調停・アク
セスコントローラの調停結果によりバスマスタと対象バ
ススレーブとを接続するバスブリッジにより構成されて
いる。

【０００５】一般的なバス調停方法として、 (1)ラウン
ドロビン方法、 (2)固定優先順位方法、 (3)早い者勝ち
方法、などがある。

【０００６】(1)ラウンドロビン方法は、前回アクセス
した者を最低優先順位とする優先順位決定方法であり、
アクセスするためのリクエストをあげた時間に無関係に
ある一定時間にあがっているリクエストに対して優先順
位付けを行う方法である。従って、同時に要求があがっ
ていれば、バス使用権は各マスタを順番に移動すること
になる。

【０００７】長所は、優先度が変化するため、ある一部
のアクセスが行われないということは生じない。即ち、
デッドロックが起こり難い方法である。

【０００８】短所は、すべてが同一の重み付けになって
おり、優先度を変更するのが困難である。

【０００９】(2)固定優先順位方法は、優先順位を変更
せず固定の優先順位によってアクセスを実行する方法で
ある。

【００１０】長所は、高速に動作する必要があるものの
優先順位を高くすることによって、低優先のアクセスに
影響されず、能力を出すことができる。

【００１１】短所は、優先順位の高いものが連続したと
きに、低位のものが全くアクセスできなくなる。即ち、
デッドロックが起こり易い方法である。

【００１２】(3)早い者勝ち方法は、アクセスするため
のリクエストを上げた時間を記憶しておき、その早い順
にアクセス許可を与える方法である。

【００１３】長所は、リクエストの早い順でアクセスが
行われる為、ある一部のアクセスが行われないというこ
とは生じない。

【００１４】短所は、すべてが同一の重み付けになって
おり、優先度を変更するのが困難である。また、アクセ
ス順を覚えておく必要が有るため、バスマスタの数が増
えると複雑になる。

【００１５】以上のように、バスアクセス調停方法は、
使用されるアプリケーションによってどの方式が良いか
を決定する必要がある。

【００１６】図１１は、従来技術によるデータ処理シス
テムの共通バス接続構成図である。

【００１７】同図において、１ａはバスマスタＡ、１ｂ
はバスマスタＢ、１ｃはバスマスタＣ、２ａ，２ｂ，２
ｃは各バスマスタＡ，Ｂ，Ｃ対応のバスブリッジＡ，
Ｂ，Ｃ、３はＳＲＡＭ（Static Random Access Memor
y)、４はＳＤＲＡＭ（Synchrono-us Dynamic Random Ac
cess Memory)、５は入出力装置（Ｉ／Ｏ装置）、６は調
停・アクセスコントローラ、７ａ，７ｂ，７ｃは各バス
マスタＡ，Ｂ，Ｃ対応のローカルバスＡ，Ｂ，Ｃ、８
ａ，８ｂ，８ｃは各バスマスタＡ，Ｂ，Ｃ対応のリクエ
スト信号（ＲＥＱ）、９ａ，９ｂ，９ｃは各バスマスタ
Ａ，Ｂ，Ｃ対応のアクノリッジ信号（ＡＣＫ）、１０は
ブリッジ制御信号、１１’は共通アドレス／データバ
ス、１２はスレーブ制御信号を示している。

【００１８】図１１では、３つのバスマスタ１ａ，１
ｂ，１ｃと、３つのバススレーブであるＳＲＡＭ３、Ｓ
ＤＲＡＭ４、Ｉ／Ｏ装置５と、バスの動作を司る調停・
アクセスコントローラ６および調停・アクセスコントロ
ーラ６の調停結果によってバスマスタ１ａ，１ｂ，１ｃ
と対象バススレーブ（ＳＲＡＭ３，ＳＤＲＡＭ４，Ｉ／
Ｏ装置５）とを共通アドレス／データバス１１’経由で
接続するバスブリッジ２ａ，２ｂ，２ｃにより構成され
ている。

【００１９】図１２は、従来技術による共通バスアクセ
スのシーケンス図である。

【００２０】同図において、バスマスタ１が調停・アク
セスコントローラ６の制御のもとバスブリッジを経由し
てバススレーブ１７に対しアクセスを行う場合に、 動作１．バスマスタ１は、調停・アクセスコントローラ
６に対してリクエスト信号（ＲＥＱ）を出力する。

【００２１】動作２．調停・アクセスコントローラ６
は、バス調停方法によりアクセス権利を与えられたバス
マスタ１に対してアクノリッジ信号（ＡＣＫ）を返信す
る。

【００２２】動作３．調停・アクセスコントローラ６
は、バスブリッジ２及びアクセスされる対象のバススレ
ーブ１７に対してブリッジ制御信号とスレーブ制御信号
を出力する。その後、バスマスタ１からバススレーブ１
７に対して共通アドレス／データバス１１’を経由して
実際のアクセス（アドレス／データ）が行われる。

【００２３】図１３は、従来技術によるバススレーブア
クセスのステートマシンの説明図である。

【００２４】ステートマシンとは、状態遷移を条件とし
た処理手順を行う考えで構成したものであり、同図にお
いて、ＩＤＬＥ３０はバスの空き状態を示し、ＲＥＳＥ
Ｔ３１はバスのリセット状態を示す。

【００２５】ＳＲＡＭ３、ＳＤＲＡＭ４およびＩ／Ｏ５
のアクセス選択においては、図１３に示す複数の各ＳＲ
ＡＭ３₀ 〜３₁ とＳＤＲＡＭ４₀ 〜４₆ およびＩ／Ｏ５
₀ 〜５₅ の状態遷移を条件として処理手順を行う。ＳＤ
ＲＡＭ４₀ 〜４₆ のバーストアクセスが可能か否かの判
断は、ＳＤＲＡＭ＿３の状態で判断され、他のバスマス
タのリクエストが発生しているため、バーストアクセス
せずにＩＤＬＥ状態に戻っている。また、他のバスマス
タのリクエストが存在しない場合は、ステートマシン上
のＳＤＲＡＭ＿３の状態よりＳＤＲＡＭ＿４の状態へ移
行し、バーストアクセスが行われている。

【００２６】次に、図１１の従来構成において、各バス
マスタＡ／Ｂ／Ｃのアクセスする２パターンによるアク
セス時間を検証する。

【００２７】パターンＡは、バスマスタＡがバースト可
能なＳＤＲＡＭ４のバーストアクセスを行い、バスマス
タＢがＳＲＡＭ３にアクセスを行い、バスマスタＣがＩ
／Ｏ装置５にアクセスを行うパターンである。

【００２８】パターンＢは、各バスマスタＡ／Ｂ／Ｃと
もバースト可能なＳＤＲＡＭ４にバーストアクセスを行
うパターンである。

【００２９】図１４は従来技術によるパターンＡでの共
通バスアクセスのシーケンス図であり、図１５ は図１
４のタイムチャートである。

【００３０】以下、従来技術によるパターンＡの動作を
図１４及び図１５により説明する。

【００３１】なお、バス調停方法としては、前述したラ
ウンドロビン方法の場合を示し、初期の優先順位はバス
マスタＡ＞バスマスタＢ＞バスマスタＣの順序とする。

【００３２】また各デバイスの最小アクセス時間は、Ｓ
ＲＡＭ：２クロック，ＳＤＲＡＭ：４クロック（但し、
バーストアクセスの最小アクセス時間は１クロック），
Ｉ／Ｏ装置：６クロックとする。

【００３３】動作１．バスマスタＡ／Ｂ／Ｃより同時刻
にアクセスのリクエスト信号（ＲＥＱ）が調停・アクセ
スコントローラ６に到着し、初期の優先順位に従ってバ
スマスタＡのＳＤＲＡＭ４へのアクセスが起動される。
このとき、バーストアクセスが可能か否かの判断は、図
１３のステートマシンでのＳＤＲＡＭ＿３の状態で判断
され、他のバスマスタのリクエスト（ＲＥＱ）が発生し
ているため、バーストアクセスせずにＩＤＬＥ３０状態
に戻っている。

【００３４】動作２．次に、再度優先順位に従ってバス
マスタＢのＳＤＲＡＭアクセスが起動される。

【００３５】動作３．次に、再度優先順位に従ってバス
マスタＣのＩ／Ｏアクセスが起動される。

【００３６】動作４〜６．上記した動作１〜３と同じよ
うに動作する。

【００３７】動作７．バスマスタＡ以外のバスマスタＢ
とバスマスタＣからのリクエスト（ＲＥＱ）が存在しな
いため、ステートマシン上のＳＤＲＡＭ＿３の状態より
ＳＤＲＡＭ＿４の状態へ移行し、バーストアクセスが行
われている。このバーストアクセスの許容を示すために
調停・アクセスコントローラ６よりバーストアクノリッ
ジ信号ＢＡＣＫ（Burst Acknowledge)が返送される。

【００３８】なお、各リクエスト信号（ＲＥＱ）、アク
ノリッジ信号（ＡＣＫ）、バーストアクノリッジ信号
（ＢＡＣＫ）、アドレス信号及びデータは図１５に示す
ように内部クロック（ＣＬＫ）に同期して送信される。

【００３９】図１６は従来技術によるパターンＢでの共
通バスアクセスのシーケンス図であり、図１７は図１６
のタイムチャートである。

【００４０】以下、従来技術によるパターンＢの動作を
図１６及び図１７により説明する。

【００４１】なお、バス調停方法としては、図１４及び
図１５の場合と同様に前述したラウンドロビン方法の場
合を示し、初期の優先順位はバスマスタＡ＞バスマスタ
Ｂ＞バスマスタＣの順序とする。

【００４２】また各デバイスの最小アクセス時間も図１
４及び図１５の場合と同様に、ＳＲＡＭ：２クロック，
ＳＤＲＡＭ：４クロック（但し、バーストアクセスの最
小アクセス時間は１クロック），Ｉ／Ｏ装置：６クロッ
クとする。

【００４３】動作１．バスマスタＡ／Ｂ／Ｃより同時刻
にアクセスのリクエスト信号（ＲＥＱ）が調停・アクセ
スコントローラ６に到着し、初期の優先順位に従ってバ
スマスタＡのＳＤＲＡＭ４へのアクセスが起動される。
このとき、バーストアクセスが可能か否かの判断は、図
１３のステートマシンでのＳＤＲＡＭ＿３の状態で判断
され、他のバスマスタのリクエスト信号（ＲＥＱ）が発
生しているため、バーストアクセスせずにＩＤＬＥ３０
状態に戻っている。

【００４４】動作２．次に、再度優先順位に従ってバス
マスタＢのＳＤＲＡＭアクセスが起動される。このアク
セス時にもバーストアクセス可能か否かの判断を行う
が、他のバスマスタからのリクエスト信号（ＲＥＱ）が
存在するため、動作１と同様にＩＤＬＥ３０状態へ戻っ
ている。

【００４５】動作３．次に、再度優先順位に従ってバス
マスタＣのＩ／Ｏアクセスが起動されるが、動作１及び
動作２と同様にバーストアクセスは実行しない。

【００４６】動作４〜１１．上記した動作１〜３と同じ
ように動作する。

【００４７】動作１２．バスマスタＣ以外のバスマスタ
Ａ，Ｂからのリクエスト信号（ＲＥＱ）が存在しない
が、最終ＳＤＲＡＭアクセスであったため、バスマスタ
Ｃからのリクエスト信号（ＲＥＱ）が継続しておらず、
バーストアクセスが行われない。

【００４８】以上の従来技術による共通バスアクセス形
態を有するデータ処理システム及び共通バスアクセス方
法においては、前述のバスアクセス調停方法のうち、デ
ッドロックしにくいラウンドロビン方法または早い者勝
ち方法を選んだ場合には、バーストアクセス可能なデバ
イスへのバーストアクセスであっても、他のバスマスタ
からの要求が発生した場合には、バスを１度解放してし
まうため、バーストアクセスのメリットを生かすことが
できなかった。

【００４９】

【発明が解決しようとする課題】以上に示した従来のデ
ータ処理システムでは、バスブリッジを通して共通アド
レスバスに値を出力する構成となっており、アクセス対
象デバイスへの同時起動によるアクセスの高速化ができ
ず、且つバーストアクセスを使用できなかった。

【００５０】この発明は、上記従来の問題点を解決し、
以下のデータ処理システム及び共通バスアクセス方法を
提供する。すなわち、（1)アクセスの同時起動を可能と
することによってアクセスの高速化を図ったデータ処理
システム及び共通バスアクセス方法、(2)バーストアク
セスを許容することによってアクセスの高速化及びバス
の有効利用を図ったデータ処理システム及び共通バスア
クセス方法、(3)アクセスのスケジューリングをリアル
タイムに実施することによってアクセスの高速化及びバ
スの有効利用を図ったデータ処理システム及び共通バス
アクセス方法(4)クロックディセーブル信号を与えるこ
とによってアクセスの高速化及びバスの有効利用を図っ
たデータ処理システム及び共通バスアクセス方法、を提
供することを課題とする。

【００５１】

【課題を解決するための手段】上記課題を解決させるた
めの第１の発明は、複数のバスマスタから調停・アクセ
スコントローラの制御により共通バスを経由して所望の
共有デバイスにアクセスするアクセス形態を有するデー
タ処理システムにおいて、それぞれの前記バスマスタと
前記調停・アクセスコントローラ間に前記バスマスタ毎
のアドレス信号線と、それぞれの前記共有デバイスと前
記調停・アクセスコントローラ間に前記共有デバイス毎
のアドレス信号線とを備えている。

【００５２】この第１の発明によれば、各バスマスタの
共通バスにおけるアドレスバスを共通バスから分離した
バスマスタアドレス信号線を設け、且つ各バススレーブ
のアドレスバスを共通バスから分離したスレーブアドレ
ス信号線を設けたので、アクセスの同時起動が可能とな
りアクセスを高速化できるデータ処理システムを提供で
きる。

【００５３】第２の発明は、複数のバスマスタから調停
・アクセスコントローラの制御により共通バスを経由し
て所望の共有デバイスにアクセスする共通バスアクセス
方法であって、それぞれの前記バスマスタから前記調停
・アクセスコントローラに対し、リクエスト信号とバス
マスタアドレス信号とを同時に送信する第１のステップ
と、前記調停・アクセスコントローラは複数アクセスの
リクエストを同時に受けると、固有のバス調停方法によ
りアクセス権が与えられるバスマスタに対してアクノリ
ッジ信号を返信する第２のステップと、前記調停・アク
セスコントローラはアクセスされる対象の共有デバイス
に対してスレーブ制御信号とスレーブアドレス信号とを
送信する第３のステップと、前記バスマスタと前記共有
デバイス間で実際のデータ転送を行う第４のステップと
を含んでいる。

【００５４】この第２の発明によれば、各バスマスタの
アドレス信号とデバイスに対するアドレス信号を分離し
て送信することにより、アクセスの同時起動が可能とな
りアクセスを高速化できる共通バスアクセス方法を提供
できる。

【００５５】第３の発明は、複数のバスマスタから調停
・アクセスコントローラの制御により共通バスを経由し
て所望の共有デバイスにアクセスする共通バスアクセス
方法であって、前記調停・アクセスコントローラのメイ
ンシーケンサが前記バスマスタからの新規リクエスト信
号を受信する第１のステップと、前記調停・アクセスコ
ントローラのアクセススケジューラが前記メインシーケ
ンサからの新規スケジュールリクエストの受信に対し、
優先順位情報とバスの空き検出によって前記アクセスス
ケジューラのスケジュールテーブルを動的に書き換える
第２のステップと、前記アクセススケジューラのスケジ
ュール更新結果に対応して、前記共有デバイスのアクセ
ス起動を行う第３のステップとを含んでいる。

【００５６】この第３の発明によれば、アクセスのスケ
ジューリングをリアルタイムに実施することにより、ア
クセスの高速化およびバスの有効利用を可能とする共通
バスアクセス方法を提供できる。

【００５７】第４の発明は、請求項３に記載の共通バス
アクセス方法であって、前記アクセススケジューラから
のスケジュール入力情報によりクロック同期式共有デバ
イスへのアクセスの停止、遅延を実行するか否かを判断
する第１のステップと、前記メインシーケンサからのア
クセス起動停止指示によりクロックディセーブル信号を
作成する第２のステップと、前記クロック同期式共有デ
バイスへクロック信号と前記ディセーブル信号とを含む
制御信号を出力する第３のステップとを含んでいる。

【００５８】この第４の発明によれば、必要に応じてク
ロックディセーブル信号を与えることにより、バースト
アクセスが有効利用でき、アクセスの高速化およびバス
の有効利用を可能とする共通バスアクセス方法を提供で
きる。

【００５９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図を参照しながら説明する。

【００６０】なお、全図を通じて理解を容易とするため
に同様箇所には、同一符号を付して示すものとする。

【００６１】図１は、本発明第１の一実施形態における
データ処理システムの共通バス接続構成図である。

【００６２】同図において、１１は共通データバス、１
３ａ，１３ｂ，１３ｃは各バスマスタＡ，Ｂ，Ｃ対応の
アドレス信号線、１４はＳＲＡＭ３のアドレス信号線、
１５はＳＤＲＡＭ４のアドレス信号線、１６はＩ／Ｏ装
置５のアドレス信号線を示している。なお、図１１と同
一符号は同一内容を示すため、その説明を省略する。

【００６３】本発明のデータ処理システムは、前述した
従来技術を示す図１１との比較で明らかなように、出力
アドレス信号線が各デバイスに対して分離されており、
独立動作ができるのが特徴である。これによりアクセス
するデバイスに対し競合が発生しなければ、そのデバイ
スに対する状態を保持し続けることが許される。

【００６４】図１において、各デバイスに対して分離さ
れた出力アドレス線とは、各バスマスタＡ，Ｂ，Ｃと調
停・アクセスコントローラ６との間を接続するアドレス
Ａ（１３ａ），アドレスＢ（１３ｂ），アドレスＣ（１
３ｃ）と、ＳＲＡＭ３，ＳＤＲＡＭ４，Ｉ／Ｏ装置５と
調停・アクセスコントローラ６との間を接続するＳＲＡ
Ｍアドレス信号線１４，ＳＤＲＡＭアドレス信号線１
５，Ｉ／Ｏ装置のアドレス信号線１６である。

【００６５】図２は、本発明第２の実施における共通バ
スアクセスのシーケンス図である。

【００６６】同図において、バスマスタ１が調停・アク
セスコントローラ６の制御のもとバスブリッジ２を経由
してバススレーブ１７に対しアクセスを行う場合に、 動作１．バスマスタ１は調停・アクセスコントローラ６
に対してリクエスト信号（ＲＥＱ）と共にバスマスタア
ドレス信号を出力する。

【００６７】動作２．調停・アクセスコントローラ６は
バス調停方法によりアクセス権利を与えられたバスマス
タ１に対してアクノリッジ信号（ＡＣＫ）を返信する。

【００６８】動作３．調停・アクセスコントローラ６
は、バスブリッジ２及びアクセスされる対象のバススレ
ーブ１７に対してブリッジ制御信号とスレーブ制御信号
と共にスレーブアドレス信号を出力する。その後、バス
マスタ１からバススレーブ１７に対して共通データバス
１１を経由して実際のアクセス（データ）が行われる。

【００６９】図３は、本発明の一実施形態における調停
・アクセスコントローラの構成図である。

【００７０】同図において、１８はリクエスト認識部、
１９は調停部、２０はアクセススケジューラ、２１はア
クノリッジ返送部、２２はメインシーケンサ、２３はＳ
ＲＡＭアクセス部、２４はＳＤＲＡＭアクセス部、２５
はＩ／Ｏアクセス部を示している。

【００７１】図３に示す通り、本発明による調停・アク
セスコントローラ６は、ＳＲＡＭアクセス部２３または
ＳＤＲＡＭアクセス部２４またはＩ／Ｏアクセス部２５
を経由してＳＲＡＭ３またはＳＤＲＡＭ４またはＩ／Ｏ
装置５の各デバイス毎に独立動作ができるのが特徴であ
る。これによりアクセスするデバイスに対して競合が発
生しなければ、そのデバイスに対する状態を保持し続け
ることが許される。

【００７２】アクセスのリクエストがあると、その時に
該当のデバイスがアクセスなし状態であれば、メインシ
ーケンサ２２は各アクセスブロックに起動をかけ、アク
セスの準備ができる。それと同時にアクセススケジュー
ラ２０にアクセスの再スケジューリングの指示を出す。
その指示によってアクセススケジューラ２０はスケジュ
ーリングを再度実施し、デバイスアクセスが有効にでき
るようにする。

【００７３】図４は、本発明第３の一実施形態における
アクセススケジューリングの説明図である。

【００７４】同図において、メインシーケンサ２２とア
クセススケジューラ２０は、図３で示した調停・アクセ
スコントローラ６を構成する構成要素であり、カウンタ
２６、スケジュールテーブル２７は、アクセススケジュ
ーラ２０を構成する構成要素である。

【００７５】図４に示す通り、アクセススケジューラ２
０のアクセススケジューリングは、カウンタ２６により
時刻が管理されており、そのカウンタ値のスケジュール
テーブルを読出し、それに従って次に行う動作が決定さ
れる。

【００７６】またメインシーケンサ２２の要求に応じて
スケジュールテーブルを動的に書き換えることにより、
データバスを有効に利用することができる。

【００７７】図４では、ＳＲＡＭ要求が来た場合にＳＲ
ＡＭは要求が来たところからちょうど２クロックで動作
が完結するとして、ちょうど２クロック目が空きとなる
例である。またアクセスがスケジュールテーブル２７上
で、同時になった場合には、優先順位回路（図示せず）
によってアクセスするデバイスを決定する。

【００７８】図５は、本発明第４の一実施形態における
クロックディセーブルの説明図（その１）である。

【００７９】同図において、メインシーケンサ２２とＳ
ＤＲＡＭアクセス部２４は、図３で示した調停・アクセ
スコントローラ６を構成する構成要素であり、ＳＤＲＡ
Ｍアクセスシーケンサ２８と信号発生部２９は、ＳＤＲ
ＡＭアクセス部２４を構成する構成要素である。

【００８０】図５に示す通り、メインシーケンサ２２は
アクセススケジューラ２７（図示せず）から入力された
スケジュールを元にＳＤＲＡＭアクセス部２４に対して
アクセス起動停止指示がかかっている間は、ＳＤＲＡＭ
アクセスシーケンサ２８と信号発生部２９はＳＴＯＰ
（停止状態）となる。そのため、ＳＤＲＡＭ４（図示せ
ず）へのアクセス制御信号の出力状態は停止している。

【００８１】図６は、本発明第４の一実施形態における
クロックディセーブルの説明図（その２）である。

【００８２】図６のタイムチャートは、クロックディセ
ーブルによるＳＴＯＰ状態の動作を示している。

【００８３】汎用の部品であるＳＤＲＡＭ４はクロック
および入力コマンドを元に動作を行っており、その動作
は決められたタイムチャートに従って実行される。その
ため動作を停止するためにはクロックディセーブル機能
を使用する必要がある。

【００８４】前図（図５）に示すメインシーケンサ２２
では、アクセススケジューラ２０のスケジュールを元に
実際のアクセスを行う時間を予め予想を行い、その時間
での動作を停止、遅延を実行させる必要がある場合に
は、クロックディセーブル機能によって動作を停止させ
る。

【００８５】状態はｎ、ｎ＋１、ｎ＋１（ＳＴＯＰ状
態）、ｎ＋２のように疑似連続アクセス状態を形成させ
る。

【００８６】次に、従来技術で検証したパターンＡとパ
ターンＢによるアクセスを本発明に適用した場合、その
アクセス時間測定を実施し、従来技術との比較により本
発明の有効性を検証する。

【００８７】図７は本発明によるパターンＡでの共通バ
スアクセスのシーケンス図であり、図８は図７のタイム
チャートである。

【００８８】以下、本発明によるパターンＡの動作を図
７及び図８により説明する。

【００８９】動作１．バスマスタＡ／Ｂ／Ｃより同時刻
にアクセスのリクエストが調停・アクセスコントローラ
６に到着する。

【００９０】この場合、各バスマスタＡ／Ｂ／Ｃのアク
セスを行いたいデバイスが全て別であるため、各デバイ
スへのアドレスおよびアクセスの起動制御が行われる。

【００９１】動作２．次に、実アクセス時間をアクセス
スケジューラ２０が管理を行い、ＳＲＡＭアクセスを行
っているバスマスタＢが最初にアクセスできることを判
断し、バスマスタＢにアクノリッジ信号（ＡＣＫ）を返
送し、調停・アクセスコントローラ６よりアクセス制御
が行われ、ＳＲＡＭアクセスが実行される。

【００９２】動作３．次に、調停・アクセスコントロー
ラ６内のアクセススケジューラ２０でスケジューリング
されているバスマスタＡのＳＤＲＡＭアクセスが起動さ
れる。

【００９３】この時に、バスマスタＡよりも優先度が高
いバスマスタＣのＩ／Ｏ装置５へのアクセスがあるた
め、バーストされず状態を保持するためにクロックディ
セーブルによるＳＴＯＰの実行が行われる。

【００９４】動作４．次に、調停・アクセスコントロー
ラ６内のアクセススケジューラ２０でスケジューリング
されているバスマスタＣのＩ／Ｏアクセスが起動され
る。

【００９５】この時に、バスマスタＢから再度リクエス
ト信号（ＲＥＱ）が出力されＳＲＡＭ３へのアクセスを
認識するが、優先順位が高いのはバスマスタＡであるた
め、再スケジューリングは実施されない。

【００９６】動作５．次に、バスマスタＡのＳＤＲＡＭ
アクセスが行われる。この時もアクセス後の優先順位が
バスマスタＡよりも優先度が高いバスマスタＢのＳＲＡ
Ｍ３へのアクセスがあるため、バーストされない。

【００９７】この時に、バスマスタＣから再度リクエス
ト信号（ＲＥＱ）が出力されＩ／Ｏ装置５へのアクセス
を認識するが、優先順位が高いのはバスマスタＢであ
り、またスケジュール上Ｉ／Ｏアクセスが可能となるの
はまだ先であるため、バスマスタＣのＩ／Ｏアクセスは
できるだけ最短の所にスケジューリングされるだけであ
る。

【００９８】動作６．次に、バスマスタＢのＳＲＡＭア
クセスが実行される。

【００９９】動作７．次に、バスマスタＡがＳＤＲＡＭ
アクセスを実行するが、アクセスする部分では他のバス
マスタはアクセスする予定がないため、２バーストアク
セスが実行される。

【０１００】動作８．最後に、スケジューリングされた
バスマスタＣのＩ／Ｏ装置５へのアクセスが実行され
る。

【０１０１】トータルアクセスパフォーマンスを検証す
ると、従来技術では図１５に示すように３６クロックか
かっていたものが、本発明では図８に示すように１６ク
ロックで実現できており、２２５％（＝３６／１６）の
パフォーマンスとなっている。

【０１０２】図９は本発明によるパターンＢでの共通バ
スアクセスのシーケンス図であり、図１０は図９のタイ
ムチャートである。

【０１０３】以下、本発明によるパターンＢの動作を図
９及び図１０により説明する。

【０１０４】動作１．バスマスタＡ／Ｂ／Ｃより同時刻
にアクセスのリクエスト信号（ＲＥＱ）が調停・アクセ
スコントローラ６に到着し、初期の優先順位に従ってバ
スマスタＡのＳＤＲＡＭ４へのアクセスが起動される。

【０１０５】この時に、調停・アクセスコントローラ６
はすべてのアクセスが同一デバイスであるＳＤＲＡＭ４
へのバーストアクセスだと判断し、バスマスタＡへのＳ
ＤＲＡＭアクセスはバーストアクセスが実施される。

【０１０６】動作２，３．バスマスタＢとバスマスタＣ
も同様にバーストアクセスを実施した方がトータルアク
セスパフォーマンスの向上に良いことが判断され、バー
ストアクセスが実行される。

【０１０７】パターンＡと同様に、トータルアクセスパ
フォーマンスを検証すると、従来技術では図１７に示す
ように６０クロックかかっていたものが、本発明では図
１０に示すように２２クロックで実現できており、２７
３％（＝６０／２２）のパフォーマンスとなっている。

【０１０８】

【発明の効果】以上、詳細に説明した如く本発明によれ
ば、複数のバスマスタにより共通バスを介してアクセス
対象デバイスを同時起動でき、更にバーストアクセスを
許容できるため、アクセス能力が向上すると共に共通バ
スの有効利用が図れる。その結果、データ処理システム
の性能向上およびサービス性の向上に貢献するところが
大きい。

【図面の簡単な説明】

【図１】本発明第１の一実施形態におけるデータ処理シ
ステムの共通バス接続構成図である。

【図２】本発明第２の一実施形態における共通バスアク
セスのシーケンス図である。

【図３】本発明の一実施形態における調停・アクセスコ
ントローラの構成図である。

【図４】本発明第３の一実施形態におけるアクセススケ
ジューリングの説明図である。

【図５】本発明第４の一実施形態におけるクロックディ
セーブルの説明図（その１）である。

【図６】本発明第４の一実施形態におけるクロックディ
セーブルの説明図（その２）である。

【図７】本発明によるパターンＡでの共通バスアクセス
のシーケンス図である。

【図８】本発明によるパターンＡでの共通バスアクセス
のタイムチャートである。

【図９】本発明によるパターンＢでの共通バスアクセス
のシーケンス図である。

【図１０】本発明によるパターンＢでの共通バスアクセ
スのタイムチャートである。

【図１１】従来技術によるデータ処理システムの共通バ
ス接続構成図である。

【図１２】従来技術による共通バスアクセスのシーケン
ス図である。

【図１３】従来技術による共通バスアクセスのステート
マシンの説明図である。

【図１４】従来技術によるパターンＡでの共通バスアク
セスのシーケンス図である。

【図１５】従来技術によるパターンＡでの共通バスアク
セスのタイムチャートである。

【図１６】従来技術によるパターンＢでの共通バスアク
セスのシーケンス図である。

【図１７】従来技術によるパターンＢでの共通バスアク
セスのタイムチャートである。

【符号の説明】

１、１ａ〜１ｃ バスマスタ ２、２ａ〜２ｃ バスブリッジ ３ ＳＲＡＭ ４ ＳＤＲＡＭ ５ Ｉ／Ｏ装置 ６ 調停・アクセスコントローラ ７ ローカルバス ８ａ〜８ｃ リクエスト信号（ＲＥＱ） ９ａ〜９ｃ アクノリッジ信号（ＡＣＫ） １０ ブリッジ制御信号 １１ 共通データバス １１’ 共通アドレス／データバス １２ スレーブ制御信号 １３ａ〜１３ バスマスタのアドレス信号線 １４ ＳＲＡＭのアドレス信号線 １５ ＳＤＲＡＭのアドレス信号線 １６ Ｉ／Ｏ装置のアドレス信号線 １７ バススレーブ １８ リクエスト認識部 １９ 調停部 ２０ アクセススケジューラ ２１ アクノリッジ返送部 ２２ メインシーケンサ ２３ ＳＲＡＭアクセス部 ２４ ＳＤＲＡＭアクセス部 ２５ Ｉ／Ｏアクセス部 ２６ カウンタ ２７ スケジュールテーブル ２８ ＳＤＲＡＭアクセスシーケンサ ２９ 信号発生部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のバスマスタから調停・アクセスコ
   ントローラの制御により共通バスを経由して所望の共有
   デバイスにアクセスするアクセス形態を有するデータ処
   理システムにおいて、 それぞれの前記バスマスタと前記調停・アクセスコント
   ローラ間に前記バスマスタ毎のアドレス信号線と、 それぞれの前記共有デバイスと前記調停・アクセスコン
   トローラ間に前記共有デバイス毎のアドレス信号線とを
   備えることを特徴とするデータ処理システム。
2. 【請求項２】 複数のバスマスタから調停・アクセスコ
   ントローラの制御により共通バスを経由して所望の共有
   デバイスにアクセスする共通バスアクセス方法であっ
   て、 それぞれの前記バスマスタから前記調停・アクセスコン
   トローラに対し、リクエスト信号とバスマスタアドレス
   信号とを同時に送信する第１のステップと、 前記調停・アクセスコントローラは複数アクセスのリク
   エストを同時に受けると、固有のバス調停方法によりア
   クセス権が与えられるバスマスタに対してアクノリッジ
   信号を返信する第２のステップと、 前記調停・アクセスコントローラはアクセスされる対象
   の共有デバイスに対してスレーブ制御信号とスレーブア
   ドレス信号とを送信する第３のステップと、 前記バスマスタと前記共有デバイス間で実際のデータ転
   送を行う第４のステップとを含むことを特徴とする共通
   バスアクセス方法。
3. 【請求項３】 複数のバスマスタから調停・アクセスコ
   ントローラの制御により共通バスを経由して所望の共有
   デバイスにアクセスする共通バスアクセス方法であっ
   て、 前記調停・アクセスコントローラのメインシーケンサが
   前記バスマスタからの新規リクエスト信号を受信する第
   １のステップと、 前記調停・アクセスコントローラのアクセススケジュー
   ラが前記メインシーケンサからの新規スケジュールリク
   エストの受信に対し、優先順位情報とバスの空き検出に
   よって前記アクセススケジューラのスケジュールテーブ
   ルを動的に書き換える第２のステップと、 前記アクセススケジューラのスケジュール更新結果に対
   応して、前記共有デバイスのアクセス起動を行う第３の
   ステップとを含むことを特徴とする共通バスアクセス方
   法。
4. 【請求項４】 請求項３に記載の共通バスアクセス方法
   であって、 前記アクセススケジューラからのスケジュール入力情報
   によりクロック同期式共有デバイスへのアクセスの停
   止、遅延を実行するか否かを判断する第１のステップ
   と、 前記メインシーケンサからのアクセス起動停止指示によ
   りクロックディセーブル信号を作成する第２のステップ
   と、 前記クロック同期式共有デバイスへクロック信号と前記
   ディセーブル信号とを含む制御信号を出力する第３のス
   テップとを含むことを特徴とする共通バスアクセス方
   法。