JP5551201B2 - メモリ制御装置 - Google Patents
メモリ制御装置 Download PDFInfo
- Publication number
- JP5551201B2 JP5551201B2 JP2012084599A JP2012084599A JP5551201B2 JP 5551201 B2 JP5551201 B2 JP 5551201B2 JP 2012084599 A JP2012084599 A JP 2012084599A JP 2012084599 A JP2012084599 A JP 2012084599A JP 5551201 B2 JP5551201 B2 JP 5551201B2
- Authority
- JP
- Japan
- Prior art keywords
- controller
- serial peripheral
- bus
- flash memory
- peripheral device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000002093 peripheral effect Effects 0.000 claims description 70
- 230000004044 response Effects 0.000 claims description 3
- 235000015429 Mirabilis expansa Nutrition 0.000 claims 4
- 244000294411 Mirabilis expansa Species 0.000 claims 4
- 235000013536 miso Nutrition 0.000 claims 4
- 238000000034 method Methods 0.000 description 21
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1684—Details of memory controller using multiple buses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Description
(実施例)
図1は、本発明の一の実施例に係るメモリ制御装置を用いるコンピュータシステム100を示している。コンピュータシステム100は、チップセット(chipset)10、スーパーI/O(super I/O)集積回路20及びフラッシュメモリ30を有する。図1において、フラッシュメモリ30はシリアル周辺機器インタフェース(SPI)メモリであるため、チップセット10及びスーパーI/O集積回路20は、いずれもSPI標準に合っているバスでフラッシュメモリ30に接続する。チップセット10はコントローラ15を有し、コントローラ15はフラッシュメモリ30をアクセスする、例えば基本入出力システム(BIOS)をアクセスする。スーパーI/O集積回路20はコントローラ25を有し、コントローラ25はフラッシュメモリ30をアクセスする、例えば読み出し専用メモリコード(ROM code)をアクセスする。一般的には、チップセット10はリアルタイムでフラッシュメモリ30をアクセスする必要があり、スーパーI/O集積回路20はフラッシュメモリ30をチップセット10と共用する必要がある。このため、本実施例では、コントローラ15及びコントローラ25は主装置(master)であり、フラッシュメモリ30は従装置(slave)である。また、チップセット10のフラッシュメモリ30に対するアクセスの優先度はスーパーI/O集積回路20よりも高いため、コントローラ15及びコントローラ25それぞれは一次(primary)コントローラ及び二次(secondary)コントローラと見なされてもよい。
15 コントローラ
20 スーパーI/O集積回路
25 コントローラ
30 フラッシュメモリ
40、300 メモリ制御装置
50、200 バススイッチ
51 方向制御ユニット
52、54、58 プロセスユニット
53 インバータ
55、57 I/O制御ユニット
56 選択ユニット
60 バス共用調整ユニット
70 割り込みユニット
100 コンピュータシステム
BUS1、BUS2、BUS3 バス
CS、CS_PRI、CS_SEC チップ選択信号
CS_1、MOSI_1、MOSI_OE、MOSI_OUT、MOSI_PRI_IN、MOSI_PRI_OE、MOSI_PRI_OUT、SCLK_1、SCLK_2 信号
INT 割り込み要求
MISO 主装置入力従装置出力信号
MOSI、MOSI_PRI、MOSI_SEC 主装置出力従装置入力信号
P1、P2、P3 周期
SCLK、SCLK_PRI、SCLK_SEC クロック信号
STOP 停止信号
t1、t2、t3、t4 時点
T1、T2、TP 周期
TD 遅延時間
S702、S704、S706、S708、S710、S712、S714 ステップ
Claims (15)
- 一次コントローラ及び二次コントローラがフラッシュメモリをアクセスするように制御するメモリ制御装置であって、
第1、第2及び第3のシリアル周辺機器インタフェースバスそれぞれを介して、前記一次コントローラ、前記二次コントローラ及び前記フラッシュメモリに接続されるバススイッチを含み、
前記バススイッチは、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバス及び前記第2のシリアル周辺機器インタフェースバスのうちいずれか一方に選択的に接続させる選択手段を含み、
前記選択手段は、前記バススイッチが前記第1のシリアル周辺機器インタフェースバスを介して前記一次コントローラからの第1のアクセス要求を受信した場合に、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバスに接続させることで、前記一次コントローラからの第1のチップ選択信号、第1のクロック信号及び第1のMOSI信号を前記フラッシュメモリに伝送し、前記フラッシュメモリをアクセスし、
前記第1のアクセス要求は前記第1のチップ選択信号から供給され、
前記一次コントローラの第1のMISO信号及び前記二次コントローラの第2のMISO信号は、前記第1、第2及び第3のシリアル周辺機器インタフェースバスを介することなく、前記フラッシュメモリの出力信号から直接的に供給されることを特徴とするメモリ制御装置。 - 前記選択手段は、前記第1のチップ選択信号により供給された前記一次コントローラからの前記第1のアクセス要求が完成し、且つ前記バススイッチが前記第2のシリアル周辺機器インタフェースバスを介して前記二次コントローラからの第2のアクセス要求を受信した場合に、前記第3のシリアル周辺機器インタフェースバスを前記第2のシリアル周辺機器インタフェースバスに接続させることで、前記二次コントローラからの第2のチップ選択信号、第2のクロック信号及び第2のMOSI信号を前記フラッシュメモリに伝送し、前記フラッシュメモリをアクセスすることを特徴とする請求項1に記載のメモリ制御装置。
- 前記バススイッチは、前記バススイッチが前記第1のシリアル周辺機器インタフェースバスを介して前記一次コントローラからの前記第1のアクセス要求を受信した場合に、前記二次コントローラに停止信号をさらに発信することで、前記二次コントローラが前記フラッシュメモリに対するアクセスを停止するように通知することを特徴とする請求項1に記載のメモリ制御装置。
- 前記一次コントローラが前記フラッシュメモリをアクセスする時に、前記二次コントローラが前記フラッシュメモリに対するアクセスを待っているか否かを判断し、待ち時間をカウントするバス共用調整手段と、
前記待ち時間が所定の時間を超えた場合に、前記一次コントローラへ割り込み要求を発送する割り込み手段と、をさらに含み、
前記一次コントローラは、前記割り込み要求に応じて、前記フラッシュメモリに対するアクセスを停止することを特徴とする請求項1に記載のメモリ制御装置。 - 前記バススイッチの前記選択手段は、前記一次コントローラが前記フラッシュメモリに対するアクセスを停止したと前記第1のチップ選択信号により示された場合に、前記第3のシリアル周辺機器インタフェースバスを前記第2のシリアル周辺機器インタフェースバスに接続させることで、前記二次コントローラからの第2のチップ選択信号、第2のクロック信号及び第2のMOSI信号を前記フラッシュメモリに伝送し、前記フラッシュメモリをアクセスすることを特徴とする請求項4に記載のメモリ制御装置。
- 前記バス共用調整手段は、前記選択手段が前記第3のシリアル周辺機器インタフェースバスを前記第2のシリアル周辺機器インタフェースバスに接続させた場合に、前記カウントされた待ち時間をアクセス時間として設定し、
前記割り込み手段は、前記二次コントローラが前記フラッシュメモリをアクセスする時間が前記アクセス時間に達した場合に、前記一次コントローラへの前記割り込み要求の発送を停止することを特徴とする請求項5に記載のメモリ制御装置。 - 前記一次コントローラは、チップセット内に設置されることを特徴とする請求項1に記載のメモリ制御装置。
- 前記メモリ制御装置及び前記二次コントローラは、スーパーI/O集積回路内に設置されることを特徴とする請求項1に記載のメモリ制御装置。
- 一次コントローラ及び二次コントローラがフラッシュメモリをアクセスするように制御するメモリ制御装置であって、
第1、第2及び第3のシリアル周辺機器インタフェースバスそれぞれを介して、前記一次コントローラ、前記二次コントローラ及び前記フラッシュメモリに接続されるバススイッチと、
前記一次コントローラが前記フラッシュメモリをアクセスする時に、前記二次コントローラが前記フラッシュメモリに対するアクセスを待っているか否かを判断し、待ち時間をカウントするバス共用調整手段と、
前記待ち時間が所定の時間を超えた場合に、前記一次コントローラへ割り込み要求を発送する割り込み手段と、を含み、
前記バススイッチは、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバス及び前記第2のシリアル周辺機器インタフェースバスのうちいずれか一方に選択的に接続させる選択手段を含み、
前記選択手段は、前記バススイッチが前記第1のシリアル周辺機器インタフェースバスを介して前記一次コントローラからの第1のアクセス要求を受信した場合に、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバスに接続させ、
前記バス共用調整手段は、前記選択手段が前記第3のシリアル周辺機器インタフェースバスを前記第2のシリアル周辺機器インタフェースバスに接続させた場合に、前記カウントされた待ち時間をアクセス時間として設定し、
前記割り込み手段は、前記二次コントローラが前記フラッシュメモリをアクセスする時間が前記アクセス時間に達した場合に、前記一次コントローラへの前記割り込み要求の発送を停止することを特徴とするメモリ制御装置。 - 一次コントローラ及び二次コントローラがフラッシュメモリをアクセスするように制御するメモリ制御装置であって、
第1、第2及び第3のシリアル周辺機器インタフェースバスそれぞれを介して、前記一次コントローラ、前記二次コントローラ及び前記フラッシュメモリに接続され、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバス及び前記第2のシリアル周辺機器インタフェースバスのうちいずれか一方に選択的に接続させ、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバスに接続させる場合に前記一次コントローラが前記フラッシュメモリをアクセスするバススイッチと、
前記一次コントローラが前記フラッシュメモリをアクセスする場合に、前記二次コントローラが前記フラッシュメモリに対するアクセスを待っているか否かを判断し、待ち時間をカウントするバス共用調整手段と、
前記待ち時間が所定の時間を超えた場合に、前記一次コントローラへ割り込み要求を発送する割り込み手段と、を含み、
前記一次コントローラは、前記割り込み要求に応じて、前記フラッシュメモリに対するアクセスを停止し、
前記一次コントローラの第1のMISO信号及び前記二次コントローラの第2のMISO信号は、前記第1、第2及び第3のシリアル周辺機器インタフェースバスを介することなく、前記フラッシュメモリの出力信号から直接的に供給されることを特徴とするメモリ制御装置。 - 前記バススイッチは、前記一次コントローラが前記フラッシュメモリに対するアクセスを停止した場合に、前記第3のシリアル周辺機器インタフェースバスを前記第2のシリアル周辺機器インタフェースバスに接続させることで、前記二次コントローラが前記フラッシュメモリをアクセスできることを特徴とする請求項10に記載のメモリ制御装置。
- 前記バス共用調整手段は、前記バススイッチが前記第3のシリアル周辺機器インタフェースバスを前記第2のシリアル周辺機器インタフェースバスに接続させた場合に、前記カウントされた待ち時間をアクセス時間として設定し、
前記割り込み手段は、前記二次コントローラが前記フラッシュメモリをアクセスする時間が前記アクセス時間に達した場合に、前記一次コントローラへの前記割り込み要求の発送を停止することを特徴とする請求項11に記載のメモリ制御装置。 - 前記一次コントローラは、チップセット内に設置されることを特徴とする請求項10に記載のメモリ制御装置。
- 前記メモリ制御装置及び前記二次コントローラは、スーパーI/O集積回路内に設置されることを特徴とする請求項10に記載のメモリ制御装置。
- 一次コントローラ及び二次コントローラがフラッシュメモリをアクセスするように制御するメモリ制御装置であって、
第1、第2及び第3のシリアル周辺機器インタフェースバスそれぞれを介して、前記一次コントローラ、前記二次コントローラ及び前記フラッシュメモリに接続され、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバス及び前記第2のシリアル周辺機器インタフェースバスのうちいずれか一方に選択的に接続させ、前記第3のシリアル周辺機器インタフェースバスを前記第1のシリアル周辺機器インタフェースバスに接続させる場合に前記一次コントローラが前記フラッシュメモリをアクセスするバススイッチと、
前記一次コントローラが前記フラッシュメモリをアクセスする場合に、前記二次コントローラが前記フラッシュメモリに対するアクセスを待っているか否かを判断し、待ち時間をカウントするバス共用調整手段と、
前記待ち時間が所定の時間を超えた場合に、前記一次コントローラへ割り込み要求を発送する割り込み手段と、を含み、
前記バス共用調整手段は、前記バススイッチが前記第3のシリアル周辺機器インタフェースバスを前記第2のシリアル周辺機器インタフェースバスに接続させた場合に、前記カウントされた待ち時間をアクセス時間として設定し、
前記割り込み手段は、前記二次コントローラが前記フラッシュメモリをアクセスする時間が前記アクセス時間に達した場合に、前記一次コントローラへの前記割り込み要求の発送を停止することを特徴とするメモリ制御装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100137090 | 2011-10-13 | ||
TW100137090A TWI540438B (zh) | 2011-10-13 | 2011-10-13 | 記憶體控制元件 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013089226A JP2013089226A (ja) | 2013-05-13 |
JP5551201B2 true JP5551201B2 (ja) | 2014-07-16 |
Family
ID=48086782
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012084599A Active JP5551201B2 (ja) | 2011-10-13 | 2012-04-03 | メモリ制御装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8788744B2 (ja) |
JP (1) | JP5551201B2 (ja) |
TW (1) | TWI540438B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI489296B (zh) * | 2013-05-17 | 2015-06-21 | Wistron Corp | 電腦 |
US9141291B2 (en) * | 2013-11-26 | 2015-09-22 | Sandisk Technologies Inc. | Adaptive context disbursement for improved performance in non-volatile memory systems |
US9367491B2 (en) * | 2013-12-31 | 2016-06-14 | Global Unichip, Corp. | Method and apparatus for on-the-fly learning traffic control scheme |
CN103970665B (zh) * | 2014-05-28 | 2017-09-19 | 广州视源电子科技股份有限公司 | 一种模拟spi flash的fpga系统及调试方法 |
US11392325B2 (en) * | 2020-09-28 | 2022-07-19 | Quanta Computer Inc. | Method and system for parallel flash memory programming |
CN113312297A (zh) * | 2021-06-22 | 2021-08-27 | 张玉禄 | 一种spi从接口、安全芯片及spi闪存电子装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07129500A (ja) * | 1993-11-08 | 1995-05-19 | Canon Inc | バススイッチ回路 |
JP2001167049A (ja) * | 1999-12-13 | 2001-06-22 | Matsushita Electric Ind Co Ltd | バス調停装置 |
JP2004199374A (ja) * | 2002-12-18 | 2004-07-15 | Matsushita Electric Ind Co Ltd | マルチプロセッサシステム及びバス調停方法 |
JP2004326215A (ja) * | 2003-04-22 | 2004-11-18 | Sony Corp | 信号処理装置および信号処理方法 |
JP4449415B2 (ja) * | 2003-10-31 | 2010-04-14 | 富士ゼロックス株式会社 | データ転送制御装置、画像形成装置 |
TW200743957A (en) | 2006-05-16 | 2007-12-01 | Ite Tech Inc | Control device and control method for memory |
TWI325561B (en) | 2006-11-23 | 2010-06-01 | Ite Tech Inc | Embedded controller and computer system using the same |
JP2008181442A (ja) * | 2007-01-26 | 2008-08-07 | Nec Corp | 情報処理システム、及びシステムデータ格納方法 |
JP2009025866A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | メモリコントローラ、バスシステム、集積回路、及び、集積回路の制御方法。 |
TWI350451B (en) | 2007-09-06 | 2011-10-11 | Ite Tech Inc | Integrated memory control apparatus |
US20090193230A1 (en) | 2008-01-30 | 2009-07-30 | Ralf Findeisen | Computer system including a main processor and a bound security coprocessor |
JP2009193107A (ja) * | 2008-02-12 | 2009-08-27 | Panasonic Corp | メモリアクセス装置 |
US8549246B2 (en) * | 2008-04-30 | 2013-10-01 | Micron Technology, Inc. | SPI NAND protected mode entry methodology |
US8607028B2 (en) * | 2008-12-30 | 2013-12-10 | Micron Technology, Inc. | Enhanced addressability for serial non-volatile memory |
JP2012190195A (ja) * | 2011-03-09 | 2012-10-04 | Fujitsu Ltd | 制御装置 |
-
2011
- 2011-10-13 TW TW100137090A patent/TWI540438B/zh active
-
2012
- 2012-04-03 JP JP2012084599A patent/JP5551201B2/ja active Active
- 2012-04-23 US US13/453,169 patent/US8788744B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TWI540438B (zh) | 2016-07-01 |
US20130097363A1 (en) | 2013-04-18 |
US8788744B2 (en) | 2014-07-22 |
JP2013089226A (ja) | 2013-05-13 |
TW201316176A (zh) | 2013-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5551201B2 (ja) | メモリ制御装置 | |
US6151651A (en) | Communication link with isochronous and asynchronous priority modes coupling bridge circuits in a computer system | |
US7865646B1 (en) | Sharing of functions between an embedded controller and a host processor | |
US11835993B2 (en) | System on chip having semaphore function and method for implementing semaphore function | |
EP2075696A2 (en) | Interrupt- related circuits, systems and processes | |
US7213084B2 (en) | System and method for allocating memory allocation bandwidth by assigning fixed priority of access to DMA machines and programmable priority to processing unit | |
TW201435574A (zh) | 用於表示、指定和使用期限之方法、設備及系統 | |
KR101247247B1 (ko) | 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템 | |
CN105190561A (zh) | 双主机嵌入式共享装置控制器 | |
US10255218B1 (en) | Systems and methods for maintaining specific ordering in bus traffic | |
JP2008009817A (ja) | 半導体装置及びデータ転送方法 | |
JP2004199664A (ja) | 同期バスを介してサブシステムを選択的に相互接続するための動的に変化可能なクロック・ドメインを有する方法および装置 | |
JPH11238033A (ja) | 情報処理装置用バス、バス制御方法及びバス制御装置 | |
TW200912660A (en) | Dual bus matrix architecture for micro-controllers | |
US20150177816A1 (en) | Semiconductor integrated circuit apparatus | |
US10339085B2 (en) | Method of scheduling system-on-chip including real-time shared interface | |
JPWO2007105376A1 (ja) | 集積回路、及び集積回路システム | |
JPH11272603A (ja) | バスブリッジ装置及びトランザクションフォワード方法 | |
US5937206A (en) | System for converting states of DMA requests into first serial information and transmitting information to first bus whenever a state change of a request | |
CN103106157B (zh) | 存储器控制元件 | |
JP6497392B2 (ja) | アクセス制御方法、バスシステム、および半導体装置 | |
US20070150670A1 (en) | Semiconductor integrated circuit | |
JP4684577B2 (ja) | 高速の帯域幅のシステムバスを仲裁するためのバスシステム及びその方法 | |
JP2009037639A (ja) | ストリーミングidメソッドによるdmac発行メカニズム | |
Kim et al. | A cost-effective latency-aware memory bus for symmetric multiprocessor systems |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130924 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131206 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140507 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140521 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5551201 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |