JP2012190195A - 制御装置 - Google Patents
制御装置 Download PDFInfo
- Publication number
- JP2012190195A JP2012190195A JP2011052243A JP2011052243A JP2012190195A JP 2012190195 A JP2012190195 A JP 2012190195A JP 2011052243 A JP2011052243 A JP 2011052243A JP 2011052243 A JP2011052243 A JP 2011052243A JP 2012190195 A JP2012190195 A JP 2012190195A
- Authority
- JP
- Japan
- Prior art keywords
- flash memory
- controller
- bus
- cpu
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
Abstract
【解決手段】記憶装置450と接続する信号線を介して、記憶装置450の状態を設定する第1の設定手段と、制御装置430に接続される第1の伝送路を介して、記憶装置450の状態を設定する第2の設定手段と、第1の伝送路を介して制御装置に接続されると共に、第2の伝送路を介して演算装置420と接続され、第1の伝送路と第2の伝送路とを切り替えて、制御装置430あるいは演算装置420の一方を、記憶装置450と通信可能に接続する切り替え手段440と、を備える。
【選択図】図4
Description
第1の設定手段は、前記記憶装置と接続する信号線を介して、前記記憶装置の状態を設定する。
切り替え手段は、前記第1の伝送路を介して前記制御装置に接続されると共に、第2の伝送路を介して演算装置と接続され、前記第1の伝送路と前記第2の伝送路とを切り替えて、前記制御装置あるいは前記演算装置の一方を、前記記憶装置と通信可能に接続する。
システムボード410は、CPU420と、コントローラ430と、バス交換器440と、フラッシュメモリ450と、メモリ460と、を備える。
また、コントローラ430は、フラッシュメモリ450の端子/WPと、/WP制御線で直接接続している。
また、コントローラ430は、情報処理装置400の主電源投入と同時に起動するので、このタイミングで、フラッシュメモリ450へのデータの書込み、コントロールレジスタ452への書込みをプロテクト状態に設定することができる。
SPIマスタ510とSPIスレーブ520とは、SPIバス530を介して接続する。
CPU420に備わるSPIマスタ421は、信号線SPI_DATA_OUT、SPI_CLK、/SPI_CS0およびSPI_DATA_INを介して、バス交換器440と接続している。CPU420は、SPIマスタ421を操作することにより、SPIを利用した通信を行なう。
例えば、端子/BEおよびBXに「0」が入力されると、バス交換器440は、端子1A1−5A1と端子1B1−5B1を接続し、端子1A2−5A2と端子1B2−5B2を接続する。
アドレスレジスタ456は、メモリ459へ書き込むデータのアドレス、または、メモリ459から読み出すデータのアドレス、を示すアドレスデータを一時的に記憶する記憶装置である。
以上の構成において、制御部453は、制御部453は、SPIスレーブ451からデータを受信すると、シフトレジスタ454により、所定のビット長のデータに変換する。変換したデータに、コントロールレジスタ452への書込み命令が含まれる場合、制御部453は、端子/WPおよびコントロールレジスタ452のCRWPビットを参照する。端子/WPが「0」かつコントロールレジスタ452のCRWPビットが「1」の場合、制御部453は、コントロールレジスタ452への書込み処理を抑止する。
情報処理装置400に主電源が投入されると、コントローラ430は、フラッシュメモリ432から読み出したプログラムの命令にしたがって、以下の処理を開始する(ステップS800)。
ステップS804において、コントローラ430は、制御系アクセスバスから通常アクセスバスへの切り替えを行なう。この場合、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに「0」を出力し、信号線SW_BXを介してバス交換器440の端子BXに「0」を出力することにより、通常アクセスバスへの切り替え処理を行なうことができる。
図9は、図6に示したシステムボード410の変形例を示す図である。
コントローラ430は、信号線/FLASH_WPを介して、バス交換器440の端子4A2と接続している。
バス交換器440の端子4A1は、グランドされている。したがって、端子4A1には、常に「0」が入力される。また、バス交換器440の端子4B1は、フラッシュメモリ450の端子/WPと接続している。
図10は、図4に示したシステムボード410の変形例を示す図である。
図10に示すシステムボード1000に含まれるCPU420とコントローラ430は、専用線等を介して、互いに通信可能に接続する。その他の構成は、図4で説明したので省略する。
CPU420とコントローラ430とは、互いに専用の通信線1010で接続している。この通信線1010を介して、CPU420とコントローラ430は、互いに通信を行なう。
情報処理装置400に主電源が投入されると、コントローラ430は、フラッシュメモリ450を、ライトプロテクト状態に設定する(ステップS1201b)。なお、この処理は、図8に示した処理と同様なので、詳細な説明は省略する。
情報処理装置400に主電源が投入されると、コントローラ430は、フラッシュメモリ432から読み出したプログラムの命令にしたがって、ステップS1301〜S1304の処理を行なう。ステップS1301〜S1304の処理は、図12に示したS1201bの処理に対応する。なお、このステップS1301〜S1304の処理の説明は、図8で説明したので省略する。
コントローラ430からライトプロテクト解除の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、書込み処理を開始する(ステップS1313)。所定のデータのフラッシュメモリ450への書込みが完了すると、CPU420は、フラッシュメモリ450へのアクセスを停止する(ステップS1314)。そして、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセス停止を通知する(ステップS1315)。
コントローラ430からライトプロテクトの設定完了の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、読み込み処理を開始する(ステップS1321)。また、CPU420は、フラッシュメモリ450への書込み処理が必要となった場合、処理をステップS1306に移行する。
情報処理装置400に主電源が投入されると、コントローラ430は、バス交換器440を操作して、制御系アクセスバスへの切り替えを行なう(ステップS1401c)。具体的には、コントローラ430は、信号線/SW_BEを介してバス交換器440の端子/BEに「0」を出力し、信号線SW_BXを介してバス交換器440の端子BXに「1」を出力する。
コントローラ430は、ステップS1401cの処理後、一定時間経過すると、処理をステップS1402cに移行する。これは、バス交換器440等のハードウェア等の制約に起因する、バス切り替え完了までの時間を確保するためである。
以上の処理が完了すると、フラッシュメモリ450のコントロールレジスタ452のライトプロテクトが有効となる。また、ステップS1401bでライトプロテクトビットが「1」に設定されていれば、フラッシュメモリ450のメモリ459のライトプロテクトも有効となる。
制御系アクセスバスにバスを切り替えると、コントローラ430は、制御系信号バスの信号線/FLASH_WPを通じて、フラッシュメモリ450の端子/WPに「1」を出力する(ステップS1406c)。すると、フラッシュメモリ450の端子/WPに入力される信号が確定する(ステップS1403b)。
以上の処理が完了すると、フラッシュメモリ450のコントロールレジスタ452のライトプロテクトが解除される。また、ステップS1404bでライトプロテクトビットが「0」に設定されていれば、フラッシュメモリ450のメモリ459のライトプロテクトも解除される。
コントローラ430からライトプロテクト解除の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、書込み処理を開始する(ステップS1404a)。所定のデータのフラッシュメモリ450への書込みが完了すると、CPU420は、フラッシュメモリ450へのアクセスを停止する(ステップS1405a)。そして、CPU420は、コントローラ430に対して、通信線1010を通じて、フラッシュメモリ450へのアクセス停止を通知する(ステップS1406a)。
制御系アクセスバスにバスを切り替えると、コントローラ430は、制御系アクセスバスを使用して、フラッシュメモリ450とデータ通信を行なう。そして、コントローラ430は、フラッシュメモリ450に対して、コントロールレジスタ452の変更を指示する(ステップS1411c)。具体的には、コントローラ430は、コントロールレジスタ452のCRWPビットを「1」に設定するように指示する。また、コントローラ430は、コントロールレジスタ452のライトプロテクトビットを「1」に設定するように指示することができる。
以上の処理が完了すると、フラッシュメモリ450のコントロールレジスタ452のライトプロテクトが有効となる。また、ステップS1405bでライトプロテクトビットが「1」に設定されていれば、フラッシュメモリ450のメモリ459のライトプロテクトも有効となる。
コントローラ430からライトプロテクトの設定完了の通知を受けると、CPU420は、フラッシュメモリ450へのアクセス、すなわち、読み込み処理を開始する(ステップS1407a)。また、CPU420は、フラッシュメモリ450への書込み処理が必要となった場合、処理をステップS1402aに移行する。
(付記1)
データを記憶する記憶装置を制御する制御装置において、
前記記憶装置と接続する信号線を介して、前記記憶装置の状態を設定する第1の設定手段と、
前記制御装置に接続される第1の伝送路を介して、前記記憶装置の状態を設定する第2の設定手段と、
前記第1の伝送路を介して前記制御装置に接続されると共に、第2の伝送路を介して演算装置と接続され、前記第1の伝送路と前記第2の伝送路とを切り替えて、前記制御装置あるいは前記演算装置の一方を、前記記憶装置と通信可能に接続する切り替え手段と、
を備える制御装置。
(付記2)
前記切替手段によって前記第2の伝送路に切り替えられると、前記信号線は、前記演算装置と電気的に独立した状態で、特定のレベルの電位に固定される、
ことを特徴とする付記1に記載の制御装置。
(付記3)
前記制御装置は、前記演算装置と前記制御装置とを通信可能に接続する通信線を介して、前記演算装置から指示を受けると、前記第2の伝送路を前記第1の伝送路に切り替え、
前記指示にしたがって前記記憶装置を特定の状態に設定した後、前記第1の伝送路を前記第2の伝送路に切り替える、
ことを特徴とする付記1に記載の制御装置。
(付記4)
前記第1の設定手段は、前記信号線を介して、前記記憶装置に特定の信号を出力し、前記記憶装置を特定の状態に保持する、
ことを特徴とする付記1に記載の制御装置。
(付記5)
前記第2の設定手段は、前記第1の伝送路を介して、前記記憶装置の状態を決定するレジスタに特定のデータを書き込み、前記記憶装置を特定の状態に設定する、
ことを特徴とする付記1に記載の制御装置。
(付記6)
前記記憶装置は、前記第1の設定手段と前記第2の設定手段との設定によって、その状態が決定される記憶装置である、
ことを特徴とする付記1に記載の制御装置。
410 システムボード
420 CPU
421 SPIマスタ
430 コントローラ
431 SPIマスタ
440 バス交換器
450 フラッシュメモリ
451 SPIスレーブ
452 コントロールレジスタ
Claims (5)
- データを記憶する記憶装置を制御する制御装置において、
前記記憶装置と接続する信号線を介して、前記記憶装置の状態を設定する第1の設定手段と、
前記制御装置に接続される第1の伝送路を介して、前記記憶装置の状態を設定する第2の設定手段と、
前記第1の伝送路を介して前記制御装置に接続されると共に、第2の伝送路を介して演算装置と接続され、前記第1の伝送路と前記第2の伝送路とを切り替えて、前記制御装置あるいは前記演算装置の一方を、前記記憶装置と通信可能に接続する切り替え手段と、
を備える制御装置。 - 前記切替手段によって前記第2の伝送路に切り替えられると、前記信号線は、前記演算装置と電気的に独立した状態で、特定のレベルの電位に固定される、
ことを特徴とする請求項1に記載の制御装置。 - 前記制御装置は、前記演算装置と前記制御装置とを通信可能に接続する通信線を介して、前記演算装置から指示を受けると、前記第2の伝送路を前記第1の伝送路に切り替え、
前記指示にしたがって前記記憶装置を特定の状態に設定した後、前記第1の伝送路を前記第2の伝送路に切り替える、
ことを特徴とする請求項1に記載の制御装置。 - 前記第1の設定手段は、前記信号線を介して、前記記憶装置に特定の信号を出力し、前記記憶装置を特定の状態に保持する、
ことを特徴とする請求項1に記載の制御装置。 - 前記第2の設定手段は、前記第1の伝送路を介して、前記記憶装置の状態を決定するレジスタに特定のデータを書き込み、前記記憶装置を特定の状態に設定する、
ことを特徴とする請求項1に記載の制御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011052243A JP2012190195A (ja) | 2011-03-09 | 2011-03-09 | 制御装置 |
US13/357,239 US20120233376A1 (en) | 2011-03-09 | 2012-01-24 | Control device for storage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011052243A JP2012190195A (ja) | 2011-03-09 | 2011-03-09 | 制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012190195A true JP2012190195A (ja) | 2012-10-04 |
Family
ID=46797112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011052243A Pending JP2012190195A (ja) | 2011-03-09 | 2011-03-09 | 制御装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120233376A1 (ja) |
JP (1) | JP2012190195A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013089226A (ja) * | 2011-10-13 | 2013-05-13 | Nuvoton Technology Corp | メモリ制御装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9904644B2 (en) * | 2013-10-09 | 2018-02-27 | Goodrich Corporation | Systems and methods of using an SPI controller |
KR20180071675A (ko) * | 2016-12-20 | 2018-06-28 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그것의 동작 방법 |
US10559351B2 (en) * | 2017-02-20 | 2020-02-11 | Texas Instruments Incorporated | Methods and apparatus for reduced area control register circuit |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0689371A (ja) * | 1992-09-08 | 1994-03-29 | Fuji Photo Film Co Ltd | Icメモリカード制御方式およびシステム |
JPH07325668A (ja) * | 1994-06-01 | 1995-12-12 | Ricoh Co Ltd | 情報記録再生装置 |
JP2005085398A (ja) * | 2003-09-10 | 2005-03-31 | Renesas Technology Corp | 不揮発性メモリ |
US20080126675A1 (en) * | 2006-11-27 | 2008-05-29 | Research In Motion Limited | System and method for controlling access to a memory device of an electronic device |
JP2009043110A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2724046B2 (ja) * | 1991-02-07 | 1998-03-09 | 富士写真フイルム株式会社 | Icメモリカードシステム |
JPH05217361A (ja) * | 1992-02-05 | 1993-08-27 | Hitachi Maxell Ltd | メモリカード |
US6786417B1 (en) * | 1997-06-04 | 2004-09-07 | Sony Corporation | Memory card with write protection switch |
CN1088218C (zh) * | 1999-11-14 | 2002-07-24 | 邓国顺 | 用于数据处理系统的快闪电子式外存储方法及其装置 |
US6738879B2 (en) * | 2000-05-22 | 2004-05-18 | Seagate Technology Llc | Advanced technology attachment compatible disc drive write protection scheme |
US7252240B1 (en) * | 2000-07-06 | 2007-08-07 | Onspec Electronics, Inc. | Memory module which includes a form factor connector |
TW517872U (en) * | 2001-01-30 | 2003-01-11 | Power Quotient Int Co Ltd | Enhanced compact memory card with write protection |
DE10141484C2 (de) * | 2001-08-23 | 2003-12-24 | Infineon Technologies Ag | Schreibschutzsteuerung für elektronische Baugruppe |
US6711690B2 (en) * | 2001-09-17 | 2004-03-23 | International Business Machines Corporation | Secure write blocking circuit and method for preventing unauthorized write access to nonvolatile memory |
US7395394B2 (en) * | 2006-02-03 | 2008-07-01 | Hewlett-Packard Development Company, L.P. | Computer operating system with selective restriction of memory write operations |
US8254134B2 (en) * | 2007-05-03 | 2012-08-28 | Super Talent Electronics, Inc. | Molded memory card with write protection switch assembly |
US8239959B2 (en) * | 2007-05-09 | 2012-08-07 | International Business Machines Corporation | Method and data processing system to prevent manipulation of computer systems |
US20080282017A1 (en) * | 2007-05-09 | 2008-11-13 | Microsoft Corporation | Serial Peripheral Interface Switch |
TWI367495B (en) * | 2007-08-13 | 2012-07-01 | Transcend Information Inc | Write-protection module and method for storage device |
US20120166746A1 (en) * | 2010-12-26 | 2012-06-28 | Nissim Amar | Security Device |
-
2011
- 2011-03-09 JP JP2011052243A patent/JP2012190195A/ja active Pending
-
2012
- 2012-01-24 US US13/357,239 patent/US20120233376A1/en not_active Abandoned
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0689371A (ja) * | 1992-09-08 | 1994-03-29 | Fuji Photo Film Co Ltd | Icメモリカード制御方式およびシステム |
JPH07325668A (ja) * | 1994-06-01 | 1995-12-12 | Ricoh Co Ltd | 情報記録再生装置 |
JP2005085398A (ja) * | 2003-09-10 | 2005-03-31 | Renesas Technology Corp | 不揮発性メモリ |
US20080126675A1 (en) * | 2006-11-27 | 2008-05-29 | Research In Motion Limited | System and method for controlling access to a memory device of an electronic device |
JP2009043110A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013089226A (ja) * | 2011-10-13 | 2013-05-13 | Nuvoton Technology Corp | メモリ制御装置 |
US8788744B2 (en) | 2011-10-13 | 2014-07-22 | Nuvoton Technology Corporation | Memory control device |
Also Published As
Publication number | Publication date |
---|---|
US20120233376A1 (en) | 2012-09-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8417864B2 (en) | Cascade-able serial bus device with clock and management and cascade methods using the same | |
JP2012190195A (ja) | 制御装置 | |
KR20080098511A (ko) | 두 가지 형태의 저장매체를 이용한 데이터 저장장치 | |
JP2007206885A (ja) | コンピュータシステム及びシステム起動方法 | |
WO2015088544A1 (en) | Devices, updaters, methods for controlling a device, and methods for controlling an updater | |
US9336130B2 (en) | Methods, systems, and computer readable media for providing basic input/output system (BIOS) data and non-BIOS data on the same non-volatile memory | |
JP2012123673A (ja) | 給電切替装置、給電切替装置制御方法、及び給電制御プログラム | |
US20100161856A1 (en) | Usb audio and mobile audio system using usb audio controller | |
US20080235428A1 (en) | Method and system for dynamic switching between multiplexed interfaces | |
KR20060004304A (ko) | 낸드 플래시 메모리의 동작 상태의 감시를 통해 시스템을부팅하기 위한 방법 및 시스템 | |
US10453422B2 (en) | Electronic apparatus and driving method thereof | |
JP2007328534A (ja) | 情報処理装置および情報処理装置の制御方法 | |
JP2006072989A (ja) | 電子機器 | |
JP2015005190A (ja) | インタフェース装置、及び情報処理装置 | |
US9959120B2 (en) | Persistent relocatable reset vector for processor | |
KR101835494B1 (ko) | 프로세서의 버퍼의 자율 제어 | |
JP2009080568A (ja) | 情報処理装置 | |
KR102317236B1 (ko) | 차량 내 멀티미디어 시스템 및 이의 펌웨어 다운로드 방법 | |
JP2011159126A (ja) | 集積回路装置及びその制御方法、並びにデバッグシステム及びその制御方法 | |
US20020112145A1 (en) | Method and apparatus for providing software compatibility in a processor architecture | |
JP2005251217A (ja) | マイクロコンピュータ、電子機器及びデバッグシステム | |
JP2004280219A (ja) | コンピュータ | |
JP5971022B2 (ja) | 画像形成装置 | |
JP2008065549A (ja) | マイクロコンピュータ、情報処理システム、電子機器及びマイクロコンピュータの起動制御方法 | |
KR20010052868A (ko) | 에뮬레이터 시스템에서 사용자 메모리를 업데이트하기위한 방법 및 시스템 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131129 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140710 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140715 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150113 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150512 |