JP4449415B2 - データ転送制御装置、画像形成装置 - Google Patents

Description

本発明は、所定のデータを保持している転送元デバイスから転送先デバイスへその所定のデータを転送させるデータ転送制御装置、並びにこのデータ転送制御装置の機能を備えた画像形成装置に関する。より詳細には、コンピュータシステムあるいはその周辺機器のインタフェース装置間やコンピュータシステムと同等の機能を備えた装置内の記憶デバイス間でのデータ転送技術に関する。特に、ＣＰＵ；Central Processing Unit ；中央演算処理装置）を介さずに直接にデータの受渡しを行なう方式（ダイレクト・メモリ・アクセス方式／ＤＭＡ；Direct Memory Access）への適用が可能なデータ転送技術に関する。

コンピュータ機器あるいは複写装置（コピー機）や印刷装置（プリンタ）などの各種装置においては、装置間や装置内の記憶デバイス間でデータ転送を行なうことが頻繁に起こる。このデータ転送の方式は、ＣＰＵがデータの受渡しを制御する方式と、高速転送を目的とした、ＣＰＵを介さずに直接にデータの受渡しを行なうＤＭＡ転送方式とに大別される。ＤＭＡ転送する場合の転送元のデータ（転送元デバイスが保持しているデータ）は、メモリ装置の或る領域に記憶されているデータであったり、あるいは、チャネル（外部インタフェース装置）を通して外部（たとえば外部Ｉ／Ｆモジュール）から送られて来るデータであったりする。データの転送先は、メモリ装置内の定められた領域である。

転送元デバイスが外部Ｉ／Ｆモジュールであるものとして、ＤＭＡ転送方式について具体的に説明する。この場合、外部Ｉ／Ｆモジュールは、機器本体とアドレスバス（バス；部品間を繋ぐデータの通り道）、ＣＰＵデータバス、リード／ライト制御信号、ＤＭＡ制御信号、割込要求信号などで接続される。外部Ｉ／Ｆモジュールは、ＣＰＵ側からみて通常のメモリ、あるいはＩ／Ｏと同様にアクセスできるものとする。すなわち、ＣＰＵデータバスを介して制御信号に基づいて読込みや書込みを行なう。

データをＤＭＡ転送で高速に行なう場合、先ず、割込要求信号をアサートし、割込コントローラはＣＰＵに割り込みを発生させる。このＣＰＵは、割込処理でＤＭＡ前処理を行ない、ＤＭＡコントローラをセットする。次に、外部Ｉ／Ｆモジュールは、ＤＭＡコントローラにＤＭＡ制御信号をアクティブ（Active）にすることによりＤＭＡ要求を出す。ＤＭＡコントローラは、ＣＰＵに対してバスマスターとなる要求を出し、ＣＰＵを停止させて、外部Ｉ／ＦモジュールとＤＭＡバッファとの間でデータ転送を行なう。このとき、アドレスバス、ＣＰＵデータバス、リード／ライト制御信号は、ＤＭＡコントローラが制御する。ＤＭＡ転送が完了すると、外部Ｉ／ＦモジュールはＤＭＡ制御信号をインアクティブ（Inactive）にし、これに応じてＤＭＡコントローラはバスの制御権をＣＰＵへ返す。それとともに、外部Ｉ／Ｆモジュールは割込要求を発生し、ＣＰＵは、割込処理でＤＭＡ転送の後処理を行なう。

このようなＤＭＡ転送を行なう場合、ＤＭＡコントローラの動作には、主に２種類の動作方式がある。第１の方式は、バースト転送モードであり、予めＤＭＡコントローラに設定した転送バイト数（ブロックといわれる）の転送を完了するまで一度に転送するもので、この間、バスの制御権はＤＭＡコントローラが持ち続ける。第２の方式は、サイクルスティールモードで、１ワード転送ごとにバス制御権をＣＰＵに空け渡すものである。

バースト転送モードは高速転送が可能であるが、転送期間中は、ＣＰＵが停止したままとなる。このため、転送時間を見積もれない場合や外部との転送レートが低い場合は、リアルタイムシステムでは重大な障害を生じる。また、サイクルスティールモードは、低速で動作しながらＤＭＡ転送を行なうことになるが、ＣＰＵのバスアクセス時間やバス制御権を得る動作（バスアービトレーション）に時間が掛かるため処理の高速化ができない。

このような問題を解決する一方式として、個別に複数のデータバスを設けて外部Ｉ／Ｆモジュールを接続することにより、ＤＭＡ転送時にＣＰＵバスが占有されることを回避することで、ＣＰＵでの動作とは独立にデータ転送を可能とし、ＣＰＵの処理速度に影響を与えることを防止する方式が特許文献１に開示されている。

特開平７−２４４６３３号公報

この特許文献１に記載の方式は、ＤＭＡ転送時にＣＰＵバスが占有されることを回避するため、ＤＭＡ転送を開始する前にバススイッチにてＤＭＡ転送するデバイスをＣＰＵバスから切り離し、ＤＭＡ終了後にバススイッチを接続し切り離したデバイスをＣＰＵバスに接続するようにしている。このため、ＤＭＡ転送中もＣＰＵバスが占有されず、ＤＭＡ転送中でもＣＰＵバスに接続されているデバイス（ＣＰＵなど）が他の処理をすることができる。

しかしながら、特許文献１に記載の方式は、ＤＭＡ転送中に、ＣＰＵ（ＣＰＵバスに接続されている）がＤＭＡ転送中のバス（ローカルバス）上に接続されているデバイス（以下ローカルバスデバイスという）にアクセスしたくとも、バススイッチにより２つのバス間が切断されているためアクセスすることができない、という新たな問題が発生する。

本発明は、上記事情に鑑みてなされたものであり、データ転送中でもＣＰＵバスに接続されているデバイス（ＣＰＵなど）が他の処理を行なうことが可能であるとともに、ＣＰＵバスに接続されているデバイスがデータ転送中にローカルバスデバイスにアクセスすることも可能とする、特にＤＭＡ転送への適用に好適なデータ転送制御装置、並びにこのデータ転送制御装置の機能を備えた画像形成装置を提供することを目的とする。

すなわち、本発明に係るデータ転送制御装置は、転送元デバイスから転送先デバイスへ所定のデータを転送させるデータ転送制御装置であって、先ず、転送元デバイスからのデータを伝送するメインバスおよびローカルバスと、メインバスとローカルバスとの相互接続を制御する接続制御部と、ローカルバス上に接続された転送元デバイスからローカルバス上に接続された転送先デバイスへ所定のデータを転送させるローカル転送部と、メインバス上に接続されている第１のデバイスと、第１のデバイスからの割込要求をデバイス接続制御部を介さずに伝達するインターフェースとを備えるものとした。

また、本発明に係るデータ転送制御装置は、ローカルバス上に接続された転送元デバイスからローカルバス上に接続された転送先デバイスへのローカル転送部による転送を行なうローカルバス転送モード時にはメインバスとローカルバスとの接続を切り離すように接続制御部を制御し、ローカルバス転送モードにおけるデータの転送中に第１のデバイス（主にＣＰＵなど）からローカルバス上に接続されている第２のデバイス（データ転送中の転送元と転送先の各デバイスとは限らない）へインターフェースを介した割込要求があったときは、メインバスとローカルバスとを接続するように接続制御部を制御し、かつローカルバスを介した転送元デバイスから転送先デバイスへ転送中のデータの転送を停止するようローカル転送部を制御する転送制御部を備えるものとした。

また従属項に記載された発明は、本発明に係るデータ転送制御装置のさらなる有利な具体例を規定する。たとえば、本発明に係るデータ転送制御装置において、転送制御部は、第１のデバイスからの割込要求が停止したときには、ローカルバスを介した転送元デバイスから転送先デバイスへのデータの転送を再開するようにローカル転送部を制御するものであることが好ましい。

データ転送の再開に際しては、再度最初から転送処理をやり直すもの、および停止時点の段階から開始するもの、のうちの何れであってもよい。後者の場合、停止時点の状態や残りの処理内容（転送未完了分）を把握しておく必要があるが、概ね、後者の方が処理効率がよい。

この後者の方式とする構成例としては、たとえば、ローカル転送部をバースト転送モードにてデータの転送を行なうとともに、データの転送を停止したことによる転送未完了分の情報を所定の記憶媒体に保持するものとする。そして、転送制御部を、記憶媒体に保持した転送未完了分の情報に基づき、ローカル転送部がバースト転送モードにおいてデータの転送を停止したことによる転送未完了分についてデータの転送を再開するようにローカル転送部を制御するものとする。なお、転送未完了分の情報は、結果としてその情報を得ることのできるものであればよく、直接的に転送未完了分の情報を示すものでなくてもよい。たとえば、それまでにデータ転送を完了した分の情報と転送開始時に指示された転送サイズとにより転送未完了分の情報を示すことができる。

本発明に係る画像形成装置は、入力された画像データに対して所定の画像処理を施す画像処理部と、画像処理部により処理された処理済の画像データに基づいて可視画像を所定の出力媒体に形成する画像形成部と、上述の本発明に係るデータ転送制御装置とを備えたものである。この場合、転送元デバイスには画像処理部および画像形成部のうちの少なくとも一方である転送先デバイスについての処理パラメータを示すデータを保持するものとする。

本発明によれば、メインバスとローカルバスとの間に、両バス間の相互接続を制御する接続制御部を設け、データ転送するローカルバス上の転送元デバイスと転送先デバイスとを接続制御部を介してメインバスから切り離すようにしたローカルバス転送方式としたので、メインバスをデータ転送から開放することができる。これにより、データ転送中はＣＰＵバスが占有されず、データ転送中でもＣＰＵバスに接続されているデバイスが他の処理をすることができる。

また、ローカルバス転送時には、その制御権は概ねローカルバス側のコントローラにあるが、ローカルバス転送時にメインバス側のデバイスからローカルバス側のデバイスにアクセス要求があると、そのデータ転送を中止するとともに、ローカルバスとメインバスとを接続制御部を介して接続することで、ローカルバスの制御権をメインバス側のデバイスに与えるようにした。これにより、データ転送中にＣＰＵバスに接続されているデバイスがローカルバスデバイスにアクセスすることができるようになった。

これにより、たとえばＤＭＡデータ転送による高速転送が可能になるとともに、ローカルバス上でのＤＭＡ転送中でも、メインバス側のデバイス（たとえばＣＰＵ）は、ローカルバス上のデバイスとの間での処理動作を任意に行なうことができ、その処理能力を最大限に利用することができるようになる。

＜＜複写装置の構成＞＞
図１は、本発明に係るデータ転送制御装置の一実施形態を搭載した画像形成装置の一例であるカラー複写装置（画像処理システムの一例）の機構図である。このカラー複写装置１は、大まかに、原稿を読み取って画像データを取得する画像取得部１０と、画像取得部１０にて読み取られた画像データに対して所望の画像処理を施す画像処理部２０と、画像処理部２０により処理された処理済画像に基づいて原稿に対応する画像を所定の出力媒体上に形成する画像出力部３０と、プラテンカバー６０とを備える。画像処理部２０は、画像取得部１０と画像出力部３０との境界部分に設けられている。

このカラー複写装置１は、画像取得部１０にて読み取った原稿の複写物を形成する複写機能だけでなく、様々な画像入力端末からの画像データに基づいて画像を形成する（印刷出力する）、たとえばページプリンタ機能およびファクシミリ送受信機能を備えたいわゆる複合機（マルチファンクション機）で、デジタルプリント装置として構成されている。

画像取得部１０は、筐体上に設けられた透明ガラスからなるプラテンガラス（原稿載置台）１１の下方に、プラテンガラス１１の原稿載置面と反対側の面（裏面）に向かって光を照射する光源１２と、光源１２から発せられた光をプラテンガラス１１側に反射させる略凹状の反射笠１７とを備える。また、画像取得部１０は、プラテンガラス１１側からの反射光を受光して副走査ＳＳ（Slow Scan ）の方向（図中矢印Ｘ１の読取方向）と略直交する主走査ＦＳ（Fast Scan ）の方向（図の紙面奥行き方向）に画像を読み取り、濃度に応じた画像信号（アナログの電気信号）を順次出力する受光部１３と、受光部１３からの画像信号を所定のレベルまで増幅し出力する信号処理部１４とを備える密着光学系のものである。受光部１３は、信号処理部１４などとともに基板１５上に配設され、光学走査系（センサユニット）１６を構成する。

画像取得部１０は、プラテンガラス１１上に載置された原稿を読み取って得た入力画像を赤，緑，青の各色成分のデジタル画像データＲ，Ｇ，Ｂに変換し信号処理部１４に入力する。信号処理部１４は、受光部１３からの赤，緑，青の各画像信号を図示しない増幅部により所定のレベルまで増幅し、さらに図示しないＡ／Ｄコンバータによりデジタルデータに変換することで、赤，緑，青のデジタル画像データＲ，Ｇ，ＢをＡ／Ｄコンバータから出力する。この赤，緑，青の画像データＲ，Ｇ，Ｂは、ケーブル１９を通じて画像処理部２０に送られる。

画像処理部２０は、入力された画像データＲ，Ｇ，Ｂに対して拡縮、濃度調整、シャープネス（鮮鋭度）調整、あるいは色変換などの画像処理を行なうことで、Ｙ，Ｍ，Ｃ，Ｋの画像データを生成し、このＹ，Ｍ，Ｃ，Ｋの画像データを画像出力部３０へ送る。

画像出力部３０は、一方向に順次一定間隔をおいて並置された出力色Ｙ，Ｍ，Ｃ，Ｋの各色の画像形成部（転写部／印刷エンジン）３１を有するタンデム構成のものである。以下、各色の画像形成部３１のそれぞれに符号Ｙ，Ｍ，Ｃ，Ｋを付して示し、纏めていうときには色の符号を省略して示す。その他の部材についても同様である。

なお、図示した例では、出力色としてＹ，Ｍ，Ｃ，Ｋの４色を使用する例を示したが、これに限らず、たとえば第５色としてのグレイ（灰色）Ｇｙなどより多くの出力色を含むものであってもよいし、ブラック（Ｋ）を除くＹ，Ｍ，Ｃの３色であってもよい。また、図示した例では、出力色Ｙ，Ｍ，Ｃ，Ｋに対応する各画像形成部３１Ｙ，３１Ｍ，３１Ｃ，３１Ｋの配列順をＹ→Ｍ→Ｃ→Ｋとしてあるが、これに限らず、Ｋ→Ｙ→Ｍ→Ｃなど、他の配列順であっても構わない。

画像形成部３１の中央部には、感光体ドラム３２が配され、この感光体ドラム３２の周囲には、一次帯電器３３、現像器３４、および転写帯電器３５などが配設され、さらに画像形成データに基づいて潜像を感光体ドラム３２に記録するためのポリゴンミラー３９などの書込走査光学系を有する。

また画像出力部３０は、画像形成部３１に印刷用紙を搬送するための用紙カセット４１と搬送路４２とを備えている。また先端検出器４４が、用紙カセット４１から各画像形成部３１に搬送される印刷用紙の搬送路４２上に近接して設けられている。先端検出器４４は、レジストローラ４２ａを通じて転写ベルト（搬送ベルト）４３上に送り出された印刷用紙の先端をたとえば光学的に検出して先端検出信号を得、この先端検出信号を画像処理部２０に送る。

ポスト（Post）画像処理部として機能する画像処理部２０は、画像出力部３０から入力された先端検出信号に同期して、画像取得部１０の信号処理部１４からの赤，緑，青の画像データＲ，Ｇ，Ｂに所定の画像処理を施した後、Ｙ，Ｍ，Ｃ，Ｋの画像形成データ（たとえばオンオフ２値化トナー信号）を得、画像処理済みのＹ，Ｍ，Ｃ，Ｋの各色の画像形成データを順次一定間隔（いわゆるタンデムギャップ分）をおいて画像出力部３０に入力する。

画像出力部３０においては先ず、潜像形成用の光源としての半導体レーザ３８Ｙは、画像処理部２０からのイエロー（Ｙ）の画像形成データによって駆動されることで、イエローの画像形成データを光信号に変換し、この変換されたレーザ光をポリゴンミラー３９に向けて照射する。このレーザ光は、さらに反射ミラー４７Ｙ，４８Ｙ，４９Ｙを介して一次帯電器３３Ｙによって帯電された感光体ドラム３２Ｙ上を走査することで、感光体ドラム３２Ｙ上に静電潜像を形成する。この静電潜像は、イエローのトナーが供給される現像器３４Ｙによってトナー像とされ、このトナー像は、転写ベルト４３上の用紙が感光体ドラム３２Ｙを通過する間に転写帯電器３５Ｙによって用紙上に転写される。そして転写後は、クリーナ３６Ｙによって感光体ドラム３２Ｙ上から余分なトナーが除去される。

Ｍ，Ｃ，Ｋの各色についてもＹ色と同様にして、感光体ドラム３２Ｍ，３２Ｃ，３２Ｋ上に静電潜像が順次形成される。この各静電潜像は、各色のトナーが供給される現像器３４Ｍ，３４Ｃ，３４Ｋによって順次トナー像とされる。各トナー像は、転写ベルト４３上の用紙が対応する感光体ドラム３２Ｍ，３２Ｃ，３２Ｋを通過する間に対応する転写帯電器３５Ｍ，３５Ｃ，３５Ｋによって用紙上に順次転写される。このように、Ｙ，Ｍ，Ｃ，Ｋの各色のトナー像が順次多重転写された用紙は、転写ベルト４３上から剥離され、定着ローラ４５によってトナーが定着されて、複写機の外部に排出される。

なお、画像出力部３０の構成は上述したものに限らず、たとえば、中間転写ベルトを１つあるいは２つ備えた中間転写方式のものとしてもよい。

＜＜画像処理部の構成＞＞
図２は、上記構成のカラー複写装置１に設けられたメイン画像処理装置として機能する画像処理部２０の一実施形態のブロック図である。この画像処理部２０においては、画像取得部１０（信号処理部１４）からの赤，緑，青の画像データＲ，Ｇ，Ｂが入力される。あるいは、図示しない前段色変換部によりデバイス非依存の色空間であるＬａｂ色空間（正しくはＬ^*ａ^*ｂ^*である）の画像データＬ，ａ，ｂに変換された後に、この画像データＬ，ａ，ｂが入力される。以下の説明では、画像処理部２０に画像データＬ，ａ，ｂが入力されるものとして説明する。

以下、画像処理部２０を構成する各機能部分の概要について説明し、本実施形態の特徴部分であるＤＭＡ転送機能については、その後で詳しく説明する。

本実施形態の特徴部分であるローカルバスＤＭＡ転送機能を実行するホストＩＦ部９００は、カラー複写装置１の外部から画像データや画像処理部２０内の機能部用の処理パラメータを取り込むとともに各種の制御信号を生成し画像処理部２０内の内部バスを介して所望の機能部分に渡して所望の処理をさせる機能を備えている。たとえば、８ビット入出力ポートを内蔵している。
また、ホストＩＦ部９００は、クロック生成部８０６にて生成された画像クロックVCLKの２逓倍のクロック信号X2CLKをローカルバスＤＭＡ転送機能の動作クロックとする。また、内部ブロックに対する内部ブロックアクセス信号（INADR 、INDATA、NWR 、NRD など）を生成する。また、アドレスINADR をデコードし、内部ブロックのチップセレクト信号を生成する。

またホストＩＦ部９００は、カラー複写装置１内の全体を制御する制御部（ＣＰＵ；Central Processing UnitやＭＰＵ；Micro Processing Unitなど）とのインタフェース機能を持ち、ＣＰＵクロック（たとえば３３ＭＨｚ、１６ビット２ステートアクセス）に対応するようになっている。さらに、内部ブロックのＬＵＴ（ルックアップテーブル）や内部ＲＡＭ（Random Access Memory）に対してダイレクト・メモリ・アクセス（ＤＭＡ；Direct Memory Access）書込みを行なうため、ダイレクト・メモリ・アクセス制御による内部アクセス信号の制御を行なうＤＭＡＣ（Direct Memory Access controller ）の機能を備える。これに対応して、ＤＭＡＣの設定および状態確認用信号も生成する。これにより、ホストＩＦ部９００は、ＣＰＵ側のＤＭＡＣを使用せず、画像処理部２０のローカルバス上の図示しない外部デバイス（ＲＯＭやＲＡＭ）との間で、ローカルバスＤＭＡ転送を制御する機能を備える。

＜＜ＤＭＡ転送機能＞＞
図３は、カラー複写装置１における、ノーマルＤＭＡ転送やリモートＤＭＡ転送を行なう機能要素であるデータ転送制御装置に着目した機能ブロック図である。カラー複写装置１におけるデータ転送制御装置は、図２に示したホストＩＦ部９００と、本装置全体を制御するＣＰＵ（Central Processing Unit ；中央演算制御装置）９９０とを主体として構成される。画像処理部（ＩＰＳ；Image Process System）２０とＣＰＵ９９０との間のアドレスバスおよびデータバス並びに種々の制御信号のインタフェース間には、接続制御部の一例であってデータの双方向性を有するバススイッチ９３０が設けられている。ＣＰＵ９９０内には、コア部９９２とメイン転送部の一例であるＤＭＡコントローラ（ＤＭＡＣ；Direct Memory Access controller ）部９９４とが設けられている。

種々の制御信号には、たとえば、ライトイネーブルNWE 、リードイネーブルNRE 、およびチップセレクトNCS_＠（＠は対象デバイスを示す）がある。本実施形態の構成においては、各デバイス用のチップセレクトNCS_＠のうち、画像処理部２０用のチップセレクトNCS_IPS は、バススイッチ９３０を介することなく、ＣＰＵ９９０と画像処理部２０との間で直接に接続される構成としている。

図示した構成では、ＤＭＡ転送の対象となるデータを保持している転送元デバイス（記憶装置）９８０として、ＳＲＡＭ（Static Random Access Memory ）９８２（図ではａ，ｂの２つ）とＲＯＭ（Read Only Memory）９８４とを備えている。転送元デバイス９８０としては、これら以外にも、たとえば外部Ｉ／Ｆなどを介して接続されたハードディスク装置などが設けられてもよい。これらの転送元デバイス９８０には、画像処理部２０内の各機能部のパラメータ設定を行なうことを主目的として、レジスタ、ＬＵＴ、あるいはＣＲＡＭに転記する処理パラメータのデータが格納されているものとする。

ホストＩＦ部９００は、ＤＭＡコントローラ（ＤＭＡＣ；Direct Memory Access controller ）部９１０と内部信号生成部９２０と、その他、図示しない周辺回路とを有している。ＤＭＡコントローラ部９１０は、本発明に係るローカル転送部と転送制御部の両機能を備える。このＤＭＡコントローラ部９１０は、画像処理部２０内の内部ブロックのＬＵＴ（ルックアップテーブル）やＬＵＴ内に内蔵されている内部ＲＡＭ（Random Access Memory；以下ＣＲＡＭという）に対してＤＭＡ書込みを行なうための設定信号（アドレス、ライトイネーブル、外部メモリアクセスステート数など）や状態確認用信号（ウェイト信号やウェイト制御信号など）を生成する。内部信号生成部９２０は、たとえば内部ブロック信号X2CLK 、内部ブロックアクセス信号（INADR 、INDATA、NWR 、NRD など）などを生成する。

ＤＭＡコントローラ部９１０を転送先デバイスである画像処理部２０と一体的に同一のモジュール（本例ではＡＳＩＣ）内に配した構成としており、転送先デバイスである画像処理部２０、具体的にはその内部のレジスタ、ＬＵＴ、あるいはＣＲＡＭに対しての書込制御のための設定（アドレスなど）をＣＰＵ側で担当するよりも効率がよい。

このデータ転送制御装置９は、ＣＰＵ９９０がマスターとなり画像処理部２０（ホストＩＦ部９００）内のＤＭＡコントローラ部９１０に指令することでＤＭＡ転送を行なうノーマルＤＭＡ転送モードと、画像処理部２０（ホストＩＦ部９００）がマスターとなりＤＭＡ転送を行なうローカルバスＤＭＡ転送モードとを使い分けることができるようになっている。このため、バススイッチ９３０には、ホストＩＦ部９００からモード切替用の制御信号NBUS_OEが入力されるようになっている。モード切替用の制御信号NBUS_OE をディセーブル（Disable ／インアクティブ）に維持する状態がノーマルＤＭＡ転送モードで、これをイネーブルに切り替える動作を行なうのがローカルバスＤＭＡ転送モードである。バススイッチ９３０は、制御信号NBUS_OE がディセーブル時には入出力間を接続する一方、イネーブル時には入出力間がハイインピーダンス状態（切断；接続が切り離されている状態）となる。

また、ＣＰＵ９９０がマスターとなり、画像処理部２０（ホストＩＦ部９００）内のＤＭＡコントローラ部９１０を利用してＤＭＡ転送を行なう仕組みとして、データ転送アクノリッジNDACK 信号がＣＰＵ９９０からホストＩＦ部９００に入力される構成としている。ホストＩＦ部９００のＤＭＡコントローラ部９１０は、ノーマルＤＭＡ転送モード時にデータ転送アクノリッジNDACK 信号をＣＰＵ９９０から受けて、内部のレジスタ、ＬＵＴ、ＣＲＡＭに対するアドレスADRSとライトイネーブルNWE とを生成する。

なお、ノーマルＤＭＡ転送モードやローカルバスＤＭＡ転送モードあるいはその他の処理時に、ＣＰＵ９９０や画像処理部２０がアクセスする対象デバイスを特定するための制御信号として、チップセレクトNCS_＠信号が使用される。たとえば、画像処理部２０がマスターとなるローカルバスＤＭＡ転送モード時にＣＰＵ９９０から画像処理部２０に割込みを掛ける際には、ＣＰＵ９９０は、画像処理部２０用のチップセレクトNCS_IPS 信号をアクティブにすることで、画像処理部２０にアクセスする。また、ローカルバスＤＭＡ転送モード時にＣＰＵ９９０から画像処理部２０に割込みが掛けられたとき、この割込要求を受け付けたことを示すウェイト NWAIT信号がＤＭＡコントローラ部９１０からＣＰＵ９９０に通知されるように構成されている。

＜ノーマルＤＭＡ転送モード＞
次に、各モードの動作の概要を説明する。図３に示した信号の流れの状態がノーマルＤＭＡ転送モード時の状態である。このノーマルＤＭＡ転送モードは、従来より行なわれている一般的なＤＭＡ転送動作を行なうモードであり、モード切替用の制御信号NBUS_OE はディセーブル（インアクティブ）に維持され、バススイッチ９３０がオン状態を維持する。このとき、画像処理部２０とＣＰＵ９９０との間のアドレスバスおよびデータバス並びに種々の制御信号は、バススイッチ９３０を介して接続される。

この場合、ＣＰＵ９９０（のＤＭＡコントローラ９９４）がマスターとなり、ＳＲＡＭ９８２やＲＯＭ９８４などの転送元デバイス９８０に対し読出アドレスを指定し、転送先デバイスであるＡＳＩＣにて構成された画像処理部２０に対しデータ転送アクノリッジNDACK 信号を入力し、転送元デバイス９８０から画像処理部２０へのデータ転送をＤＭＡ転送（バーストモードを使用する）で実現する。図示した例では、ＣＰＵ９９０側によりＲＯＭ９８４にアドレスが設定され、かつＣＰＵ９９０側の読出制御（リードイネーブルＮＲＥ信号などによる）の元でＲＯＭ９８４から読み出されたデータがバススイッチ９３０を介してホストＩＦ部９００（すなわち画像処理部２０）に入力される。すなわち、このノーマルＤＭＡ転送モード時には、バススイッチ９３０を挟んでＣＰＵ９９０側に設けられたＣＰＵバス（メインバスの一例）上の転送元デバイス９８０（本例ではＲＯＭ９８４）のデータを画像処理部２０内部のレジスタ、ＬＵＴ、あるいはＣＲＡＭに対して書き込むことが可能である。

ただし、転送先デバイスである画像処理部２０内部のレジスタ、ＬＵＴ、およびＣＲＡＭに対しての書込制御は、ＣＰＵ９９０側ではなく、ホストＩＦ部９００内のＤＭＡコントローラ部９１０にて行なう、複数のＤＭＡコントローラが連携動作することで実現するＤＭＡ転送とする。つまり、メインバス上に接続された転送元デバイスであるＲＯＭ９８４からローカルバス上に接続された転送先デバイスである画像処理部２０へのデータ転送時には、ＣＰＵ９９０側の転送部であるＤＭＡコントローラ部９９４が転送元デバイスからのデータの読出制御を行ない、ローカルバス側の転送部であるＤＭＡコントローラ部９１０がメイン転送部（ＤＭＡコントローラ部９９４）による読出制御と連動して転送先デバイスである画像処理部２０、具体的にはその内部のレジスタ、ＬＵＴ、あるいはＣＲＡＭに対しての書込制御を行なう。

このように、ＣＰＵバス側のデバイスからローカルバス側のデバイスにデータ転送する際、ＣＰＵバス側のデバイスに対する読出制御をＣＰＵバス側のＤＭＡコントローラ部９９４が担当し、ローカルバス側のデバイスに対する書込制御をローカルバス側のＤＭＡコントローラ部９１０が担当するように、機能分担する構成とすれば、双方の負担が分散される。

また、上記構成では、ＣＰＵバス側のＤＭＡコントローラ部９９４は、画像処理部２０内部のレジスタ、ＬＵＴ、あるいはＣＲＡＭの種別を気にすることなく纏めて転送先デバイスを画像処理部２０としてデータ転送することができる。内部のレジスタ、ＬＵＴ、ＣＲＡＭに対するアドレスADRSやライトイネーブルNWE の制御などの書込制御の詳細は、それらと密に接続された（本例では同一モジュール内に収容された）ホストＩＦ部９００のＤＭＡコントローラ部９１０が担当するので事前に対応付けを決めておくことで誤記録を防止することができるなど、都合がよい。なお、ＤＭＡコントローラ部９１０を画像処理部２０の外部に設ける構成とすれば、共通のＤＭＡコントローラ部９１０を使用しつつ、種々の種類の画像処理部２０に対する書込制御に個別対応することが可能となる。

このノーマルＤＭＡ転送モード時における画像処理部２０でのＤＭＡ転送では、シングルアドレスモード（リードワード）２ステートアクセスで転送元デバイス９８０からのデータを内部のレジスタ、ＬＵＴ、およびＣＲＡＭに対して直接書き込むことに対応する。なお、本実施形態の構成では、外部メモリからのデータをレジスタ、ＬＵＴ、あるいはＣＲＡＭに転記することで画像処理部２０内の各機能部のパラメータ設定を行なうことを主目的としており、逆に、レジスタ、ＬＵＴ、およびＣＲＡＭから外部メモリに設定値を転記するための読出動作を行なうようには構成されていない。必要であれば、読出動作を行なうように構成することができる。

ホストＩＦ部９００内のＤＭＡコントローラ部９１０は、このノーマルＤＭＡ転送モード時、ＣＰＵ９９０からのデータ転送アクノリッジ信号NDACK を受けて、ＣＰＵ９９０に代わり内部のレジスタ、ＬＵＴ、ＣＲＡＭに対するアドレスとライトイネーブルを生成する。それらの信号は、内部信号生成部９２０に渡されデータとともにタイミング調整されて内部ブロックアクセス信号となる。アドレスADRS信号およびライトイネーブル信号は、ＣＰＵ９９０からのものと内部信号生成部９２０で切り替えられるが、その切替用の制御信号は、ＤＭＡコントローラ部９１０で生成される。

なお、ノーマルＤＭＡ転送モード時には、バススイッチ９３０で各バスを接続することで、ＣＰＵ９９０は、ローカルバスをＣＰＵバスと見なして、ローカルバス上のデバイスを制御することも可能である。たとえば、ＣＰＵ９９０（のＤＭＡコントローラ９９４）がマスターとなり、バススイッチ９３０を挟んで画像処理部２０側に設けられたローカルバス上の転送元デバイス９８０（本例ではＳＲＡＭ９８２ａ，９８２ｂ）のデータを転送先デバイスに渡すことも可能である。ただし、本実施形態においては、ローカルバス上のＳＲＡＭ９８２ａ，９８２ｂのデータを画像処理部２０内部のレジスタ、ＬＵＴ、あるいはＣＲＡＭに対して書き込む際には、画像処理部２０内のＤＭＡコントローラ部９１０によるローカルバスＤＭＡ転送機能を使用する。

＜ローカルバスＤＭＡ転送モード＞
図４は、データ転送制御装置９のローカルバスＤＭＡ転送モード時の状態を示した図である。このローカルバスＤＭＡ転送モードは、画像処理部２０に設けられたホストＩＦ部９００特有のＤＭＡ転送を行なうモードで、画像処理部２０（ホストＩＦ部９００）がマスターとなり、ＳＲＡＭ９８２やＲＯＭ９８４などのローカルバス上の転送元デバイス９８０に対しアドレスを指定して、転送元デバイス９８０から画像処理部２０へのデータ転送を実現する。

先ず、ＣＰＵ９９０は画像処理部２０に対しローカルバスＤＭＡ関連レジスタをセットし、最後にＤＭＡ転送起動レジスタ（rDMAENB ）をセットする。するとＤＭＡコントローラ部９１０は、ローカルバスＤＭＡ転送前処理として制御信号NBUS_OE をイネーブルしバススイッチ９３０を挟んだＣＰＵ９９０側のＣＰＵバスを切断（ディスコネクト）する。これによりデータ転送制御装置９は、ローカルバスＤＭＡ転送ステートマシン状態がアイドル（アイドリング）からローカルバスＤＭＡ転送処理に遷移し、ローカルバスＤＭＡ転送を開始する。そして、指定されたＤＭＡ転送サイズ（rDMASIZE）にＤＭＡカウンタ（rDMACNA ）が達した時点でローカルバスＤＭＡ転送を終了する。つまり、基本的には、ブロック単位でデータ転送を行なうバーストモードでのＤＭＡ転送の手法を採る。

ここで、「基本的には」といったのは、本実施形態では、このバーストモードでのＤＭＡ転送中にＣＰＵバス上のデバイスからのアクセスを受けてデータ転送を一時中断する機能を備えており、ＤＭＡ転送中は他のアクセスを許容しない通常の「バーストモード」とは異なるからである。

データ転送制御装置９は、ローカルバスＤＭＡ転送への自動復帰機能を備えている。この自動復帰機能は、ローカルバスＤＭＡ転送中、ＣＰＵ９９０側のＣＰＵバスがバススイッチ９３０により画像処理部２０と切り離されているが、画像処理部２０（ホストＩＦ部９００）にＣＰＵ９９０からアクセス（画像処理部２０用のチップセレクト NCS_IPS信号による割込要求）があったとき、即座にこのモードにおけるＤＭＡ転送を正常中断（一時停止）させ、ＣＰＵ９９０からのアクセス完了（割込要求停止）後に自動継続（ローカルバスＤＭＡ転送へ自動復帰）させるローカルバスＤＭＡ転送Break/Continue機能である。

つまり、本実施形態のデータ転送制御装置９は、バススイッチ９３０によって切り離されているＤＭＡ転送中のデバイス（本例ではＳＲＡＭ９８２ｂ）に、ＣＰＵ９９０からアクセスできるように構成することで、特許文献１に記載の構成における問題点を解消した点に第１の特徴を有する。また、アクセス終了後は、一旦メインバス側のデバイスに与えたローカルバスの制御権を再度ローカルバス側の転送部であるＤＭＡコントローラ部９１０に引き戻し、中断していたＤＭＡ転送を再開する点に第２の特徴を有する。

画像処理部２０でのローカルバスＤＭＡ転送では、バススイッチ９３０を挟んで画像処理部２０側のローカルバス上に設けられた外部デバイスとしての転送元デバイス９８０（本例ではＳＲＡＭ９８２）のデータを内部のレジスタ、ＬＵＴ、あるいはＣＲＡＭに対して（バーストモードで）直接書き込むことに対応する。ただし、ノーマルＤＭＡ転送モード時と同様に、レジスタ、ＬＵＴ、あるいはＣＲＡＭからのデータの読み出しはできない。必要であれば、読出動作を行なうように構成することができる。図示した例では、ＳＲＡＭ９８２ｂにアドレスが設定され、ＳＲＡＭ９８２ｂから読み出されたデータが直接に（バススイッチ９３０を介することなく）ホストＩＦ部９００（すなわち画像処理部２０）に入力される。たとえば、ＳＲＡＭ９８２ｂに画像処理部２０内の各機能部に設定するためのパラメータを記憶させておきＤＭＡ転送によりそのパラメータを転送すれば、ＤＭＡ転送により高速にパラメータを各機能部に設定することができる。

このローカルバスＤＭＡ転送時、ＣＰＵ９９０は、ホストＩＦ部９００がマスターとなっているＤＭＡ転送とは関係なく、バススイッチ９３０により画像処理部２０側と切断されたＣＰＵ９９０側のＣＰＵバスを使用して、このＣＰＵバス上の他のデバイス（たとえばＲＯＭ９８４）にアクセスすることができる。ただし、バススイッチ９３０はハイインピーダンス状態なので、ノーマルＤＭＡ転送モード時とは異なり、ＣＰＵバス上の転送元デバイス９８０（本例ではＲＯＭ９８４）のデータを画像処理部２０内部のレジスタ、ＬＵＴ、あるいはＣＲＡＭに対して書き込むことができない。

ＤＭＡコントローラ部９１０では、ローカルバスＤＭＡ転送モード時、ＣＰＵ９９０に代わり内部のレジスタ、ＬＵＴ、およびＣＲＡＭに対するアドレス信号とライトイネーブル信号を外部メモリアクセスステート数として設定したステート数に応じて生成する。それらの信号は、内部信号生成部９２０に渡されデータとともにタイミング調整されて内部ブロックアクセス信号となる。アドレス信号およびライトイネーブル信号は、ＣＰＵ９９０からのものと内部信号生成部９２０で切り替えられるが、その切替用の制御信号は、ＤＭＡコントローラ部９１０で生成される。

また、ＤＭＡコントローラ部９１０は、一旦ローカルバスＤＭＡ転送モードに移行すると、ＣＰＵ９９０からの割込要求がない限り、ＤＭＡ転送の処理を行なうことができる。ＤＭＡ転送完了時、ＤＭＡコントローラ部９１０はウェイト制御WAITCNT 信号をインアクティブにする。ＣＰＵ９９０は、このウェイト制御WAITCNT 信号により、ローカルバスＤＭＡ転送の終了を検出することができる。このローカルバスＤＭＡ転送時の一連の動作においては、ＤＭＡコントローラ部９１０は、ＣＰＵ９９０からの割込みの有無（画像処理部２０用のチップセレクトNCS_IPS の値）を監視する必要があるものの、ＣＰＵ９９０に対してローカルバスの制御権を要求する必要はない。したがって、バス制御権を得る（バスアービトレーション）のための時間が不要となり、転送効率が向上する。

＜ローカルバスＤＭＡ転送への自動復帰機能＞
図５は、ローカルバスＤＭＡ転送モード時におけるローカルバスＤＭＡ転送への自動復帰機能を説明する状態遷移図である。先にも述べたように、ローカルバスＤＭＡ転送中は、画像処理部２０（ホストＩＦ部９００）にＣＰＵ９９０からアクセスがあったときは、即座にこのモードにおけるＤＭＡ転送を正常中断させ、ＣＰＵ９９０からのアクセス完了後に自動継続させるようになっている。この場合、データ転送制御装置９がどのような状態（ステート）のときにＣＰＵ９９０からアクセスがあるのかに応じて、復帰のアルゴリズムが異なる。

すなわち、ローカルバスＤＭＡ転送ステートマシン状態がアイドル状態ＳＴ０からローカルバスＤＭＡ転送処理に遷移する際には、ローカルバスＤＭＡ転送状態へ遷移する過程、ローカルバスＤＭＡ転送の処理過程、その後、ローカルバスＤＭＡ転送を終了し再度アイドル状態に戻るまでの過程の全てのステートにおいてＣＰＵ９９０からのアクセスを受付可能であり、その受付時点（NCS ＝１）で即時に（できるだけ早く）ローカルバスＤＭＡ転送（ここでは遷移や終了の処理も含む）を一時停止させ、かつ、制御信号NBUS_OE をディセーブルしてバススイッチ９３０によりＣＰＵバスとローカルバスとを接続することでローカルバスの制御権をＣＰＵ９９０に渡す。そして、ＣＰＵ９９０からのアクセス完了後には、制御信号NBUS_OE をイネーブルしてバススイッチ９３０によりＣＰＵバスとローカルバスとを切断することでローカルバスの制御権をＤＭＡコントローラ部９１０側に引き戻し、受付時点に応じた処理をしてローカルバスＤＭＡ転送を継続（再開）させる。

ローカルバスＤＭＡ転送状態へ遷移する過程としては、たとえば、ＣＰＵ９９０の読出し（Read）や書込み（Write） の終了を監視するＲ／Ｗ終了監視状態ＳＴ１、ローカルバスＤＭＡ動作への第１段階目の遷移状態であるローカルバスＤＭＡ遷移１の状態ＳＴ２と第２段階目の遷移状態であるローカルバスＤＭＡ遷移処理２の状態ＳＴ３を経る。ローカルバスＤＭＡ転送の処理過程では、ローカルバスＤＭＡ転送終了確認やフェイル（誤動作）確認をするＤＭＡステータス更新状態ＳＴ４と、実際にローカルバスＤＭＡ転送を行なうＤＭＡ転送状態ＳＴ５とを繰り返す。また、ローカルバスＤＭＡ転送終了後にアイドル状態に戻るまでの過程では、ローカルバスＤＭＡ動作終了の第１段階目の移行状態であるローカルバスＤＭＡ終了１の状態ＳＴ６と、第２段階目の移行状態であるローカルバスＤＭＡ終了２の状態ＳＴ７と、第３段階目の移行状態であるローカルバスＤＭＡ終了３の状態ＳＴ８とを経る。

ローカルバスＤＭＡ転送への自動復帰に際しては、データ転送制御装置９が、上述した各状態ＳＴ１〜ＳＴ８の何れの状態にあるのかに応じて、処理中のローカルバスＤＭＡ転送の動作を一時停止させるために適した状態に移行し、ＣＰＵ９９０からのアクセス完了後に受付時点に応じた処理をしてローカルバスＤＭＡ転送を継続させる。転送継続のため、ＣＰＵ９９０からのアクセスがあった時点の転送未完了分の情報を所定の記憶媒体（たとえばＳＲＡＭ９８２）に保持し、再開時には、この保持しておいた転送未完了分の情報に基づき、転送未完了分についてデータの転送を再開する。なお、このような再開の方式に限らず、再度最初から転送処理をやり直すものとしてもよい。

たとえば、終了処理における第３段階目の移行状態であるローカルバスＤＭＡ終了３の状態ＳＴ８においてＣＰＵ９９０からアクセスを受け付けると（NCS ＝１）、直ちにＲ／Ｗ終了監視状態ＳＴ１に移行し、ＣＰＵ９９０からのアクセスがある間はその状態で待機し（NCS ＝１）、アクセスが停止するとともにその他の条件が整った段階で（NCS ＝０かつ “DMAEND = 0 or FAILEND = 0”）、アイドル状態ＳＴ０に戻る。

また、ローカルバスＤＭＡ転送の処理過程すなわちＤＭＡステータス更新状態ＳＴ４やＤＭＡ転送状態ＳＴ５においてＣＰＵ９９０からアクセスを受け付けると（NCS ＝１）、先ず、処理中のＤＭＡ１単位分のデータ転送を完了させるため内部書込終了検知状態ＳＴ１０に移行する。このとき、それまでにデータ転送を完了した分の情報（本例ではＤＭＡカウンタ（rDMACNA ）値）を所定の記憶媒体に保持しておく。そして、１単位分のデータ転送完了後に、ローカルバスＤＭＡ動作停止の第１段階目の移行状態であるローカルバスＤＭＡ停止１の状態ＳＴ１１と、第２段階目の移行状態であるローカルバスＤＭＡ停止２の状態ＳＴ１２と、第３段階目の移行状態であるローカルバスＤＭＡ停止３の状態ＳＴ１３とを経て、Ｒ／Ｗ終了監視状態ＳＴ１に移行する。

そして、ＣＰＵ９９０からのアクセスがある間はその状態で待機し（NCS ＝１）、アクセスが停止するとともにその他の条件が整った段階で（NCS ＝０かつ “DMAEND = 1 or FAILEND = 1”）、ローカルバスＤＭＡ転送状態へ遷移する過程を経て（ＳＴ１→ＳＴ２→ＳＴ３）、ローカルバスＤＭＡ転送の処理過程（ＳＴ４とＳＴ５の繰返し）に戻る。そして、一時停止により転送未完了となっている分のデータ転送を再開する。このとき、記憶媒体に保持しておいた転送未完了分の情報を示すＤＭＡカウンタ（rDMACNA ）値の次から転送を再開し、ＤＭＡ転送開始時に指示されたＤＭＡ転送サイズ（rDMASIZE）にＤＭＡカウンタ（rDMACNA ）が達した時点でローカルバスＤＭＡ転送を終了する。

また、ローカルバスＤＭＡ転送状態へ遷移する過程での各状態ＳＴ２，ＳＴ３においてＣＰＵ９９０からアクセスを受け付けると（NCS ＝１）、先ず、対応するローカルバスＤＭＡ停止の状態（ＳＴ２→ＳＴ１２，ＳＴ３→ＳＴ１１）へ移行し、以下、ローカルバスＤＭＡ転送の処理過程における自動復帰処理と同様の過程を経て元の状態へ戻る。実際には、ローカルバスＤＭＡ転送状態へ遷移する過程でのＣＰＵアクセスであるので、元の状態に戻ると、そのまま、ローカルバスＤＭＡ転送の処理へと移行する。

また、ローカルバスＤＭＡ終了状態へ遷移する過程での各状態ＳＴ６，ＳＴ７においてＣＰＵ９９０からアクセスを受け付けると（NCS ＝１）、先ず、対応するローカルバスＤＭＡ停止の状態（ＳＴ６→ＳＴ１２→ＳＴ１３，ＳＴ７→ＳＴ１３）を経て、Ｒ／Ｗ終了監視状態ＳＴ１に移行する。そして、ＣＰＵ９９０からのアクセスがある間はその状態で待機し（NCS ＝１）、アクセスが停止するとともにその他の条件が整った段階で（NCS ＝０かつ “DMAEND = 0 or FAILEND = 0”）、アイドル状態ＳＴ０に戻る。

なお、Ｒ／Ｗ終了監視状態ＳＴ１を除く各状態ＳＴ２〜ＳＴ１３においては、ＣＰＵ９９０からの画像処理部２０へのアクセスがあると、ホストＩＦ部９００は、先ずＣＰＵ９９０からの割込要求を受け付けたことを示すウェイト NWAIT信号をアクティブにし、モード切替用の制御信号NBUS_OE をインアクティブにしてバススイッチ９３０を接続状態にするなど、動作中の処理を一時的に中断するための処理（中段処理）が完了するまでの期間（短時間）ＣＰＵ９９０を待機させる。そして、この中断処理が完了したらウェイト NWAIT信号をインアクティブにして、ローカルバスの制御権をＣＰＵ９９０に渡す。

このように、本実施形態のデータ転送制御装置９によれば、バススイッチを介してＣＰＵバスとは別個にローカルバスを設けるとともに、バススイッチを制御することでＣＰＵバスとローカルバスとを断接可能にした。これにより、バススイッチを切断してローカルバスＤＭＡ転送モードにすることで、ＣＰＵ動作とは独立にローカルバス上のデバイスからのＤＭＡ転送が可能となる。また、バスアービトレーションが不要となる分、処理の高速化が可能となる。また、このモードにおけるＤＭＡ転送中はＣＰＵバスが占有されず、ＣＰＵ９９０の処理に影響を与えることがない。このため、ＣＰＵ９９０は、ＣＰＵバス上のデバイスを使用して他の処理をすることができる。また、必要に応じて、バススイッチを接続してノーマルＤＭＡ転送モードにすることで、ＣＰＵバス上のデバイスからのＤＭＡ転送も可能である。

たとえば、ローカルバスＤＭＡ転送モードにおいてＡＳＩＣで構成された画像処理部２０のパラメータ転送をＤＭＡ転送により高速に行なうことが可能となるため、カラー複写装置１全体としての画像処理を早く終えることができる。たとえば、出力指令を発してから（たとえば複写動作時においてスタートボタンを押してから）１枚目の出力物（ファーストコピー）が排出されるまでの出力処理時間ＦＣＯＴ（First Copy Out Time ）を短縮することができる。

また、ローカルバスＤＭＡ転送モードにおいてパラメータ転送を行なっている間、画像処理部２０はＣＰＵバスから切り離されるが、画像処理部２０にＣＰＵ９９０からアクセスがあったときは、即座にこのモードにおけるＤＭＡ転送を正常中断するように構成しているので、ＤＭＡ転送中のローカルバス上のデバイスにアクセスしたければ、アクセスすることが可能となる。これにより、画像処理部２０がデータ転送を行なう際に、ＣＰＵ９９０の制御動作が停止せずに制御処理が継続して、その処理能力を最大限に利用することができる。ＤＭＡ転送期間中、ＣＰＵはＤＭＡデータバス（ローカルバスに相当）にアクセスできない特許文献１の方式と作用効果上大きな違いがある。

たとえば、パラメータ設定のためのＤＭＡ転送中でも画像処理部２０の内部レジスタを参照したり書換えたりすることができる。また、ＣＰＵ９９０からのアクセスが完了したならば、一時中断していた処理に自動的に戻るように構成しているので、参照や書換えが終了するとＤＭＡ転送は自動的に再開される。これによりＣＰＵバスから切り離されることを意識せず画像処理部２０の画像処理機能を使うことができる。

次に、具体的な事例に基づき、ローカルバスＤＭＡ転送モード時におけるローカルバスＤＭＡ転送への自動復帰機能を説明する。なお、これから説明する４つの事例は一例に過ぎず、他の動作状態であっても基本的な処理は、図５にて説明した動作に準じて考えればよい。

図６は、１度もＤＭＡ中ＣＳ（チップセレクト）割込みが発生せず正常に終了するケース（第１の具体例）での自動復帰機能を説明する状態遷移図である。図７は、この場合における動作を説明するための、種々のパルスのタイミングを示す図（タイミングチャート）である。各図において、動作の着目点をそれぞれ（α）で示すこととする（後述する他の事例でも同様）。なお、異常終了のケースは、FAILEND の動作以外は正常終了と同様である。図６および図７を参照して、以下、第１の具体例における動作を説明する。

（１）ＤＭＡ転送起動レジスタ（rDMAENB ）に“１”をセットする。
（２）ＤＭＡ転送終了DMAEND、誤動作終了FAILEND 、チップセレクトNCS の各信号がインアクティブならばＤＭＡビジーDMABSY信号をアクティブにしてＣＰＵ−Ｒ／Ｗ終了監視状態ＳＴ１へ移行する。
（３）チップセレクトNCS がインアクティブならばウェイト制御WAITCNT 信号をアクティブにして第１段階目のローカルバスＤＭＡ遷移状態ＳＴ２へ移行する。
（４）モード切替用の制御信号NBUS_OE 信号をインアクティブにしてチップセレクトNCS がインアクティブならば第２段階目のローカルバスＤＭＡ遷移状態ＳＴ３へ移行する。

（５）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR の各信号をアクティブ（出力方向）にし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。
（６）ＤＭＡ終了確認やＦＡＩＬ（誤動作）確認をし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡ転送状態ＳＴ５へ移行する。
（７）ＤＭＡ転送を開始し、ＤＭＡ転送終了DMAENDおよび誤動作終了FAILEND ，チップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。
（８）ＤＭＡ転送終了DMAENDと誤動作終了FAILEND の何れかがアクティブになるまでＤＭＡ転送を続ける（ＳＴ５→ＳＴ４→ＳＴ５→ＳＴ４…）。

（９）ＤＭＡ転送終了DMAEND信号がアクティブでチップセレクトNCS 信号がインアクティブならば第１段階目のローカルバスＤＭＡ終了状態ＳＴ６へ移行する。
（10）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をインアクティブ（入力方向）にし、チップセレクトNCS がインアクティブならば第２段階目のローカルバスＤＭＡ終了状態ＳＴ７へ移行する。
（11）モード切替用の制御信号NBUS_OE 信号をアクティブにしてチップセレクトNCS がインアクティブならば第３段階目のローカルバスＤＭＡ終了状態ＳＴ８へ移行する。
（12）ウェイト制御WAITCNT 信号をインアクティブにしてチップセレクトNCS がインアクティブならばＤＭＡビジーDMABSY信号をインアクティブにしてアイドル状態ＳＴ０へ移行する。

図８は、ＤＭＡ中にＣＰＵ９９０からのリード割込みが入りＤＭＡ転送復帰までのケース（第２の具体例）での自動復帰機能を説明する状態遷移図である。図９は、この場合における動作を説明するための、種々のパルスのタイミングを示す図（タイミングチャート）である。図８および図９を参照して、以下、第２の具体例における動作を説明する。

（１）ＤＭＡ転送起動レジスタ（rDMAENB ）に“１”をセットする。
（２）ＤＭＡ転送終了DMAEND、誤動作終了FAILEND 、およびチップセレクトNCS の各信号がインアクティブならばＤＭＡビジーDMABSY信号をアクティブにしてＣＰＵ−Ｒ／Ｗ終了監視状態ＳＴ１へ移行する。
（３）チップセレクトNCS がインアクティブならばウェイト制御WAITCNT 信号をアクティブにして第１段階目のローカルバスＤＭＡ遷移状態ＳＴ２へ移行する。
（４）モード切替用の制御信号NBUS_OE 信号をインアクティブにしてチップセレクトNCS がインアクティブならば第２段階目のローカルバスＤＭＡ遷移状態ＳＴ３へ移行する。

（５）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をアクティブ（出力方向）にし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。
（６）ＤＭＡ終了確認とＦＡＩＬ確認とをし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡ転送状態ＳＴ５へ移行する。
（７）ＤＭＡ転送を開始し、ＤＭＡ転送終了DMAEND、誤動作終了FAILEND 、およびチップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。
（８）ＤＭＡ転送中、チップセレクトNCS がアクティブになったため、内部への書込み終了検知状態ＳＴ１０へ移行する。

（９）ＤＭＡ１単位分のデータ転送が完了したならば第１段階目のローカルバスＤＭＡ停止状態ＳＴ１１へ移行する。
（10）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をインアクティブ（入力方向）にして第２段階目のローカルバスＤＭＡ停止状態ＳＴ１２へ移行する。
（11）モード切替用の制御信号NBUS_OE 信号をアクティブにして第３段階目のローカルバスＤＭＡ停止状態ＳＴ１３へ移行する。
（12）ウェイト制御WAITCNT 信号をインアクティブにしてＣＰＵ−Ｒ／Ｗ終了監視状態ＳＴ１へ移行する。
（13）チップセレクトNCS がインアクティブになるまで監視を続ける。

（14）チップセレクトNCS がインアクティブならばウェイト制御WAITCNT 信号をアクティブにして第１段階目のローカルバスＤＭＡ遷移状態ＳＴ２へ移行する。
（15）モード切替用の制御信号NBUS_OE 信号をインアクティブにしてチップセレクトNCS がインアクティブならば第２段階目のローカルバスＤＭＡ遷移状態ＳＴ３へ移行する。
（16）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をアクティブ（出力方向）にし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。
（17）ＤＭＡ終了確認とＦＡＩＬ確認とをし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡ転送状態ＳＴ５へ移行する。
（18）ＤＭＡ転送を開始し、ＤＭＡ転送終了DMAEND、誤動作終了FAILEND 、およびチップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。

図１０は、ＤＭＡ中にＣＰＵ９９０からのリード割込みが２回連続入りＤＭＡ転送復帰までのケース（第３の具体例）での自動復帰機能を説明する状態遷移図である。図１１は、この場合における動作を説明するための、種々のパルスのタイミングを示す図（タイミングチャート）である。図１０および図１１を参照して、以下、第３の具体例における動作を説明する。

（１）ＤＭＡ転送中にチップセレクトNCS がアクティブになったため、内部への書込み終了検知状態ＳＴ１０へ移行する。
（２）ＤＭＡ１単位分のデータ転送が完了したならば第１段階目のローカルバスＤＭＡ停止状態ＳＴ１１へ移行する。
（３）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をインアクティブ（入力方向）にして第２段階目のローカルバスＤＭＡ停止状態ＳＴ１２へ移行する。
（４）モード切替用の制御信号NBUS_OE 信号をアクティブにして第３段階目のローカルバスＤＭＡ停止状態ＳＴ１３へ移行する。

（５）ウェイト制御WAITCNT 信号をインアクティブにしてＣＰＵ−Ｒ／Ｗ終了監視状態ＳＴ１へ移行する。
（６）チップセレクトNCS がインアクティブになるまで監視を続ける。
（７）チップセレクトNCS がインアクティブならばウェイト制御WAITCNT 信号をアクティブにして第１段階目のローカルバスＤＭＡ遷移状態ＳＴ２へ移行する。
（８）モード切替用の制御信号NBUS_OE 信号をインアクティブにして再度チップセレクトNCS がアクティブになったため、第２段階目のローカルバスＤＭＡ停止状態ＳＴ１２へ移行する。

（９）モード切替用の制御信号NBUS_OE 信号をアクティブにして第３段階目のローカルバスＤＭＡ停止状態ＳＴ１３へ移行する。
（10）ウェイト制御WAITCNT 信号をインアクティブにしてＣＰＵ−Ｒ／Ｗ終了監視状態ＳＴ１へ移行する。
（11）チップセレクトNCS がインアクティブになるまで監視を続ける。
（12）チップセレクトNCS がインアクティブならばウェイト制御WAITCNT 信号をアクティブにして第１段階目のローカルバスＤＭＡ遷移状態ＳＴ２へ移行する。

（13）モード切替用の制御信号NBUS_OE 信号をインアクティブにしてチップセレクトNCS がインアクティブならば第２段階目のローカルバスＤＭＡ遷移状態ＳＴ３へ移行する。
（14）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をアクティブ（出力方向）にし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。
（15）ＤＭＡ終了確認とＦＡＩＬ確認とをし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡ転送状態ＳＴ５へ移行する。
（16）ＤＭＡ転送を開始し、ＤＭＡ転送終了DMAEND、誤動作終了FAILEND 、およびチップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。

図１２は、ＤＭＡ正常終了遷移中にＣＰＵ９９０からのリード割込みが入るケース（第４の具体例）での自動復帰機能を説明する状態遷移図である。図１３は、この場合における動作を説明するための、種々のパルスのタイミングを示す図（タイミングチャート）である。図１２および図１３を参照して、以下、第４の具体例における動作を説明する。

（１）ＤＭＡ転送起動レジスタ（rDMAENB ）に“１”をセットする。
（２）ＤＭＡ転送終了DMAEND、誤動作終了FAILEND 、およびチップセレクトNCS がインアクティブならばＤＭＡビジーDMABSY信号をアクティブにしてＣＰＵ−Ｒ／Ｗ終了監視状態ＳＴ１へ移行する。
（３）チップセレクトNCS がインアクティブならばウェイト制御WAITCNT 信号をアクティブにして第１段階目のローカルバスＤＭＡ遷移状態ＳＴ２へ移行する。
（４）モード切替用の制御信号NBUS_OE 信号をインアクティブにしてチップセレクトNCS がインアクティブならば第２段階目のローカルバスＤＭＡ遷移状態ＳＴ３へ移行する。

（５）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をアクティブ（出力方向）にし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。
（６）ＤＭＡ終了確認とＦＡＩＬ確認とをし、チップセレクトNCS がインアクティブならばローカルバスＤＭＡ転送状態ＳＴ５へ移行する。
（７）ＤＭＡ転送を開始し、ＤＭＡ転送終了DMAEND，誤動作終了FAILEND ，チップセレクトNCS がインアクティブならローカルバスＤＭＡステータス更新状態ＳＴ４へ移行する。

（８）ＤＭＡ転送終了DMAENDと誤動作終了FAILEND の何れかがアクティブになるまでＤＭＡ転送を続ける（ＳＴ５→ＳＴ４→ＳＴ５→ＳＴ４…）。
（９）ＤＭＡ転送終了DMAEND信号がアクティブでチップセレクトNCS 信号がインアクティブならば第１段階目のローカルバスＤＭＡ終了状態ＳＴ６へ移行する。
（10）アドレス制御ADR_DIR およびリードイネーブル制御NRE _DIR 信号をインアクティブ（入力方向）にし、チップセレクトNCS がインアクティブならば第２段階目のローカルバスＤＭＡ終了状態ＳＴ７へ移行する。
（11）モード切替用の制御信号NBUS_OE 信号をアクティブにしてチップセレクトNCS がアクティブになったため、第３段階目のローカルバスＤＭＡ停止状態ＳＴ１３へ移行する。

（12）ウェイト制御WAITCNT 信号をインアクティブにしてＣＰＵ−Ｒ／Ｗ終了監視状態ＳＴ１へ移行する。
（13）チップセレクトNCS がインアクティブになるまで監視を続ける。
（14）チップセレクトNCS がインアクティブかつＤＭＡ転送終了DMAENDがアクティブ ならばＤＭＡビジーDMABSY信号をインアクティブにしてアイドル状態ＳＴ０へ移行する。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、ＤＭＡコントローラ部９１０が、ローカル転送部と転送制御部の両機能を備えるものとして説明したが、それぞれ独立の機能要素として構成してもよい。

また、上記実施形態では、ローカルバス転送時に、転送元デバイスから転送先デバイスへ直接にＤＭＡ転送するものとして説明したが、ＤＭＡバッファを介する構成のものとしてもよい。この場合、ＤＭＡバッファが第１段階目の転送先デバイスであり、元の転送先デバイスが第２段階目の転送先デバイスと考えればよい。また、接続制御部の一例としてバススイッチを示したが、バススイッチに代えて、デュアルポートＲＡＭで構成されたＤＭＡバッファを使用してもよい。両方のバス動作は常時独立して行なうことができ、ＣＰＵバス側のデバイス（ＣＰＵが典型例）は、ローカルバス上のＤＭＡ動作を考慮する必要はない。

また、上記実施形態では、ローカルバス上のＤＭＡ動作の目的が画像処理部２０内の各機能部のパラメータ設定にあるものとして、処理パラメータのデータが転送元デバイス９８０に格納されているものとして説明したが、これに限らず、画像出力部３０やその他のカラー複写装置１を構成する機能部のパラメータ設定に上述したローカルバス上のＤＭＡ動作を適用してもよい。

また、上記実施形態では、データ転送制御装置を画像形成装置の一例であるカラー複写装置に適用した事例を説明したが、上述したデータ転送制御装置の仕組みは、複写装置に限らず、たとえばプリンタやＦＡＸ装置などその他の画像形成装置に適用することも可能である。また、画像形成装置に限らず、コンピュータ機器やその他の情報処理装置など、あらゆる装置や装置内のデバイスにおいて、デバイス間のデータ転送に上述したデータ転送制御装置の仕組みを適用可能である。

また、上記実施形態では、ローカルバス上のデバイス間のデータ転送時にはＤＭＡ転送を行なうものとして説明したが、ＤＭＡ転送を行なうものに限らず、ＣＰＵコアによる制御の元でデータ転送を行なう方式のものであってもよい。たとえば、複数のＣＰＵを備えたマルチＣＰＵのシステムにおいて、バススイッチで各ＣＰＵが接続されたバスを切断することで、各ＣＰＵが各バスを専用可能とするとともに、一方のＣＰＵが他方のバス上のデバイスに任意にアクセス可能な装置を構成することもできる。また、必要に応じて、バススイッチで各ＣＰＵが接続されたバスを接続することで、バスの共用をしつつ各ＣＰＵが何れのバス上のデバイスをも制御することができる。

また、メインバス側のデバイスからのデータ転送に関しては、本願発明の対象ではなく、上記実施形態のようにＤＭＡ転送によるものに限らず、これに関しても、ＣＰＵコアによる制御下でデータ転送を行なう方式のものであってもよい。

本発明に係る画像処理装置の一実施形態を搭載した複写装置の一例の機構図である。 図１に示す構成の複写装置に設けられた画像処理部の一実施形態のブロック図である。 複写装置における、データ転送制御装置に着目した機能ブロック図である（ノーマルＤＭＡ転送モードの状態）。 データ転送制御装置のローカルバスＤＭＡ転送モードの状態を示した図である。 ローカルバスＤＭＡ転送モード時におけるローカルバスＤＭＡ転送への自動復帰機能を説明する状態遷移図である。 第１の具体例での自動復帰機能を説明する状態遷移図である。 第１の具体例での自動復帰機能の動作を説明するタイミングチャートである。 第２の具体例での自動復帰機能を説明する状態遷移図である。 第２の具体例での自動復帰機能の動作を説明するタイミングチャートである。 第３の具体例での自動復帰機能を説明する状態遷移図である。 第３の具体例での自動復帰機能の動作を説明するタイミングチャートである。 第４の具体例での自動復帰機能を説明する状態遷移図である。 第４の具体例での自動復帰機能の動作を説明するタイミングチャートである。

符号の説明

１…カラー複写装置、９…データ転送制御装置、１０…画像取得部、１１…プラテンガラス、１２…光源、１３…受光部、１４…信号処理部、２０…画像処理部、２０ａ…前段画像処理部、２０ｂ…後段画像処理部、２０ｃ…周辺部、３０…画像出力部、３１…画像形成部、３２…感光体ドラム、１００…入力データ処理部、１０２…地色検知部、１０４…入力ＰＧ部、１０６…入力ＤＦ部、１１０…下地検知処理装置、２００…変倍処理部、２０２…副走査変倍処理部、２０４…主走査変倍処理部、３００…フィルタ処理部、４００…前段色調整部、４０２…前段地色除去処理部、４０４…前段ＭＵＬ演算部、４０６…前段ＭＷＡ演算部、５００…色変換部、６００…後段色調整部、６０２…後段地色除去処理部、６０８…階調補正部、６０９…エリアＴＡＧ生成部、７００…出力データ処理部、８００…データＩＦ部、８０１…第１パス切替部、８０２…第２パス切替部、８０４…ＦＩＦＯ制御部、８０６…クロック生成部、９００…ホストＩＦ部９００、９１０…ＤＭＡコントローラ部、９２０…内部信号生成部、９３０…バススイッチ、９８０…転送元デバイス、９８２…ＳＲＡＭ、９８４…ＲＯＭ、９９０…ＣＰＵ、９９２…コア部、９９４…ＤＭＡコントローラ部、１１００…データ蓄積装置

Claims (9)

1. データを伝送するメインバスおよびローカルバスと、
   前記メインバスと前記ローカルバスとの相互接続を制御する接続制御部と、
   前記ローカルバス上に接続されている転送元デバイスおよび転送先デバイスと、
   前記メインバス上に接続されている第１のデバイスと、
   前記ローカルバス上に接続されている第２のデバイスと、
   前記転送元デバイスから前記転送先デバイスへ所定のデータを転送させるローカル転送部と、
   前記第１のデバイスからの割込要求を前記接続制御部を介さずに伝達するインターフェースと、
   前記転送元デバイスから前記転送先デバイスへの前記ローカル転送部による転送を行なうローカルバス転送モード時には前記メインバスと前記ローカルバスとの接続を切り離すように前記接続制御部を制御し、前記ローカルバス転送モードにおけるデータの転送中に前記第１のデバイスから前記第２のデバイスへ前記インターフェースを介した割込要求があったときは、前記メインバスと前記ローカルバスとを接続するように前記接続制御部を制御し、かつ前記ローカルバスを介した前記転送元デバイスから前記転送先デバイスへ転送中のデータの転送を停止するよう前記ローカル転送部を制御する転送制御部と
   を備えていることを特徴とするデータ転送制御装置。
2. 前記ローカル転送部は、ダイレクト・メモリ・アクセス方式にて前記データの転送を行なう
   ことを特徴とする請求項１に記載のデータ転送制御装置。
3. 前記転送制御部は、前記第１のデバイスからの前記割込要求が停止したことを条件として、前記メインバスと前記ローカルバスとの接続を切り離すように前記接続制御部を制御するとともに、前記ローカルバスを介した前記転送元デバイスから前記転送先デバイスへのデータの転送を再開するように前記ローカル転送部を制御する
   ことを特徴とする請求項１または２に記載のデータ転送制御装置。
4. 前記ローカル転送部は、ブロック単位での転送モードにて前記データの転送を行なうとともに、前記データの転送を停止したことによる転送未完了分の情報を所定の記憶媒体に保持し、
   前記転送制御部は、前記ローカル転送部が前記ブロック単位での転送モードにおいて前記データの転送を停止したことによる転送未完了分について前記データの転送を再開するように前記ローカル転送部を制御する
   ことを特徴とする請求項３に記載のデータ転送制御装置。
5. 前記メインバス上に接続された前記転送元デバイスから前記ローカルバス上に接続された前記転送先デバイスへ所定のデータを転送させるために前記転送元デバイスからのデータの読出制御を行なうメイン転送部を備え、
   前記メイン転送部による読出制御の元で、前記メインバス上に接続された前記転送元デバイスから前記ローカルバス上に接続された前記転送先デバイスへの転送を行なうメインバス転送モード時には、前記転送制御部は前記メインバスと前記ローカルバスとを接続するように前記接続制御部を制御し、前記ローカル転送部は前記メイン転送部による読出制御と連動して前記転送先デバイスへのデータの書込制御を行なう
   ことを特徴とする請求項１から４のうちの何れか１項に記載のデータ転送制御装置。
6. 前記ローカル転送部は、前記転送先デバイスを収容するモジュール内に収容されている
   ことを特徴とする請求項１から５のうちの何れか１項に記載のデータ転送制御装置。
7. 入力された画像データに基づいて所定の出力媒体に可視画像を形成する画像形成装置であって、
   入力された画像データに対して所定の画像処理を施す画像処理部と、
   前記画像処理部により処理された処理済の画像データに基づいて可視画像を所定の出力媒体に形成する画像形成部と、
   データを伝送可能なメインバスおよびローカルバスと、
   前記ローカルバス上に接続されており、前記画像処理部および前記画像形成部のうちの少なくとも一方である転送先デバイスと、
   前記ローカルバス上に接続されており、前記転送先デバイスについての処理パラメータを示すデータを保持している転送元デバイスと、
   前記転送元デバイスから前記転送先デバイスへ前記処理パラメータを示すデータを転送させるローカル転送部と、
   前記メインバスと前記ローカルバスとの相互接続を制御する接続制御部と、
   前記メインバス上に接続されている第１のデバイスと、
   前記ローカルバス上に接続されている第２のデバイスと、
   前記第１のデバイスからの割込要求を、前記接続制御部を介さずに伝達するインターフェースと、
   前記転送元デバイスから前記転送先デバイスへ所定のデータを転送させるローカルバス転送モード時には前記メインバスと前記ローカルバスとの接続を切り離すように前記接続制御部を制御し、前記ローカルバス転送モードにおけるデータの転送中に前記第１のデバイスから前記第２のデバイスへ前記インターフェースを介した割込要求があったときは、前記メインバスと前記ローカルバスとを接続するように前記接続制御部を制御し、かつ前記ローカルバスを介した前記転送元デバイスから前記転送先デバイスへ転送中のデータの転送を停止するよう前記ローカル転送部を制御する転送制御部と
   を備えていることを特徴とする画像形成装置。
8. 前記転送制御部は、前記第１のデバイスからの前記割込要求が停止したことを条件として、前記メインバスと前記ローカルバスとの接続を切り離すように前記接続制御部を制御するとともに、前記ローカルバスを介した前記転送元デバイスから前記転送先デバイスへのデータの転送を再開するように前記ローカル転送部を制御する
   ことを特徴とする請求項７に記載の画像形成装置。
9. 前記ローカル転送部は、ブロック単位での転送モードにて前記データの転送を行なうとともに、前記データの転送を停止したことによる転送未完了分の情報を所定の記憶媒体に保持し、
   前記転送制御部は、前記ローカル転送部が前記ブロック単位での転送モードにおいて前記データの転送を停止したことによる転送未完了分について前記データの転送を再開するように前記ローカル転送部を制御する
   ことを特徴とする請求項８に記載の画像形成装置。

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