KR102447465B1 - 호스트로부터의 읽기 요청에 대한 짧은 읽기 응답 시간을 제공하기 위해 내부 동작을 일시적으로 중단하는 스토리지 장치 - Google Patents

호스트로부터의 읽기 요청에 대한 짧은 읽기 응답 시간을 제공하기 위해 내부 동작을 일시적으로 중단하는 스토리지 장치 Download PDF

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Abstract

본 발명은 제 1 메모리 장치, 제 2 메모리 장치, 및 컨트롤러를 포함하는 스토리지 장치를 제공한다. 제 1 메모리 장치 및 제 2 메모리 장치는 컨트롤러와 통신하기 위해 동일한 채널을 공유한다. 제 1 메모리 장치와 컨트롤러 사이의 통신과 제 2 메모리 장치와 컨트롤러 사이의 통신은 상호 배타적이다. 컨트롤러가 제 1 메모리 장치로 지시되는 DMA 동작을 처리하는 동안 컨트롤러가 제 2 메모리 장치로 지시되는 읽기 요청을 호스트로부터 수신하는 경우, 컨트롤러는 DMA 동작을 중단하고 제 2 메모리 장치로 읽기 요청과 관련되는 커맨드를 송신한다. 본 발명은 호스트로부터의 읽기 요청에 대해 짧은 읽기 응답 시간을 제공한다.

Description

호스트로부터의 읽기 요청에 대한 짧은 읽기 응답 시간을 제공하기 위해 내부 동작을 일시적으로 중단하는 스토리지 장치 {STORAGE DEVICE TEMPORARILY SUSPENDING INTERNAL OPERATION TO PROVIDE SHORT READ RESPONSE TIME FOR READ REQUEST FROM HOST}
본 개시는 전자 장치에 관한 것으로, 좀 더 구체적으로는 데이터를 저장하고 출력하는 스토리지 장치의 구성들 및 동작들에 관한 것이다.
근래 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 그것에 포함되는 전자 회로들의 동작들에 따라 고유의 기능을 수행한다. 스토리지 장치는 전자 장치들의 한 예시이다. 스토리지 장치는 데이터를 저장하거나 저장된 데이터를 출력하고, 이로써 사용자에게 스토리지 서비스를 제공한다.
한편, 다양한 전자 장치가 많은 사람에 의해 이용되고 많은 양의 데이터가 생성됨에 따라, 데이터 통신의 속도가 점점 빨라지고 있다. 이러한 이유로 인해, 많은 양의 데이터를 빠르게 처리하고 빠르게 송신/수신하는 것은 전기/전자 기술 분야에서 중요한 이슈로 되었다.
예로서, 스토리지 장치에서 데이터를 빠르게 저장하고 저장된 데이터를 빠르게 출력하는 것은 스토리지 장치의 성능 및 사용자의 만족도를 높이는 데에 중요하다. 데이터가 스토리지 장치로부터 늦게 출력되는 경우, 데이터를 출력할 것을 스토리지 장치에 요청한 사용자는 불편을 느낄 수 있다. 게다가, 많은 양의 데이터에 대한 후속 처리가 요구됨에도 불구하고 데이터 출력이 지연되는 경우, 전반적인 서비스의 품질이 저하될 수 있다.
본 개시의 실시 예들은 호스트로부터의 읽기 요청에 대한 짧은 읽기 응답 시간을 제공할 수 있는 스토리지 장치의 구성들 및 동작들을 제공할 수 있다. 본 개시의 실시 예들에서, 스토리지 장치는 호스트로부터의 읽기 요청에 빠르게 응답하기 위해 내부 동작(예컨대, DMA(Direct Memory Access) 동작)을 일시적으로 중단(Suspend)할 수 있다.
몇몇 실시 예에서, 스토리지 장치는 적어도 제 1 메모리 장치 및 제 2 메모리 장치, 및 컨트롤러를 포함할 수 있다. 제 1 메모리 장치는 복수의 채널 중 하나의 채널로 연결될 수 있고, 제 2 메모리 장치도 그 하나의 채널로 연결되어 제 1 메모리 장치와 동일한 채널을 공유할 수 있다. 컨트롤러는, 제 1 메모리 장치와의 통신과 제 2 메모리 장치와의 통신이 상호 배타적이도록, 공유된 채널을 통해 제 1 메모리 장치와 통신하거나 또는 공유된 채널을 통해 제 2 메모리 장치와 통신할 수 있다. 컨트롤러가 제 1 메모리 장치로 지시되는 DMA 동작을 처리하는 동안 컨트롤러가 제 2 메모리 장치로 지시되는 읽기 요청을 호스트로부터 수신하는 경우, 컨트롤러는 DMA 동작을 중단하고 제 2 메모리 장치로 읽기 요청과 관련되는 커맨드를 송신할 수 있다. 컨트롤러는, 읽기 커맨드를 제 2 메모리 장치로 송신한 후, 중단된 DMA 동작을 재개(Resume)할 수 있다.
몇몇 실시 예에서, 컨트롤러가 재개된 DMA 동작을 처리하는 동안, 제 2 메모리 장치는, 읽기 커맨드에 응답하여, 메모리 셀들로부터 읽힌 데이터를 페이지 버퍼에 임시로 저장할 수 있다. 재개된 DMA 동작을 처리하는 것은 메모리 셀들의 데이터를 페이지 버퍼에 저장하는 것과 동시에 수행될 수 있다.
몇몇 실시 예에서, 재개된 DMA 동작이 완료된 후, 제 2 메모리 장치가 읽기 커맨드에 기초하여 데이터를 컨트롤러로 출력할 수 있다.
몇몇 실시 예에서, 컨트롤러가 재개된 DMA 동작을 처리하는 동안 기준 시간이 지나는 경우, 컨트롤러는 재개된 DMA 동작을 재중단할 수 있고 제 2 메모리 장치가 읽기 커맨드에 기초하여 데이터를 출력할 수 있다. 제 2 메모리 장치가 읽기 커맨드에 기초하여 데이터를 완전히 출력한 후, 컨트롤러는 재중단된 DMA 동작을 재개할 수 있다. 예로서, 제 2 메모리 장치는 DMA 동작이 완료되기 전에 읽기 요청과 관련되는 데이터를 컨트롤러로 출력할 수 있고, 컨트롤러는 DMA 동작이 완료되기 전에 제 2 메모리 장치로부터 출력되는 데이터에 기초하여 호스트로 읽기 데이터를 출력할 수 있다.
본 개시의 실시 예들에 따르면, 스토리지 장치는 호스트로부터 요청되는 읽기 데이터를 빠르게 출력할 수 있다. 따라서, 서비스의 품질이 향상될 수 있고, 사용자의 만족도가 높아질 수 있다.
도 1은 몇몇 실시 예에 따른 스토리지 장치를 포함하는 전자 시스템의 예시적인 구성을 보여주는 블록도이다.
도 2는 도 1의 스토리지 장치와 관련되는 예시적인 구성을 보여주는 블록도이다.
도 3은 도 1의 스토리지 장치의 예시적인 구성을 보여주는 블록도이다.
도 4는 도 3의 메모리 장치들 중 하나의 메모리 장치를 보여주는 블록도이다.
도 5는 도 4의 메모리 셀 어레이와 관련되는 예시적인 구성을 보여주는 블록도이다.
도 6은 도 3의 예시적인 구성과 관련되는 스토리지 장치의 예시적인 동작들을 설명하기 위한 타이밍도이다.
도 7은 도 3의 예시적인 구성과 관련되는 스토리지 장치의 예시적인 동작들을 설명하는 흐름도이다.
도 8은 도 7의 예시적인 동작들을 설명하기 위한 타이밍도이다.
도 9는 도 3의 컨트롤러와 관련되는 예시적인 구성을 보여주는 블록도이다.
도 10은 도 9의 예시적인 구성과 관련되는 스토리지 장치의 예시적인 동작들을 설명하기 위한 개념도이다.
도 11은 도 7의 예시적인 동작들과 관련되는 컨트롤러의 예시적인 동작을 설명하는 흐름도이다.
도 12는 도 3의 예시적인 구성과 관련되는 스토리지 장치의 예시적인 동작들을 설명하는 흐름도이다.
도 13은 도 12의 예시적인 동작들을 설명하기 위한 타이밍도이다.
도 14는 도 3의 컨트롤러와 관련되는 예시적인 구성을 보여주는 블록도이다.
도 15는 도 12의 예시적인 동작들과 관련되는 컨트롤러의 예시적인 동작을 설명하는 흐름도이다.
도 16 및 도 17은 도 3 및 도 5의 예시적인 구성들과 관련되는 스토리지 장치의 예시적인 동작들을 설명하기 위한 타이밍도들이다.
아래에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하, 통상의 기술자)가 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 몇몇 실시 예가 명확하고 상세하게 설명될 것이다.
도 1은 몇몇 실시 예에 따른 스토리지 장치(1300)를 포함하는 전자 시스템(1000)의 예시적인 구성을 보여주는 블록도이다.
전자 시스템(1000)은 메인 프로세서(1101), 워킹 메모리(1200), 스토리지 장치(1300), 통신 블록(1400), 유저 인터페이스(1500), 및 버스(1600)를 포함할 수 있다. 예로서, 전자 시스템(1000)은 데스크톱 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트 폰, 웨어러블(Wearable) 장치, 비디오 게임기(Video Game Console), 워크스테이션, 하나 이상의 서버, 전기 자동차, 가전기기, 의료기기 등과 같은 전자 장치들 중 하나일 수 있다.
메인 프로세서(1101)는 전자 시스템(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1101)는 하나 이상의 프로세서 코어를 포함할 수 있고, 범용 프로세서, 전용 프로세서, 또는 어플리케이션 프로세서로 구현될 수 있다.
워킹 메모리(1200)는 전자 시스템(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 워킹 메모리(1200)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1300)는 전력 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(1300)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 예로서, 스토리지 장치(1300)는 SSD(Solid State Drive), 카드 스토리지, 임베디드(Embedded) 스토리지 등과 같은 스토리지 매체를 포함할 수 있다.
통신 블록(1400)은 전자 시스템(1000)의 외부 장치/시스템과 통신할 수 있다. 이를 위해, 통신 블록(1400)은 다양한 유선/무선 통신 규약 중 적어도 하나를 지원할 수 있다. 유저 인터페이스(1500)는 사용자와 전자 시스템(1000) 사이의 통신을 중재하기 위해 다양한 입력/출력 인터페이스를 포함할 수 있다.
버스(1600)는 전자 시스템(1000)의 구성 요소들 사이에서 통신 경로를 제공할 수 있다. 전자 시스템(1000)의 구성 요소들은 버스(1600)의 버스 포맷에 따라 데이터를 교환할 수 있다. 예로서, 버스 포맷은 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCIe(Peripheral Component Interconnect Express), M-PCIe(Mobile PCIe), ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), NVMe(Nonvolatile Memory Express), UFS(Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상을 포함할 수 있다.
스토리지 장치(1300)는 본 개시의 실시 예들에 따라 구현될 수 있다. 스토리지 장치(1300)는 호스트(예컨대, 메인 프로세서(1101))로부터의 읽기 요청에 빠르게 응답하여 짧은 읽기 응답 시간을 제공할 수 있다. 스토리지 장치(1300)의 예시적인 구성들 및 예시적인 동작들이 도 2 내지 도 17을 참조하여 설명될 것이다.
아래의 설명들에서 스토리지 장치(1300)가 제공되지만, 본 발명은 여기에 한정되지 않는다. 본 개시의 실시 예들은 메모리 소자를 포함하는 어떠한 유형의 장치에서든 채용될 수 있다. 예로서, 본 개시의 실시 예들은 워킹 메모리(1200)에 포함되는 휘발성 메모리 및/또는 불휘발성 메모리를 위해서도 채용될 수 있다. 아래의 설명들은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지는 않는다.
도 2는 도 1의 스토리지 장치(1300)와 관련되는 예시적인 구성을 보여주는 블록도이다.
도 1을 참조하여 설명된 것처럼, 메인 프로세서(1101)는 버스(1600)를 통해 스토리지 장치(1300)와 통신할 수 있다. 본 개시에서, 스토리지 장치(1300)로 접근할 수 있는 객체는 "호스트(1100)"로 불릴 수 있다. 메인 프로세서(1101)는 호스트(1100)로서 동작할 수 있는 객체들의 한 예시일 수 있으나, 본 발명은 이에 한정되지 않는다.
호스트(1100)는 스토리지 장치(1300)와 데이터(DAT)를 교환할 수 있다. 스토리지 장치(1300)는 호스트(1100)로부터 수신되는 커맨드(CMD)에 응답하여, 호스트(1100)로 스토리지 서비스를 제공할 수 있다.
예로서, 호스트(1100)는 쓰기 요청을 포함하는 커맨드(CMD) 및 쓰기 데이터를 포함하는 데이터(DAT)를 스토리지 장치(1300)로 제공할 수 있다. 스토리지 장치(1300)는 쓰기 요청에 응답하여, 쓰기 동작 동안, 요청된 쓰기 데이터를 저장할 수 있다. 예로서, 호스트(1100)는 읽기 요청을 포함하는 커맨드(CMD)를 스토리지 장치(1300)로 제공할 수 있다. 스토리지 장치(1300)는 읽기 요청에 응답하여, 읽기 동작 동안, 요청된 읽기 데이터를 호스트(1100)로 출력할 수 있다.
스토리지 장치(1300)는 메모리 장치들(1310), 컨트롤러(1330), 및 버퍼 메모리(1350)를 포함할 수 있다. 도 2는 두 개의 메모리 장치(1311, 1319)를 보여주지만, 스토리지 장치(1300)에 포함되는 메모리 장치들의 개수는 다양하게 변경 또는 수정될 수 있다.
메모리 장치들(1311, 1319) 각각은 호스트(1100)에 의해 요청되는 데이터를 저장하거나 출력할 수 있다. 이를 위해, 메모리 장치들(1311, 1319) 각각은 데이터를 저장하기 위한 메모리 영역(들)을 포함할 수 있다. 예로서, 메모리 장치들(1311, 1319) 각각은 낸드 플래시 메모리(NAND-type Flash Memory)를 포함할 수 있고, V-NAND 스킴(Scheme) 또는 Z-NAND 스킴에 따라 구현될 수 있다. 그러나, 도 1을 참조하여 설명된 것처럼, 메모리 장치들(1311, 1319) 각각의 유형 및 구성은 다양하게 변경 또는 수정될 수 있다.
메모리 영역은 "어드레스"로 불리는 값에 기초하여 식별될 수 있다. 쓰기 데이터는 어드레스에 의해 지시되는 메모리 영역에 저장될 수 있고, 읽기 데이터는 어드레스에 의해 지시되는 메모리 영역으로부터 출력될 수 있다. 호스트(1100)는 메모리 장치들(1311, 1319)의 특정 메모리 영역과 관련하여 데이터(DAT)를 교환하기 위해, 어드레스(ADDR)를 스토리지 장치(1300)로 제공할 수 있다.
컨트롤러(1330)는 스토리지 장치(1300)의 전반적인 동작들을 제어할 수 있다. 몇몇 실시 예에서, 컨트롤러(1330)는 내부 버퍼(1331)를 포함할 수 있다. 내부 버퍼(1331)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 및/또는 PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
내부 버퍼(1331)는 호스트(1100)로부터 수신되는 데이터(DAT), 커맨드(CMD), 및 어드레스(ADDR)를 일시적으로 저장할 수 있다. 내부 버퍼(1331)는 메모리 장치들(1311, 1319)로부터 출력되는 데이터를 일시적으로 저장할 수 있다.
컨트롤러(1330)는 호스트(1100)에 의해 요청되는 데이터가 저장되거나 출력되도록 메모리 장치들(1311, 1319)을 제어하고 다양한 동작을 처리할 수 있다. 몇몇 경우, 컨트롤러(1330)는 호스트(1100)의 개입 없이 데이터가 저장되거나 출력되도록 메모리 장치들(1311, 1319)을 제어하고 다양한 동작을 처리할 수 있다. 예로서, 호스트(1100)의 개입 없이 처리되는 내부 동작은 DMA(Direct Memory Access) 동작을 포함할 수 있다.
DMA 동작은 호스트(1100)의 개입 없이 메모리 장치들(1311, 1319)에 데이터를 저장하기 위한 DMA 쓰기 동작을 포함할 수 있다. 추가로 또는 대인적으로, DMA 동작은 호스트(1100)의 개입 없이 메모리 장치들(1311, 1319)로부터 데이터를 출력하기 위한 DMA 읽기 동작을 포함할 수 있다.
예로서, 호스트(1100)가 쓰기 데이터를 메모리 장치들(1311, 1319)에 저장하고자 의도하는 경우, 컨트롤러(1330)는 쓰기 데이터를 수신할 수 있고 수신된 쓰기 데이터를 내부 버퍼(1331)에 저장할 수 있다. 컨트롤러(1330)는, 쓰기 데이터가 실제로 메모리 장치들(1311, 1319)에 저장되는지 여부와 무관하게, 쓰기 데이터가 잘 수신되었음을 나타내는 응답을 호스트(1100)로 제공할 수 있다. 이후, 컨트롤러(1330)는 내부 버퍼(1331)의 쓰기 데이터를 메모리 장치들(1311, 1319)에 저장하기 위해 DMA 쓰기 동작을 처리할 수 있다.
예로서, 메모리 장치들(1311, 1319)에서 무효(Invalid) 데이터가 생성되고 가용 용량이 불충분하게 된 경우, 컨트롤러(1330)는 가용 용량을 확보하기 위해 가비지 콜렉션(Garbage Collection)을 제어할 수 있다. 가비지 콜렉션은 메모리 장치들(1311, 1319)로부터 데이터를 읽기 위한 DMA 읽기 동작 및 메모리 장치들(1311, 1319)에 데이터를 쓰기 위한 DMA 쓰기 동작을 수반할 수 있다.
이 외에도, 컨트롤러(1330)는 다양한 조건에서 DMA 동작을 처리할 수 있다. 위 예들은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다.
컨트롤러(1330)는 위에서 설명된 및 아래에서 설명될 동작들을 수행하도록 구성되는 하나 이상의 하드웨어 구성 요소(예컨대, 아날로그 회로, 논리 회로 등)를 포함할 수 있다. 나아가, 컨트롤러(1330)는 하나 이상의 프로세서 코어를 포함할 수 있다. 위에서 설명된 및 아래에서 설명될 컨트롤러(1330)의 동작들은 소프트웨어 및/또는 펌웨어의 프로그램 코드로 구현될 수 있고, 컨트롤러(1330)의 프로세서 코어(들)는 프로그램 코드의 명령어 집합을 실행할 수 있다. 컨트롤러(1330)의 프로세서 코어(들)는 명령어 집합을 실행하기 위해 다양한 종류의 산술 연산들 및/또는 논리 연산들을 처리할 수 있다.
버퍼 메모리(1350)는 스토리지 장치(1300)의 동작에 이용되는 데이터를 버퍼링할 수 있다. 버퍼 메모리(1350)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 및/또는 PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.
도 3은 도 1의 스토리지 장치(1300)의 예시적인 구성을 보여주는 블록도이다.
예로서, 메모리 장치들(1310)은 메모리 장치들(1311 내지 1317, 1319)을 포함할 수 있다. 메모리 장치들(1312 내지 1317)은 메모리 장치들(1311, 1319)같이 데이터를 저장하거나 출력할 수 있다. 메모리 장치들(1312 내지 1317) 각각은 메모리 장치들(1311, 1319) 각각과 동일하거나 유사하게 구성될 수 있다. 또는, 메모리 장치들(1312 내지 1317) 각각은 메모리 장치들(1311, 1319)의 것들과 상이한 유형의 메모리를 포함할 수 있다.
메모리 장치들(1311 내지 1317, 1319)은 독립적인 칩들 상에 별개로 구현될 수 있다. 예로서, 8개의 메모리 장치(1311 내지 1317, 1319)는 8개의 칩 상에 별개로 구현될 수 있다. 아래의 설명들에서, 메모리 장치는 메모리 칩으로 언급될 수도 있고, 메모리 장치라는 용어와 메모리 칩이라는 용어는 상호 교체될 수 있다.
메모리 장치들(1311 내지 1317, 1319) 각각은 칩 인에이블(Chip Enable) 신호에 응답하여 동작할 수 있다. 동일한 칩 인에이블 신호에 응답하여 함께 동작할 수 있는 메모리 장치들은 하나의 웨이(Way)를 구성하는 것으로 이해될 수 있다. 아래의 설명들에서, 하나의 메모리 장치가 하나의 칩 인에이블 신호에 응답하여 동작하도록 하나의 웨이를 구성하는 것으로 가정될 것이다. 그러나, 이 가정은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다.
컨트롤러(1330)는 복수의 채널을 통해 메모리 장치들(1311 내지 1317, 1319)로 연결될 수 있다. 예로서, 컨트롤러(1330)는 채널들(CH1, CH2)을 통해 메모리 장치들(1311 내지 1317, 1319)과 데이터를 교환할 수 있다. 채널들(CH1, CH2)은 메모리 장치들(1311 내지 1317, 1319)을 위한 데이터 입력/출력 경로들을 제공할 수 있다.
채널들(CH1, CH2)은 메모리 장치들(1311 내지 1317, 1319)과 컨트롤러(1330) 사이에서 데이터를 전달하도록 구성되는 통신 선로들(L1, L2)과 관련될 수 있다. 통신 선로들(L1, L2)은 전기 신호를 전달하도록 구성되는 와이어(Wire), 도전 패턴(Conductive Pattern), 트레이스(Trace) 패턴 등을 포함할 수 있다. 통신 선로들(L1, L2)은 메모리 장치들(1311 내지 1317, 1319)과 컨트롤러(1330) 사이의 통신 경로를 제공할 수 있다.
메모리 장치들(1311 내지 1317, 1319) 중 하나의 그룹의 메모리 장치들은 채널들(CH1, CH2) 중 하나를 공유할 수 있다. 예로서, 메모리 장치들(1311 내지 1314)은 통신 선로(L1)를 따라 채널(CH1)을 공유할 수 있고, 메모리 장치들(1315 내지 1317, 1319)은 통신 선로(L2)를 따라 채널(CH2)을 공유할 수 있다.
메모리 장치들(1311 내지 1314)은 공유된 채널(CH1)로 연결될 수 있고, 컨트롤러(1330)는 공유된 채널(CH1)을 통해 메모리 장치들(1311 내지 1314)과 통신할 수 있다. 메모리 장치들(1315 내지 1317, 1319)은 공유된 채널(CH2)로 연결될 수 있고, 컨트롤러(1330)는 공유된 채널(CH2)을 통해 메모리 장치들(1315 내지 1317, 1319)과 통신할 수 있다.
동일한 채널을 공유하는 메모리 장치들과 컨트롤러(1330) 사이의 통신은 상호 배타적일 수 있다. 컨트롤러(1330)는, 동일한 채널을 공유하는 메모리 장치들과의 통신이 동시에 수행되지 않도록, 공유된 채널로 연결되는 메모리 장치들 중 하나와 선택적으로 통신할 수 있다. 반면, 상이한 채널들로 연결되는 메모리 장치들과 컨트롤러(1330) 사이의 통신은 상호 배타적이지 않을 수 있다.
예로서, 메모리 장치(1311)와 컨트롤러(1330) 사이의 통신이 채널(CH1)을 통해 수행되는 동안, 메모리 장치(1312)와 컨트롤러(1330) 사이의 통신은 수행되지 않을 수 있다. 메모리 장치(1312)는 메모리 장치들(1311, 1313, 1314)과 컨트롤러(1330) 사이의 통신이 수행되지 않는 동안 채널(CH1)을 통해 컨트롤러(1330)와 통신할 수 있다. 예로서, 메모리 장치(1311)와 컨트롤러(1330) 사이의 채널(CH1)을 통한 통신은 메모리 장치(1319)와 컨트롤러(1330) 사이의 채널(CH2)을 통한 통신과 동시에 수행될 수 있다.
도 3은 8개의 메모리 장치(1311 내지 1317, 1319) 및 2개의 채널(CH1, CH2)을 보여준다. 그러나, 도 3의 예시적인 구성은 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다. 메모리 장치들의 개수 및 채널들의 개수는 다양하게 변경 또는 수정될 수 있다. 나아가, 동일한 채널을 공유하는 메모리 장치들의 개수 역시 다양하게 변경 또는 수정될 수 있다.
도 4는 도 3의 메모리 장치들(1311 내지 1317, 1319) 중 하나의 메모리 장치(1311)를 보여주는 블록도이다.
메모리 장치(1311)는 메모리 셀 어레이(110a), 어드레스 디코더(120), 제어 로직 회로 및 전압 생성기(130), 페이지 버퍼(140a), 및 입출력 회로(150)를 포함할 수 있다. 다른 메모리 장치들 각각은 메모리 장치(1311)와 동일하거나 유사하게 구성될 수 있다.
메모리 셀 어레이(110a)는 복수의 메모리 블록(BLK1 내지 BLKz)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKz) 각각은 복수의 셀 스트링을 포함할 수 있다. 셀 스트링들 각각은 복수의 메모리 셀을 포함할 수 있다. 메모리 셀들은 각각 복수의 워드 라인(WL)과 연결될 수 있다. 메모리 셀들 각각은 데이터 비트를 저장할 수 있다. 메모리 셀들 각각은 1비트를 저장하는 단일 레벨 셀(Single Level Cell) 또는 적어도 2비트를 저장하는 멀티 레벨 셀(Multi Level Cell)을 포함할 수 있다.
몇몇 실시 예에서, 메모리 셀 어레이(110a)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 실리콘 기판 및 메모리 셀들의 동작과 관련되는 회로 상에 배치되는 활성 영역을 갖는 메모리 셀 어레이들의 하나 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작과 관련되는 회로는 기판 내에 또는 기판 상에 배치될 수 있다. "모놀리식(Monolithical)"이라는 용어는 3차원 메모리 어레이의 각 레벨들의 층들이 3차원 메모리 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
3차원 메모리 어레이는 수직의 방향성을 갖고 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 낸드 스트링들을 포함할 수 있다. 적어도 하나의 메모리 셀은 전하 트랩(Charge Trap) 층을 포함할 수 있다. 수직 낸드 스트링들 각각은 메모리 셀들의 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조로 구성될 수 있고 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
어드레스 디코더(120)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110a)와 연결될 수 있다. 어드레스 디코더(120)는 컨트롤러(1330)로부터 수신되는 어드레스(ADDR')를 디코딩할 수 있다. 어드레스 디코더(120)는 디코딩된 어드레스에 기초하여 워드 라인들(WL) 중 적어도 하나를 선택할 수 있고, 선택된 워드 라인을 구동할 수 있다.
제어 로직 회로 및 전압 생성기(130)는, 컨트롤러(1330)로부터 수신되는 커맨드(CMD') 및 제어 신호(CTRL)에 기초하여, 어드레스 디코더(120), 페이지 버퍼(140a), 및 입출력 회로(150)를 제어할 수 있다. 예로서, 제어 로직 회로 및 전압 생성기(130)는, 컨트롤러(1330)로부터 제공되는 데이터(DAT')가 메모리 셀 어레이(110a)에 저장되거나 메모리 셀 어레이(110a)에 저장된 데이터(DAT')가 출력되도록, 어드레스 디코더(120), 페이지 버퍼(140a), 및 입출력 회로(150)를 제어할 수 있다.
제어 로직 회로 및 전압 생성기(130)는 메모리 장치(1311)를 동작시키기 위해 이용되는 여러 전압(예컨대, 프로그램 전압, 패스 전압, 읽기 전압, 검증 전압 등)을 생성할 수 있다. 제어 로직 회로 및 전압 생성기(130)는 생성된 전압을 어드레스 디코더(120) 또는 메모리 셀 어레이(110a)의 기판으로 제공할 수 있다.
페이지 버퍼(140a)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(110a)와 연결될 수 있다. 페이지 버퍼(140a)는 입출력 회로(150)로부터 제공되는 데이터(DAT')가 메모리 셀 어레이(110a)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(140a)는 메모리 셀 어레이(110a)에 저장된 데이터를 읽고 읽힌 데이터(DAT')를 입출력 회로(150)로 제공할 수 있다.
예로서, 페이지 버퍼(140a)는 입출력 회로(150)로부터 페이지 단위로 데이터를 수신하거나, 메모리 셀 어레이(110a)로부터 페이지 단위로 데이터를 읽을 수 있다. 페이지 버퍼(140a)는 입출력 회로(150)로부터 수신된 데이터 및 메모리 셀 어레이(110a)로부터 읽힌 데이터를 임시로 저장할 수 있다. 예로서, 페이지 버퍼(140a)는 데이터를 저장하기 위한 데이터 래치들을 포함할 수 있다.
입출력 회로(150)는 컨트롤러(1330)로부터 수신되는 데이터(DAT')를 페이지 버퍼(140a)로 제공할 수 있다. 또는, 입출력 회로(150)는 페이지 버퍼(140a)로부터 수신되는 데이터(DAT')를 컨트롤러(1330)로 제공할 수 있다. 예로서, 입출력 회로(150)는 제어 신호(CTRL)에 동기하여 컨트롤러(1330)와 데이터(DAT')를 교환할 수 있다.
도 5는 도 4의 메모리 셀 어레이(110a)와 관련되는 예시적인 구성을 보여주는 블록도이다.
도 4는 단일의 메모리 셀 어레이(110a) 및 단일의 페이지 버퍼(140a)를 포함하는 예시적인 구성을 보여준다. 그러나, 몇몇 실시 예에서, 메모리 장치(1311)는 멀티-플레인(Multi-plane) 구조로 구현될 수 있고, 메모리 셀 어레이들(110b) 및 복수의 페이지 버퍼(140b1 내지 140b4)를 포함할 수 있다. 다른 메모리 장치들 각각 역시 도 5에 나타낸 것과 동일하거나 유사하게 구성될 수 있다.
메모리 셀 어레이들(110b)은 플레인 단위의 메모리 셀 어레이를 포함할 수 있다. 예로서, 메모리 셀 어레이들(110b)은 플레인(PLN1)의 메모리 셀 어레이, 플레인(PLN2)의 메모리 셀 어레이, 플레인(PLN3)의 메모리 셀 어레이, 및 플레인(PLN4)의 메모리 셀 어레이를 포함할 수 있다.
각 플레인들(PLN1 내지 PLN4)의 메모리 셀 어레이들은 상호 독립적으로 동작할 수 있다. 예로서, 플레인(PLN1)의 메모리 셀 어레이는 플레인(PLN2)의 메모리 셀 어레이와 독립적으로 동작할 수 있다.
플레인(PLN1)의 메모리 셀 어레이는 복수의 메모리 블록(BLK11 내지 BLK1z)을 포함할 수 있고, 플레인(PLN2)의 메모리 셀 어레이는 복수의 메모리 블록(BLK21 내지 BLK2z)을 포함할 수 있다. 플레인(PLN3)의 메모리 셀 어레이는 복수의 메모리 블록(BLK31 내지 BLK3z)을 포함할 수 있고, 플레인(PLN4)의 메모리 셀 어레이는 복수의 메모리 블록(BLK41 내지 BLK4z)을 포함할 수 있다.
페이지 버퍼들(140b1 내지 140b4)은 플레인들(PLN1 내지 PLN4)의 메모리 셀 어레이들에 각각 대응하여 별개로 제공될 수 있다. 페이지 버퍼들(140b1 내지 140b4)은 별개의 비트 라인들(BL1 내지 BL4)을 통해 플레인들(PLN1 내지 PLN4)의 메모리 셀 어레이들과 각각 연결될 수 있다. 각 플레인들(PLN1 내지 PLN4)의 메모리 셀 어레이들이 독립적으로 동작함에 따라, 제어 로직 회로 및 전압 생성기(130)는 페이지 버퍼들(140b1 내지 140b4)을 독립적으로 제어할 수 있다.
도 5는 4개의 플레인들(PLN1 내지 PLN4)을 보여준다. 그러나, 본 발명은 이에 한정되지 않고, 플레인들의 개수는 다양하게 변경 또는 수정될 수 있다.
도 6은 도 3의 예시적인 구성과 관련되는 스토리지 장치(1300)의 예시적인 동작들을 설명하기 위한 타이밍도이다.
본 개시의 실시 예들은 단일의 메모리 칩의 동작 및 상이한 채널들로 연결되는 메모리 칩들의 동작들과 관련되지 않고, 동일한 채널로 연결되는 메모리 칩들의 동작들과 관련될 수 있다. 아래의 설명들에서, 더 나은 이해를 가능하게 하기 위해, 동일한 채널(CH1)로 연결되는 메모리 칩(1311) 및 메모리 칩(1312)의 동작들이 설명될 것이다.
나아가, 메모리 칩(1311)의 메모리 셀 어레이(110a)가 3비트를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell)을 포함하는 것으로 가정될 것이다. 이 가정 하에서, 메모리 칩(1311)에 대해 수행되는 쓰기 동작은 LSB(Least Significant Bit) 페이지의 데이터를 저장하기 위한 LSB 쓰기 동작, CSB(Central Significant Bit) 페이지의 데이터를 저장하기 위한 CSB 쓰기 동작, 및 MSB(Most Significant Bit) 페이지의 데이터를 저장하기 위한 MSB 쓰기 동작을 포함할 수 있다. 그러나, 본 발명은 이 가정으로 한정되지 않고, 메모리 셀 어레이(110a)의 구성 및 쓰기 동작은 다양하게 변경 또는 수정될 수 있다.
시각 t01에서, 컨트롤러(1330)는 메모리 칩(1311)으로 DMA 쓰기 커맨드를 발행(Issue)할 수 있다. DMA 쓰기 커맨드에 응답하여, LSB 쓰기 동작, CSB 쓰기 동작, 및 MSB 쓰기 동작을 포함하는 DMA 쓰기 동작이 메모리 칩(1311)에 대해 수행될 수 있다. DMA 쓰기 동작 동안, 컨트롤러(1330)는 채널(CH1)을 통해 LSB 페이지의 데이터, CSB 페이지의 데이터, 및 MSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다.
한편, 시각 t02에서, 컨트롤러(1330)는 메모리 칩(1312)에 저장된 데이터에 대한 읽기 요청을 호스트(1100)로부터 수신할 수 있다. 그러나, 메모리 칩(1311)이 DMA 쓰기 동작을 위해 채널(CH1)을 통해 컨트롤러(1330)와 통신하고 있고, 메모리 칩(1312)은 채널(CH1)을 통해 컨트롤러(1330)와 통신하지 못할 수 있다. 따라서, 메모리 칩(1312)은 동작할 준비가 되어 있지만, 메모리 칩(1312)에 대한 읽기 동작은 바로 수행되지는 않을 수 있다.
시각 t03에서, 컨트롤러(1330)는 DMA 쓰기 동작이 완료된 것을 확인할 수 있다. 이후, 시각 t04에서, 컨트롤러(1330)는 시각 t02에서 수신된 읽기 요청에 대응하는 읽기 커맨드를 메모리 칩(1312)으로 발행할 수 있다. 읽기 커맨드에 응답하여, 호스트(1100)에 의해 요청된 데이터를 메모리 칩(1312)으로부터 읽기 위해 메모리 칩(1312)에 대한 읽기 동작이 수행될 수 있다. 읽기 동작이 완료된 후, 시각 t05에서, 호스트(1100)에 의해 요청된 데이터가 메모리 칩(1312)으로부터 출력될 수 있다.
예로서, LSB 쓰기 동작, CSB 쓰기 동작, 및 MSB 쓰기 동작 각각에 소요되는 시간은 20μs일수 있고, 읽기 동작에 소요되는 시간은 40μs일 수 있다. 이 예에서, DMA 쓰기 커맨드가 발행된 시각 t01과 메모리 칩(1312)이 데이터를 출력하는 시각 t05 사이의 시간 길이는 약 100μs 정도일 수 있다. 즉, DMA 쓰기 커맨드가 발행된 후 메모리 칩(1312)이 데이터를 출력하기까지 100μs를 넘는 시간이 소요될 수 있다. 다만, 이 시간들은 더 나은 이해를 가능하게 하기 위해 예들로서 제공되고, 본 발명을 한정하도록 의도되지 않는다.
데이터가 메모리 칩(1312)으로부터 늦게 출력되는 경우, 호스트(1100)를 위한 서비스의 품질이 저하될 수 있다. 따라서, 메모리 칩(1312)으로부터 데이터를 출력하는 데에 소요되는 시간을 줄이는 것은 서비스의 품질을 향상시키는 데에 유익할 수 있다.
도 7은 도 3의 예시적인 구성과 관련되는 스토리지 장치(1300)의 예시적인 동작들을 설명하는 흐름도이다. 도 8은 도 7의 예시적인 동작들을 설명하기 위한 타이밍도이다.
호스트(1100)는 쓰기 데이터와 함께 쓰기 요청을 컨트롤러(1330)로 제공할 수 있다(도 7의 S110). 컨트롤러(1330)는 쓰기 데이터를 내부 버퍼(1331) 및/또는 버퍼 메모리(1350)에 임시로 저장할 수 있다(도 7의 S115). 컨트롤러(1330)는 쓰기 데이터가 잘 수신되었음을 지시하는 응답을 호스트(1100)로 제공할 수 있다(도 7의 S118).
쓰기 동작에 요구되는 크기의 데이터가 누적된 경우, 컨트롤러(1330)는 채널(CH1)을 통해 메모리 칩(1311)으로 지시되는 DMA 쓰기 커맨드를 발행할 수 있다(도 7의 S120, 도 8의 시각 t11). 이를 위해, 컨트롤러(1330)는 호스트(1100)의 개입 없이 채널(CH1)을 통해 메모리 칩(1311)과 통신할 수 있다. 컨트롤러(1330)는 채널(CH1)을 통해 LSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다(도 7의 S121a).
예로서, 컨트롤러(1330)가 LSB 쓰기 동작을 위해 DMA 쓰기 동작을 처리하는 동안, 컨트롤러(1330)는 메모리 칩(1312)으로 지시되는 읽기 요청을 호스트(1100)로부터 수신할 수 있다(도 7의 S130, 도 8의 시각 t12). 컨트롤러(1330)는 읽기 요청에 응답하여, 메모리 칩(1311)에 대한 DMA 쓰기 동작을 중단(Suspend)할 수 있다(도 7의 S135, 도 8의 시각 t13).
컨트롤러(1330)가 DMA 동작을 중단하기 전, 메모리 칩(1311)은 DMA 동작에 의해 메모리 칩(1311)에 저장될 또는 메모리 칩(1311)으로부터 출력될 데이터를 부분적으로 저장하거나 출력할 수 있다. 예로서, DMA 쓰기 동작과 관련되는 데이터가 메모리 칩(1311)에 완전히 저장되지 않고, LSB 페이지의 데이터가 메모리 칩(1311)의 페이지 버퍼(140a)에 부분적으로 저장될 수 있다(도 7의 S122a).
메모리 칩(1311)에 대한 DMA 쓰기 동작이 중단됨에 따라, 메모리 칩(1312)과 컨트롤러(1330) 사이의 통신을 위해 채널(CH1)이 가용하게 될 수 있다. 따라서, 컨트롤러(1330)는, 메모리 칩(1311)과의 통신을 중단한 동안, 읽기 요청과 관련하여 채널(CH1)을 통해 메모리 칩(1312)과 통신할 수 있다. 컨트롤러(1330)는, 채널(CH1)을 통해, 시각 t12에서 수신된 읽기 요청과 관련되는 읽기 커맨드를 메모리 칩(1312)으로 송신할 수 있다(도 7의 S140, 도 8의 시각 t14).
컨트롤러(1330)는, 읽기 커맨드를 메모리 칩(1312)으로 송신한 후, 중단된 DMA 쓰기 동작을 재개(Resume)할 수 있다(도 7의 S145, 도 8의 시각 t15). 즉, 컨트롤러(1330)는 데이터가 메모리 칩(1312)으로부터 출력되는 것을 기다리지 않고 DMA 쓰기 동작을 이어서 진행할 수 있다. 컨트롤러(1330)는 호스트(1100)의 개입 없이 채널(CH1)을 통해 메모리 칩(1311)과의 중단된 통신을 재개할 수 있다.
한편, 읽기 커맨드에 응답하여, 호스트(1100)에 의해 요청된 데이터를 메모리 칩(1312)으로부터 읽기 위해 메모리 칩(1312)에 대해 읽기 동작이 수행될 수 있다. 읽기 동작 동안, 메모리 칩(1312)의 메모리 셀들에 저장된 데이터가 읽힐 수 있다. 메모리 칩(1312)은 메모리 셀들로부터 읽힌 데이터를 메모리 칩(1312)의 페이지 버퍼에 임시로 저장할 수 있다(도 7의 S148).
컨트롤러(1330)가 재개된 DMA 쓰기 동작을 처리하는 동안, 읽기 커맨드에 응답하여, 메모리 칩(1312)의 메모리 셀들로부터 읽힌 데이터가 메모리 칩(1312)의 페이지 버퍼에 저장될 수 있다. 메모리 셀들의 데이터를 페이지 버퍼에 저장하는 것은 메모리 칩(1312) 내부에서 수행될 수 있고, 채널(CH1)을 점유하지 않을 수 있다. 따라서, 메모리 칩(1311)과 컨트롤러(1330) 사이의 재개된 통신은 메모리 칩(1312)의 메모리 셀들로부터 읽힌 데이터를 메모리 칩(1312)의 페이지 버퍼에 저장하는 것과 동시에(Concurrent) 수행될 수 있다.
DMA 쓰기 동작이 채널(CH1)을 통해 재개됨에 따라, 컨트롤러(1330)는 아직 메모리 칩(1311)으로 제공되지 않은 LSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다(도 7의 S121b). 나아가, 컨트롤러(1330)는 채널(CH1)을 통해 CSB 페이지의 데이터 및 MSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다(도 7의 S123 및 S125).
컨트롤러(1330)가 중단된 DMA 동작을 재개한 후, 메모리 칩(1311)은 부분적으로 저장되거나 출력된 데이터 외의 나머지 데이터를 저장하거나 출력할 수 있다. 예로서, LSB 페이지의 나머지 데이터, CSB 페이지의 데이터, 및 MSB 페이지의 데이터가 메모리 칩(1311)의 페이지 버퍼(140a)에 저장될 수 있다(도 7의 S122b, S124, 및 S126). 따라서, DMA 쓰기 동작과 관련되는 데이터가 메모리 칩(1311)에 완전히 저장될 수 있고, 컨트롤러(1330)는 DMA 쓰기 동작이 완료된 것을 확인할 수 있다(도 7의 S150, 도 8의 시각 t16).
DMA 쓰기 동작이 완료된 후(즉, 메모리 칩(1311)과 컨트롤러(1330) 사이의 재개된 통신이 종료된 후), 컨트롤러(1330)는 메모리 칩(1312)에서의 읽기 동작의 상태를 확인할 수 있다(도 7의 S160, 도 8의 시각 t17). 읽기 동작이 완료된 경우(즉, 메모리 셀들의 데이터가 페이지 버퍼로 완전히 읽힌 경우), 메모리 칩(1312)은 페이지 버퍼에 저장된 데이터를 출력할 수 있다(도 7의 S165, 도 8의 시각 t18). 따라서, 메모리 칩(1312)은, 채널(CH1)을 통해, 호스트(1100)에 의해 요청된 데이터를 컨트롤러(1330)로 출력할 수 있다.
이후, 컨트롤러(1330)는 호스트(1100)로 읽기 데이터를 출력할 수 있다(도 7의 S170). 읽기 데이터는 메모리 칩(1312)으로부터 출력되는 데이터에 기초하여 출력될 수 있다. 호스트(1100)는 읽기 데이터가 잘 수신되었음을 지시하는 응답을 컨트롤러(1330)로 제공할 수 있다(도 7의 S175).
도 7 및 도 8의 예에서, DMA 쓰기 커맨드가 발행된 시각 t11과 메모리 칩(1312)이 데이터를 출력하는 시각 t18 사이의 시간 길이는 약 60μs 정도일 수 있다. 메모리 칩(1311)에 대한 DMA 쓰기 동작이 처리되는 동안, 메모리 칩(1312)에 대한 읽기 동작이 동시에 수행될 수 있다. 따라서, DMA 쓰기 커맨드가 발행된 후 메모리 칩(1312)이 데이터를 출력하기까지 소요되는 시간이 도 6의 예에 비해 단축될 수 있다. 메모리 칩(1312)의 페이지 버퍼의 용량이 커질 경우, 메모리 칩(1312)에 대한 읽기 동작을 미리 시작하는 것은 더욱 유익할 수 있다.
도 7 및 도 8의 예에서, 메모리 칩(1312)으로 지시되는 읽기 요청이 LSB 쓰기 동작 동안 수신되는 것으로 설명되었다. 그러나, 본 발명은 이에 한정되지 않고, 읽기 요청은 DMA 쓰기 동작 동안 또는 DMA 쓰기 동작과 무관하게 어느 시점에서든 수신될 수 있다. 읽기 요청이 DMA 쓰기 동작 동안(예컨대, CSB 쓰기 동작 또는 MSB 쓰기 동작 동안) 수신되는 경우, DMA 쓰기 동작은 일시적으로 중단될 수 있다.
나아가, 도 7 및 도 8의 예에서, 메모리 칩(1311)으로 지시되는 DMA 쓰기 동작이 설명되었다. 그러나, 이는 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다. 도 7 및 도 8의 예는 메모리 칩(1311)으로 지시되는 DMA 읽기 동작 및 다른 내부 동작과 관련하여 유사하게 적용될 수 있다.
예로서, 컨트롤러(1330)가 메모리 칩(1311)으로 지시되는 DMA 읽기 동작을 처리하는 동안 메모리 칩(1312)으로 지시되는 읽기 요청을 호스트(1100)로부터 수신하는 경우, 컨트롤러(1330)는 DMA 읽기 동작을 중단할 수 있다. 컨트롤러(1330)는 DMA 읽기 동작을 중단한 동안 읽기 커맨드를 메모리 칩(1312)으로 발행할 수 있고, 그 뒤 중단된 DMA 읽기 동작을 재개할 수 있다.
도 7 및 도 8의 예에 따르면, 스토리지 장치(1300)는 호스트(1100)로부터의 읽기 요청에 빠르게 응답하기 위해 DMA 동작을 일시적으로 중단할 수 있다. 스토리지 장치(1300)는 호스트(1100)로부터 요청되는 읽기 데이터를 빠르게 출력할 수 있고, 호스트(1100)로부터의 읽기 요청에 대한 짧은 읽기 응답 시간을 제공할 수 있다. 따라서, 서비스의 품질이 향상될 수 있고, 사용자의 만족도가 높아질 수 있다.
도 9는 도 3의 컨트롤러(1330)와 관련되는 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 컨트롤러(1330)는 도 9의 컨트롤러(1330a)를 포함할 수 있다. 예로서, 컨트롤러(1330a)는 내부 버퍼(1331), 메모리 인터페이스 회로(1333), 및 카운터(1335)를 포함할 수 있다.
메모리 인터페이스 회로(1333)는 컨트롤러(1330a)와 메모리 장치들(예컨대, 메모리 칩들(1311, 1312)) 사이의 인터페이싱을 제공할 수 있다. 예로서, 메모리 인터페이스 회로(1333)는 내부 버퍼(1331)(및/또는 버퍼 메모리(1350))와 메모리 장치들 사이에서 데이터 경로를 제공할 수 있다. 메모리 인터페이스 회로(1333)는 송신/수신 회로, 인코딩/디코딩 회로 등 다양한 회로를 포함할 수 있다.
카운터(1335)는 카운트 값(CV)을 관리할 수 있다. 카운트 값(CV)은 DMA 동작에 따라 메모리 장치들과 컨트롤러(1330a) 사이에서 교환되는 데이터의 양과 관련될 수 있다. 예로서, 카운터(1335)는 특정 메모리 칩과 컨트롤러(1330a) 사이에서 전송 단위 크기의 데이터가 교환될 때마다 카운트 값(CV)을 증가시킬 수 있다. 예로서, 카운터(1335)는 업 카운터(Up-counter) 회로를 포함할 수 있다. 전송 단위 크기는 컨트롤러(1330a)와 각 메모리 칩 사이에서 교환되는 데이터의 단위 크기에 대응할 수 있다.
카운트 값(CV)은 얼마나 많은 데이터가 DMA 쓰기 동작에 따라 특정 메모리 칩으로 제공되었는지 또는 DMA 읽기 동작에 따라 특정 메모리 칩으로부터 수신되었는지 판별하기 위해 참조될 수 있다. 예로서, 카운트 값(CV)은 DMA 동작의 완료에 응답하여 초기화될 수 있다(예컨대, "0"으로 설정될 수 있다).
도 7 및 도 8을 참조하여 설명된 것처럼, 컨트롤러(1330a)는 호스트(1100)로부터의 읽기 요청에 응답하기 위해 DMA 동작을 일시적으로 중단할 수 있다. 중단된 DMA 동작이 재개되는 경우, 컨트롤러(1330a)는 DMA 동작이 중단되기 전까지 증가한 카운트 값(CV)에 기초하여, 중단된 DMA 동작이 재개된 직후에 특정 메모리 칩과 교환될 데이터에 관한 정보를 획득할 수 있다.
예로서, 컨트롤러(1330a)는 카운트 값(CV)에 기초하여, 어느 데이터가 다음에 특정 메모리 칩과 교환될 것인지 판별할 수 있다. 예로서, 컨트롤러(1330a)는 카운트 값(CV)에 기초하여, 다음에 교환될 데이터와 관련되는 특정 메모리 칩의 페이지 버퍼의 메모리 위치(즉, 어드레스)를 판별할 수 있다.
컨트롤러(1330a)가 DMA 동작을 중단하는 경우, 컨트롤러(1330a)는 어떤 중단 커맨드 없이 단순히 DMA 동작을 중단할 수 있다. 또는, 컨트롤러(1330a)는 특정 메모리 칩에 대한 DMA 동작이 중단되도록 중단 커맨드를 발행할 수 있다.
컨트롤러(1330a)가 중단된 DMA 동작을 재개하는 경우, 컨트롤러(1330a)는 카운트 값(CV)에 기초하여 획득되는 정보(예컨대, 어드레스 정보)를 특정 메모리 칩으로 전송할 수 있다. 예로서, 컨트롤러(1330a)가 특정 메모리 칩으로 어드레스 정보를 전송하는 경우, DMA 동작은 그 어드레스 정보에 의해 지시되는 페이지 버퍼의 메모리 위치에서부터 재개될 수 있다.
컨트롤러(1330a)가 중단된 DMA 동작을 재개하는 경우, 컨트롤러(1330a)는 어떤 재개 커맨드 없이 어드레스 정보에 기초하여 DMA 동작을 재개할 수 있다. 또는, 컨트롤러(1330a)는 특정 메모리 칩에 대한 DMA 동작이 재개되도록 재개 커맨드를 발행할 수 있다.
도 10은 도 9의 예시적인 구성과 관련되는 스토리지 장치(1300)의 예시적인 동작들을 설명하기 위한 개념도이다. 예로서, 도 10은 메모리 칩(1311)으로 지시되는 DMA 쓰기 동작을 중단하고 재개하는 과정을 보여준다.
예로서, 데이터(D1 내지 Dr)가 페이지 버퍼(140a)로 전송되기 위해 내부 버퍼(1331)에 저장되어 있을 수 있다. 데이터(D1 내지 Dr)가 아직 페이지 버퍼(140a)로 전송되지 않은 경우, 카운트 값(CV)은 "0"에 대응할 수 있고 페이지 버퍼(140a)는 비어있을 수 있다.
이후, 예로서, 데이터(D1 내지 D4)가 페이지 버퍼(140a)에 저장될 수 있다. 4개의 전송 단위 크기의 데이터(D1 내지 D4)가 메모리 인터페이스 회로(1333)를 통해 페이지 버퍼(140a)로 전송됨에 따라, 카운터(1335)는 카운트 값(CV)을 "4"에 대응하도록 증가시킬 수 있다. 예로서, 데이터(D1 내지 D4)가 전송된 후, 컨트롤러(1330)는 읽기 요청에 응답하기 위해 DMA 쓰기 동작을 중단할 수 있다.
중단된 DMA 쓰기 동작이 재개될 때, 컨트롤러(1330)는 "4"에 대응하는 카운트 값(CV)을 참조하여, 데이터(D5)가 다음에 전송될 것으로 판별할 수 있다. 나아가, 컨트롤러(1330)는 데이터(D5)가 저장될 페이지 버퍼(140a)의 메모리 위치를 지시하는 컬럼 어드레스(Column Address; CA[5])를 데이터(D5)와 함께 페이지 버퍼(140a)로 전송할 수 있다.
데이터(D5)가 메모리 인터페이스 회로(1333)를 통해 페이지 버퍼(140a)로 전송됨에 따라, 카운터(1335)는 카운트 값(CV)을 "5"에 대응하도록 증가시킬 수 있다. 예로서, 데이터(D1 내지 Dr)가 완전히 페이지 버퍼(140a)로 전송된 후, 카운트 값(CV)은 "0"에 대응하도록 초기화될 수 있다.
도 11은 도 7의 예시적인 동작들과 관련되는 컨트롤러(1330)의 예시적인 동작을 설명하는 흐름도이다.
컨트롤러(1330)는 대상 메모리 칩에 대한 읽기 요청을 호스트(1100)로부터 수신할 수 있다(S210). 대상 메모리 칩은 읽기 요청에 기초하여 요청되는 데이터를 저장하고 있는 메모리 칩(예컨대, 도 7 및 도 8의 메모리 칩(1312))일 수 있다.
컨트롤러(1330)는 대상 메모리 칩이 동작할 준비가 되었는지 여부를 확인할 수 있다(S220). 대상 메모리 칩이 준비되지 않은 경우(S220의 No), 컨트롤러(1330)는 읽기 요청에 응답하는 것을 대기할 수 있다(S225). 반면, 대상 메모리 칩이 준비된 경우(S220의 Yes), 컨트롤러(1330)는 다른 메모리 칩에 대한 DMA 동작이 대상 메모리 칩과 연결되는 채널을 통해 수행되고 있는지 여부를 판별할 수 있다(S230).
다른 메모리 칩에 대한 DMA 동작이 수행되고 있는 경우(S230의 Yes), 컨트롤러(1330)는 그 DMA 동작을 일시적으로 중단할 수 있고(S240), 대상 메모리 칩으로 읽기 커맨드를 발행할 수 있다(S243). 이후, 컨트롤러(1330)는 중단된 DMA 동작을 재개할 수 있다(S246). 한편, 다른 메모리 칩에 대한 DMA 동작이 수행되지 않고 공유된 채널이 가용한 경우(S230의 No), 컨트롤러(1330)는 대상 메모리 칩으로 읽기 커맨드를 발행할 수 있다(S290).
DMA 동작이 완료된 경우 또는 DMA 동작이 수행되지 않는 경우, 컨트롤러(1330)는 대상 메모리 칩에 대한 읽기 동작이 완료되었는지 여부를 판별할 수 있다(S250). 읽기 동작이 완료되지 않은 경우(S250의 No), 컨트롤러(1330)는 읽기 동작이 완료될 때까지 대기할 수 있다(S255). 반면, 읽기 동작이 완료된 경우(S250의 Yes), 컨트롤러(1330)는 대상 메모리 칩으로부터 출력되는 데이터를 수신할 수 있고(S260), 수신된 데이터에 기초하여 호스트(1100)로 읽기 데이터를 출력할 수 있다(S265).
도 12는 도 3의 예시적인 구성과 관련되는 스토리지 장치(1300)의 예시적인 동작들을 설명하는 흐름도이다. 도 13은 도 12의 예시적인 동작들을 설명하기 위한 타이밍도이다.
호스트(1100)는 쓰기 데이터와 함께 쓰기 요청을 컨트롤러(1330)로 제공할 수 있다(도 12의 S310). 컨트롤러(1330)는 쓰기 데이터를 내부 버퍼(1331) 및/또는 버퍼 메모리(1350)에 임시로 저장할 수 있다(도 12의 S315). 컨트롤러(1330)는 쓰기 데이터가 잘 수신되었음을 지시하는 응답을 호스트(1100)로 제공할 수 있다(도 12의 S318).
쓰기 동작에 요구되는 크기의 데이터가 누적된 경우, 컨트롤러(1330)는 채널(CH1)을 통해 메모리 칩(1311)으로 지시되는 DMA 쓰기 커맨드를 발행할 수 있다(도 12의 S320, 도 13의 시각 t21). 나아가, 컨트롤러(1330)는 채널(CH1)을 통해 LSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다(도 12의 S321a).
예로서, 컨트롤러(1330)가 LSB 쓰기 동작을 위해 DMA 쓰기 동작을 처리하는 동안, 컨트롤러(1330)는 메모리 칩(1312)으로 지시되는 읽기 요청을 호스트(1100)로부터 수신할 수 있다(도 12의 S330, 도 13의 시각 t22). 컨트롤러(1330)는 읽기 요청에 응답하여, 메모리 칩(1311)에 대한 DMA 쓰기 동작을 중단할 수 있다(도 12의 S335, 도 13의 시각 t23). 메모리 칩(1311)에 대한 DMA 쓰기 동작이 중단됨에 따라, LSB 페이지의 데이터가 메모리 칩(1311)의 페이지 버퍼(140a)에 부분적으로 저장될 수 있다(도 12의 S322a).
컨트롤러(1330)는, 메모리 칩(1311)과의 통신을 중단한 동안, 채널(CH1)을 통해, 시각 t22에서 수신된 읽기 요청과 관련되는 읽기 커맨드를 메모리 칩(1312)으로 송신할 수 있다(도 12의 S340, 도 13의 시각 t24). 컨트롤러(1330)는, 읽기 커맨드를 메모리 칩(1312)으로 송신한 후, 중단된 DMA 쓰기 동작을 재개할 수 있다(도 12의 S345, 도 13의 시각 t25).
한편, 읽기 커맨드에 응답하여, 호스트(1100)에 의해 요청된 데이터를 메모리 칩(1312)으로부터 읽기 위해 메모리 칩(1312)에 대해 읽기 동작이 수행될 수 있다. 읽기 동작 동안, 메모리 칩(1312)의 메모리 셀들에 저장된 데이터가 읽힐 수 있다. 메모리 칩(1312)은 메모리 셀들로부터 읽힌 데이터를 메모리 칩(1312)의 페이지 버퍼에 임시로 저장할 수 있다(도 12의 S348).
DMA 쓰기 동작이 채널(CH1)을 통해 재개됨에 따라, 컨트롤러(1330)는 아직 메모리 칩(1311)으로 제공되지 않은 LSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다(도 12의 S321b). 나아가, 컨트롤러(1330)는 채널(CH1)을 통해 CSB 페이지의 데이터 및 MSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다(도 12의 S323 및 S325a). 따라서, LSB 페이지의 나머지 데이터, CSB 페이지의 데이터, 및 MSB 페이지의 데이터가 메모리 칩(1311)의 페이지 버퍼(140a)에 저장될 수 있다(도 12의 S322b, S324, 및 S326a).
몇몇 실시 예에서, 컨트롤러(1330)가 재개된 DMA 쓰기 동작을 처리하는 동안 기준 시간이 지나는 경우, 컨트롤러(1330)는 재개된 DMA 쓰기 동작을 재중단(Re-suspend)할 수 있다(도 12의 S350, 도 13의 시각 t26). 메모리 칩(1311)에 대한 DMA 쓰기 동작이 재중단됨에 따라, MSB 페이지의 데이터가 메모리 칩(1311)의 페이지 버퍼(140a)에 부분적으로 저장될 수 있다(도 12의 S326a).
기준 시간은 메모리 칩(1312)의 메모리 셀들로부터 메모리 칩(1312)의 페이지 버퍼로 데이터를 읽는 데에 소요되는 것으로 예상되는 시간과 관련될 수 있다. 예로서, 기준 시간은 예상되는 시간과 실질적으로 동일하게 설정될 수 있고, 또는 예상되는 시간보다 조금 더 짧게 또는 조금 더 길게 설정될 수 있다.
컨트롤러(1330)는, 메모리 칩(1311)과의 통신을 재중단한 후, 채널(CH1)을 통해, 메모리 칩(1312)에서의 읽기 동작의 상태를 확인할 수 있다(도 12의 S360, 도 13의 시각 t27). 읽기 동작이 완료된 경우(즉, 메모리 셀들의 데이터가 페이지 버퍼로 완전히 읽힌 경우), 메모리 칩(1312)은 읽기 요청과 관련하여 페이지 버퍼에 저장된 데이터를 컨트롤러(1330)로 출력할 수 있다(도 12의 S363, 도 13의 시각 t28).
메모리 칩(1312)이 채널(CH1)을 통해 데이터를 출력하는 동안, 채널(CH1)을 통한 메모리 칩(1311)과 컨트롤러(1330) 사이의 통신은 중단될 수 있다. 즉, 도 12 및 도 13의 예에서, 메모리 칩(1311)에 대한 DMA 쓰기 동작이 완료되었는지 여부와 관계없이 메모리 칩(1312)으로 지시되는 읽기 요청을 더 먼저 처리하기 위해, 재개된 DMA 쓰기 동작이 기준 시간의 경과에 응답하여 재중단될 수 있다.
메모리 칩(1312)이 읽기 커맨드에 기초하여 데이터를 완전히 출력한 후, 컨트롤러(1330)는 재중단된 DMA 쓰기 동작을 재개할 수 있다(도 12의 S366, 도 13의 시각 t29). DMA 쓰기 동작이 재개됨에 따라, 컨트롤러(1330)는 아직 메모리 칩(1311)으로 제공되지 않은 MSB 페이지의 데이터를 메모리 칩(1311)으로 제공할 수 있다(도 12의 S325b).
나아가, MSB 페이지의 나머지 데이터가 메모리 칩(1311)의 페이지 버퍼(140a)에 저장될 수 있다(도 12의 S326). 따라서, DMA 쓰기 동작과 관련되는 데이터가 메모리 칩(1311)에 완전히 저장될 수 있고, 컨트롤러(1330)는 DMA 쓰기 동작이 완료된 것을 확인할 수 있다(도 12의 S380, 도 13의 시각 t30).
DMA 쓰기 동작이 이어서 진행되는 동안, 컨트롤러(1330)는 호스트(1100)로 읽기 데이터를 출력할 수 있다(도 12의 S370). 읽기 데이터는 메모리 칩(1312)으로부터 출력되는 데이터에 기초하여 출력될 수 있다. 호스트(1100)는 읽기 데이터가 잘 수신되었음을 지시하는 응답을 컨트롤러(1330)로 제공할 수 있다(도 12의 S375).
도 12 및 도 13의 예에서, DMA 쓰기 커맨드가 발행된 시각 t21과 메모리 칩(1312)이 데이터를 출력하는 시각 t28 사이의 시간 길이는 약 52μs 정도일 수 있다. DMA 쓰기 동작이 두 번 중단됨에 따라, 메모리 칩(1311)에 대한 DMA 쓰기 동작이 완료되기 전에 메모리 칩(1312)이 읽기 요청과 관련되는 데이터를 출력할 수 있다. 몇몇 경우, 컨트롤러(1330)는 DMA 쓰기 동작이 완료되기 전에 호스트(1100)로 읽기 데이터를 출력할 수 있다. 따라서, DMA 쓰기 커맨드가 발행된 후 메모리 칩(1312)이 데이터를 출력하기까지 소요되는 시간이 도 7 및 도 8의 예에 비해 더욱 단축될 수 있다.
도 12 및 도 13의 예에서, 메모리 칩(1312)으로 지시되는 읽기 요청이 LSB 쓰기 동작 동안 수신되고 재개된 DMA 쓰기 동작이 MSB 쓰기 동작 동안 재중단되는 것으로 설명되었다. 그러나, 본 발명은 이에 한정되지 않는다. 읽기 요청은 DMA 쓰기 동작 동안 또는 DMA 쓰기 동작과 무관하게 어느 시점에서든 수신될 수 있고, 재개된 DMA 쓰기 동작은 기준 시간의 경과에 응답하여 어느 시점에서든 재중단될 수 있다.
나아가, 도 12 및 도 13의 예에서, 메모리 칩(1311)으로 지시되는 DMA 쓰기 동작이 설명되었다. 그러나, 이는 더 나은 이해를 가능하게 하기 위해 제공되고, 본 발명을 한정하도록 의도되지 않는다. 도 12 및 도 13의 예는 메모리 칩(1311)으로 지시되는 DMA 읽기 동작 및 다른 내부 동작과 관련하여 유사하게 적용될 수 있다.
예로서, 컨트롤러(1330)는 DMA 읽기 동작을 중단한 동안 읽기 커맨드를 메모리 칩(1312)으로 발행할 수 있고, 그 뒤 중단된 DMA 읽기 동작을 재개할 수 있다. 재개된 DMA 읽기 동작이 처리되는 동안 기준 시간이 지나는 경우, 컨트롤러(1330)는 재개된 DMA 읽기 동작을 재중단할 수 있다. DMA 읽기 동작이 재중단된 동안, 메모리 칩(1312)이 읽기 요청과 관련되는 데이터를 출력할 수 있다.
도 14는 도 3의 컨트롤러(1330)와 관련되는 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 컨트롤러(1330)는 도 14의 컨트롤러(1330b)를 포함할 수 있다. 예로서, 컨트롤러(1330b)는 내부 버퍼(1331), 메모리 인터페이스 회로(1333), 카운터(1335), 및 타이머(1337)를 포함할 수 있다.
타이머(1337)는 기준 시간을 측정할 수 있다. 예로서, 타이머(1337)는 클록에 응답하여 시간의 경과를 카운트하도록 구성되는 타이머 회로를 포함할 수 있다. 예로서, 타이머(1337)는 DMA 동작이 재개됨에 응답하여 초기화될 수 있고, 기준 시간의 경과에 응답하여 시간 만료를 알릴 수 있다. 컨트롤러(1330b)는, 타이머(1337)로부터의 알림에 응답하여, 재개된 DMA 동작을 재중단할 수 있다.
도 15는 도 12의 예시적인 동작들과 관련되는 컨트롤러(1330)의 예시적인 동작을 설명하는 흐름도이다.
컨트롤러(1330)는 대상 메모리 칩에 대한 읽기 요청을 호스트(1100)로부터 수신할 수 있다(S410). 컨트롤러(1330)는 대상 메모리 칩이 동작할 준비가 되었는지 여부를 확인할 수 있다(S420).
대상 메모리 칩이 준비되지 않은 경우(S420의 No), 컨트롤러(1330)는 읽기 요청에 응답하는 것을 대기할 수 있다(S425). 반면, 대상 메모리 칩이 준비된 경우(S420의 Yes), 컨트롤러(1330)는 다른 메모리 칩에 대한 DMA 동작이 대상 메모리 칩과 연결되는 채널을 통해 수행되고 있는지 여부를 판별할 수 있다(S430).
다른 메모리 칩에 대한 DMA 동작이 수행되고 있는 경우(S430의 Yes), 컨트롤러(1330)는 그 DMA 동작을 일시적으로 중단할 수 있고(S440), 대상 메모리 칩으로 읽기 커맨드를 발행할 수 있다(S443). 이후, 컨트롤러(1330)는 중단된 DMA 동작을 재개할 수 있다(S446).
컨트롤러(1330)는 DMA 동작이 재개된 후 기준 시간이 지났는지 여부를 판별할 수 있다(S450). 기준 시간이 지나지 않은 경우(S450의 No), 컨트롤러(1330)는 DMA 동작을 계속 진행할 수 있다. 반면, 기준 시간이 지난 경우(S450의 Yes), 컨트롤러(1330)는 DMA 동작을 재중단할 수 있다(S460). DMA 동작이 재중단된 동안, 컨트롤러(1330)는 대상 메모리 칩으로부터 출력되는 데이터를 수신할 수 있고(S470), 수신된 데이터에 기초하여 호스트(1100)로 읽기 데이터를 출력할 수 있다(S475).
한편, 다른 메모리 칩에 대한 DMA 동작이 수행되지 않고 공유된 채널이 가용한 경우(S430의 No), 컨트롤러(1330)는 대상 메모리 칩으로 읽기 커맨드를 발행할 수 있다(S490). 따라서, 컨트롤러(1330)는 대상 메모리 칩으로부터 출력되는 데이터를 수신할 수 있고(S493), 수신된 데이터에 기초하여 호스트(1100)로 읽기 데이터를 출력할 수 있다(S496).
도 16은 도 3의 예시적인 구성들과 관련되는 스토리지 장치(1300)의 예시적인 동작들을 설명하기 위한 타이밍도이다. 도 16의 예시적인 동작들은 도 5의 멀티-플레인 구조와 관련될 수 있다.
몇몇 경우, 컨트롤러(1330)는 메모리 칩(1311)으로 지시되는 DMA 읽기 동작이 요구됨을 판별할 수 있고, 메모리 칩(1311)으로 DMA 읽기 커맨드를 발행할 수 있다(시각 t31). 이를 위해, 컨트롤러(1330)는 호스트(1100)의 개입 없이 채널(CH1)을 통해 메모리 칩(1311)과 통신할 수 있다. 플레인(PLN1)의 메모리 셀 어레이의 데이터는 채널(CH1)을 통해 컨트롤러(1330)로 출력될 수 있다.
예로서, 컨트롤러(1330)가 플레인(PLN1)의 메모리 셀 어레이로 지시되는 동작을 처리하는 동안, 컨트롤러(1330)는 메모리 칩(1312)으로 지시되는 읽기 요청을 호스트(1100)로부터 수신할 수 있다(시각 t32). 컨트롤러(1330)는 읽기 요청에 응답하여, 메모리 칩(1311)에 대한 DMA 읽기 동작을 일시적으로 중단할 수 있다(시각 t33). 컨트롤러(1330)가 DMA 읽기 동작을 중단하기 전, DMA 읽기 동작에 의해 메모리 칩(1311)으로부터 출력될 데이터는 부분적으로 출력될 수 있다.
플레인(PLN1)의 메모리 셀 어레이로 지시되는 동작이 부분적으로 처리되고 중단됨에 따라, 컨트롤러(1330)는, 채널(CH1)을 통해, 시각 t32에서 수신된 읽기 요청과 관련되는 읽기 커맨드를 메모리 칩(1312)으로 송신할 수 있다(시각 t34). 컨트롤러(1330)는, 읽기 커맨드를 메모리 칩(1312)으로 송신한 후, 중단된 DMA 읽기 동작을 재개할 수 있다(시각 t35).
한편, 읽기 커맨드에 응답하여, 호스트(1100)에 의해 요청된 데이터를 메모리 칩(1312)으로부터 읽기 위해 메모리 칩(1312)에 대해 읽기 동작이 수행될 수 있다. 읽기 동작 동안, 메모리 칩(1312)은 메모리 셀들로부터 읽힌 데이터를 메모리 칩(1312)의 페이지 버퍼에 임시로 저장할 수 있다. 메모리 칩(1311)과 컨트롤러(1330) 사이의 재개된 통신은 메모리 칩(1312)의 메모리 셀들로부터 읽힌 데이터를 메모리 칩(1312)의 페이지 버퍼에 저장하는 것과 동시에 수행될 수 있다.
DMA 읽기 동작이 채널(CH1)을 통해 재개됨에 따라, 컨트롤러(1330)는 부분적으로 처리된 동작에서 처리되지 않은 나머지 부분의 동작을 처리할 수 있다. 예로서, 컨트롤러(1330)는 플레인(PLN1)의 메모리 셀 어레이의 아직 출력되지 않은 나머지 데이터를 수신할 수 있다. 나아가, 컨트롤러는 채널(CH1)을 통해 플레인(PLN2)의 메모리 셀 어레이의 데이터, 플레인(PLN3)의 메모리 셀 어레이의 데이터, 및 플레인(PLN4)의 메모리 셀 어레이의 데이터를 수신할 수 있다.
컨트롤러(1330)가 중단된 DMA 읽기 동작을 재개한 후, 메모리 칩(1311)은 부분적으로 출력되었던 데이터 외의 나머지 데이터를 출력할 수 있다. 따라서, DMA 읽기 동작과 관련되는 데이터가 메모리 칩(1311)으로부터 완전히 출력될 수 있고, 컨트롤러(1330)는 DMA 읽기 동작이 완료된 것을 확인할 수 있다(시각 t36). DMA 읽기 동작이 완료된 후, 컨트롤러(1330)는 메모리 칩(1312)에서의 읽기 동작의 상태를 확인할 수 있다(시각 t37).
읽기 동작이 완료된 경우, 메모리 칩(1312)은 페이지 버퍼에 저장된 데이터를 출력할 수 있다(시각 t38). 메모리 칩(1312)은, 채널(CH1)을 통해, 호스트(1100)에 의해 요청된 데이터를 컨트롤러(1330)로 출력할 수 있다. 컨트롤러(1330)는 메모리 칩(1312)으로부터 출력되는 데이터에 기초하여 호스트(1100)로 읽기 데이터를 출력할 수 있다.
예로서, 하나의 플레인의 메모리 셀 어레이로부터 데이터를 출력하는 데에 소요되는 시간은 1.5μs일 수 있고, 호스트(1100)로부터의 읽기 요청을 처리하는 데에 소요되는 시간은 3μs일 수 있다. 이 예에서, DMA 읽기 커맨드가 발행된 시각 t31과 메모리 칩(1312)이 데이터를 출력하는 시각 t38 사이의 시간 길이는 약 10μs 정도일 수 있다. 다만, 이 시간들은 더 나은 이해를 가능하게 하기 위해 예들로서 제공되고, 본 발명을 한정하도록 의도되지 않는다.
만일 DMA 읽기 동작의 중단 없이 DMA 읽기 동작이 완료된 후 컨트롤러(1330)가 읽기 요청에 응답한다면, DMA 읽기 커맨드가 발행된 후 메모리 칩(1312)이 데이터를 출력하기까지 소요되는 시간은 약 13μs 정도일 수 있다. 따라서, DMA 읽기 동작을 중단하고 읽기 요청에 응답하는 것은 호스트(1100)에 의해 요청된 데이터를 빠르게 출력하는 데에 유익함이 이해될 수 있다. 나아가, 본 개시의 실시 예들은 멀티-플레인 구조에서도 유효함이 이해될 수 있다.
도 16의 예에서, 메모리 칩(1312)으로 지시되는 읽기 요청이 플레인(PLN1)의 메모리 셀 어레이의 동작 동안 수신되는 것으로 설명되었다. 그러나, 본 발명은 이에 한정되지 않고, 읽기 요청은 어느 시점에서든 수신될 수 있다. 나아가, 도 16의 예는 멀티-플레인 구조 상의 DMA 읽기 동작과 관련되지만, 도 16의 예는 멀티-플레인 구조 상의 DMA 쓰기 동작과 관련하여 유사하게 적용될 수 있다.
도 17은 도 3 및 도 5의 예시적인 구성들과 관련되는 스토리지 장치(1300)의 예시적인 동작들을 설명하기 위한 타이밍도이다. 도 17의 예시적인 동작들은 도 5의 멀티-플레인 구조와 관련될 수 있다.
도 16의 예와 유사하게, 컨트롤러(1330)는 메모리 칩(1311)으로 DMA 읽기 커맨드를 발행할 수 있다(시각 t41). 따라서, 플레인(PLN1)의 메모리 셀 어레이의 데이터가 채널(CH1)을 통해 컨트롤러(1330)로 출력될 수 있다. 예로서, 컨트롤러(1330)가 플레인(PLN1)의 메모리 셀 어레이로 지시되는 동작을 처리하는 동안, 컨트롤러(1330)는 메모리 칩(1312)으로 지시되는 읽기 요청을 호스트(1100)로부터 수신할 수 있다(시각 t42).
컨트롤러(1330)는 읽기 요청에 응답하여, 메모리 칩(1311)에 대한 DMA 읽기 동작을 일시적으로 중단할 수 있다(시각 t43). 컨트롤러(1330)는, 메모리 칩(1311)과의 통신을 중단한 동안, 채널(CH1)을 통해 읽기 커맨드를 메모리 칩(1312)으로 송신할 수 있다(시각 t44).
컨트롤러(1330)는, 읽기 커맨드를 메모리 칩(1312)으로 송신한 후, 중단된 DMA 읽기 동작을 재개할 수 있다(시각 t45). DMA 읽기 동작이 채널(CH1)을 통해 재개됨에 따라, 컨트롤러(1330)는 플레인(PLN1)의 메모리 셀 어레이의 아직 출력되지 않은 나머지 데이터 및 플레인(PLN2)의 메모리 셀 어레이의 데이터를 메모리 칩(1311)으로부터 수신할 수 있다.
몇몇 실시 예에서, 컨트롤러(1330)가 재개된 DMA 읽기 동작을 처리하는 동안 기준 시간이 지나는 경우, 컨트롤러(1330)는 재개된 DMA 읽기 동작을 재중단할 수 있다(시각 t46). 컨트롤러(1330)는, 메모리 칩(1311)과의 통신을 재중단한 후, 채널(CH1)을 통해, 메모리 칩(1312)에서의 읽기 동작의 상태를 확인할 수 있다(시각 t47). 읽기 동작이 완료된 경우, 메모리 칩(1312)은 읽기 요청과 관련되는 데이터를 컨트롤러(1330)로 출력할 수 있다(시각 t48).
메모리 칩(1312)이 읽기 커맨드에 기초하여 데이터를 완전히 출력한 후, 컨트롤러(1330)는 재중단된 DMA 읽기 동작을 재개할 수 있다(시각 t49). DMA 쓰기 동작이 재개됨에 따라, 컨트롤러(1330)는 플레인(PLN3)의 메모리 셀 어레이의 데이터 및 플레인(PLN4)의 메모리 셀 어레이의 데이터를 메모리 칩(1311)으로부터 수신할 수 있다. 따라서, DMA 읽기 동작과 관련되는 데이터가 메모리 칩(1311)으로부터 완전히 출력될 수 있고, 컨트롤러(1330)는 DMA 읽기 동작이 완료된 것을 확인할 수 있다(시각 t50).
도 17의 예에서, DMA 읽기 커맨드가 발행된 시각 t41과 메모리 칩(1312)이 데이터를 출력하는 시각 t48 사이의 시간 길이는 약 5μs 정도일 수 있다. 도 17의 예에 따르면, DMA 읽기 커맨드가 발행된 후 메모리 칩(1312)이 데이터를 출력하기까지 소요되는 시간이 도 16의 예에 비해 더욱 단축될 수 있다.
도 17의 예에서, 메모리 칩(1312)으로 지시되는 읽기 요청이 플레인(PLN1)의 메모리 셀 어레이의 동작 동안 수신되고 재개된 DMA 읽기 동작이 플레인(PLN2)의 메모리 셀 어레이의 동작 이후 재중단되는 것으로 설명되었다. 그러나, 본 발명은 이에 한정되지 않는다. 읽기 요청은 어느 시점에서든 수신될 수 있고, 재개된 DMA 쓰기 동작은 기준 시간의 경과에 응답하여 어느 시점에서든 재중단될 수 있다. 나아가, 도 17의 예는 멀티-플레인 구조 상의 DMA 읽기 동작과 관련되지만, 도 17의 예는 멀티-플레인 구조 상의 DMA 쓰기 동작과 관련하여 유사하게 적용될 수 있다.
위 설명들은 본 발명을 구현하기 위한 예시적인 구성들 및 동작들을 제공하도록 의도된다. 본 발명의 기술 사상은 위에서 설명된 실시 예들뿐만 아니라, 위 실시 예들을 단순하게 변경하거나 수정하여 얻어질 수 있는 구현들도 포함할 것이다. 또한, 본 발명의 기술 사상은 위에서 설명된 실시 예들을 앞으로 용이하게 변경하거나 수정하여 달성될 수 있는 구현들도 포함할 것이다.
1000 : 전자 시스템

Claims (20)

  1. 복수의 제1 플레인들을 포함하는 제1 메모리 칩;
    복수의 제2 플레인들을 포함하는 제2 메모리 칩; 및
    상기 제1 메모리 칩 및 상기 제2 메모리 칩과 제1 채널을 통해 연결된 컨트롤러를 포함하고,
    상기 복수의 제1 플레인들은 상기 제1 메모리 칩에서 상호 독립적으로 동작하고,
    상기 복수의 제2 플레인들은 상기 제2 메모리 칩에서 상호 독립적으로 동작하고,
    상기 컨트롤러는:
    상기 제1 채널을 통해 상기 제1 메모리 칩에 대한 제1 DMA(direct memory access) 읽기 동작을 수행하고, 상기 제1 DMA 읽기 동작은 상기 제1 채널을 통해 상기 복수의 제1 플레인들로부터 복수의 제1 페이지 데이터를 각각 수신하는 복수의 플레인 데이터 출력들을 포함하고;
    상기 제1 DMA 읽기 동작을 수행하는 동안 외부 호스트로부터 상기 제2 메모리 칩에 대한 읽기 요청을 수신하고;
    상기 읽기 요청에 응답하여, 상기 제1 DMA 읽기 동작을 중단하고, 상기 제1 채널을 통해 상기 제2 메모리 칩으로 읽기 커맨드를 전송하고;
    상기 읽기 커맨드가 전송된 이후에, 상기 중단된 제1 DMA 읽기 동작을 재개하도록 구성된 스토리지 장치.
  2. 제 1 항에 있어서,
    상기 제1 메모리 칩은 상기 복수의 제1 플레인들과 각각 연결된 복수의 제1 페이지 버퍼들을 더 포함하고,
    상기 제2 메모리 칩은 상기 복수의 제2 플레인들과 각각 연결된 복수의 제2 페이지 버퍼들을 더 포함하는 스토리지 장치.
  3. 제 2 항에 있어서,
    상기 제2 메모리 칩은 상기 읽기 커맨드에 응답하여, 상기 복수의 제2 플레인들 중 적어도 하나로부터 적어도 하나의 제2 페이지 데이터를 읽도록 구성된 스토리지 장치.
  4. 제 3 항에 있어서,
    상기 컨트롤러는:
    상기 제1 DMA 읽기 동작을 완료한 이후에, 상기 제1 채널을 통해 상기 제2 메모리 칩의 상태를 확인하고;
    상기 제2 메모리 칩의 상태를 기반으로 상기 제1 채널을 통해 상기 제2 메모리 칩에 대한 제2 DMA 읽기 동작을 수행하도록 더 구성되고,
    상기 적어도 하나의 제2 페이지 데이터는 상기 복수의 제2 페이지 버퍼들 중 적어도 하나에 저장되고,
    상기 제2 DMA 동작은 상기 제1 채널을 통해 상기 복수의 제2 페이지 버퍼들 중 상기 적어도 하나로부터 상기 적어도 하나의 제2 페이지 데이터를 수신하는 것을 포함하는 스토리지 장치.
  5. 제 4 항에 있어서,
    상기 컨트롤러는 상기 제2 DMA 읽기 동작이 수행되는 동안 상기 복수의 제1 페이지 데이터를 상기 외부 호스트로 출력하도록 구성된 스토리지 장치.
  6. 제 3 항에 있어서,
    상기 컨트롤러는:
    상기 복수의 플레인 데이터 출력들 중 적어도 하나를 완료한 이후에 상기 재개된 제1 DMA 읽기 동작을 재-중단하고;
    상기 제1 채널을 통해 상기 제2 메모리 칩의 상태를 확인하고;
    상기 제2 메모리 칩의 상태를 기반으로 상기 제1 채널을 통해 상기 제2 메모리 칩에 대한 제2 DMA 읽기 동작을 수행하고;
    상기 제2 DMA 읽기 동작이 완료된 이후에, 상기 재-중단된 제1 DMA 읽기 동작을 다시 재개하여, 상기 복수의 플레인 데이터 출력들 중 남은 플레인 데이터 출력을 수행하도록 더 구성되고,
    상기 제2 DMA 읽기 동작은 상기 제1 채널을 통해, 상기 복수의 제2 페이지 버퍼들 중 적어도 하나에 저장된 상기 적어도 하나의 제2 페이지 데이터를 수신하는 것을 포함하는 스토리지 장치.
  7. 제 6 항에 있어서,
    상기 컨트롤러는 상기 남은 플레인 데이터 출력들이 수행되는 동안, 상기 적어도 하나의 제2 페이지 데이터를 상기 외부 호스트로 전송하도록 더 구성된 스토리지 장치.
  8. 제 1 항에 있어서,
    상기 복수의 플레인 데이터 출력들 각각은 2.5 μs 동안 수행되는 스토리지 장치.
  9. 제 1 항에 있어서,
    상기 컨트롤러는 상기 복수의 제1 플레인 데이터 출력들 중 하나의 플레인 데이터 출력을 중단함으로써 상기 제1 DMA 읽기 동작을 중단하도록 구성되고, 상기 하나의 플레인 데이터 출력은 상기 읽기 요청이 수행될 때 수행 중인 동작인 스토리지 장치.
  10. 제 1 항에 있어서,
    상기 복수의 제1 플레인들의 개수는 4개 이상이고,
    상기 복수의 제2 플레인들의 개수는 4개 이상인 스토리지 장치.
  11. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제1 DMA 읽기 동작에 의해 수신된 상기 복수의 제1 페이지 데이터를 저장하도록 구성된 내부 버퍼 메모리를 포함하는 스토리지 장치.
  12. 제1 메모리 칩, 제2 메모리 칩, 및 상기 제1 및 제2 메모리 칩들과 제1 채널을 통해 연결된 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서,
    상기 컨트롤러에 의해, 상기 제1 채널을 통해 상기 제1 메모리 칩에 대한 제1 DMA(direct memory access) 읽기 동작을 수행하는 단계;
    상기 컨트롤러에 의해, 상기 제1 DMA 읽기 동작이 수행되는 동안 외부 호스트로부터 수신된 상기 제2 메모리 칩에 대한 읽기 요청에 응답하여 상기 제1 DMA 동작을 중단하는 단계;
    상기 컨트롤러에 의해, 상기 제1 채널을 통해 상기 제2 메모리 칩에 대한 읽기 커맨드를 전송하는 단계;
    상기 컨트롤러에 의해, 상기 읽기 커맨드를 전송한 이후에, 상기 중단된 제1 DMA 읽기 동작을 재개하는 단계를 포함하고,
    상기 제1 메모리 칩은 복수의 제1 플레인들을 포함하고,
    상기 제2 메모리 칩은 복수의 제2 플레인들을 포함하고,
    상기 복수의 제1 플레인들은 상기 제1 메모리 칩에서 상호 독립적으로 동작하고,
    상기 복수의 제2 플레인들은 상기 제2 메모리 칩에서 상호 독립적으로 동작하는 동작 방법.
  13. 제 12 항에 있어서,
    상기 제2 메모리 칩에 의해, 상기 읽기 커맨드에 응답하여 읽기 동작을 수행하는 단계를 더 포함하는 동작 방법.
  14. 제 13 항에 있어서,
    상기 컨트롤러에 의해, 상기 재개된 제1 DMA 읽기 동작이 완료된 이후에 상기 제1 채널을 통해 상기 제2 메모리 칩에 대한 제2 DMA 읽기 동작을 수행하는 단계; 및
    상기 컨트롤러에 의해, 상기 제2 DMA 읽기 동작이 수행되는 동안, 상기 제1 DMA 읽기 동작에 의해 수신된 복수의 제1 페이지 데이터를 상기 외부 호스트로 전송하는 단계를 더 포함하고,
    상기 제2 DMA 읽기 동작은 상기 제1 채널을 통해 상기 읽기 동작에 의해 읽어진 제2 데이터를 수신하는 것을 포함하는 동작 방법.
  15. 제 13 항에 있어서,
    상기 컨트롤러에 의해, 상기 읽기 커맨드가 전송된 시점으로부터 기준 시간이 경과된 이후에 상기 재개된 제1 DMA 읽기 동작을 재-중단하는 단계;
    상기 컨트롤러에 의해, 상기 제1 채널을 통해 상기 제2 메모리 칩에 대한 제2 DMA 읽기 동작을 수행하는 단계; 및
    상기 제2 DMA 읽기 동작이 완료된 이후에, 상기 재-중단된 제1 DMA 읽기 동작을 다시 재개하는 단계를 더 포함하는 동작 방법.
  16. 제 15 항에 있어서,
    상기 컨트롤러에 의해, 상기 다시 재개된 제1 DMA 읽기 동작을 수행하는 동안, 상기 제2 DMA 읽기 동작에 의해 수신된 제2 데이터를 상기 외부 호스트로 전송하는 단계를 더 포함하는 동작 방법.
  17. 제1 채널을 통해 제1 메모리 칩 및 제2 메모리 칩과 연결된 컨트롤러의 동작 방법에 있어서,
    제1 시간 동안 상기 제1 채널을 통해 상기 제1 메모리 칩에 대한 제1 DMA(direct memory access) 읽기 동작을 수행하는 단계;
    상기 제1 채널을 통해 상기 제2 메모리 칩으로 읽기 커맨드를 전송하는 단계; 및
    제2 시간 동안 상기 제1 채널을 통해 상기 제2 메모리 칩에 대한 제2 DMA 읽기 동작을 수행하는 단계를 포함하고,
    상기 제1 메모리 칩은 복수의 제1 플레인들을 포함하고, 상기 복수의 제1 플레인들은 상기 제1 메모리 칩에서 상호 독립적으로 동작하고,
    상기 복수의 제1 플레인들 중 하나에 대응하는 데이터를 상기 제1 메모리 칩으로부터 수신하는 시간은 제3 시간이고,
    상기 제1 및 제2 시간들 각각은 상기 제3 시간보다 짧은 동작 방법.
  18. 제 17 항에 있어서,
    상기 복수의 제1 플레인들 중 하나에 대응하는 데이터는 상기 제1 DMA 읽기 동작 및 상기 제2 DMA 읽기 동작에 의해 수신되는 동작 방법.
  19. 제 17 항에 있어서,
    상기 제2 DMA 읽기 동작을 완료한 이후에 상기 제1 채널을 통해 상기 제2 메모리 칩의 상태를 확인하는 단계를 더 포함하는 동작 방법.
  20. 제 19 항에 있어서,
    상기 제2 메모리 칩의 상태를 기반으로 상기 제1 채널을 통해 상기 제2 메모리 칩에 대한 제3 DMA 동작을 수행하는 단계를 더 포함하는 동작 방법.
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