JP2022047854A - メモリシステム - Google Patents

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Abstract

【課題】メモリチップからコントローラへのデータの転送速度を向上させること。【解決手段】コントローラは、第１データがメモリチップの第１バッファに読み出された場合に、複数の第２記憶領域のうちの１つである第３記憶領域の先頭位置を示す１つの第１コマンドセットをメモリチップに送信する。第１データは、複数の第２記憶領域に格納されていた複数の第１データセグメントを含む。メモリチップの回路は、コントローラが第１コマンドセットをメモリチップに送信した後から、コントローラが第２コマンドセットをメモリチップに送信するまでの間に、第２データセグメントと、第３データセグメントと、をコントローラに出力する。第２データセグメントは、第３記憶領域に格納されていたデータセグメントである。第３データセグメントは、第３記憶領域とは異なる第４記憶領域に格納されていたデータセグメントである。【選択図】図７

Description

本実施形態は、メモリシステムに関する。
メモリセルアレイを備えたメモリチップと、メモリチップに対してデータの入出力を行うコントローラと、を備えたメモリシステムが知られている。このようなメモリシステムでは、メモリチップからコントローラへのデータの転送速度をできるだけ速くすることが要望されている。
特開２０１０－１８２２５４号公報 米国特許第１０２８９３０８号明細書 米国特許出願公開第２０１５／０２２０２７５号明細書
一つの実施形態は、メモリチップからコントローラへのデータの転送速度を向上させることを目的とする。
一つの実施形態によれば、メモリシステムは、メモリチップと、コントローラと、を備える。前記メモリチップは、メモリセルアレイと、第１バッファと、回路と、を備える。前記メモリセルアレイは、間隔を空けずに配置された複数の第２記憶領域を含む第１記憶領域を有する。前記回路は、前記メモリセルアレイから前記第１バッファに前記第１記憶領域の単位でデータを読み出す。前記コントローラは、データに関連付けられた論理アドレスと、前記データが格納されている前記メモリチップ内の位置を示す物理アドレスとの関係を、前記第２記憶領域の単位で管理する。前記コントローラは、第１データが前記第１バッファに読み出された場合に、前記複数の第２記憶領域のうちの１つである第３記憶領域の先頭を示す第１位置情報を含む１つの第１コマンドセットを前記メモリチップに送信する。前記第１データは、前記第１記憶領域に格納されているデータであって、前記第１領域に含まれる前記複数の第２記憶領域にそれぞれ格納されていた複数の第１データセグメントを含む。前記回路は、前記コントローラが前記第１コマンドセットを前記メモリチップに送信した後から、前記コントローラが前記第１コマンドセットの次の第２コマンドセットを前記メモリチップに送信するまでの間に、第２データセグメントと、第３データセグメントと、を前記コントローラに出力する。前記第２データセグメントは、前記複数の第１データセグメントのうちの、前記第３記憶領域に格納されていたデータセグメントである。前記第３データセグメントは、前記複数の第１データセグメントのうちの、前記複数の第２記憶領域のうちの１つであって前記第３記憶領域とは異なる第４記憶領域に格納されていたデータセグメントである。
図１は、ホスト機器に接続された第１の実施形態のメモリシステムの構成例を示す図である。 図２は、第１の実施形態のメモリチップの構成例を示す図である。 図３は、第１の実施形態のブロックの回路構成を示す図である。 図４は、第１の実施形態のメモリシステムにおけるメモリセルアレイからコントローラまでのデータフローを説明するための模式的な図である。 図５は、第１の実施形態のメモリシステムにおけるデータのリードの動作を説明するためのタイミングチャートである。 図６は、第１の実施形態のメモリシステムにおいてデータレジスタに格納される１ページ分のデータを示す模式的な図である。 図７は、第１の実施形態のメモリシステムにおけるクラスタデータを転送する際の模式的なタイミングチャートである。 図８は、第１の実施形態のコントローラの動作の一例を示すフローチャートである。 図９は、第２の実施形態のメモリシステムにおけるスーパークラスタデータの構成例示す模式的な図である。 図１０は、第２の実施形態のメモリシステムにおけるクラスタデータを転送する際の模式的なタイミングチャートである。 図１１は、第２の実施形態のコントローラの動作の一例を示すフローチャートである。 図１２は、第３の実施形態の拡張データアウトコマンドセットの構成の一例を示す模式的な図である。 図１３は、第３の実施形態のメモリチップの構成の一例を示す模式的な図である。 図１４は、第３の実施形態のメモリチップによる拡張データアウトコマンドセットに応じた動作を説明する模式的な図である。 図１５は、第３の実施形態のコントローラの動作の一例を示すフローチャートである。 図１６は、比較例が適用された場合において、図６に示されたクラスタデータを転送する際の模式的なタイミングチャートである。
以下に添付図面を参照して、実施形態のメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態のメモリシステムの構成例を示す図である。図１に示されるように、メモリシステム１は、ホスト機器３００と接続可能である。ホスト機器３００は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の端末のような情報処理装置が該当する。メモリシステム１は、ホスト機器３００の外部記憶装置として機能する。ホスト機器３００は、メモリシステム１に対し、リード要求またはライト要求などの、アクセス要求を送信することができる。
メモリシステム１は、１以上のメモリチップ１００、および１つのコントローラ２００を備える。メモリチップ１００は、例えばＮＡＮＤ型フラッシュメモリである。本実施形態のメモリシステム１は、１以上のメモリチップ１００として、メモリチップ１００＿０、１００＿１を備える。メモリシステム１に具備されるメモリチップ１００の数は、２つに限定されない。
各メモリチップ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。メモリチップ１００は、ＮＡＮＤバス４００によってコントローラ２００と接続される。メモリチップ１００は、コントローラ２００からの命令に基づいて動作する。メモリチップ１００は、コントローラ２００と、例えば８ビットの入出力信号ＩＯ＜７：０＞の送受信を行う。入出力信号ＩＯのビット幅は８ビットに限定されない。入出力信号ＩＯ＜７：０＞は、例えばコマンド、アドレス、データである。また、メモリチップ１００は、コントローラ２００から制御信号を受信し、コントローラ２００へステータス信号を送信する。
制御信号は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、一対のリードイネーブル信号ＲＥ、ＲＥｎ、一対のストローブ信号ＤＱＳ、ＤＱＳｎ、およびライトプロテクト信号ＷＰｎを含む。
チップイネーブル信号ＣＥｎは、アクセスの対象となるメモリチップ１００をイネーブル状態とするための信号である。信号ＩＯ＜７：０＞、ＤＱＳ、ＤＱＳｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ、ＲＥｎ、ＷＰｎは、２つのメモリチップ１００＿１、１００＿２に共通入力される。チップイネーブル信号ＣＥｎは、２つのメモリチップ１００＿１、１００＿２のそれぞれに個別に入力される。２つのメモリチップ１００＿１、１００＿２のうちのチップイネーブル信号ＣＥｎによってイネーブル状態とされたメモリチップ１００が、信号ＩＯ＜７：０＞、ＤＱＳ、ＤＱＳｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ、ＲＥｎ、ＷＰｎに応じた動作を実行することができる。
一対のストローブ信号ＤＱＳ、ＤＱＳｎは、入出力信号ＩＯ＜７：０＞で送信されるデータを送り先に取り込むように指示する信号である。一対のストローブ信号ＤＱＳ、ＤＱＳｎは、コントローラ２００およびメモリチップ１００のうちの、入出力信号ＩＯ＜７：０＞の送り元が送信することができる。すなわち、一対のストローブ信号ＤＱＳ、ＤＱＳｎは、コントローラ２００がメモリチップ１００に送信することもできるし、メモリチップ１００がコントローラ２００に送信することもできる。
コマンドラッチイネーブル信号ＣＬＥは、入出力信号ＩＯ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、入出力信号ＩＯ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号ＩＯ＜７：０＞で送信されるコマンドまたはアドレスをメモリチップ１００に取り込むように指示する信号である。一対のリードイネーブル信号ＲＥ、ＲＥｎは、メモリチップ１００に入出力信号ＩＯ＜７：０＞を出力するように指示する信号である。メモリチップ１００は、入力された一対のリードイネーブル信号ＲＥ、ＲＥｎを遅延させて、一対のストローブ信号ＤＱＳ、ＤＱＳｎとして出力することができる。ライトプロテクト信号ＷＰｎは、メモリチップ１００にプログラム処理およびイレース処理の実行の禁止を命令する信号である。プログラム処理およびイレース処理については後述する。
ステータス信号は、メモリチップ１００の種々の状態を示し、レディービジー信号ＲｙＢｙを含む。レディービジー信号ＲｙＢｙは、メモリチップ１００がレディー状態（Ｒｙ）であるかビジー状態（Ｂｙ）であるかを示す信号である。レディー状態（Ｒｙ）は、メモリチップ１００がコントローラ２００からコマンドを受信可能な状態である。ビジー状態（Ｂｙ）は、メモリチップ１００がコントローラ２００からコマンドを受信不可能な状態である。レディービジー信号ＲｙＢｙは、２つのメモリチップ１００＿１、１００＿２のそれぞれが個別にコントローラ２００に送信することができる。コントローラ２００は、ステータス信号やレディービジー信号ＲｙＢｙを受け取ることで、各メモリチップ１００の状態を知ることができる。
コントローラ２００は、ホスト機器３００からの要求などに基づいて、メモリチップ１００に対して種々の処理を命令することができる。
コントローラ２００は、ホストインタフェース回路２０１、ＲＡＭ（Random Access Memory）２０２、ＣＰＵ２０３、バッファメモリ２０４、ＮＡＮＤインタフェース回路２０５、およびＥＣＣ（error correction code）回路２０６を備える。コントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。コントローラ２００は、ＦＰＧＡ（field-programmable gate array）やＡＳＩＣ（application specific integrated circuit）として構成されてもよい。コントローラ２００は、複数のチップによって構成されてもよい。コントローラ２００の各機能は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって実現され得る。
ホストインタフェース回路２０１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、またはＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（登録商標）規格に準拠したバスを介してホスト機器３００と接続される。ホストインタフェース回路２０１は、コントローラ２００とホスト機器３００との通信を司る。
ＮＡＮＤインタフェース回路２０５は、ＮＡＮＤバス４００を介して各メモリチップ１００と接続される。ＮＡＮＤインタフェース回路２０５は、コントローラ２００とメモリチップ１００との通信を司る。
ＣＰＵ２０３は、コントローラ２００の動作を制御する。
ＲＡＭ２０２は、ＣＰＵ２０３の作業領域として使用される。バッファメモリ２０４は、メモリチップ１００に送信されるデータ、およびメモリチップ１００から出力されたデータを一時的に保持する。ＲＡＭ２０２およびバッファメモリ２０４は、例えばＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、またはこれらの組み合わせによって構成され得る。ＲＡＭ２０２およびバッファメモリ２０４を構成するメモリの種類は、これらに限定されない。
ＥＣＣ回路２０６は、メモリチップ１００に送信されるデータに対して誤り訂正符号を用いた符号化を行う。また、ＥＣＣ回路２０６は、メモリチップ１００から受信された、符号化されたデータに対して復号を行うことで、データの誤りの検出および訂正を行う。
図２は、第１の実施形態の各メモリチップ１００の構成例を示す図である。
メモリチップ１００は、ＩＯ信号処理回路１０１、制御信号処理回路１０２、制御回路１０３、コマンドレジスタ１０４、アドレスレジスタ１０５、ステータスレジスタ１０６、電圧生成回路１０７、ＲｙＢｙ生成回路１０８、カラムバッファ１０９、カラムデコーダ１１０、データレジスタ１１１、センスアンプ１１２、メモリセルアレイ１１３、ロウアドレスバッファデコーダ１１４、およびロウアドレスデコーダ１１５を備える。
制御信号処理回路１０２は、制御信号を受信する。制御信号処理回路１０２は、受信した制御信号に基づいて、ＩＯ信号処理回路１０１に送られてきた入出力信号ＩＯ＜７：０＞がコマンド、アドレス、およびデータのいずれであるかを判断する。制御信号処理回路１０２は、判断結果をＩＯ信号処理回路１０１に通知する。また、制御信号処理回路１０２は、受信した制御信号を制御回路１０３に転送する。また、制御信号処理回路１０２は、コントローラ２００によって一対のストローブ信号ＤＱＳ、ＤＱＳｎがトグルされたタイミングで、ＩＯ信号処理回路１０１に入出力信号ＩＯ＜７：０＞を取り込ませる。
ＩＯ信号処理回路１０１は、ＩＯバッファ１２０を備えている。ＩＯバッファ１２０は、コントローラ２００との間で入出力信号ＩＯ＜７：０＞を送受信するためのバッファ回路である。ＩＯ信号処理回路１０１は、入出力信号ＩＯ＜７：０＞として送られてきたデータをＩＯバッファ１２０に受ける。ＩＯ信号処理回路１０１は、ＩＯバッファ１２０の内容を制御信号処理回路１０２から指示された一対のストローブ信号ＤＱＳ、ＤＱＳｎのトグルのタイミングで取り込む。ＩＯ信号処理回路１０１は、入出力信号ＩＯ＜７：０＞として送られてきたコマンド、アドレス、データを、夫々、コマンドレジスタ１０４、アドレスレジスタ１０５、データレジスタ１１１に振り分けて格納する。
アドレスレジスタ１０５に格納されたアドレスは、ロウアドレスおよびカラムアドレスを含む。ロウアドレスはロウアドレスバッファデコーダ１１４に送られる。カラムアドレスはカラムバッファ１０９に送られる。
制御回路１０３は、制御信号処理回路１０２を介して受信する各種制御信号に基づいて状態（ステート）遷移する状態遷移回路（ステートマシン）である。制御回路１０３は、各種制御信号と、コマンドレジスタ１０４に格納されたコマンドと、に基づいてメモリチップ１００全体の動作を制御する。
また、制御回路１０３は、動作の制御の状態または動作の制御の結果などを示すステータス情報を生成して、ステータス情報をステータスレジスタ１０６に格納する。制御回路１０３は、ステータスレジスタ１０６に格納されたステータス情報を、コントローラ２００からのステータスリードコマンドに応じてＩＯ信号処理回路１０１を介して出力する。
ＲｙＢｙ生成回路１０８は、制御回路１０３による制御の下でレディービジー信号ＲｙＢｙの状態をレディー状態（Ｒｙ）とビジー状態（Ｂｙ）との間で遷移させる。
メモリセルアレイ１１３は、複数のメモリセルトランジスタが配列された構成を有している。複数のメモリセルトランジスタのそれぞれは、ビット線ＢＬとワード線ＷＬとに接続されている。メモリセルアレイ１１３には、ホスト機器３００から受信したデータなどが格納される。
メモリセルアレイ１１３は、複数のブロックＢＬＫを備えている。ブロックＢＬＫに格納されている全データは、一括にイレースされる。
図３は、第１の実施形態のブロックＢＬＫの回路構成を示す図である。各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１４０を含む。
ＮＡＮＤストリング１４０の各々は、例えば１４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。１４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。ＮＡＮＤストリング１４０内のメモリセルトランジスタＭＴの個数は１４個に限定されない。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ１３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１３に共通接続される。
ストリングユニットＳＵ内にある各ＮＡＮＤストリング１４０の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１４０を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１４０の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ１１３は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
コントローラ２００からデータのライトが指示された場合には、メモリセルトランジスタＭＴのしきい値電圧が当該データに対応したステートに設定される。この処理を、プログラム処理と表記する。また、コントローラ２００からデータのリードが指示された場合には、メモリセルトランジスタＭＴのしきい値電圧のステートが判定され、判定されたステートがデータに変換される。この処理を、センス処理と表記する。
プログラム処理およびセンス処理は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。プログラム処理およびセンス処理の際、一括して選択されるメモリセルトランジスタＭＴの群を、メモリセルグループＭＣＧと表記する。そして、１つのメモリセルグループＭＣＧにプログラム処理によってライトされる（あるいはセンス処理によってリードされる）複数のメモリセルトランジスタＭＴそれぞれの１ビットの記憶領域の集まりを、ページと表記する。ページは、第１記憶領域の一例である。
なお、１つのメモリセルグループＭＣＧが提供するページの数は、各メモリセルトランジスタＭＴに格納され得るデータのビット数に依存する。各メモリセルトランジスタＭＴに格納されるデータのビット数をＮ（ただしＮは１以上の整数）とすると、１つのメモリセルグループＭＣＧは、Ｎ個のページを提供することができる。
データのイレースの際には、ブロックＢＬＫ内の全てのメモリセルトランジスタＭＴが選択され、選択された全てのメモリセルトランジスタＭＴのしきい値電圧が、初期データを記憶していると見なされるステートに設定される。この処理を、イレース処理と表記する。イレース処理は、ブロックＢＬＫ単位で実行される。
図２に説明を戻す。
電圧生成回路１０７は、Ｖｃｃ端子（図示せず）に入力された電力に基づいて、メモリセルアレイ１１３に対するアクセス（プログラム処理、センス処理、およびイレース処理）に必要な種々の電圧を生成する。そして、電圧生成回路１０７は、生成した電圧を、センスアンプ１１２、メモリセルアレイ１１３、およびロウアドレスデコーダ１１５のそれぞれに供給する。
ロウアドレスデコーダ１１５、カラムデコーダ１１０、センスアンプ１１２は、制御回路１０３による制御に基づいて、メモリセルアレイ１１３に対するアクセス（プログラム処理、センス処理、およびイレース処理）を実行する。
例えばプログラム処理の際には、カラムデコーダ１１０は、カラムバッファ１０９に格納されたカラムアドレスに対応したビット線ＢＬを選択する。制御回路１０３は、選択されたビット線の電圧をゼロとする。ロウアドレスデコーダ１１５は、ロウアドレスバッファデコーダ１１４に格納されたロウアドレスに対応したワード線を選択する。ロウアドレスデコーダ１１５は、選択されたワード線に、電圧生成回路１０７が生成した高電圧のパルスを印加する。すると、選択されたビット線および選択されたワード線との交点に位置するメモリセルの電荷蓄積層に電子が注入される。その結果、メモリセルのしきい値電圧が上昇する。制御回路１０３は、メモリセルのしきい値電圧がデータレジスタ１１１に格納されたデータに対応した目標のステートに到達するまで、ロウアドレスデコーダ１１５にパルスの印加を継続させる。
センス処理の際には、センスアンプ１１２は、ビット線ＢＬに電圧Ｖｃｃをプリチャージする。ロウアドレスデコーダ１１５は、ロウアドレスバッファデコーダ１１４に格納されたロウアドレスに対応したワード線を選択する。ロウアドレスデコーダ１１５は、非選択のワード線に電圧生成回路１０７が生成した所定の電圧Ｖｒｅａｄを印加する。これにより、当該ワード線に属するメモリセルは導通状態になる。そして、ロウアドレスデコーダ１１５は、選択されたワード線に、電圧生成回路１０７によって生成された複数種類の電圧を順次印加する。印加される複数の種類の電圧は、リード対象のページの種類に対応する。センスアンプ１１２は、プリチャージにより蓄えられた電荷がソース線へ流出したときの電圧を特定する。これにより、センスアンプ１１２は対象のメモリセルが属するステートを特定し、特定したステートに対応するデータを得る。センスアンプ１１２は、得られたデータをデータレジスタ１１１に格納する。
データレジスタ１１１に格納されたデータは、データ線を通してＩＯ信号処理回路１０１のＩＯバッファ１２０に送られる。ＩＯバッファ１２０に送られたデータは、ＩＯ信号処理回路１０１によってコントローラ２００へ出力される。
データレジスタ１１１は、第１バッファの一例である。ＩＯバッファ１２０は、第２バッファの一例である。
以降では、ＩＯ信号処理回路１０１、制御回路１０３、ロウアドレスデコーダ１１５、およびセンスアンプ１１２は、回路１３０と称される。
図４は、第１の実施形態のメモリシステム１おけるメモリセルアレイ１１３からコントローラ２００までのデータフローを説明するための模式的な図である。まず、リード対象のデータは、回路１３０が実行するセンス処理によって、メモリセルアレイ１１３からデータレジスタ１１１に読み出される（Ｓ１）。Ｓ１では、１つのページ（例えば図４のページ５００）に格納されている全データが、データレジスタ１１１に読み出される。データレジスタ１１１に格納されたデータは、回路１３０によって、ＩＯバッファ１２０を介してコントローラ２００に転送される（Ｓ２）。データレジスタ１１１からコントローラ２００にデータが出力（換言すると転送）される処理を、データアウト処理と表記する。
コントローラ２００は、ページよりも小さいクラスタ（図４のクラスタ６００）と呼ばれる単位で、データアウト処理の対象のデータを指定することができる。クラスタは、論理アドレスと、物理アドレスと、の対応関係の管理の単位である。つまり、論理アドレスは、クラスタ単位で物理アドレスに対応づけられている。
論理アドレスは、メモリシステム１がホスト機器３００に提供する論理的なアドレス空間（論理アドレス空間）における位置を示すアドレス情報である。物理アドレスは、メモリセルアレイ１１３が提供する物理的なアドレス空間（物理アドレス空間）における位置を示すアドレス情報であり、メモリセルアレイ１１３における位置に固定的に対応付けられている。例えば、物理アドレスは、その一部にカラムアドレスおよびロウアドレスを含んでいてもよい。または、物理アドレスは、所定の変換処理を経ることによって、カラムアドレスおよびロウアドレスが導出できるように構成されてもよい。
論理アドレス空間は、所定サイズの記憶領域（つまりクラスタ）に分割されている。論理アドレス空間は、クラスタ単位で物理アドレス空間にマッピングされている。ホスト機器３００から或るクラスタの論理アドレス値を指定したリードが要求されたとき、コントローラ２００は、当該論理アドレス値を物理アドレス値に変換する。これにより、コントローラ２００は論理アドレス空間におけるリード対象のクラスタがマッピングされた物理アドレス空間におけるクラスタを特定する。コントローラ２００は、特定されたクラスタを含むページをセンス処理の対象に指定してメモリチップ１００にセンス処理を実行させる。その後、コントローラ２００は、特定されたクラスタをデータアウト処理の対象に指定してメモリチップ１００にデータアウト処理を実行させる。
なお、物理アドレス空間におけるクラスタは、第２記憶領域の一例である。以降、クラスタは、物理アドレス空間におけるクラスタを意味することとする。また、クラスタに格納されているデータ、およびクラスタから読み出されたデータを、クラスタデータと表記する。クラスタデータは、データセグメントの一例である。
なお、１つのページを構成する各ビットには、ビット線の並び順に対応して昇順に増加するカラムアドレスが割り当てられている。１つのページには、複数のクラスタが配置されている。１つのページに含まれる各クラスタの先頭の位置は、各クラスタの物理アドレスから求まるカラムアドレスによって示すことができる。ここで、第１のクラスタと第２のクラスタが間隔を空けずに配置されている場合、第１のクラスタの末尾を示すカラムアドレス値と、第２のクラスタの先頭を示すカラムアドレス値との間に、別なクラスタ（第３のクラスタ）に含まれるビット線のカラムアドレス値が存在しないことを示す。第１のクラスタと第２のクラスタが間隔を空けずに配置されている場合、第２のクラスタの先頭を示すカラムアドレス値が、第２のクラスタの前方に隣接する第１のクラスタの末尾を示すカラムアドレス値に後続（follow）していてもよい。
図５は、第１の実施形態のメモリシステム１において、データのリードの動作の際にコントローラ２００とメモリチップ１００との間で転送される信号の詳細を説明するためのタイミングチャートである。
コントローラ２００は、まず、ページ指定コマンドＣ０、リードコマンドＣ１、アドレス情報、およびセンス開始コマンドＣ２をこの順番で送信する。これによって、センス処理の対象のページと、センス処理の開始と、が指示される。ページ指定コマンドＣ０、リードコマンドＣ１、アドレス情報、およびセンス開始コマンドＣ２からなるセットを、センスコマンドセットと表記する。
センスコマンドセットにおいて、ページ指定コマンドＣ０は、１つのメモリセルグループＭＣＧが備える１以上のページのうちの１つを指定するコマンドである。リードコマンドＣ１は、一連のコマンドの種別がリードのためのものであることを示す。アドレス情報は、センス対象のページを含むメモリセルグループＭＣＧを示すロウアドレスを含んでいる。ページ指定コマンドＣ０とアドレス情報に含まれるロウアドレスとの組み合わせによって、メモリセルアレイ１１３が提供する記憶領域のうちのセンス対象のページが一意に指定される。なお、アドレス情報は、カラムアドレスを含んでいるが、当該カラムアドレスはセンスコマンドセットにおいては意味をなさない。センス開始コマンドＣ２は、センス処理の開始を指示するコマンドである。
センスコマンドセットは、入出力信号ＩＯ＜７：０＞として転送される。センスコマンドセットのうちのコマンドＣ０～Ｃ２が転送されている期間には、コマンドラッチイネーブル信号ＣＬＥがアクティブレベルに維持される。センスコマンドセットのうちのアドレス情報が転送されている期間には、アドレスラッチイネーブル信号ＡＬＥがアクティブレベルに維持される。そして、コマンドＣ０～Ｃ２およびアドレス情報が転送されている期間には、ライトイネーブル信号ＷＥｎがトグルされる。
メモリチップ１００は、センス開始コマンドＣ２を受信すると、センス処理を開始する。センス処理では、回路１３０は、ページ指定コマンドＣ０およびロウアドレスの組み合わせによって一意に決まるページから１ページ分のデータを読み出す。回路１３０は、読み出された１ページ分のデータをデータレジスタ１１１に格納する。
センス処理が開始すると、ＲｙＢｙ生成回路１０８は、レディービジー信号ＲｙＢｙをレディー状態Ｒｙからビジー状態Ｂｙに遷移させる。センス処理が終了すると、ＲｙＢｙ生成回路１０８は、レディービジー信号ＲｙＢｙをビジー状態Ｂｙからレディー状態Ｒｙに遷移させる。コントローラ２００は、センス開始コマンドＣ２を送信した後、レディービジー信号ＲｙＢｙを監視することによって、センス処理が完了したこと、つまりセンス処理の対象のページから１ページ分のデータがデータレジスタ１１１に読み出されたこと、を認識することができる。
センス処理の後、コントローラ２００は、データアウト処理をメモリチップ１００に実行させることができる。コントローラ２００は、メモリチップ１００にデータアウト処理を実行させるために、データアウトコマンドＣ３、アドレス情報、および頭出し開始コマンドＣ４をこの順番で送信する。
データアウトコマンドＣ３は、データアウト処理を指示するコマンドである。アドレス情報は、カラムアドレスと、ロウアドレスと、を含んでいる。カラムアドレスは、データレジスタ１１１に格納された１ページ分のデータのうちのデータアウト処理の対象のクラスタデータが格納されている位置を示す。ロウアドレスとしては、センスコマンドセットに含まれていたロウアドレスと等しい値が用いられる。
頭出し開始コマンドＣ４は、頭出し処理の開始を指示するコマンドである。データアウト処理の対象のデータは、データレジスタ１１１から８ビット毎に分割されてＩＯバッファ１２０に送られて、ＩＯバッファ１２０から８ビット幅のデータとしてコントローラ２００に出力される。頭出し処理は、データアウト処理の対象のクラスタデータのうちの先頭の８ビットのデータを準備する処理である。回路１３０は、頭出し開始コマンドＣ４に応じて頭出し処理を開始する。
コントローラ２００は、設計値として定められている頭出し処理にかかる時間の経過後、一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルを開始する。回路１３０は、データアウト対象のデータを、頭出し処理によって準備された８ビットのデータを先頭に、データレジスタ１１１からＩＯバッファ１２０に８ビットずつ、リードイネーブル信号ＲＥ、ＲＥｎに同期して転送する。さらに、回路１３０は、一対のリードイネーブル信号ＲＥ、ＲＥｎを遅延させることで一対のストローブ信号ＤＱＳ、ＤＱＳｎを生成する。回路１３０は、生成された一対のストローブ信号ＤＱＳ、ＤＱＳｎを出力する。コントローラ２００は、ＩＯバッファ１２０の内容を、一対のストローブ信号ＤＱＳ、ＤＱＳｎに同期したタイミングで取り込む。これによって、データアウト処理の対象のクラスタデータがメモリチップ１００からコントローラ２００に入出力信号ＩＯ＜７：０＞として出力（転送）される。つまり、データアウト処理が実行される。
図５を参照した説明から明らかなように、データアウト処理には、データアウトコマンドセットの転送および頭出し処理が、付加的な処理（換言するとオーバヘッド）として必要となる。メモリチップ１００からコントローラ２００へのデータの転送速度を出来るだけ速くするためには、データアウト処理の時間に対するオーバヘッドの時間の比を出来るだけ小さくすることが望まれる。データアウト処理の時間に対するオーバヘッドの時間の比が小さいほど、メモリチップ１００からコントローラ２００への平均のデータ転送速度が向上する。
ここで、第１の実施形態と比較される技術について説明する。第１の実施形態と比較される技術は、比較例と表記される。比較例によれば、クラスタデータ毎にデータアウトコマンドセットの転送および頭出し処理が行われる。たとえ間隔を空けずにページ内に配置された複数のクラスタから読み出された複数のクラスタデータがデータアウト処理の対象であっても、クラスタデータ毎にデータアウトコマンドセットの転送と頭出し処理とが行われる。よって、比較例によれば、データアウト処理の合計時間に対するオーバヘッドの合計時間の比が大きい。つまり、データの転送速度が遅い。
これに対し、第１の実施形態のメモリシステム１は、２以上のクラスタデータのデータアウト処理を、単一のデータアウトコマンドセットによって実行できるように構成されている。換言すると、コントローラ２００は、データアウトコマンドセットを送信してから次の任意のコマンドセットを送信するまでの間に、２以上のクラスタデータをメモリチップ１００に出力させることができる。これによって、複数のクラスタデータのデータアウト処理に要する合計のオーバヘッドの時間が比較例に比べて短縮される。よって、データの転送速度が向上する。
図６および図７を参照して、第１の実施形態のメモリシステム１におけるメモリチップ１００からコントローラ２００へのデータの転送方法をより具体的に説明する。
図６は、第１の実施形態のメモリシステム１において、データレジスタ１１１に格納された１ページ分のデータを示す模式的な図である。本図に示される例では、データレジスタ１１１に格納された１ページ分のデータは、８つのクラスタデータ＃０～＃７によって構成されている。８つのクラスタデータ＃０～＃７は、間隔を空けずに配置された８つのクラスタ＃０～＃７から読み出されたデータである。クラスタデータ＃ｘ（ただしｘは０から７までの整数）は、クラスタ＃ｘから読み出されたクラスタデータを意味する。データレジスタ１１１には、８つのクラスタデータ＃０～＃７が、読み出し元のクラスタの配置の順番と同じ順番に配列された状態で格納される。
図６に示された例では、クラスタデータ＃０～＃７のうちの、クラスタデータ＃０、＃１、＃３、＃６、＃７が、使用対象のクラスタデータに該当する。使用対象のクラスタデータとは、コントローラ２００において何らかの処理に使用されるデータであって、コントローラ２００がデータアウト処理によって取得する必要があるデータである。
例えば、コントローラ２００は、ホスト機器３００からリード要求を受信すると、リードが要求されたデータをホスト機器３００に送信する必要がある。そのために、コントローラ２００は、リードが要求されたデータを構成するクラスタデータをメモリチップ１００から取得する必要がある。つまり、ホスト機器３００からリードが要求されたデータを構成するクラスタデータは、使用対象のクラスタデータに該当する。
別の例では、コントローラ２００は、ホスト機器３００からのリード要求の処理とは別に、リロケート処理を実行することができる。リロケート処理は、メモリチップ１００の或る位置からデータを読み出して、その後、当該データを読み出し元と同じまたは読み出し元と異なるメモリチップ１００に書き込む処理である。ガベージコレクション、ウェアレベリング、またはリフレッシュなどが、リロケート処理に該当する。メモリチップ１００に格納されているデータのうちのリロケート処理の対象とされたクラスタデータは、使用対象のクラスタデータに該当する。
第１の実施形態では、コントローラ２００は、間隔を空けずにページ内に配置された複数のクラスタから読み出された複数のクラスタデータが使用対象である場合、メモリチップ１００に、単一のデータアウトコマンドセットによって当該複数のクラスタデータをまとめて出力させる。図６に示された例では、クラスタデータ＃０およびクラスタデータ＃１が単一のデータアウトコマンドセットによってまとめて転送され、クラスタデータ＃６およびクラスタデータ＃７が別の単一のデータアウトコマンドセットによってまとめて転送される。
以降、単一のデータアウトコマンドによってまとめて転送されるクラスタデータの群を、スーパークラスタデータと表記する。なお、スーパークラスタデータは、１つのクラスタデータのみによって構成されてもよいこととする。つまり、図６に示された例では、クラスタデータ＃０およびクラスタデータ＃１によってスーパークラスタデータ＃０が構成され、クラスタデータ＃３によってスーパークラスタデータ＃１が構成され、クラスタデータ＃６およびクラスタデータ＃７によってスーパークラスタデータ＃２が構成されている。
図７は、第１の実施形態のメモリシステム１において、図６に示されたクラスタデータを転送する際における入出力信号ＩＯ＜７：０＞の模式的なタイミングチャートである。
まず、コントローラ２００は、１つ目のデータアウトコマンドセットを送信する。このデータアウトコマンドセットには、クラスタ＃０の先頭を示すカラムアドレス値が含まれている。換言すると、このデータアウトコマンドセットに含まれるアドレス情報に、クラスタ＃０の先頭を示すカラムアドレス値が含まれている。メモリチップ１００は、このデータアウトコマンドセットに応じて、クラスタ＃０の出力のための頭出し処理を実行する。そして、メモリチップ１００は、一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルに応じて、スーパークラスタデータ＃０を構成するクラスタデータ＃０およびクラスタデータ＃１を、連続して出力する。
コントローラ２００は、メモリチップ１００から出力させるデータのサイズを、一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルの回数によって制御する。クラスタデータ＃１は、データレジスタ１１１において、クラスタデータ＃０に後続する位置に格納されている。このため、クラスタデータ＃０とクラスタデータ＃１とを連続して出力する場合にはクラスタデータ＃１の出力のための頭出し処理は不要である。したがって、コントローラ２００は、クラスタデータ＃０およびクラスタデータ＃１の合計サイズに対応した回数だけ、一対のリードイネーブル信号ＲＥ、ＲＥｎをトグルさせる。メモリチップ１００は、頭出し処理後に一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルの回数に応じたサイズのデータをデータレジスタ１１１からＩＯバッファ１２０に転送する。これにより、メモリチップ１００は、クラスタデータ＃０およびクラスタデータ＃１を連続して出力することができる。
スーパークラスタデータ＃０の出力が完了すると、スーパークラスタデータ＃１であるクラスタデータ＃３の処理が実行される。具体的には、コントローラ２００は、２つ目のデータアウトコマンドセットを送信する。このデータアウトコマンドセットには、クラスタ＃３の物理アドレス値が含まれている。メモリチップ１００は、このデータアウトコマンドセットに応じて、クラスタデータ＃３の出力のための頭出し処理を実行する。コントローラ２００は、クラスタデータ＃３の出力のための頭出し処理の完了後、クラスタデータ＃３のサイズに対応した回数だけ、一対のリードイネーブル信号ＲＥ、ＲＥｎをトグルさせる。メモリチップ１００は、頭出し処理後に一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルの回数に応じたサイズのデータをデータレジスタ１１１からＩＯバッファ１２０に転送する。これにより、メモリチップ１００は、クラスタデータ＃３を出力することができる。
スーパークラスタデータ＃１の出力が完了すると、スーパークラスタデータ＃２を構成するクラスタデータ＃６およびクラスタデータ＃７の処理が実行される。そのために、コントローラ２００は、３つ目のデータアウトコマンドセットを送信する。このデータアウトコマンドセットには、クラスタ＃６の物理アドレス値が含まれている。メモリチップ１００は、このデータアウトコマンドセットに応じて、クラスタデータ＃６の出力のための頭出し処理を実行する。コントローラ２００は、クラスタデータ＃６の出力のための頭出し処理の完了後、クラスタデータ＃６およびクラスタデータ＃７の合計サイズに対応した回数だけ、一対のリードイネーブル信号ＲＥ、ＲＥｎをトグルさせる。メモリチップ１００は、頭出し処理後に一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルの回数に応じたサイズのデータをデータレジスタ１１１からＩＯバッファ１２０に転送する。これにより、メモリチップ１００は、クラスタデータ＃６およびクラスタデータ＃７を連続して出力することができる。
図１６は、比較例が適用された場合において、図６に示されたクラスタデータを転送する際における入出力信号ＩＯ＜７：０＞の模式的なタイミングチャートである。本図に示されるように、比較例の場合、使用対象のクラスタデータ＃０、＃１、＃３、＃６、＃７の転送のために、データアウトコマンドセットの転送と、頭出し処理と、がそれぞれ５回ずつ実行される。
これに対し、第１の実施形態によれば、上述したように、データアウトコマンドセットの転送と、頭出し処理と、がそれぞれ３回ずつで済む。つまり、第１の実施形態によれば、使用対象のクラスタデータ＃０、＃１、＃３、＃６、＃７の転送のためのオーバヘッドの時間が比較例に比べて削減される。これによって平均のデータ転送速度が向上する。つまり、データの転送速度が向上する。
図８は、第１の実施形態のコントローラ２００の動作の一例を示すフローチャートである。
まず、コントローラ２００は、メモリチップ１００にセンスコマンドセットを送信する（Ｓ１０１）。メモリチップ１００は、センスコマンドセットの受信に応じて、１ページ分のデータをメモリセルアレイ１１３からデータレジスタ１１１に読み出す。
前述したように、データレジスタ１１１には、複数のクラスタデータが、転送元のクラスタの配置の順番に対応した順番に配列された状態で格納される。データレジスタ１１１の先頭のクラスタデータをクラスタデータ＃０とし、先頭から（ｙ＋１）番目の位置に格納されたクラスタデータを、クラスタデータ＃ｙと表記する。クラスタデータ＃ｙの読み出し元のクラスタを、クラスタ＃ｙと表記する。
Ｓ１０１の後、コントローラ２００は、変数ｐをヌル値でリセットし（Ｓ１０２）、リストＳＣを空の状態（即ちnil）にする（Ｓ１０３）。
なお、リストＳＣは、クラスタデータの群が登録されるリストである。リストＳＣに登録されたクラスタデータは１つのスーパークラスタデータを構成するクラスタデータとして選択されたことを意味する。変数ｐは、最後にリストＳＣに加えられたクラスタデータを表す。
コントローラ２００は、データレジスタ１１１に格納された１ページ分のデータのうちの使用対象のクラスタデータでありかつ未選択のクラスタデータのうちの、最も小さいカラムアドレス値が与えられたクラスタから読み出されたクラスタデータを特定する（Ｓ１０４）。特定されたクラスタデータを、変数ｊを用いて、クラスタデータ＃ｊと表記する。
コントローラ２００は、変数ｐの値がヌル値でなく、かつクラスタ＃ｊの先頭を示すカラムアドレス値がクラスタ＃ｐの末尾を示すカラムアドレス値に連続しない、という判定条件が満たされているか否かを判定する（Ｓ１０５）。つまり、コントローラ２００は、クラスタ＃ｊがクラスタ＃ｐの後ろに間隔を空けずに配置されているか否かを判定する。Ｓ１０５の判定条件が満たされている場合（Ｓ１０５：ｔｒｕｅ）、コントローラ２００は、リストＳＣの先頭のクラスタデータの読み出し元のクラスタの先頭を示すカラムアドレス値を含むデータアウトコマンドセットをメモリチップ１００に送信する（Ｓ１０６）。そして、コントローラ２００は、リストＳＣを空の状態にする（Ｓ１０７）。
Ｓ１０５の判定条件が満たされていない場合（Ｓ１０５：ｆａｌｓｅ）、Ｓ１０６およびＳ１０７の処理はスキップされる。
Ｓ１０７の後、またはＳ１０５の判定条件が満たされていない場合（Ｓ１０５：ｆａｌｓｅ）、コントローラ２００はリストＳＣにクラスタデータ＃ｊを追加する（Ｓ１０８）。そして、コントローラ２００は、変数ｐに変数ｊの値を代入する（Ｓ１０９）。
続いて、コントローラ２００は、使用対象のクラスタデータでありかつ未選択のクラスタデータが残っているか否かを判定する（Ｓ１１０）。使用対象のクラスタデータでありかつ未選択のクラスタデータが残っている場合（Ｓ１１０：Ｙｅｓ）、処理はＳ１０４に遷移する。
使用対象のクラスタデータでありかつ未選択のクラスタデータが残っていない場合（Ｓ１１０：Ｎｏ）、コントローラ２００は、リストＳＣの先頭のクラスタデータの読み出し元のクラスタの先頭を示すカラムアドレス値を含むデータアウトコマンドセットを送信する（Ｓ１１１）。そして、コントローラ２００は、リストＳＣを空の状態にし（Ｓ１１２）、処理を終了する。
なお、図８の説明においては、センスコマンドセットが送信されてからＳ１０２以降の処理が実行されることとした。センスコマンドセットの送信タイミングとＳ１０２以降の処理の実行タイミングの順番は、必ずしもこの順番でなくてもよい。
例えば、コントローラ２００は、ＮＡＮＤインタフェース回路２０５にコマンドキューを有してもよい。この場合、コントローラ２００は、メモリチップ１００に宛てたコマンドを当該コマンドキューに順次エンキューし、ＮＡＮＤインタフェース回路２０５は、当該コマンドキューに格納されている１以上のコマンドを順次メモリチップ１００に送信する。例えば、コントローラ２００は、まず、当該コマンドキューにセンスコマンドセットをエンキューし、その後、Ｓ１０２以降の処理を実行する。そして、コントローラ２００は、Ｓ１０６およびＳ１１２では、データアウトコマンドセットをさらにコマンドキューにエンキューする。コントローラ２００がこのように動作する場合、センスコマンドセットがコマンドキューから送信されるタイミングは、Ｓ１０２以降の処理が実行されるタイミングよりも遅くなり得る。ただし、そのような場合であっても、センスコマンドセットおよびデータアウトコマンドセットの送信の順番は、図８に示された一連の処理によってセンスコマンドセットおよびデータアウトコマンドセットが送信される順番と等しい。
以上述べたように、第１の実施形態によれば、コントローラ２００は、データレジスタ１１１に格納された複数のクラスタデータのうち、間隔を空けずに配置された２以上のクラスタから読み出された２以上のクラスタデータを、１つのデータアウトコマンドセットによって回路１３０に出力させる。換言すると、コントローラ２００は、データアウトコマンドセットの送信後から次の任意のコマンドセットを送信するまでの間に、上記２以上のクラスタデータを回路１３０に出力させる。
よって、データアウト処理の合計時間に対するオーバヘッドの合計時間の比を比較例に比べて小さくすることができるので、データの転送時間が向上する。
また、第１の実施形態によれば、コントローラ２００は、間隔を空けずにページ内に配置された複数のクラスタから読み出され、かつそれぞれは使用対象であるクラスタデータを、スーパークラスタに含める。
これによって、コントローラ２００は、１以上のクラスタデータによって１つのスーパークラスタデータを構成することができる。
なお、第１の実施形態においては、メモリチップ１００に出力させるデータのサイズは、一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルの回数によって制御されると説明した。メモリチップ１００に出力させるデータのサイズの制御方法はこれに限定されない。コントローラ２００は、データアウトコマンドセットにサイズ情報を付加し、メモリチップ１００の回路１３０は、メモリチップ１００から出力するデータのサイズを、サイズ情報に基づいて判断してもよい。
（第２の実施形態）
第１の実施形態では、１つのスーパークラスタデータは、使用対象のクラスタデータのみによって構成された。第２の実施形態では、１つのスーパークラスタデータは、使用対象でないクラスタデータ、換言すると、不要な（unwanted）クラスタデータ、を含んでいてもよい。より具体的には、間隔を空けずにページ内に配置された１以上のクラスタから読み出された使用対象でない１以上のクラスタデータの数が、所定のしきい値より小さい場合、当該１以上のクラスタデータは、１つのスーパークラスタデータを構成するクラスタデータとして選択される。
以降では、しきい値は「２」であるとして説明する。また、間隔を空けずに配置された１以上のクラスタから読み出された使用対象でない１以上のクラスタデータの数を、連続不要データ数（the number of pieces of consecutive unwanted data）と表記する。
また、以降では、第１の実施形態と異なる事項について説明する。第１の実施形態と同じ事項については簡略的に説明するかまたは説明を省略する。
図９は、第２の実施形態のメモリシステム１におけるスーパークラスタデータの構成例示す模式的な図である。
図６に示された例と同様に、データレジスタ１１１に格納された１ページ分のデータであるクラスタデータ＃０～＃７のうちの、クラスタデータ＃０、＃１、＃３、＃６、＃７が、使用対象のクラスタデータであるとする。
クラスタデータ＃２は、使用対象でないクラスタデータに該当する。クラスタ＃２の前に間隔を空けずに配置されたクラスタ＃１、およびクラスタ＃２の後ろに間隔を空けずに配置されたクラスタ＃３、からそれぞれ読み出されたクラスタデータ＃１およびクラスタデータ＃３は、ともに使用対象のクラスタデータである。よって、クラスタデータ＃２についての連続不要データ数は「１」である。連続不要データ数はしきい値である「２」より小さいので、クラスタデータ＃２は、クラスタデータ＃０、クラスタデータ＃１およびクラスタデータ＃３とともに１つのスーパークラスタデータ（スーパークラスタデータ＃０）の構成要素として選択される。
クラスタデータ＃４およびクラスタデータ＃５は、互いに間隔を空けずに配置されたクラスタ＃４およびクラスタ＃５からそれぞれ読み出された、使用対象でないクラスタデータに該当する。クラスタ＃４の前に間隔を空けずに配置されたクラスタ＃３から読み出されたクラスタデータ＃３、および、クラスタ＃５の後ろに間隔を空けずに配置されたクラスタ＃６から読み出されたクラスタデータ＃６は、ともに使用対象のクラスタデータである。従って、クラスタデータ＃４およびクラスタデータ＃５についての連続不要データ数は「２」である。連続不要データ数がしきい値である「２」より小さくないので、クラスタデータ＃４およびクラスタデータ＃５のそれぞれは、スーパークラスタデータを構成するクラスタデータとして選択されない。
上記の方法により、クラスタデータ＃０、＃１、＃２、＃３からなるスーパークラスタデータ＃０と、クラスタデータ＃６、＃７からなるスーパークラスタデータ＃１と、が構成される。
図１０は、第２の実施形態のメモリシステム１において、図９に示されたクラスタデータを転送する際における入出力信号ＩＯ＜７：０＞の模式的なタイミングチャートである。
まず、コントローラ２００は、メモリチップ１００にスーパークラスタデータ＃０を構成するクラスタデータ＃０、＃１、＃２、＃３を出力させるために、１つ目のデータアウトコマンドセットを送信する。このデータアウトコマンドセットには、クラスタ＃０の先頭を示すカラムアドレス値が含まれている。メモリチップ１００は、このデータアウトコマンドセットに応じて、クラスタ＃０の出力のための頭出し処理を実行する。コントローラ２００は、クラスタ＃０の出力のための頭出し処理の完了後、クラスタデータ＃０、＃１、＃２、＃３の合計サイズに対応した回数だけ、一対のリードイネーブル信号ＲＥ、ＲＥｎをトグルさせる。メモリチップ１００の回路１３０は、頭出し処理後に一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルの回数に応じたサイズのデータをデータレジスタ１１１からＩＯバッファ１２０に転送する。これにより、メモリチップ１００は、クラスタデータ＃０、＃１、＃２、＃３を連続して出力することができる。
スーパークラスタデータ＃０の出力が完了すると、スーパークラスタデータ＃１を構成するクラスタデータ＃６およびクラスタデータ＃７の転送が実行される。そのために、コントローラ２００は、２つ目のデータアウトコマンドセットを送信する。このデータアウトコマンドセットには、クラスタ＃６の先頭を示すカラムアドレス値が含まれている。メモリチップ１００は、このデータアウトコマンドセットに応じて、クラスタデータ＃６の出力のための頭出し処理を実行する。コントローラ２００は、クラスタ＃６の出力のための頭出し処理の完了後、クラスタデータ＃６およびクラスタデータ＃７の合計サイズに対応した回数だけ、一対のリードイネーブル信号ＲＥ、ＲＥｎをトグルさせる。メモリチップ１００の回路１３０は、頭出し処理後に一対のリードイネーブル信号ＲＥ、ＲＥｎのトグルの回数に応じたサイズのデータをデータレジスタ１１１からＩＯバッファ１２０に転送する。これにより、メモリチップ１００は、クラスタデータ＃６およびクラスタデータ＃７を連続して出力することができる。
このように、図９および図１０に示された例では、不要なクラスタデータであるクラスタデータ＃２の転送が行われるものの、データアウトコマンドセットの転送と、頭出し処理と、がそれぞれ２回ずつで済む。
なお、しきい値は、ｔａと、ｔｂと、の比較に基づいて決定され得る。ｔａは、１つのクラスタデータのデータアウト処理の時間である。ｔｂは、１つのデータアウトコマンドセットの転送および１回の頭出し処理に要する合計の時間である。
例えば、設計者がＴ＊ｔａ＜ｔｂを満たすＴの値をしきい値として設定すれば、不要なクラスタデータの転送に要する時間が、当該不要なクラスタデータの転送を行わない代わりに必要となるオーバヘッド（即ちデータアウトコマンドセットの転送および頭出し処理）の時間よりも短くなる。その結果、第１の実施形態のケースに比べて平均のデータ転送速度がさらに向上する。
なお、しきい値の決定方法はこれに限定されない。設計者は、任意の方法でしきい値を決定することができる。
図１１は、第２の実施形態のコントローラ２００の動作の一例を示すフローチャートである。
第２の実施形態では、コントローラ２００は、図８を用いて説明した第１の実施形態のコントローラ２００の動作のうちのＳ１０５の処理に替えてＳ２０１の処理を、Ｓ１０８の処理に替えてＳ２０２およびＳ２０３の処理を、実行する。
Ｓ２０１では、コントローラ２００は、変数ｐの値がヌル値でなく、かつクラスタ＃ｊとクラスタ＃ｐとの間に位置するクラスタの数がしきい値以上である、という判定条件が満たされているか否かを判定する。なお、クラスタ＃ｊとクラスタ＃ｐとの間に位置するクラスタの数は、連続不要データ数に相当する。Ｓ２０１の判定条件が満たされている場合（Ｓ２０１：Ｙｅｓ）、コントローラ２００は、リストＳＣの先頭のクラスタデータの読み出し元のクラスタの物理アドレス値を含むデータアウトコマンドセットを送信する（Ｓ１０６）。
Ｓ１０７の後、またはＳ２０１の判定条件が満たされていない場合（Ｓ２０１：Ｎｏ）、コントローラ２００は、変数ｐの値がヌル値であるか否かを判定する（Ｓ２０２）。変数ｐの値がヌル値でない場合（Ｓ２０２：Ｎｏ）、コントローラ２００は、リストＳＣにクラスタデータ＃（ｐ＋１）からクラスタデータ＃ｊまでの全てのクラスタデータを追加する（Ｓ２０３）。これによって、たとえクラスタ＃ｊとクラスタ＃ｐとの間に使用対象でないクラスタデータが読み出されたクラスタが存在する場合であっても、連続不要データ数がしきい値より小さければ、その使用対象でないクラスタデータはリストＳＣに追加される。なお、ｊが（ｐ＋１）と等しい場合、Ｓ２０３では、コントローラ２００は、クラスタデータ＃ｊのみをリストＳＣに追加する。
変数ｐの値がヌル値である場合（Ｓ２０２：Ｙｅｓ）、Ｓ２０３の処理はスキップされる。
このように、第２の実施形態によれば、コントローラ２００は、間隔を空けずにページ内に配置された１以上のクラスタから読み出された使用対象でない１以上のクラスタデータの数が、所定のしきい値より小さい場合、当該１以上のクラスタデータを、１つのスーパークラスタデータを構成するクラスタデータとして選択する。
これによって、オーバヘッドの合計時間が短縮され、データの転送時間が向上する。
（第３の実施形態）
第３の実施形態では、データアウトコマンドセットにおいては、アドレス情報とサイズ情報との対によって、データアウト処理の対象のスーパークラスタデータが指定される。さらに、データアウトコマンドセットは、アドレス情報とサイズ情報との対を複数備え得る。第３の実施形態では、このようなデータアウトコマンドセットを、拡張データアウトコマンドセットと表記する。
図１２は、第３の実施形態の拡張データアウトコマンドセットの構成の一例を示す模式的な図である。拡張データアウトコマンドセットは、拡張データアウトコマンドＣ５と、スーパークラスタデータの数と、アドレス情報およびサイズ情報の１つ以上の対と、を含む。本図の例では、第１アドレス情報および第１サイズ情報の対と、第２アドレス情報および第２サイズ情報の対と、が描画されている。
第１アドレス情報は、スーパークラスタデータ＃０の先頭のクラスタデータの読み出し元のクラスタにかかるアドレス情報であり、当該クラスタの先頭を示すカラムアドレス値を含む。第１サイズ情報は、スーパークラスタデータ＃０のサイズ値である。第２アドレス情報は、スーパークラスタデータ＃１の先頭のクラスタデータの読み出し元のクラスタにかかるアドレス情報であり、当該クラスタの先頭を示すカラムアドレス値を含む。第２サイズ情報は、スーパークラスタデータ＃１のサイズ値である。つまり、図１２に示される拡張データアウトコマンドセットは、スーパークラスタデータ＃０およびスーパークラスタデータ＃１のデータアウト処理を指示するコマンドセットである。
拡張データアウトコマンドセットによってデータアウト処理の対象とされる各スーパークラスタデータは、１つのクラスタデータによって構成されてもよいし、２以上のクラスタデータによって構成されてもよい。拡張データアウトコマンドセットは、アドレス情報およびサイズ情報の対を１または３以上備えてもよい。
拡張データアウトコマンドセットに含まれるスーパークラスタデータの数は、拡張データアウトコマンドセットによって送られるアドレス情報およびサイズ情報の対の数を示す。つまり、本図の例では、スーパークラスタデータの数として「２」が設定される。
メモリチップ１００は、拡張データアウトコマンドセットを受信した場合、拡張データアウトコマンドセットによって指定された各スーパークラスタデータを、データレジスタ１１１からＩＯバッファ１２０を経由してコントローラ２００にパイプライン方式で出力することができる。
図１３は、第３の実施形態のメモリチップ１００の構成の一例を示す模式的な図である。本図に示されるように、メモリチップ１００の回路１３０は、頭出し回路１３１と、転送回路１３２と、を備えている。頭出し回路１３１は、頭出し処理を実行する回路である。転送回路１３２は、データレジスタ１１１に格納されたデータを、頭出し回路１３１によって準備された８ビットのデータから順番に、データレジスタ１１１からＩＯバッファ１２０に転送する回路である。さらに、転送回路１３２は、ＩＯバッファ１２０に転送されたデータをコントローラ２００に取り込ませるために、一対のストローブ信号ＤＱＳ、ＤＱＳｎをトグルする。データレジスタ１１１からＩＯバッファ１２０へのデータの転送と、一対のストローブ信号ＤＱＳ、ＤＱＳｎをトグルする処理と、をあわせて転送処理と表記する。
頭出し回路１３１および転送回路１３２は、並列に（換言すると同時に）動作し得る。メモリチップ１００は、頭出し回路１３１による１つのスーパークラスタデータに対する頭出し処理と、転送回路１３２による他のスーパークラスタデータに対する転送処理と、を並列に（換言すると同時に）実行することができる。
図１４は、第３の実施形態のメモリチップ１００による拡張データアウトコマンドセットに応じた動作と、入出力信号ＩＯ＜７：０＞の内容と、を説明する模式的な図である。本図において、横軸は経過時間を示す。
図１４の例では、時刻ｔ０に、スーパークラスタデータ＃０およびスーパークラスタデータ＃１のデータアウト処理を指示する拡張データアウトコマンドセットが入出力信号ＩＯ＜７：０＞としてコントローラ２００からメモリチップ１００に送信される。
メモリチップ１００では、上記の拡張データアウトコマンドセットを受信すると、回路１３０は、スーパークラスタデータ＃０のデータアウト処理と、スーパークラスタデータ＃１のデータアウト処理と、の何れを先に実行してもよい。ここでは、拡張データアウトコマンドセットは、スーパークラスタデータ＃０にかかる情報（アドレス情報およびサイズ情報の対）と、スーパークラスタデータ＃１にかかる情報（アドレス情報およびサイズ情報の対）と、をこの順番で含み、回路１３０は、拡張データアウトコマンドセットに含まれたスーパークラスタデータの順番、即ちスーパークラスタデータ＃０、スーパークラスタデータ＃１の順番で、データアウト処理を実行することとする。
メモリチップ１００は、拡張データアウトコマンドセットを受信すると、まず、頭出し回路１３１が、スーパークラスタデータ＃０の出力のための頭出し処理を開始する（時刻ｔ１）。より正確には、頭出し回路１３１は、スーパークラスタデータ＃０の先頭のクラスタデータの出力のための頭出し処理を開始する。
頭出し回路１３１がスーパークラスタデータ＃０の出力のための頭出し処理を完了すると、転送回路１３２は、スーパークラスタデータ＃０の転送処理を開始する（時刻ｔ２）。スーパークラスタデータ＃０の転送処理では、転送回路１３２は、データレジスタ１１１に格納されているデータのうちの、スーパークラスタデータ＃０のサイズ情報によって指定された量のデータを、頭出し処理によって準備された部分から順番にデータレジスタ１１１からＩＯバッファ１２０に転送するとともに、スーパークラスタデータ＃０のサイズ（つまりサイズ情報として与えられた値）に応じた回数だけ一対のストローブ信号ＤＱＳ、ＤＱＳｎをトグルする。これによって、メモリチップ１００からコントローラ２００にスーパークラスタデータ＃０が出力される。つまり、スーパークラスタデータ＃０のデータアウト処理が実行される。
転送回路１３２がスーパークラスタデータ＃０の転送処理を開始すると同時に、頭出し回路１３１は、スーパークラスタデータ＃１の出力のための頭出し処理を開始する（時刻ｔ２）。より正確には、頭出し回路１３１は、スーパークラスタデータ＃１の先頭のクラスタデータの出力のための頭出し処理を開始する。
スーパークラスタデータ＃０の転送処理およびスーパークラスタデータ＃１の出力のための頭出し処理がともに完了すると、転送回路１３２は、スーパークラスタデータ＃１の転送処理を開始する（時刻ｔ３）。スーパークラスタデータ＃１の転送処理は、スーパークラスタデータ＃０の転送処理と同様の方法で実行される。これによって、メモリチップ１００からコントローラ２００にスーパークラスタデータ＃１が出力される。つまり、スーパークラスタデータ＃１のデータアウト処理が実行される。
スーパークラスタデータ＃１の転送処理が完了すると、拡張データアウトコマンドセットの処理が完了する（時刻ｔ４）。
このように、回路１３０は、スーパークラスタデータ＃１の頭出し処理と、スーパークラスタデータ＃０の転送処理と、を並列に実行する。これによって、たとえスーパークラスタ＃０とスーパークラスタ＃１とがページ内に離間して配置されていたとしても、スーパークラスタデータ＃１の頭出し処理に要する時間が隠蔽される。つまり、オーバヘッドに要する時間が短縮されるため、スーパークラスタデータ＃０のデータアウト処理およびスーパークラスタデータ＃１のデータアウト処理をそれぞれ異なるデータアウトコマンドセットによって指示する場合に比べて、平均のデータ転送速度が向上する。なお、第１のクラスタ（またはスーパークラスタ）と第２のクラスタ（またはスーパークラスタ）とが離間して配置されている、とは、第１のクラスタ（またはスーパークラスタ）と第２のクラスタ（またはスーパークラスタ）との間に更に別のクラスタ（またはスーパークラスタ）が配置されていることをいう。
図１５は、第３の実施形態のコントローラ２００の動作の一例を示すフローチャートである。ここでは一例として、第１の実施形態と第３の実施形態とが併用された場合の動作を説明する。なお、第３の実施形態は、第２の実施形態と併用されてもよい。
Ｓ１０１およびＳ１０２のそれぞれでは、第１の実施形態において説明された同じステップ番号の処理が実行される。そして、コントローラ２００は、リストＳＣおよびリストＳＣＧを空の状態（即ちnil）にする（Ｓ３０１）。
リストＳＣＧは、１つの拡張データアウトコマンドセットによるデータアウト処理の対象として選択されたスーパークラスタデータの群を示すリストである。リストＳＣＧには、リストＳＣが登録され得る。
続いて、Ｓ１０４およびＳ１０５のそれぞれにおいて、第１の実施形態において説明された同じステップ番号の処理が実行される。そして、Ｓ１０５の判定条件が満たされている場合（Ｓ１０５：ｔｒｕｅ）、コントローラ２００は、リストＳＣをリストＳＣＧに追加する（Ｓ３０２）。なお、リストＳＣが空の状態であれば、Ｓ３０２ではリストＳＣＧには何も追加されない。
続いて、コントローラ２００は、リストＳＣを空の状態にする（Ｓ１０７）。
Ｓ１０７の後、またはＳ１０５の判定条件が満たされていない場合（Ｓ１０５：ｆａｌｓｅ）、Ｓ１０８～Ｓ１１０のそれぞれにおいて、第１の実施形態において説明された同じステップ番号の処理が実行される。
Ｓ１１０において、使用対象のクラスタデータでありかつ未選択のクラスタデータが残っていないと判定された場合（Ｓ１１０：Ｎｏ）、コントローラ２００は、リストＳＣをリストＳＣＧに追加する（Ｓ３０３）。そして、コントローラ２００は、リストＳＣＧが示す全てのスーパークラスタデータをデータアウト処理の対象として指定した拡張データアウトコマンドセットを送信する（Ｓ３０４）。使用対象のクラスタデータでありかつ未選択のクラスタデータが残っている場合（Ｓ１１０：Ｙｅｓ）、処理はＳ１０４に遷移する。
Ｓ３０４の後、コントローラ２００は、リストＳＣおよびリストＳＣＧを空の状態にして（Ｓ３０５）、処理を終了する。
このように、第３の実施形態によれば、回路１３０は、１つのスーパークラスタデータに対する頭出し処理、つまり当該１つのスーパークラスタデータの先頭部分の転送（換言すると出力）の準備と、他のスーパークラスタの転送（換言すると出力）と、を並列に実行する。これによって、当該１つのスーパークラスタデータに対する頭出し処理に要する時間が隠蔽される。これによって、当該１つのスーパークラスタデータの出力および当該他のスーパークラスタデータの出力がそれぞれ異なるデータアウトコマンドセットによって指示される場合に比べて、平均のデータ転送速度が向上する。
なお、１つのスーパークラスタデータに対する頭出し処理と、他のスーパークラスタの出力とは、一部が時間的にオーバーラップしている限り、平均のデータ転送速度の向上の効果が得られる。
また、第３の実施形態では、拡張データアウトコマンドセットは、アドレス情報およびサイズ情報の対を１つ以上含んでいる。アドレス情報およびサイズ情報のそれぞれの対によって、間隔を空けずに配置された１以上のクラスタから読み出された１以上のクラスタデータが一括に指定される。コントローラ２００は、このように構成された拡張データアウトコマンドセットを用いることによって、次のコマンドセットを送信するまでの間に、回路１３０に、１以上のクラスタデータから構成されるスーパークラスタデータを１つ以上、出力させることができる。
なお、前述したように、拡張データアウトコマンドセットによって転送される各スーパークラスタデータは、１以上のクラスタデータによって構成される。拡張データアウトコマンドセットは、複数のクラスタデータのそれぞれが個別に指定されるように構成されてもよい。そのような場合には、コントローラ２００は、使用対象のクラスタデータを順次選択し、選択されたクラスタデータを順次、リストＳＣＧに追加する。そして、使用対象のクラスタデータでありかつ未選択のクラスタデータが残っていない場合、コントローラ２００は、Ｓ３０３の処理を実行する。
なお、第３の実施形態では、メモリチップ１００内で２つの処理がパイプライン処理的に実行された。しかしながら、第３の実施形態は、メモリチップ１００内の処理と、メモリチップ１００外の処理と、がパイプライン処理的に実行される際にも適用され得る。例えば、メモリチップ１００とコントローラ２００との間に、インタフェースチップが配置される場合がある。メモリチップ１００での頭出し処理と、インタフェースチップ内の処理と、がパイプライン方式で実行されてもよい。
第１～第３の実施形態の説明で述べたように、データアウトコマンドセット（または拡張データアウトコマンド）は、少なくとも１つの物理アドレス値を含む。コントローラ２００は、データレジスタ１１１に１ページ分のデータが格納された後、データアウトコマンドセット（または拡張データアウトコマンド）をメモリチップ１００に送信する。そして、データアウトコマンドセット（または拡張データアウトコマンド）の送信後から次のコマンドセットを送信するまでに、回路１３０に、データアウトコマンドセット（または拡張データアウトコマンド）に含まれる物理アドレス値が与えられたクラスタから読み出されたクラスタデータと、当該物理アドレス値とは異なる物理アドレス値が与えられたクラスタから読み出されたクラスタデータと、を出力させる。
これによって、データアウト処理の合計の時間に対するオーバヘッドの合計の時間の比は比較例に比べて短縮される。よって、データの転送速度が向上する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、１００ メモリチップ、１０１ ＩＯ信号処理回路、１０２ 制御信号処理回路、１０３ 制御回路、１０４ コマンドレジスタ、１０５ アドレスレジスタ、１０６ ステータスレジスタ、１０７ 電圧生成回路、１０８ ＲｙＢｙ生成回路、１０９ カラムバッファ、１１０ カラムデコーダ、１１１ データレジスタ、１１２ センスアンプ、１１３ メモリセルアレイ、１１４ ロウアドレスバッファデコーダ、１１５ ロウアドレスデコーダ、１２０ ＩＯバッファ、１３０ 回路、１３１ 頭出し回路、１３２ 転送回路、１４０ ＮＡＮＤストリング、２００ コントローラ、２０１ ホストインタフェース回路、２０２ ＲＡＭ、２０３ ＣＰＵ、２０４ バッファメモリ、２０５ ＮＡＮＤインタフェース回路、２０６ ＥＣＣ回路、３００ ホスト機器、４００ ＮＡＮＤバス、５００ ページ、６００ クラスタ。

Claims (8)

  1. 間隔を空けずに配置された複数の第２記憶領域を含む第１記憶領域を有するメモリセルアレイと、
    第１バッファと、
    前記メモリセルアレイから前記第１バッファに前記第１記憶領域の単位でデータを読み出す回路と、を備える
    メモリチップと、
    データに関連付けられた論理アドレスと、前記データが格納されている前記メモリチップ内の位置を示す物理アドレスとの関係を、前記第２記憶領域の単位で管理し、
    前記第１記憶領域に格納されている第１データであって、前記第１記憶領域に含まれる前記複数の第２記憶領域にそれぞれ格納されていた複数の第１データセグメントを含む前記第１データ、が前記第１バッファに読み出された場合に、前記複数の第２記憶領域のうちの１つである第３記憶領域の先頭を示す第１位置情報を含む１つの第１コマンドセットを前記メモリチップに送信する
    コントローラと、
    を具備し、
    前記回路は、前記コントローラが前記第１コマンドセットを前記メモリチップに送信した後から、前記コントローラが前記第１コマンドセットの次の第２コマンドセットを前記メモリチップに送信するまでの間に、
    前記複数の第１データセグメントのうちの、前記第３記憶領域に格納されていた第２データセグメントと、
    前記複数の第１データセグメントのうちの、前記複数の第２記憶領域のうちの１つであって前記第３記憶領域とは異なる第４記憶領域に格納されていた第３データセグメントと、を前記コントローラに出力する、
    メモリシステム。
  2. 前記回路は更に、前記コントローラが前記第１コマンドセットを前記メモリチップに送信した後から、前記コントローラが前記第２コマンドセットを前記メモリチップに送信するまでの間に、
    前記複数の第１データセグメントのうちの、前記複数の第２記憶領域のうちの１以上の第５記憶領域であって、前記第３記憶領域および前記第４記憶領域の何れとも異なる前記１以上の第５記憶領域に格納されていた、１以上の第４データセグメントを、前記コントローラに出力する
    請求項１に記載のメモリシステム。
  3. 前記１以上の第５記憶領域のグループは前記第３記憶領域の末尾に連続して配置されており、前記第４記憶領域は前記グループの末尾に連続して配置されている、
    請求項２に記載のメモリシステム。
  4. 前記コントローラは、
    前記１以上の第４データセグメントが使用対象である場合、前記第１コマンドセットによって、前記第２データセグメント、前記１以上の第４データセグメント、および前記第３データセグメントを出力するように前記回路に要求する
    請求項３に記載のメモリシステム。
  5. 前記コントローラは、
    前記１以上の第４データセグメントが使用対象でなく、かつ、前記１以上の第４データセグメントに含まれる第４データセグメントの数が、しきい値より小さい場合、前記第１コマンドセットによって、前記第２データセグメント、前記１以上の第４データセグメント、および前記第３データセグメントを出力するように前記回路に要求する
    請求項３に記載のメモリシステム。
  6. 前記第４記憶領域は、前記第３記憶領域から離間した位置に配置されており、
    前記第１コマンドセットは更に、前記第４記憶領域の先頭の位置情報を含む、
    請求項１に記載のメモリシステム。
  7. 前記１以上の第５記憶領域は、間隔を空けずに配置されており、
    前記第１コマンドセットは更に、前記１以上の第５記憶領域のグループの先頭を示す第２位置情報および前記１以上の第５記憶領域の合計サイズを示すサイズ情報を含み、
    前記回路は、
    前記第２位置情報と前記サイズ情報とに基づいて前記１以上の第４データセグメントを前記コントローラに出力する
    請求項２に記載のメモリシステム。
  8. 前記回路は、前記第２データセグメントの出力と、前記第３データセグメントの先頭部分の出力の準備と、を少なくとも一部が時間的にオーバーラップするように実行する、
    請求項１に記載のメモリシステム。
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