JP2023039459A - メモリシステムおよび方法 - Google Patents

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Abstract

Figure 2023039459000001
【課題】できるだけ性能が高くなるように１つのメモリセルあたりにライトされる値のビット数を制御すること。
【解決手段】メモリシステムのコントローラは、フラッシュメモリが備える複数の第１ブロックのうち、複数の第２ブロックに対し、メモリセル当たりに第１の数のビットの値をライトし、複数の第３ブロックに対し、メモリセル当たりに第１の数より大きい第２の数のビットの値をライトする。コントローラは、ホスト装置からのデータを複数の第２のブロックにライトし、複数の第２ブロック内の有効データを複数の第３のブロックに転記する。コントローラは、ライトが完了した１以上の第３ブロックのそれぞれに対するライトが完了した順番と、ライトが完了した１以上の第３ブロックのそれぞれに格納されている有効データの量と、に基づいて複数の第１ブロックのうちの第２ブロックの数を制御する。
【選択図】図１３

Description

本実施形態は、メモリシステムおよび方法に関する。
従来、１つのメモリセルあたりにライトされる値のビット数が可変のメモリシステムが知られている。
特開２０２１－２６４４８号公報
一つの実施形態は、できるだけ性能が高くなるように１つのメモリセルあたりにライトされる値のビット数を制御するメモリシステムおよび方法を提供することを目的とする。
一つの実施形態にかかるメモリシステムは、ホスト装置に接続可能である。前記メモリシステムは、複数の第１ブロックを備えるフラッシュメモリと、コントローラと、を備える。前記複数の第１ブロックのそれぞれは複数のメモリセルを備える。前記複数の第１ブロックのそれぞれは第１モードおよび第２モードのうちの記憶モードでライトが可能である。前記第１モードはメモリセル当たりに第１の数のビットの値がライトされるモードであり、前記第２モードはメモリセル当たりに第２の数のビットの値がライトされるモードである。前記第２の数は前記第１の数よりも大きい。前記コントローラは、前記複数の第１ブロックのうちの一部である複数の第２ブロックを前記第１モードで使用し、前記複数の第１ブロックのうちの他の一部である複数の第３ブロックを前記第２モードで使用する。前記コントローラは、前記ホスト装置からのデータを前記複数の第２ブロックに順次、ライトし、第１の転記処理と、第２の転記処理と、を実行する。前記第１の転記処理は、前記複数の第２ブロックのうちのライトが完了した１以上の第２ブロックから１つの第２ブロックを選択し、選択された前記第２ブロック内の全ての有効なデータを前記複数の第３ブロックに順次、ライトすることによって、選択された前記第２ブロックを再利用可能な状態にする処理である。前記第２の転記処理は、前記複数の第３ブロックのうちのライトが完了した１以上の第３ブロックから１つの第３ブロックを選択し、選択された前記第３ブロック内の全ての有効なデータを前記複数の第３ブロックのうちのライトが完了していない第３ブロックにライトすることによって、選択された前記第３ブロックを再利用可能な状態にする処理である。前記コントローラは、ライトが完了した前記１以上の第３ブロックのそれぞれに対するライトが完了した順番と、ライトが完了した前記１以上の第３ブロックのそれぞれに格納されている有効データの量と、に基づいて前記複数の第１ブロックのうちの第２ブロックの数を制御する。
第１の実施形態にかかるメモリシステムの構成の一例を示す模式的な図。 第１の実施形態にかかるメモリチップの構成の一例を示す模式的な図。 第１の実施形態にかかるブロックＢＬＫの回路構成を示す模式的な図。 ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードのそれぞれのケースにおける第１の実施形態の区分を説明する図。 第１の実施形態にかかるブロックＢＬＫの状態遷移の一例を示す図。 第１の実施形態にかかる第１転記処理および第２転記処理を説明するための模式的な図。 ホストデータに含まれるホットデータの割合の増加の第１の実施形態にかかる判断方法の一例を説明するための模式的な図。 ホストデータに含まれるホットデータの割合の増加の第１の実施形態にかかる判断方法の別の一例を説明するための模式的な図。 ホストデータに含まれるコールドデータの割合の増加の第１の実施形態にかかる判断方法の一例を説明するための模式的な図。 ホストデータに含まれるコールドデータの割合の増加の第１の実施形態にかかる判断方法の別の一例を説明するための模式的な図。 第１の実施形態にかかる第１の転記処理の実行タイミングの一例を説明するフローチャート。 第１の実施形態にかかる第２の転記処理の実行タイミングの一例を説明するフローチャート。 第１の実施形態にかかるＳＬＣブロックの数の制御方法を説明するフローチャート。 第２の実施形態にかかるメモリシステムにおいてホストデータに含まれるホットデータの割合が比較的多い場合のホストライト量と転記ライト量との関係の一例を説明するための模式的な図。 第２の実施形態にかかるメモリシステムにおいてコールドデータの割合が比較的多い場合のホストライト量と転記ライト量との関係の一例を説明するための模式的な図。 第２の実施形態にかかるＳＬＣブロックの数の制御方法を説明するフローチャート。
以下に添付図面を参照して、実施形態にかかるメモリシステムおよび方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態にかかるメモリシステム１の構成の一例を示す模式的な図である。
メモリシステム１は、ホスト装置２と通信インタフェース３で接続される。ホスト装置２は、情報処理装置に具備されるプロセッサである。情報処理装置は、ラップトップ型のパーソナルコンピュータ、携帯電話、スマートフォン、ポータブル音楽プレーヤー、撮像装置、などのコンピュータである。メモリシステム１は、例えばＳＳＤ（Solid State Drive）である。通信インタフェース３の規格は、特定の規格に限定されない。
メモリシステム１は、ホスト装置２からアクセスコマンド（例えば、ライトコマンドまたはリードコマンド）を受信する。メモリシステム１は、ライトコマンドに応じて、ライトが要求されたユーザデータを記憶する。メモリシステム１は、リードコマンドに応じて、リードが要求されたユーザデータをホスト装置２に送信する。
なお、アクセスコマンドは、論理アドレスを含む。メモリシステム１は、ホスト装置２に論理的なアドレス空間を提供する。論理アドレスは、当該アドレス空間における位置を示す。ホスト装置２は、論理アドレスを用いることによって、ユーザデータをライトする位置またはユーザデータのリードを行う位置を指定する。つまり、論理アドレスは、ホスト装置２から指定される位置情報である。
メモリシステム１は、コントローラ１００とＮＡＮＤメモリ２００とを備える。コントローラ１００はメモリバス３００によってＮＡＮＤメモリ２００に接続されている。ＮＡＮＤメモリ２００は、不揮発性メモリの一例である。
コントローラ１００は、ＮＡＮＤメモリ２００の制御を実行する。
コントローラ１００は、ホスト装置２からライトが要求されたデータをＮＡＮＤメモリ２００にライトしたり、ホスト装置２からリードが要求されたデータをＮＡＮＤメモリ２００からリードしてホスト装置２に送る。つまり、コントローラ１００は、ホスト装置２とＮＡＮＤメモリ２００との間のデータ転送を実行する。
ホスト装置２からライトが要求されたデータを、ホスト装置２からの当該データの受信の後に初めてＮＡＮＤメモリ２００にライトすることを、ホストライト、と表記する。また、ホストライトによってＮＡＮＤメモリ２００にライトされるデータを、ホストデータと表記する。また、単位時間あたりにＮＡＮＤメモリ２００にライトされたホストデータの量を、ホストライト量と表記する。なお、ホストライト量および次に述べる転記ライト量を得るための単位時間は、設計者によって任意に設定され得る。
さらに、コントローラ１００は、ＮＡＮＤメモリ２００内でデータを転記する転記処理を実行する。転記処理は、ガベージコレクションとも称され得る。
転記処理は、ＮＡＮＤメモリ２００からデータをリードする処理と、リードされたデータをＮＡＮＤメモリ２００にライトする処理と、を含む。転記処理の一環としてＮＡＮＤメモリ２００にデータをライトする処理を、転記ライトと表記する。また、転記ライトによってＮＡＮＤメモリ２００にライトされるデータを、転記データと表記する。また、単位時間当たりにＮＡＮＤメモリ２００にライトされた転記データの量を、転記ライト量と表記する。転記処理のさらに詳細な説明については後述される。
さらに、コントローラ１００は、１つのメモリセルあたりにライトされる値のビット数の設定を変更することが可能である。１つのメモリセルあたりにライトされる値のビット数の設定を、記憶モード（memory mode）と表記する。取り得る記憶モード、および記憶モードの制御方法については後述する。
コントローラ１００は、プロセッサ１０１、ホストインタフェース回路（ホストＩ／Ｆ）１０２、ＲＡＭ（Random Access Memory）１０３、バッファメモリ１０４、メモリインタフェース回路（メモリＩ／Ｆ）１０５、および内部バス１０６を備える。プロセッサ１０１、ホストＩ／Ｆ１０２、ＲＡＭ１０３、バッファメモリ１０４、およびメモリＩ／Ｆ１０５は、内部バス１０６に電気的に接続されている。
なお、コントローラ１００は、ＳｏＣ（System-on-a-Chip）として構成され得る。または、コントローラ１００は、複数のチップによって構成され得る。ＲＡＭ１０３またはバッファメモリ１０４は、コントローラ１００の外部に配されていてもよい。
ホストＩ／Ｆ１０２は、ホスト装置２からアクセスコマンドおよびデータなどを受信する。また、ホストＩ／Ｆ１０２は、ＮＡＮＤメモリ２００からリードされたデータおよびアクセスコマンドに対する応答などをホスト装置２へ送信する。
バッファメモリ１０４は、ホスト装置２とＮＡＮＤメモリ２００との間のデータ転送のためのバッファとして機能するメモリである。バッファメモリ１０４は、例えば、ＳＲＡＭ（Static Random Access Memory）またはＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの揮発性メモリによって構成される。なお、バッファメモリ１０４を構成するメモリの種類はこれらに限定されない。バッファメモリ１０４は、任意の種類の不揮発性メモリによって構成されてもよい。
メモリＩ／Ｆ１０５は、データ等をＮＡＮＤメモリ２００にライトする処理およびＮＡＮＤメモリ２００からデータ等をリードする処理を、プロセッサ１０１からの指示に基づいて制御する。
プロセッサ１０１は、コンピュータプログラムを実行することができる回路である。プロセッサ１０１は、例えばＣＰＵ（Central Processing Unit）である。プロセッサ１０１は、予め所定位置（例えばＮＡＮＤメモリ２００）に格納されていたファームウェアプログラムに基づいてコントローラ１００の各構成要素を統括的に制御し、これによって上記されたコントローラ１００の種々の動作を実現する。
なお、プロセッサ１０１が実行する処理の一部または全部は、ハードウェア回路によって実行されてもよい。プロセッサ１０１が実行する処理の一部または全部は、ＦＰＧＡ（Field-Programmable Gate Array）またはＡＳＩＣ（Application Specific Integrated Circuit）によって実行されてもよい。
ＲＡＭ１０３は、プロセッサ１０１がキャッシュメモリまたはワーキングメモリとして使用することができるメモリである。ＲＡＭ１０３は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ、またはこれらの組み合わせによって構成される。なお、ＲＡＭ１０３を構成するメモリの種類はこれらに限定されない。
なお、コントローラ１００は、これらの構成要素に替えて、またはこれらの構成要素に加えて、任意の構成要素を備え得る。例えば、コントローラ１００は、ＮＡＮＤメモリ２００にライトされるデータに対して符号化したり、ＮＡＮＤメモリ２００からリードされたデータに対して復号化したりする回路を備えていてもよい。また、ＲＡＭ１０３がバッファメモリとして使用され、バッファメモリ１０４が廃されてもよい。
ＮＡＮＤメモリ２００は、ユーザデータ等を不揮発に記憶できるＮＡＮＤ型フラッシュメモリである。ＮＡＮＤメモリ２００は、１以上のメモリチップ２０１によって構成される。ここでは、ＮＡＮＤメモリ２００は、４つのメモリチップ２０１－０，２０１－１，２０１－２，２０１－３によって構成される。ＮＡＮＤメモリ２００は、フラッシュメモリの一例である。
図２は、第１の実施形態にかかるメモリチップ２０１の構成の一例を示す模式的な図である。メモリチップ２０１は、周辺回路２１０およびメモリセルアレイ２１１を備える。
メモリセルアレイ２１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。各ストリングユニットＳＵは、複数の不揮発性メモリセルトランジスタを直列に接続したＮＡＮＤストリングの集合体である。なお、ストリングユニットＳＵ内のＮＡＮＤストリング２１２の数は任意である。
周辺回路２１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路２１０は、コントローラ１００からの指示に応じて、メモリセルアレイ２１１に対し、当該指示に対応した動作を実行する。コントローラ１００からの指示は、ライト、リード、およびイレースを含む。
図３は、第１の実施形態にかかるブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２１２を含む。
ＮＡＮＤストリング２１２の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング２１２内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、各々の選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３（不図示）に接続されてもよい。同一のブロックＢＬＫ内にある各メモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、各々のワード線ＷＬ０～ＷＬ６３に共通接続される。
ストリングユニットＳＵ内にある各ＮＡＮＤストリング２１２の選択トランジスタＳＴ１のドレインは、各々異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング２１２を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続された複数のＮＡＮＤストリング２１２の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ２１１は、少なくとも１のビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
周辺回路２１０によるライトおよびリードは、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。ライトおよびリードの際に、一括して選択されるメモリセルトランジスタＭＴの群をメモリセルグループＭＣＧと表記する。そして、１つのメモリセルグループＭＣＧにライトされる、あるいはリードされる１ビットのデータの集まりの単位をページと表記する。
周辺回路２１０によるイレースは、ブロックＢＬＫ単位で実行される。即ち、１つのブロックＢＬＫに格納された全てのデータは、まとめてイレースされる。
なお、メモリセルアレイ２１１の構成は、図２および図３に示された構成に限定されない。例えば、メモリセルアレイ２１１は、ＮＡＮＤストリング２１２が２次元的に又は３次元的に配列された構成を有していてもよい。
メモリセルアレイ２１１に対するライトにおいては、周辺回路２１０は、ライト先のページを構成する各メモリセルトランジスタＭＴの電荷蓄積層に、データに対応した量の電荷を注入する。そして、メモリセルアレイ２１１からのリードにおいては、周辺回路２１０は、リード先のページを構成する各メモリセルトランジスタＭＴから、電荷蓄積層に蓄積された電荷量に応じたデータを読み出す。
各メモリセルトランジスタＭＴには、ｎ（ｎ≧１）ビットの値をライト可能である。ｎが１であるモードは、ＳＬＣ（Single Level Cell）モードと称される。各メモリセルトランジスタＭＴにｎビットの値がライトされる場合、メモリセルグループＭＣＧ当たりの記憶容量はｎページ分のサイズに等しくなる。ｎが２であるモードは、ＭＬＣ（Multi Level Cell）モードと称される。ｎが３であるモードは、ＴＬＣ（Triple Level Cell）モードと称される。ｎが４であるモードは、ＱＬＣ（Quad Level Cell）モードと称される。
各メモリセルトランジスタＭＴのしきい値電圧は、周辺回路２１０によって一定の範囲内でコントロールされる。しきい値電圧のコントローラブルな範囲は、２のｎ乗の数の区分に分割され、各区分にそれぞれ異なるｎビットの値がアサインされる。
図４は、ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードのそれぞれのケースにおける第１の実施形態の区分を説明する図である。図４に示すように、しきい値電圧の範囲（コントローラブルな範囲）は、複数の区分４に分割される。
例えば、ＳＬＣモードでは、しきい値電圧の範囲は、２つの区分４ａに分割される。ＭＬＣモードでは、しきい値電圧の範囲は、４つの区分４ｂに分割される。ＴＬＣモードでは、しきい値電圧の範囲は、８つの区分４ｃに分割される。ＱＬＣモードでは、しきい値電圧の範囲は、１６個の区分４ｄに分割される。
１メモリセルに保持される値のビット数が多いほど、各区分４の範囲が狭い。各区分４には、対応するビット数の値がアサインされる。ＳＬＣモードでは、低電圧側の区分４ａに“１”がアサインされ、高電圧側の区分４ａに “０”がアサインされる。ＭＬＣモードでは、４つの区分４ｂには、電圧の順番に、それぞれ、“１１”、“０１”、“００”、“１０”がアサインされる。ＴＬＣモードでは、８つの区分４ｃには、電圧の順番に、それぞれ、“１１１”、“１０１”、“００１”、“０１１”、“０１０”、“１１０”、“１００”、“０００”がアサインされる。ＱＬＣモードでは、１６個の区分４ｄには、電圧の順番に、それぞれ、“１１１１”、“１０１１”、“００１１”、“０００１”、“１００１”、“１１０１”、“０１０１”、“０１１１”、“０１１０”、“１１１０”、“１０１０”、“１０００”、“１１００”、“０１００”、“００００”、“００１０”がアサインされる。なお、各区分４に対する値のアサイン方法はこれらの例に限定されない。
メモリセルアレイ２１１に対するライトにおいては、周辺回路２１０は、ライト先のページを構成する各メモリセルトランジスタＭＴの電荷蓄積層に、ライト対象の値がアサインされた区分４に対応した量の電荷を注入する。メモリセルアレイ２１１からのリードにおいては、周辺回路２１０は、リード先のページを構成する各メモリセルトランジスタＭＴのしきい値電圧が属する区分４を判断し、判断によって取得した区分４にアサインされた値を、リードデータとして出力する。
メモリセルアレイ２１１に対するイレースにおいては、周辺回路２１０は、メモリセルアレイ２１１の基板側にイレース電圧を印加する。そして、周辺回路２１０は、イレース対象のブロックＢＬＫの全てのワード線ＷＬを接地電位に導通させる。すると、選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴにおいては、電荷蓄積層に蓄えられていた電荷が放電される。その結果、選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴの状態は、データがイレースされたと見なされる状態（即ち最も低電圧側の区分４）に遷移する。
メモリシステム１は、記憶モードを設定したり変更したりすることが可能に構成される。より具体的には、プロセッサ１０１は、１つのメモリセルあたりに第１の数のビットの値をライトする第１モードと、１つのメモリセルあたりに第２の数（ただし第２の数は第１の数よりも大きい）のビットの値をライトする第２モードと、のうちから各ブロックＢＬＫの記憶モードを設定したり変更したりする。以降の説明では、第１モードはＳＬＣモードであり、第２モードはＴＬＣモードであることとする。なお、第１モードおよび第２モードのそれぞれはこの例に限定されない。また、記憶モードが個別に設定される最小単位の記憶領域は、ブロックＢＬＫに限定されない。例えば、複数のブロックＢＬＫを含む論理的なブロックの単位で記憶モードが個別に設定されてもよい。
続いて、ブロックＢＬＫの状態遷移について説明する。図５は、第１の実施形態にかかるブロックＢＬＫの状態遷移の一例を示す図である。ハッチングされた矢印は、ブロックＢＬＫの状態の遷移の方向を示しており、実線の矢印は、データの移動の方向を示している。
ブロックＢＬＫの状態は、少なくとも、オープンブロック、アクティブブロック、およびフリーブロックを取り得る。以降、オープンブロックは、オープンブロックの状態にあるブロックＢＬＫを意味する場合がある。また、アクティブロックは、アクティブロックの状態にあるブロックＢＬＫを意味する場合がある。また、フリーブロックは、フリーブロックの状態にあるブロックＢＬＫを意味する場合がある。
オープンブロックは、ライト中であってライトが完了していないブロックＢＬＫである。即ち、オープンブロックは、データがライトされ得る領域を残した状態にあるブロックＢＬＫである。
アクティブブロックは、ライトが完了したブロックＢＬＫである。アクティブブロックは、まだ再利用できないブロックＢＬＫでもある。ライトが完了したブロックＢＬＫのうちの、有効なユーザデータが格納されているブロックＢＬＫは、アクティブブロックとして管理される。再利用とは、オープンブロックに遷移させることをいう。
フリーブロックは、有効なデータが格納されていないブロックＢＬＫである。フリーブロックは、再利用可能なブロックＢＬＫである。
例えば、オープンブロックに１ブロックＢＬＫ分のデータがライトされた後、そのオープンブロックはアクティブブロックに遷移する。アクティブブロックに格納されているデータの状態は、有効な状態と無効な状態とのうちの何れかである。
アクティブブロックに或るデータ（第１のデータと表記する）が格納されている状態で、ホスト装置２から第１のデータが送られてきた際に指定された論理アドレス値と同一の論理アドレス値が指定されて第２のデータが送られてきた場合、コントローラ１００は、オープンブロックの空のページに第２のデータをライトし、アクティブブロックに格納されている第１のデータを無効なデータとして管理する。よって、アクティブブロックに格納されているデータには、有効なデータと無効なデータとが混在し得る。
なお、ホスト装置２が、古いデータをメモリシステム１に送った際に指定した論理アドレス値と同一の論理アドレス値を指定して新しいデータを送ることを、リライトと表記する。
アクティブブロックは、転記処理によってフリーブロックに遷移する。転記処理は、アクティブブロックに格納されている有効なデータをオープンブロックに転記（transcribe）して、転記元のアクティブブロックに格納されている全てのデータを無効化する処理をいう。これによって、転記元のアクティブブロックはフリーブロックに遷移する。なお、転記は、転送、再配置（relocation）、または移動と換言することができる。
フリーブロックは、格納されているデータがイレースされた後、オープンブロックに遷移する。
なお、データが有効とは、そのデータが格納されている位置が何れかの論理アドレス値に対応付けられていることをいう。データが無効とは、そのデータが格納されている位置が何れの論理アドレス値にも対応付けられていないことをいう。また、「空の」状態とは、ここでは、無効なデータおよび有効なデータの何れも記憶されていない状態をいう。即ち、空のページは、データのライトが可能な空き領域である。なお、ブロックＢＬＫ内の位置と論理アドレス値との対応関係は、コントローラ１００が維持および更新する。
ホストデータおよび転記データはともに共通のオープンブロックにライトされてもよい。または、ホストデータがライトされるオープンブロックと転記データがライトされるオープンブロックとが個別に用意されてもよい。ここでは一例として、ホストデータおよび転記データはともに共通のオープンブロックにライトされることとする。
一度もホストライトが実行されたことが無いメモリシステム１においては、オープンブロックを除く全てのブロックＢＬＫがフリーブロックの状態にある。ホストライトが開始されると、オープンブロックからアクティブブロックへの遷移と、フリーブロックからオープンブロックへの遷移とが開始する。そのため、アクティブブロックの数が増え、フリーブロックの数が減る。フリーブロックが枯渇した場合、フリーブロックの数を許容される下限値、例えば１つ、以上に維持するために、転記処理が開始される。転記処理によって、アクティブブロックであったブロックＢＬＫが新たなフリーブロックとなる。
第１の実施形態では、転記処理は、第１転記処理および第２転記処理を含む。図６は、第１の実施形態にかかる第１転記処理および第２転記処理を説明するための模式的な図である。
図６に示されるように、ＮＡＮＤメモリ２００に備えられる複数のブロックＢＬＫのうちの一部の複数のブロックＢＬＫは、ＳＬＣモードで使用され、複数のブロックＢＬＫのうちの他の複数のブロックＢＬＫはＴＬＣモードで使用される。ＳＬＣモードで使用されるブロックＢＬＫを、ＳＬＣブロックと表記する。ＴＬＣモードで使用されるブロックＢＬＫを、ＴＬＣブロックと表記する。
なお、ＮＡＮＤメモリ２００に備えられる複数のブロックＢＬＫは、複数の第１ブロックの一例である。ＳＬＣブロックの群は、複数の第２ブロックの一例である。ＴＬＣブロックの群は、複数の第３ブロックの一例である。
ＳＬＣブロックの群およびＴＬＣブロックの群のそれぞれは、オープンブロックおよび１以上のフリーブロックを含む。ＳＬＣブロックの群およびＴＬＣブロックの群のそれぞれにおいて、フリーブロックの数が許容される下限値以上に維持される。図６に示される例では、フリーブロックの数の許容される下限値は１であることとしている。
また、ＳＬＣブロックの群およびＴＬＣブロックの群のそれぞれは、１以上のアクティブブロックを含み得る。
以降、オープンブロックの状態にあるＳＬＣブロックを、ＳＬＣオープンブロック、と表記する。また、アクティブブロックの状態にあるＳＬＣブロックを、ＳＬＣアクティブブロック、と表記する。また、フリーブロックの状態にあるＳＬＣブロックを、ＳＬＣフリーブブロック、と表記する。また、オープンブロックの状態にあるＴＬＣブロックを、ＴＬＣオープンブロック、と表記する。また、アクティブブロックの状態にあるＴＬＣブロックを、ＴＬＣアクティブブロック、と表記する。また、フリーブロックの状態にあるＴＬＣブロックを、ＴＬＣフリーブブロック、と表記する。
１つのメモリセルあたりに格納されるデータのビット数が少ないほど、データのライトおよびリードに要する時間が短い。つまり、ＳＬＣモードのほうが、ＴＬＣモードの場合よりもデータのライトが早く完了する。よって、ホスト装置２から見たメモリシステム１のスループットの向上を図るために、コントローラ１００は、ホストデータを、ＳＬＣブロック、より詳細にはＳＬＣオープンブロック、にライトする。
ＳＬＣオープンブロックがホストデータでいっぱいになると、ＳＬＣオープンブロックへのライトが完了と見なされる。ＳＬＣオープンブロックへのライトが完了するに応じて、当該ＳＬＣオープンブロックは、ＳＬＣアクティブブロックに遷移し、ＳＬＣフリーブロックのうちの１つが新たなＳＬＣオープンブロックに遷移する。そして、ＳＬＣフリーブロックの数が許容される下限値、ここでは例えば１、に到達すると、何れかのＳＬＣアクティブブロックが選択されて、選択されたＳＬＣアクティブブロック内の有効データは、第１の転記処理によってＴＬＣオープンブロックに移動せしめられる。選択されたＳＬＣアクティブブロックは、ＳＬＣフリーブロックに遷移する。つまり、第１の転記処理は、ＳＬＣフリーブロックを生成するためにＳＬＣアクティブブロックからＴＬＣオープンブロックに有効データを移動させる処理である。
ＴＬＣオープンブロックが転記データでいっぱいになると、ＴＬＣオープンブロックへのライトが完了と見なされる。ＴＬＣオープンブロックへのライトが完了するに応じて、当該ＴＬＣオープンブロックは、ＴＬＣアクティブブロックに遷移し、ＴＬＣフリーブロックのうちの１つが新たなＴＬＣオープンブロックに遷移する。そして、ＴＬＣフリーブロックの数が許容される下限値、ここでは例えば１、に到達すると、何れかのＴＬＣアクティブブロックが選択されて、選択されたＴＬＣアクティブブロック内の有効データは、第２の転記処理によってＴＬＣオープンブロックに移動せしめられる。選択されたＴＬＣアクティブブロックは、ＴＬＣフリーブロックに遷移する。つまり、第２の転記処理は、ＴＬＣフリーブロックを生成するためにＴＬＣアクティブブロックからＴＬＣオープンブロックに有効データを移動させる処理である。
第１の転記処理では、転記ライト量ができるだけ少なくなるように、格納されている有効データの量が出来るだけ少ないＳＬＣアクティブブロックが、転記元のＳＬＣアクティブブロックとして選択される。典型的には、格納されている有効データの量が最も少ないＳＬＣアクティブブロックが、転記元のＳＬＣアクティブブロックとして選択される。
同様に、第２の転記処理では、転記ライト量ができるだけ少なくなるように、格納されている有効データの量が出来るだけ少ないＴＬＣアクティブブロックが、転記元のＴＬＣアクティブブロックとして選択される。典型的には格納されている有効データの量が最も少ないＴＬＣアクティブブロックが、転記元のＴＬＣアクティブブロックとして選択される。
以降、ブロックＢＬＫ内のデータについて言及した場合には、当該データは有効データを意味することとする。同様に、転記処理によって転記されるデータについて言及した場合には、当該データは有効データを意味することとする。
転記処理、即ち第１の転記処理および第２の転記処理、の実行は、メモリシステム１の性能に影響する。例えば、転記処理の実行頻度が高いほど、転記処理に割かれるプロセッサ１０１またはバス（内部バス１０６およびメモリバス３００）などのハードウェアリソースが増大し、これによってホスト装置２からみたスループットが低下する。また、転記処理の実行頻度が高いほど、ＮＡＮＤメモリ２００に対するライト／イレースの実行回数が増大し、これによってＮＡＮＤメモリ２００の劣化速度が早くなる。また、ＮＡＮＤメモリ２００が劣化するほど、ＮＡＮＤメモリ２００に格納されたデータの信頼性が低下する。これらの理由により、転記処理の実行頻度を出来るだけ抑制することが要望される。
図６に示された動作によれば、ＳＬＣブロックにライトされたデータは、第１の転記処理によってＴＬＣブロックに転記されるか、またはリライトによって無効化される。従って、第１の転記処理の実行頻度は、ホスト装置２からメモリシステム１に送られてくるデータのリライトの頻度によって影響される。ホスト装置２からメモリシステム１に送られてくるデータのリライトの頻度は、データ毎に異なる。短期間にリライトされる傾向があるデータの状態を、ホットと表記する。長期間リライトされない傾向があるデータの状態を、コールドと表記する。
例えば、ＳＬＣブロック内のホットデータが第１の転記処理の対象となる前に新たなリライトによって無効になるケースがある。ＳＬＣブロック内のデータが第１の転記処理の対象となる前に新たなリライトによって無効になるケースを、第１ケースと表記する。第１ケースが起こる頻度が高いほど、第１の転記処理の実行頻度が抑制される。
一方、ＳＬＣブロック内のコールドデータに関しては、第１ケースが起こる可能性が低い。つまり、ＳＬＣブロック内のコールドデータは、第１の転記処理によってＴＬＣブロックに移動せしめられる可能性が高い。ＳＬＣブロック内のデータが第１の転記処理によってＴＬＣブロックに移動せしめられるケースを、第２ケースと表記する。第２ケースが起こる頻度が高いほど、第１の転記処理の実行頻度が高くなる。
ＴＬＣブロック内のコールドデータは、新たなリライトによって無効になるまで、第２の転記処理の対象となり得る。そして、第２の転記処理の実行頻度は、ＴＬＣブロックの群の総容量に対するＴＬＣブロックの群に格納されたコールドデータの総量の比率に応じて変動する。ＴＬＣブロックの群の総容量に対するＴＬＣブロックの群に格納されたコールドデータの総量の比率が大きいほど、第２の転記処理の実行頻度が高くなる傾向がある。
ＳＬＣブロックの数を増加させれば、第１ケースが起こる頻度が高くなり、これによって第１の転記処理の実行頻度を低下させることができる。しかしながら、ＳＬＣブロックの数を増加させれば、増加したＳＬＣブロックの容量の３倍の容量だけＴＬＣブロックの群の総容量が減少する。ＴＬＣブロックの群の総容量の減少によって、ＴＬＣブロックの数に対するＴＬＣブロックの群に格納されたコールドデータの総量の比率が大きくなり、その結果として、第２の転記処理の実行頻度が高くなる。
よって、ＳＬＣブロックの数が多すぎても転記処理の実行頻度を抑制できないし、ＳＬＣブロックの数が少なすぎても転記処理の実行頻度を抑制できない。つまり、転記処理の実行頻度を抑制するためには、ＳＬＣブロックの数を適切に設定する必要がある。
さらに、転記処理の実行頻度を抑制するためのＳＬＣブロックの適切な数は、ホストデータに含まれるホットデータの量とコールドデータの量との関係にも依存する。
例えば、ホストデータに含まれるホットデータの割合が多い場合、ホストデータに含まれるホットデータの割合が少ない場合に比べて、ＳＬＣブロックの数を増加させることによる第１の転送処理の実行頻度の低下のメリットが大きく、かつ、ＴＬＣブロックの群の総容量の減少による第２の転送処理の実行頻度の増加のデメリットが小さい。よって、ホストデータに含まれるホットデータの割合が多い場合には、多めの数のブロックＢＬＫをＳＬＣブロックとして割り当てることによって、転送処理の実行頻度を効率的に抑制できる。
逆に、ホストデータに含まれるコールドデータの割合が多い場合、ホストデータに含まれるコールドデータの割合が少ない場合に比べて、ＳＬＣブロックの数を増加させることによる第１の転送処理の実行頻度の低下のメリットが小さく、かつ、ＴＬＣブロックの群の総容量の減少による第２の転送処理の実行頻度の増加のデメリットが大きい。よって、ホストデータに含まれるコールドデータの割合が多い場合、少なめの数のブロックＢＬＫをＳＬＣブロックとして割り当てることによって、転送処理の実行頻度を効率的に抑制できる。
第１の実施形態では、プロセッサ１０１は、ホストデータに含まれるホットデータの量とコールドデータの量の比率が変化した場合であっても転記処理の実行頻度が出来るだけ低くすることができるように、ＳＬＣブロックの数を制御する。以下に、ＳＬＣブロックの数の制御方法について説明する。ホストデータに含まれるホットデータの量とコールドデータの量の比率を、データ構成比（ratio of host data components）、と表記する。
データ構成比が一定の状態が所定時間継続した場合には、アクティブブロックに遷移した時刻が古いブロックＢＬＫほど、格納されている有効データの量が少ない傾向がある。したがって、データ構成比が一定の状態が所定時間継続した場合には、アクティブブロックに遷移した時刻が最も古いＴＬＣアクティブブロックが、第２の転記処理の転記元として選択される可能性が高い。
しかしながら、ホストデータに含まれるホットデータの割合が増加した場合、アクティブブロックに遷移した時刻が古いブロックＢＬＫほど、格納されている有効データの量が少ないという傾向が崩れる。ホストデータに含まれるホットデータの割合が増加すると、リライトされる前に第１の転記処理によってＴＬＣブロックに転記されるホットデータが増加する。ＴＬＣブロック中のホットデータは、当該ＴＬＣブロックがアクティブブロックに遷移してから比較的早いタイミングでリライトによって無効化される。よって、第１の転記処理によって多くのホットデータがライトされたＴＬＣブロックでは、有効データの量が早い速度で減る。その結果、アクティブブロックに遷移した時刻が比較的新しいＴＬＣブロックに格納された有効データの量が、アクティブブロックに遷移した時刻が古いＴＬＣブロックに格納された有効データの量よりも少ないというケースが発生する。当該ケースを、第３のケースと表記する。
第３のケースが発生した場合、ホストデータに含まれるホットデータの割合が増加したと推定できる。よって、第１の実施形態では、第３のケースの発生の検出によって、ホストデータに含まれるホットデータの割合の増加が判断される。つまり、プロセッサ１０１は、第３のケースの発生が検出された場合、ＳＬＣブロックの数を増やす。プロセッサ１０１は、ＮＡＮＤメモリ２００が備える複数のブロックＢＬＫのうちのＴＬＣブロックへの割り当て量を減らし、ＳＬＣブロックへの割り当て量を増やすことで、ＳＬＣブロックの数を増やす。
図７は、ホストデータに含まれるホットデータの割合の増加の第１の実施形態にかかる判断方法の一例を説明するための模式的な図である。本図に表示されたブロックＢＬＫ１１～ブロックＢＬＫ１８は、ＴＬＣブロックの群に含まれるアクティブブロック、即ちＴＬＣアクティブブロックである。ブロックＢＬＫ１１～ブロックＢＬＫ１８は、アクティブブロックに遷移したタイミングの順番で配列されている。本図から、ブロックＢＬＫ１１、ブロックＢＬＫ１２、ブロックＢＬＫ１３、ブロックＢＬＫ１４、ブロックＢＬＫ１５、ブロックＢＬＫ１６、ブロックＢＬＫ１７、およびブロックＢＬＫ１８は、この順番でアクティブブロックに遷移したことが読み取れる。ブロックＢＬＫ１１～ブロックＢＬＫ１８を表す矩形のうちの斜線部の面積は、各ブロックＢＬＫに格納されている有効データの量を表す。
プロセッサ１０１は、値Ｒｔｈ１を事前に設定する。値Ｒｔｈ１は２以上の整数である。値Ｒｔｈ１は、第３の数の一例である。値Ｒｔｈ１の設定方法は後述される。プロセッサ１０１は、最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在するか否かを判断する。最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在することは、第３のケースに該当する。よって、プロセッサ１０１は、最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在する場合、ＳＬＣブロックの数を増加させる。最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在しない場合、プロセッサ１０１は、ＳＬＣブロックの数を増加させない。
図７に示される例では、値Ｒｔｈ１は「３」である。そして、最も新しくアクティブブロックに遷移した３個のＴＬＣアクティブブロック、即ちブロックＢＬＫ１６～ブロックＢＬＫ１８には、格納されている有効データの量が最小のＴＬＣアクティブブロックであるブロックＢＬＫ１７が含まれる。よって、プロセッサ１０１は、ＳＬＣブロックの数を増加させる。
ホットデータの割合が急激に増加した場合、図７に示される例のように、アクティブブロックに遷移した時刻が比較的新しいＴＬＣブロックのうちに、格納された有効データの量が最小のＴＬＣブロックが現れる。しかしながら、ホットデータの割合の増加の度合いが穏やかである場合、アクティブブロックに遷移した時刻が比較的新しいＴＬＣブロックのうちに、格納された有効データの量が最小のＴＬＣブロックが必ずしも現れるとは限らない。ホットデータの割合の増加の度合いが穏やかである場合であってもホットデータの割合の増加を判断できる方法を図８を用いて説明する。
図８は、ホストデータに含まれるホットデータの割合の増加の第１の実施形態にかかる判断方法の別の一例を説明するための模式的な図である。本図に表示されたブロックＢＬＫ２１～ブロックＢＬＫ２８は、ＴＬＣブロックの群に含まれるアクティブブロック、即ちＴＬＣアクティブブロックである。ブロックＢＬＫ２１～ブロックＢＬＫ２８は、アクティブブロックに遷移したタイミングの順番で配列されている。本図から、ブロックＢＬＫ２１、ブロックＢＬＫ２２、ブロックＢＬＫ２３、ブロックＢＬＫ２４、ブロックＢＬＫ２５、ブロックＢＬＫ２６、ブロックＢＬＫ２７、およびブロックＢＬＫ２８は、この順番でアクティブブロックに遷移したことが読み取れる。ブロックＢＬＫ２１～ブロックＢＬＫ２８を表す矩形のうちの斜線部の面積は、各ブロックＢＬＫに格納されている有効データの量を表す。
プロセッサ１０１は、値Ｒｔｈ１を事前に設定するとともに、値Ａｔｈ１を事前に取得する。値Ａｔｈ１は、第１のしきい値の一例である。値Ａｔｈ１は、設計者によって設定された固定値であってもよいし、プロセッサ１０１が所定の演算に基づいて算出してもよい。プロセッサ１０１は、最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ１に満たないＴＬＣアクティブブロックが存在するか否かを判断する。最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量がたとえ最小でなくても比較的少ないＴＬＣアクティブブロックが存在することは、第３のケースに該当する可能性がある。よって、最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ１に満たないＴＬＣアクティブブロックが存在する場合、プロセッサ１０１は、ＳＬＣブロックの数を増加させる。最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ１に満たないＴＬＣアクティブブロックが存在しない場合、プロセッサ１０１は、ＳＬＣブロックの数を増加させない。
図８に示される例では、値Ｒｔｈ１は「３」である。そして、最も新しくアクティブブロックに遷移した３個のＴＬＣアクティブブロック、即ちブロックＢＬＫ２６～ブロックＢＬＫ２８には、格納されている有効データの量が値Ａｔｈ１に満たないＴＬＣアクティブブロックであるブロックＢＬＫ２７が含まれる。よって、プロセッサ１０１は、ＳＬＣブロックの数を増加させる。
なお、最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ１と等しいＴＬＣアクティブブロックが存在する場合の処理は上記の例に限定されない。最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ１以下のＴＬＣアクティブブロックが存在する場合、プロセッサ１０１は、ＳＬＣブロックの数を増加させ、最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ１以下のＴＬＣアクティブブロックが存在しない場合、プロセッサ１０１は、ＳＬＣブロックの数を増加させなくてもよい。
ホストデータに含まれるコールドデータの割合が増加した場合、第２の転記処理によってＴＬＣブロックに転記されるデータの量が増加する。すると、ＴＬＣブロックの群の総容量に対するＴＬＣブロックの群に格納されたコールドデータの総量の比率が大きくなる。ＴＬＣブロックの群の総容量に対するＴＬＣブロックの群に格納されたコールドデータの総量の比率が大きくなると、第２の転記処理の転記元、即ち格納されている有効データの量が最も少ないＴＬＣアクティブブロック、に格納されている有効データの量が増加する。これによって、１つのＴＬＣフリーブロックを生成するための転記ライト量が増加する。つまり、第２の転記処理の実行頻度が高くなる。
図９は、ホストデータに含まれるコールドデータの割合の増加の第１の実施形態にかかる判断方法の一例を説明するための模式的な図である。本図に表示されたブロックＢＬＫ３１～ブロックＢＬＫ３８は、ＴＬＣブロックの群に含まれるアクティブブロック、即ちＴＬＣアクティブブロックである。ブロックＢＬＫ３１～ブロックＢＬＫ３８は、アクティブブロックに遷移したタイミングの順番で配列されている。本図から、ブロックＢＬＫ３１、ブロックＢＬＫ３２、ブロックＢＬＫ３３、ブロックＢＬＫ３４、ブロックＢＬＫ３５、ブロックＢＬＫ３６、ブロックＢＬＫ３７、およびブロックＢＬＫ３８は、この順番でアクティブブロックに遷移したことが読み取れる。ブロックＢＬＫ３１～ブロックＢＬＫ３８を表す矩形のうちの斜線部の面積は、各ブロックＢＬＫに格納されている有効データの量を表す。
プロセッサ１０１は、値Ａｔｈ２を事前に取得する。値Ａｔｈ２は、第２のしきい値の一例である。値Ａｔｈ２は、設計者によって設定された固定値であってもよいし、プロセッサ１０１が所定の演算に基づいて算出してもよい。プロセッサ１０１は、最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックに格納されている有効データの量が値Ａｔｈ２以上か否かを判断する。
前述されたように、データ構成比が一定の状態が所定時間継続した場合には、アクティブブロックに遷移した時刻が古いブロックＢＬＫほど、格納されている有効データの量が少ない傾向がある。そして、コールドデータの割合が多くなるほど、格納されている有効データの量が最も少ないＴＬＣアクティブブロック、に格納されている有効データの量が多くなる。つまり、コールドデータの割合が増加した場合、最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックに格納されている有効データの量が増加する。この傾向に基づき、最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックに格納されている有効データの量が所定の値、この例では値Ａｔｈ２、以上となったか否かに基づいて、コールドデータの割合の増加が判断される。
最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックに格納されている有効データの量が値Ａｔｈ２以上である場合、コールドデータの割合が増加したと推測できる。そのような場合、プロセッサ１０１は、ＳＬＣブロックの数を減らす。プロセッサ１０１は、ＮＡＮＤメモリ２００が備える複数のブロックＢＬＫのうちのＳＬＣブロックへの割り当て量を減らし、ＴＬＣブロックへの割り当て量を増やすことで、ＴＬＣブロックの数を増やす。
最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックに格納されている有効データの量が値Ａｔｈ２に満たない場合、コールドデータの割合は増加していないと推測できる。そのような場合、プロセッサ１０１は、ＳＬＣブロックの数を減らさない。
図９に示される例では、最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックであるブロックＢＬＫ３１に格納されている有効データの量が値Ａｔｈ２を超えている。よって、プロセッサ１０１は、ＳＬＣブロックの数を減少させる。
なお、最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックに格納されている有効データの量が値Ａｔｈ２と等しい場合の処理は上記の例に限定されない。最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックに格納されている有効データの量が値Ａｔｈ２と等しい場合、プロセッサ１０１は、ＳＬＣブロックの数を減らさなくてもよい。
図９に示される例によれば、最も古くにアクティブブロックに遷移したＴＬＣアクティブブロックのみがコールドデータの割合が増加したか否かの判断に使用された。比較的古くにアクティブブロックに遷移した２以上のＴＬＣアクティブブロックを、コールドデータの割合が増加したか否かの判断に使用されてもよい。比較的古くにアクティブブロックに遷移した２以上のＴＬＣアクティブブロックを、コールドデータの割合が増加したか否かの判断に使用する例を、図１０を用いて説明する。
図１０は、ホストデータに含まれるコールドデータの割合の増加の第１の実施形態にかかる判断方法の別の一例を説明するための模式的な図である。本図に表示されたブロックＢＬＫ４１～ブロックＢＬＫ４８は、ＴＬＣブロックの群に含まれるアクティブブロック、即ちＴＬＣアクティブブロックである。ブロックＢＬＫ４１～ブロックＢＬＫ４８は、アクティブブロックに遷移したタイミングの順番で配列されている。本図から、ブロックＢＬＫ４１、ブロックＢＬＫ４２、ブロックＢＬＫ４３、ブロックＢＬＫ４４、ブロックＢＬＫ４５、ブロックＢＬＫ４６、ブロックＢＬＫ４７、およびブロックＢＬＫ４８は、この順番でアクティブブロックに遷移したことが読み取れる。ブロックＢＬＫ４１～ブロックＢＬＫ４８を表す矩形のうちの斜線部の面積は、各ブロックＢＬＫに格納されている有効データの量を表す。
プロセッサ１０１は、値Ａｔｈ２を事前に取得するとともに、値Ｒｔｈ２を事前に設定する。値Ｒｔｈ２は、２以上の整数である。値Ｒｔｈ２は第４の数の一例である。値Ｒｔｈ２の設定方法は後述される。プロセッサ１０１は、最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２以上のＴＬＣアクティブブロックが存在するか否かを判断する。最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２以上のＴＬＣアクティブブロックが存在する場合、プロセッサ１０１は、ＳＬＣブロックの数を減少させる。最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２以上のＴＬＣアクティブブロックが存在しない場合、プロセッサ１０１は、ＳＬＣブロックの数を減少させない。
なお、最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２と等しいＴＬＣアクティブブロックが存在する場合の処理は上記の例に限定されない。最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２を超えるＴＬＣアクティブブロックが存在する場合、プロセッサ１０１は、ＳＬＣブロックの数を減少させ、最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２を超えるＴＬＣアクティブブロックが存在しない場合、プロセッサ１０１は、ＳＬＣブロックの数を減少させなくてもよい。
このように、プロセッサ１０１は、各ＴＬＣアクティブブロックのアクティブブロックに遷移したタイミングの順番、即ちライトが完了した順番、と、各ＴＬＣアクティブブロックに格納されている有効データの量と、に基づいてＳＬＣブロックの数の制御を行う。
続いて、第１の実施形態にかかるメモリシステム１の動作をフローチャートを用いて説明する。
図１１は、第１の実施形態にかかる第１の転記処理の実行タイミングの一例を説明するフローチャートである。
コントローラ１００は、ホストデータをＳＬＣオープンブロックにライトする。まず、プロセッサ１０１は、ＳＬＣオープンブロックがホストデータでいっぱいになったか否かを判断する（Ｓ１０１）。ＳＬＣオープンブロックがホストデータでいっぱいになっていない場合（Ｓ１０１：Ｎｏ）、即ちＳＬＣオープンブロックにライト可能な領域が残っている場合、Ｓ１０１の処理が再び実行される。
ＳＬＣオープンブロックがホストデータでいっぱいになった場合（Ｓ１０１：Ｙｅｓ）、即ちＳＬＣオープンブロックにライト可能な領域が残っていない場合、プロセッサ１０１は、当該ＳＬＣオープンブロックをＳＬＣアクティブブロックに遷移させ（Ｓ１０２）、ＳＬＣフリーブロックのうちの１つをＳＬＣオープンブロックに遷移させる（Ｓ１０３）。
そして、プロセッサ１０１は、ＳＬＣフリーブロックの数が下限値に到達したか否かを判断する（Ｓ１０４）。ＳＬＣフリーブロックの数が下限値に到達していない場合（Ｓ１０４：Ｎｏ）、制御がＳ１０１に移行する。
ＳＬＣフリーブロックの数が下限値に到達した場合（Ｓ１０４：Ｙｅｓ）、コントローラ１００は、第１の転記処理を実行する（Ｓ１０５）。コントローラ１００は、少なくとも１つのＳＬＣフリーブロックが生成されるまで第１の転記処理を実行する。
なお、第１の転記処理の実行タイミングは、図１１に示された例に限定されない。コントローラ１００は、図１１に示された実行タイミングに加えて、ホスト装置２からのアクセスがない期間に第１の転記処理を実行してもよい。
図１２は、第１の実施形態にかかる第２の転記処理の実行タイミングの一例を説明するフローチャートである。
コントローラ１００は、第１の転記処理および第２の転記処理による転記データをＴＬＣオープンブロックにライトする。まず、プロセッサ１０１は、ＴＬＣオープンブロックが転記データでいっぱいになったか否かを判断する（Ｓ２０１）。ＴＬＣオープンブロックが転記データでいっぱいになっていない場合（Ｓ２０１：Ｎｏ）、即ちＴＬＣオープンブロックにライト可能な領域が残っている場合、Ｓ２０１の処理が再び実行される。
ＴＬＣオープンブロックが転記データでいっぱいになった場合（Ｓ２０１：Ｙｅｓ）、即ちＴＬＣオープンブロックにライト可能な領域が残っていない場合、プロセッサ１０１は、当該ＴＬＣオープンブロックをＴＬＣアクティブブロックに遷移させ（Ｓ２０２）、ＴＬＣフリーブロックのうちの１つをＴＬＣオープンブロックに遷移させる（Ｓ２０３）。
そして、プロセッサ１０１は、ＴＬＣフリーブロックの数が下限値に到達したか否かを判断する（Ｓ２０４）。ＴＬＣフリーブロックの数が下限値に到達していない場合（Ｓ２０４：Ｎｏ）、制御がＳ２０１に移行する。
ＴＬＣフリーブロックの数が下限値に到達した場合（Ｓ２０４：Ｙｅｓ）、コントローラ１００は、第２の転記処理を実行する（Ｓ２０５）。コントローラ１００は、少なくとも１つのＴＬＣフリーブロックが生成されるまで第２の転記処理を実行する。
なお、第２の転記処理の実行タイミングは、図１２に示された例に限定されない。コントローラ１００は、図１２に示された実行タイミングに加えて、ホスト装置２からのアクセスがない期間に第２の転記処理を実行してもよい。
図１３は、第１の実施形態にかかるＳＬＣブロックの数の制御方法を説明するフローチャートである。なお、図１３に示される制御方法の例では、図７に示された方法に基づいてＳＬＣブロックの数を増加させるか否かが判断され、図１０に示された方法に基づいてＳＬＣブロックの数を減少させるか否かが判断されることとする。なお、図７に示された方法に替えて、図８に示された方法が採用可能である。また、図１０に示された方法に替えて、図９に示された方法が採用可能である。
まず、プロセッサ１０１は、値Ｒｔｈ１，Ｒｔｈ２を設定する（Ｓ３０１）。
例えば、プロセッサ１０１は、ＴＬＣアクティブブロックの総数に０より大きく１より小さい定数を乗算することによって、値Ｒｔｈ１，Ｒｔｈ２のそれぞれを取得する。ＴＬＣアクティブブロックの総数に乗算される定数は、値Ｒｔｈ１，Ｒｔｈ２のそれぞれについて個別に用意されてもよいし、値Ｒｔｈ１，Ｒｔｈ２に共通に使用されてもよい。ＴＬＣアクティブブロックの総数に定数が乗算されて得られた値のうちの小数点以下の桁は、切り上げまたは切り捨てられる。
または、値Ｒｔｈ１，Ｒｔｈ２のそれぞれは固定値であってもよい。設計者は、値Ｒｔｈ１，Ｒｔｈ２のそれぞれを所定の領域（例えばＮＡＮＤメモリ２００）に予め格納する。Ｓ３０１においては、プロセッサ１０１は、値Ｒｔｈ１，Ｒｔｈ２のそれぞれをリードしてもよい。
続いて、プロセッサ１０１は、最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在するか否かを判断する（Ｓ３０２）。
最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在する場合（Ｓ３０２：Ｙｅｓ）、プロセッサ１０１は、ＳＬＣブロックの数を増加させる（Ｓ３０３）。
Ｓ３０３では、プロセッサ１０１は、ＳＬＣブロックの数を予め決められた数だけ増加させる。プロセッサ１０１は、例えば、予め決められた数のＴＬＣフリーブロックをＳＬＣフリーブロックに変更することによって、ＳＬＣブロックの数を増加させる。ＴＬＣフリーブロックが不足する場合には、プロセッサ１０１は、第２の転記処理を実行することで、予め決められた数のＴＬＣフリーブロックを生成することができる。なお、ＳＬＣブロックの数の増加方法はこれに限定されない。１回のＳ３０３の処理によって増加されるＳＬＣブロックの数は、固定されていてもよいし、可変であってもよい。
Ｓ３０３の処理の後、プロセッサ１０１は、Ｓ３０６の処理を実行する。Ｓ３０６の処理については後述される。
最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在しない場合（Ｓ３０２：Ｎｏ）、プロセッサ１０１は、最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２以上のＴＬＣアクティブブロックが存在するか否かを判断する（Ｓ３０４）。
最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２以上のＴＬＣアクティブブロックが存在する場合（Ｓ３０４：Ｙｅｓ）、プロセッサ１０１は、ＳＬＣブロックの数を減少させる（Ｓ３０５）。
Ｓ３０５では、プロセッサ１０１は、ＳＬＣブロックの数を予め決められた数だけ減少させる。プロセッサ１０１は、例えば、予め決められた数のＳＬＣフリーブロックをＴＬＣフリーブロックに変更することによって、ＳＬＣブロックの数を減少させる。ＳＬＣフリーブロックが不足する場合には、プロセッサ１０１は、第１の転記処理を実行することで、予め決められた数のＳＬＣフリーブロックを生成することができる。なお、ＳＬＣブロックの数の減少方法はこれに限定されない。１回のＳ３０５の処理によって減少されるＳＬＣブロックの数は、固定されていてもよいし、可変であってもよい。
Ｓ３０３またはＳ３０５の後、プロセッサ１０１は、ＳＬＣブロックの数の変更後からのホストライト量が値Ａｔｈ３に到達したか否かを判断する（Ｓ３０６）。
プロセッサ１０１は、各ＴＬＣアクティブブロックのアクティブブロックに遷移したタイミングの順番と、各ＴＬＣアクティブブロックに格納されている有効データの量と、に基づいてＳＬＣブロックの数の制御を行う。しかしながら、ＳＬＣブロックの数の変更後からしばらくは、各ＴＬＣアクティブブロックのアクティブブロックに遷移したタイミングの順番と、各ＴＬＣアクティブブロックに格納されている有効データの量と、がＳＬＣブロックの数の増減の判断に適さない状態が続く場合がある。よって、プロセッサ１０１は、ＳＬＣブロックの数を変更した後は、しばらくの期間、ＳＬＣブロックの数の増減の判断を停止（postpone）する。
Ｓ３０６は、ＳＬＣブロックの数の増減の判断を停止する処理に該当する。値Ａｔｈ３は、ＳＬＣブロックの数の増減の判断を停止する期間をホストライト量によって規定するためのしきい値である。設計者は、任意の方法で値Ａｔｈ３を設定することができる。なお、値Ａｔｈ３は第１の量の一例である。
なお、ＳＬＣブロックの数の増減の判断を停止する期間の規定方法は、ホストライト量を用いた方法に限定されない。プロセッサ１０１は、ＳＬＣブロックの数の変更後からの経過時間が所定値に到達するまでＳＬＣブロックの数の増減の判断を停止してもよい。
ＳＬＣブロックの数の変更後からのホストライト量が値Ａｔｈ３に到達していない場合（Ｓ３０６：Ｎｏ）、プロセッサ１０１は、Ｓ３０６の判断処理を再び実行する。ＳＬＣブロックの数の変更後からのホストライト量が値Ａｔｈ３に到達した場合（Ｓ３０６：Ｙｅｓ）、プロセッサ１０１は、Ｓ３０１の処理を実行する。
最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が値Ａｔｈ２以上のＴＬＣアクティブブロックが存在しない場合（Ｓ３０４：Ｎｏ）、プロセッサ１０１は、Ｓ３０２の処理を実行する。
なお、図１３に示された例によれば、プロセッサ１０１は、ＳＬＣブロックの数を増加させるための判断（例えばＳ３０２の処理）の後に、ＳＬＣブロックの数を減少させるための判断（例えばＳ３０４の処理）を実行した。プロセッサ１０１は、ＳＬＣブロックの数を減少させるための判断（例えばＳ３０４の処理）を実行し、ＳＬＣブロックの数を減少させない場合に、ＳＬＣブロックの数を増加させるための判断（例えばＳ３０２の処理）を実行してもよい。このように、図１３に示された各処理の順番は適宜変更されてもよい。
また、プロセッサ１０１は、ＳＬＣブロックの数を増加させるための判断（例えばＳ３０２の処理）を実行し、ＳＬＣブロックの数を減少させるための判断（例えばＳ３０４の処理）を実行し、ＳＬＣブロックの数を増加も減少もさせない場合、ＳＬＣブロックの数の増減の判断をしばらくの期間、停止してもよい。プロセッサ１０１は、ＳＬＣブロックの数を増減したか否かに関わらず、ホストライト量が値Ａｔｈ３に到達するまで、次の判断を停止（postpone）してもよい。
以上述べたように、第１の実施形態によれば、コントローラ１００は、各ＴＬＣアクティブブロックのアクティブブロックに遷移したタイミングの順番、即ちライトが完了した順番、と、各ＴＬＣアクティブブロックに格納されている有効データの量と、に基づいてＳＬＣブロックの数を制御する。
よって、データ構成比が変化した場合であっても、ＳＬＣブロックの数を適切に変更することで、転記処理の実行頻度を効率的に抑制することが可能である。転記処理の実行頻度が抑制されると、メモリシステム１の性能が向上する。つまり、第１の実施形態によれば、メモリシステム１は、できるだけ性能が高くなるように１つのメモリセルあたりにライトされる値のビット数を制御することができる。
また、第１の実施形態によれば、コントローラ１００は、例えば、ＴＬＣアクティブブロックのうちの最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量が最小のＴＬＣアクティブブロックが存在する場合、ＳＬＣブロックの数を増加させる。
よって、ホストデータに含まれるホットデータの割合が増加した場合であっても、ＳＬＣブロックの数を適切に増加させることで転記処理の実行頻度を抑制することができる。
または、第１の実施形態によれば、コントローラ１００は、例えば、ＴＬＣアクティブブロックのうちの最も新しくアクティブブロックに遷移したＲｔｈ１個のＴＬＣアクティブブロックのうちに、格納されている有効データの量がＡｔｈ１に満たないＴＬＣアクティブブロックが存在する場合、ＳＬＣブロックの数を増加させる。
よって、ホストデータに含まれるホットデータの割合が増加した場合であっても、ＳＬＣブロックの数を適切に増加させることで転記処理の実行頻度を抑制することができる。
また、第１の実施形態によれば、コントローラ１００は、例えば、ＴＬＣアクティブブロックのうちの最も古くにアクティブブロックの遷移したＴＬＣアクティブブロックに格納されている有効データの量がＡｔｈ２を超える場合、ＳＬＣブロックの数を減少させる。
よって、ホストデータに含まれるコールドデータの割合が増加した場合であっても、ＳＬＣブロックの数を適切に減少させることで転記処理の実行頻度を抑制することができる。
または、第１の実施形態によれば、コントローラ１００は、例えば、ＴＬＣアクティブブロックのうちの最も古くにアクティブブロックに遷移したＲｔｈ２個のＴＬＣアクティブブロックのうちに、格納されている有効データの量がＡｔｈ２を超えるＴＬＣアクティブブロックが存在する場合、ＳＬＣブロックの数を減少させる。
よって、ホストデータに含まれるコールドデータの割合が増加した場合であっても、ＳＬＣブロックの数を適切に減少させることで転記処理の実行頻度を抑制することができる。
また、第１の実施形態によれば、コントローラ１００は、ＳＬＣブロックの数を増加または減少させた後からホストライト量がＡｔｈ３に到達するまで、ＳＬＣブロックの数の増加の判断およびＳＬＣブロックの数の減少の判断を停止し、これによって第２ブロックの数の制御を停止する。
よって、ＳＬＣブロックの数の増加の判断およびＳＬＣブロックの数の減少の判断に適さない期間は、第２ブロックの数の制御を停止することが可能となる。
（第２の実施形態）
第２の実施形態では、ホストライト量と転記ライト量との比較に基づいてＳＬＣブロックの数が制御される。以下に、第２の実施形態のメモリシステムについて説明する。なお、第２の実施形態のメモリシステムおよび当該メモリシステムが備える構成要素の機能は、ＳＬＣブロックの数の制御の機能を除いて第１の実施形態と同じである。以下では、メモリシステムおよび当該メモリシステムが備える構成要素には、第１の実施形態と同じ名称および符号を付すこととする。
なお、第２の実施形態において、ホストライト量は、第１の量の一例である。転記ライト量は、第２の量の一例である。
図１４は、第２の実施形態にかかるメモリシステム１においてホストデータに含まれるホットデータの割合が比較的多い場合のホストライト量と転記ライト量との関係の一例を説明するための模式的な図である。本図には、ＮＡＮＤメモリ２００が備えるＳＬＣブロックの群およびＴＬＣブロックの群が表示されている。なお、ＳＬＣフリーブロックおよびＴＬＣフリーブロックの表示は省略されている。白抜き矢印は、ホットデータの流れを示し、塗りつぶし矢印はコールドデータの流れを示す。
ＳＬＣオープンブロックには、ホットデータおよびコールドデータがライトされる。ＴＬＣオープンブロックには、コールドデータだけでなく、一部のホットデータが第１の転記処理によってライトされる。ＴＬＣブロックの群では、ホットデータは、第２の転記処理の対象とされる前にほとんどがリライトによって無効化される。よって、図１４に示される例では、第２の転記処理では、コールドデータのみがＴＬＣオープンブロックにライトされる。
ホストライト量が少ないほど、１つのＳＬＣオープンブロックが設定されてから当該ＳＬＣオープンブロックがホストデータでいっぱいになるまで、より多くの時間がかかる。よって、ホストライト量が少ないほど、第１の転記処理の実行頻度が低い傾向がある。逆に、転記ライト量が少ないほど、１つのＴＬＣオープンブロックが設定されてから当該ＴＬＣオープンブロックが転記データでいっぱいになるまで、より多くの時間がかかる。よって、転記ライト量が少ないほど、第２の転記処理の実行頻度が低い傾向がある。これらの傾向を鑑みると、ホストライト量と比較して転記ライト量が少ない場合、ＴＬＣブロックの数を減少させることができる余地があると考えることができる。
図１４に示される例によれば、ホストライト量をＷ１と見なした場合、第１の転記処理による転記ライト量および第２の転記処理による転記ライト量はともに０．２×Ｗ１である。よって、転記ライト量、つまり第１の転記処理による転記ライト量および第２の転記処理による転記ライト量の合計は、０．４×Ｗ１であり、ホストライト量に比べて少ない。そのような場合、プロセッサ１０１は、ＳＬＣブロックの数を増加させる。
図１５は、第２の実施形態にかかるメモリシステム１においてコールドデータの割合が比較的多い場合のホストライト量と転記ライト量との関係の一例を説明するための模式的な図である。本図には、ＮＡＮＤメモリ２００が備えるＳＬＣブロックの群およびＴＬＣブロックの群が表示されている。なお、ＳＬＣフリーブロックおよびＴＬＣフリーブロックの表示は省略されている。白抜き矢印は、ホットデータの流れを示し、塗りつぶし矢印はコールドデータの流れを示す。
図１５に示される例によれば、ホストライト量をＷ２と見なした場合、第１の転記処理による転記ライト量は０．６×Ｗ２であり、第２の転記処理による転記ライト量は０．５×Ｗ２である。よって、転記ライト量は１．１×Ｗ２であり、ホストライト量に比べて多い。そのような場合、プロセッサ１０１は、ＳＬＣブロックの数を減少させる。
なお、図１４および図１５を用いて説明した例では、転記ライト量がホストライト量より少ない場合にはＳＬＣブロックの数が増加せしめられ、転記ライト量がホストライト量より多い場合にはＳＬＣブロックの数が減少せしめられた。転記ライト量がホストライト量と等しい場合の処理は任意である。転記ライト量がホストライト量と等しい場合、ＳＬＣブロックの数が増加せしめられてもよいし、ＳＬＣブロックの数が減少せしめられてもよいし、ＳＬＣブロックの数が変更されなくてもよい。
また、ＳＬＣブロックの数の増減の判断方法は、転記ライト量とホストライト量との間の単純比較によるものに限定されない。ＳＬＣブロックの数が細かく振動することを防止するために、プロセッサ１０１は、転記ライト量がホストライト量より少なく、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ１（ただしＣ１は正の実数）より大きい場合に、ＳＬＣブロックの数を増加させ、転記ライト量がホストライト量よりも多く、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ２（ただしＣ２は正の実数）より大きい場合に、ＳＬＣブロックの数を減少させてもよい。Ｃ２は、Ｃ１と同じであってもよいし異なっていてもよい。転記ライト量がホストライト量より少なく、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ１と等しい場合の処理は任意である。転記ライト量がホストライト量よりも多く、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ２と等しい場合の処理は任意である。定数Ｃ１は、第１の値の一例である。定数Ｃ２は、第２の値の一例である。
図１６は、第２の実施形態にかかるＳＬＣブロックの数の制御方法を説明するフローチャートである。なお、本図に示される例では、前述された定数Ｃ１およびＣ２を用いた比較によってＳＬＣブロックの数が制御されることとする。
プロセッサ１０１は、ホストライト量および転記ライト量を監視している。プロセッサ１０１は、転記ライト量がホストライト量よりも少なく、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ１より大きいか否かを判断する（Ｓ４０１）。転記ライト量がホストライト量よりも少なく、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ１より大きい場合（Ｓ４０１：Ｙｅｓ）、プロセッサ１０１は、第１の実施形態のＳ３０３の処理と同様の処理によって、ＳＬＣブロックの数を増加させる（Ｓ４０２）。
転記ライト量がホストライト量よりも少なくないか、または転記ライト量とホストライト量との差分の大きさが定数Ｃ１より大きくない場合（Ｓ４０１：Ｎｏ）、プロセッサ１０１は、転記ライト量がホストライト量よりも多く、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ２より大きいか否かを判断する（Ｓ４０３）。転記ライト量がホストライト量よりも多く、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ２より大きい場合（Ｓ４０３：Ｙｅｓ）、プロセッサ１０１は、第１の実施形態のＳ３０５の処理と同様の処理によって、ＳＬＣブロックの数を減少させる（Ｓ４０４）。
転記ライト量がホストライト量よりも多くないか、または転記ライト量とホストライト量との差分の大きさが定数Ｃ２より大きくない場合（Ｓ４０３：Ｎｏ）、プロセッサ１０１は、Ｓ４０１の処理を実行する。
Ｓ４０２の処理またはＳ４０４の処理の後、プロセッサ１０１は、第１の実施形態のＳ３０６の処理と同様に、ＳＬＣブロックの数の変更後からのホストライト量が値Ａｔｈ３に到達したか否かを判断する（Ｓ４０５）。ＳＬＣブロックの数の変更後からのホストライト量が値Ａｔｈ３に到達していない場合（Ｓ４０５：Ｎｏ）、プロセッサ１０１は、Ｓ４０５の判断処理を再び実行する。ＳＬＣブロックの数の変更後からのホストライト量が値Ａｔｈ３に到達した場合（Ｓ４０５：Ｙｅｓ）、プロセッサ１０１は、Ｓ４０１の処理を実行する。
なお、図１６に示された例によれば、プロセッサ１０１は、ＳＬＣブロックの数を増加させるための判断（例えばＳ４０１の処理）の後に、ＳＬＣブロックの数を減少させるための判断（例えばＳ４０３の処理）を実行した。プロセッサ１０１は、ＳＬＣブロックの数を減少させるための判断（例えばＳ４０３の処理）を実行し、ＳＬＣブロックの数を減少させない場合に、ＳＬＣブロックの数を増加させるための判断（例えばＳ４０１の処理）を実行してもよい。このように、図１６に示された各処理の順番は適宜変更されてもよい。
また、プロセッサ１０１は、ＳＬＣブロックの数を増加させるための判断（例えばＳ４０１の処理）を実行し、ＳＬＣブロックの数を減少させるための判断（例えばＳ４０３の処理）を実行し、ＳＬＣブロックの数を増加も減少もさせない場合、ＳＬＣブロックの数の増減の判断をしばらくの期間、停止してもよい。プロセッサ１０１は、ＳＬＣブロックの数を増減したか否かに関わらず、ホストライト量が値Ａｔｈ３に到達するまで、次の判断を停止（postpone）してもよい。
以上述べたように、第２の実施形態によれば、コントローラ１００は、ホストライト量と転記ライト量との比較に基づいてＳＬＣブロックの数を制御する。
データ構成比が変化した場合、ホストライト量と転記ライト量との間の関係が変化し得る。上記の構成により、データ構成比が変化した場合であっても、ＳＬＣブロックの数を適切に変更することで、転記処理の実行頻度を効率的に抑制することが可能である。転記処理の実行頻度が抑制されると、メモリシステム１の性能が向上する。つまり、第２の実施形態によれば、メモリシステム１は、できるだけ性能が高くなるように１つのメモリセルあたりにライトされる値のビット数を制御することができる。
また、第２の実施形態によれば、コントローラ１００は、例えば、転記ライト量がホストライト量よりも少ない場合、ＳＬＣブロックの数を増加させ、転記ライト量がホストライト量よりも多い場合、ＳＬＣブロックの数を減少させる。
よって、データ構成比が変化した場合であっても、ＳＬＣブロックの数を適切に変化させることで転記処理の実行頻度を抑制することができる。
また、第２の実施形態によれば、コントローラ１００は、例えば、転記ライト量がホストライト量よりも少なく、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ１より大きい場合、ＳＬＣブロックの数を増加させる。コントローラ１００は、転記ライト量がホストライト量よりも多く、かつ転記ライト量とホストライト量との差分の大きさが定数Ｃ２より大きい場合、ＳＬＣブロックの数を減少させる。
よって、データ構成比が変化した場合であっても、ＳＬＣブロックの数を適切に変化させることで転記処理の実行頻度を抑制することができる。また、ＳＬＣブロックの数が短期間で振動することを防止することができる。
また、第２の実施形態によれば、コントローラ１００は、ＳＬＣブロックの数を増加または減少させた後からホストライト量がＡｔｈ３に到達するまで、ＳＬＣブロックの数の増加の判断およびＳＬＣブロックの数の減少の判断を停止し、これによって第２ブロックの数の制御を停止する。
よって、ＳＬＣブロックの数の増加の判断およびＳＬＣブロックの数の減少の判断に適さない期間は、第２ブロックの数の制御を停止することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト装置、３ 通信インタフェース、４，４ａ－４ 区分、１００ コントローラ、１０１ プロセッサ、１０２ ホストＩ／Ｆ、１０３ ＲＡＭ、１０４ バッファメモリ、１０５ メモリＩ／Ｆ、１０６ 内部バス、２００ ＮＡＮＤメモリ、２０１ メモリチップ、２１０ 周辺回路、２１１ メモリセルアレイ、２１２ ＮＡＮＤストリング、３００ メモリバス。

Claims (12)

  1. ホスト装置に接続可能なメモリシステムであって、
    複数の第１ブロックを備えるフラッシュメモリと、前記複数の第１ブロックのそれぞれは複数のメモリセルを備え、前記複数の第１ブロックのそれぞれは第１モードおよび第２モードのうちの記憶モードでライトが可能であり、前記第１モードはメモリセル当たりに第１の数のビットの値がライトされるモードであり、前記第２モードはメモリセル当たりに第２の数のビットの値がライトされるモードであり、前記第２の数は前記第１の数よりも大きく、
    前記複数の第１ブロックのうちの一部である複数の第２ブロックを前記第１モードで使用し、
    前記複数の第１ブロックのうちの他の一部である複数の第３ブロックを前記第２モードで使用し、
    前記ホスト装置からのデータを前記複数の第２ブロックに順次、ライトし、
    前記複数の第２ブロックのうちのライトが完了した１以上の第２ブロックから１つの第２ブロックを選択し、選択された前記第２ブロック内の全ての有効なデータを前記複数の第３ブロックに順次、ライトすることによって、選択された前記第２ブロックを再利用可能な状態にする第１の転記処理を実行し、
    前記複数の第３ブロックのうちのライトが完了した１以上の第３ブロックから１つの第３ブロックを選択し、選択された前記第３ブロック内の全ての有効なデータを前記複数の第３ブロックのうちのライトが完了していない第３ブロックにライトすることによって、選択された前記第３ブロックを再利用可能な状態にする第２の転記処理を実行し、
    ライトが完了した前記１以上の第３ブロックのそれぞれに対するライトが完了した順番と、ライトが完了した前記１以上の第３ブロックのそれぞれに格納されている有効データの量と、に基づいて前記複数の第１ブロックのうちの第２ブロックの数を制御する、
    コントローラと、
    を備えるメモリシステム。
  2. 前記コントローラは、ライトが完了した前記１以上の第３ブロックのうちの最も新しくライトが完了した第３の数の第３ブロックのうちに、前記１以上の第３ブロックのうちの格納されている有効データの量が最小の第３ブロックが存在する場合、前記複数の第１ブロックのうちの第２ブロックの数を増加させる、
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、ライトが完了した前記１以上の第３ブロックのうちの最も新しくライトが完了した第３の数の第３ブロックのうちに、格納されている有効データの量が第１のしきい値に満たない第３ブロックが存在する場合、前記複数の第１ブロックのうちの第２ブロックの数を増加させる、
    請求項１に記載のメモリシステム。
  4. 前記コントローラは、ライトが完了した前記１以上の第３ブロックのうちの最も古くにライトが完了した第３ブロックに格納されている有効データの量が第２のしきい値を超える場合、前記複数の第１ブロックのうちの第２ブロックの数を減少させる、
    請求項１または請求項２に記載のメモリシステム。
  5. 前記コントローラは、ライトが完了した前記１以上の第３ブロックのうちの最も古くにライトが完了した第４の数の第３ブロックのうちに、格納されている有効データの量が第２のしきい値を超える第３ブロックが存在する場合、前記複数の第１ブロックのうちの第２ブロックの数を減少させる、
    請求項１または請求項２に記載のメモリシステム。
  6. 前記コントローラは、前記複数の第１ブロックのうちの第２ブロックの数を増加または減少させた後から前記複数の第２ブロックにライトされたデータの量が第１の量に到達するまで、前記第２ブロックの数の制御を停止する、
    請求項２から請求項５の何れか一項に記載のメモリシステム。
  7. ホスト装置に接続可能なメモリシステムであって、
    複数の第１ブロックを備えるフラッシュメモリと、前記複数の第１ブロックのそれぞれは複数のメモリセルを備え、前記複数の第１ブロックのそれぞれは第１モードおよび第２モードのうちの記憶モードでライトが可能であり、前記第１モードはメモリセル当たりに第１の数のビットの値がライトされるモードであり、前記第２モードはメモリセル当たりに第２の数のビットの値がライトされるモードであり、前記第２の数は前記第１の数よりも大きく、
    前記複数の第１ブロックのうちの一部である複数の第２ブロックを前記第１モードで使用し、
    前記複数の第１ブロックのうちの他の一部である複数の第３ブロックを前記第２モードで使用し、
    前記ホスト装置からのデータを前記複数の第２ブロックに順次、ライトし、
    前記複数の第２ブロックのうちのライトが完了した１以上の第２ブロックから１つの第２ブロックを選択し、選択された前記第２ブロック内の全ての有効なデータを前記複数の第３ブロックに順次、ライトすることによって、選択された前記第２ブロックを再利用可能な状態にする第１の転記処理を実行し、
    前記複数の第３ブロックのうちのライトが完了した１以上の第３ブロックから１つの第３ブロックを選択し、選択された前記第３ブロック内の全ての有効なデータを前記複数の第３ブロックのうちのライトが完了していない第３ブロックにライトすることによって、選択された前記第３ブロックを再利用可能な状態にする第２の転記処理を実行し、
    単位時間当たりに前記複数の第２ブロックにライトされたデータの量である第１のデータ量と、前記単位時間当たりに前記複数の第３ブロックにライトされたデータの量である第２のデータ量と、の比較に基づいて前記複数の第１ブロックのうちの第２ブロックの数を制御する、
    コントローラと、
    を備えるメモリシステム。
  8. 前記コントローラは、
    前記第２のデータ量が前記第１のデータ量よりも少ない場合、前記複数の第１ブロックのうちの第２ブロックの数を増加させ、
    前記第２のデータ量が前記第１のデータ量よりも多い場合、前記複数の第１ブロックのうちの第２ブロックの数を減少させる、
    請求項７に記載のメモリシステム。
  9. 前記コントローラは、
    前記第２のデータ量が前記第１のデータ量よりも少なく、かつ前記第２のデータ量と前記第１のデータ量との差分の大きさが第１の値より大きい場合、前記複数の第１ブロックのうちの第２ブロックの数を増加させ、
    前記第２のデータ量が前記第１のデータ量よりも多く、かつ前記第２のデータ量と前記第１のデータ量との差分の大きさが第２の値より大きい場合、前記複数の第１ブロックのうちの第２ブロックの数を減少させる、
    請求項７に記載のメモリシステム。
  10. 前記コントローラは、前記複数の第１ブロックのうちの第２ブロックの数を増加または減少させた後から前記複数の第２ブロックにライトされたデータの量が第１の量に到達するまで、前記第２ブロックの数の制御を停止する、
    請求項８または請求項９に記載のメモリシステム。
  11. 複数の第１ブロックを備えるフラッシュメモリを備えるメモリシステムを制御する方法であって、前記複数の第１ブロックのそれぞれは複数のメモリセルを備え、前記複数の第１ブロックのそれぞれは第１モードおよび第２モードのうちの記憶モードでライトが可能であり、前記第１モードはメモリセル当たりに第１の数のビットの値がライトされるモードであり、前記第２モードはメモリセル当たりに第２の数のビットの値がライトされるモードであり、前記第２の数は前記第１の数よりも大きく、
    前記複数の第１ブロックのうちの一部である複数の第２ブロックを前記第１モードで使用することと、
    前記複数の第１ブロックのうちの他の一部である複数の第３ブロックを前記第２モードで使用することと、
    ホスト装置からのデータを前記複数の第２ブロックに順次、ライトすることと、
    前記複数の第２ブロックのうちのライトが完了した１以上の第２ブロックから１つの第２ブロックを選択し、選択された前記第２ブロック内の全ての有効なデータを前記複数の第３ブロックに順次、ライトすることによって、選択された前記第２ブロックを再利用可能な状態にする第１の転記処理を実行することと、
    前記複数の第３ブロックのうちのライトが完了した１以上の第３ブロックから１つの第３ブロックを選択し、選択された前記第３ブロック内の全ての有効なデータを前記複数の第３ブロックのうちのライトが完了していない第３ブロックにライトすることによって、選択された前記第３ブロックを再利用可能な状態にする第２の転記処理を実行することと、
    ライトが完了した前記１以上の第３ブロックのそれぞれに対するライトが完了した順番と、ライトが完了した前記１以上の第３ブロックのそれぞれに格納されている有効データの量と、に基づいて前記複数の第１ブロックのうちの第２ブロックの数を制御することと、
    を含む方法。
  12. 複数の第１ブロックを備えるフラッシュメモリを備えるメモリシステムを制御する方法であって、前記複数の第１ブロックのそれぞれは複数のメモリセルを備え、前記複数の第１ブロックのそれぞれは第１モードおよび第２モードのうちの記憶モードでライトが可能であり、前記第１モードはメモリセル当たりに第１の数のビットの値がライトされるモードであり、前記第２モードはメモリセル当たりに第２の数のビットの値がライトされるモードであり、前記第２の数は前記第１の数よりも大きく、
    前記複数の第１ブロックのうちの一部である複数の第２ブロックを前記第１モードで使用することと、
    前記複数の第１ブロックのうちの他の一部である複数の第３ブロックを前記第２モードで使用することと、
    ホスト装置からのデータを前記複数の第２ブロックに順次、ライトすることと、
    前記複数の第２ブロックのうちのライトが完了した１以上の第２ブロックから１つの第２ブロックを選択し、選択された前記第２ブロック内の全ての有効なデータを前記複数の第３ブロックに順次、ライトすることによって、選択された前記第２ブロックを再利用可能な状態にする第１の転記処理を実行することと、
    前記複数の第３ブロックのうちのライトが完了した１以上の第３ブロックから１つの第３ブロックを選択し、選択された前記第３ブロック内の全ての有効なデータを前記複数の第３ブロックのうちのライトが完了していない第３ブロックにライトすることによって、選択された前記第３ブロックを再利用可能な状態にする第２の転記処理を実行することと、
    単位時間当たりに前記複数の第２ブロックにライトされたデータの量である第１のデータ量と、前記単位時間当たりに前記複数の第３ブロックにライトされたデータの量である第２のデータ量と、の比較に基づいて前記複数の第１ブロックのうちの第２ブロックの数を制御することと、
    を含む方法。
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