JP2024087408A - メモリシステム - Google Patents

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Abstract

Figure 2024087408000001
【課題】ＰＬＰ動作時の消費電力量を抑制したメモリシステムを提供すること。
【解決手段】メモリコントローラは、エリア単位のアロケートからエリア単位に格納されたデータ単位に対するデータイン動作の完了までの期間のうちから設定される第１タイミングにおいて、バッファエリアの使用量が第１しきい値よりも少ない第１状態の場合には、データ単位に対するデータイン動作の完了に応じてエリア単位をデアロケートし、第１タイミングにおいて、バッファエリアの使用量が第１しきい値より大きい第２しきい値より多い第２状態の場合には、データ単位に対するプログラム動作の完了に応じてエリア単位をデアロケートする。
【選択図】図１３

Description

本実施形態は、メモリシステムに関する。
従来、不揮発性メモリと揮発性メモリとを備えるメモリシステムが知られている。不揮発性メモリは、ストレージとして機能する。揮発性メモリは、不揮発性メモリに書き込まれる予定のデータのバッファとして使用される。
メモリシステムは、キャパシタを有している場合がある。メモリシステムは、電源断（Power Loss）を検知した場合、揮発性メモリに格納されているデータを、キャパシタに蓄えられた電気エネルギーを用いて不揮発性メモリに書き込む。これによって、揮発性メモリに格納されたデータは、不揮発性メモリに退避（save）され、その結果、そのデータがメモリシステムから失われることが防止される。このような機能は、ＰＬＰ（Power Loss Protection）機能として知られている。
米国特許出願公開第２０２２／０１４７４４４号明細書 米国特許出願公開第２０２２／０２９１８５７号明細書 米国特許第１０３４６０７２号明細書
一つの実施形態は、ＰＬＰ動作時の消費電力量を抑制したメモリシステムを提供することを目的とする。
一つの実施形態によれば、メモリシステムはホストに接続可能である。メモリシステムは、不揮発性の第１メモリと、揮発性の第２メモリと、メモリコントローラと、を備える。第１メモリは、複数のメモリセルを含むメモリセルアレイを有する。メモリコントローラは、第２メモリのバッファエリアにエリア単位をアロケートし、ライト要求によって第１メモリへのライトが要求されたデータ単位をエリア単位に格納し、第１メモリにデータ単位を転送するデータイン動作と、データイン動作によって第１メモリに入力されたデータ単位をメモリセルアレイにライトするプログラム動作と、を含む、データ単位に対するライト動作を実行する。メモリコントローラは、さらに、エリア単位のアロケートからエリア単位に格納されたデータ単位に対するデータイン動作の完了までの期間のうちから設定される第１タイミングにおいて、バッファエリアの使用量が第１しきい値よりも少ない第１状態の場合には、データ単位に対するデータイン動作の完了に応じてエリア単位をデアロケートし、第１タイミングにおいて、バッファエリアの使用量が第１しきい値より大きい第２しきい値より多い第２状態の場合には、データ単位に対するプログラム動作の完了に応じてエリア単位をデアロケートする。
実施形態にかかるメモリシステムの構成の一例を示す模式的な図。 実施形態のメモリチップの構成の一例を示す模式的な図。 実施形態のブロックの回路構成を示す模式的な図。 ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードのそれぞれのケースにおける実施形態の区分を説明する図。 実施形態のメモリコントローラの機能構成の一例を示す模式的な図。 実施形態のバッファ使用量の変化の一例と、バッファ使用量に応じたホスト転送速度の制御の一例と、を説明するための図。 実施形態の第１デアロケート制御を説明するための模式的な図。 実施形態の第２デアロケート制御を説明するための模式的な図。 バッファ使用量の状態を判定する実施形態の動作の一例を示すフローチャート。 実施形態のメモリシステムがホストからライト要求を受信した際の動作の一例を示すフローチャート。 実施形態のメモリシステムの、電源断が検知されていない期間におけるＮＡＮＤメモリへのライト動作の一例を示すフローチャート。 実施形態のメモリシステムの、電源断が検知されたときのＮＡＮＤメモリへのライト動作の一例を示すフローチャート。 実施形態のメモリシステムの制御の一例を示す模式的な図である。 実施形態の変形例１のメモリコントローラの機能構成の一例を示す模式的な図。 実施形態の変形例１のメモリシステムがホストからライト要求を受信した際の動作の一例を示すフローチャート。 実施形態の変形例１のメモリシステムの、電源断が検知されていない期間におけるＮＡＮＤメモリへのライト動作の一例を示すフローチャート。 実施形態の変形例２のメモリシステムの、電源断が検知されていない期間におけるＮＡＮＤメモリへのライト動作の一例を示すフローチャート。
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
図１は、実施形態にかかるメモリシステムの構成の一例を示す模式的な図である。図１に示されるように、メモリシステム１は、ホスト２と所定の通信インタフェースで接続され得る。ホスト２は、例えばプロセッサ、パーソナルコンピュータ、携帯情報端末、またはサーバである。メモリシステム１は、ホスト２から種々の要求を受け付けることができる。種々の要求は、ライト要求またはリード要求などを含む。メモリシステム１は、外部電源３に接続された場合、外部電源３からの電力の供給を受ける。外部電源３はホスト２に内蔵されていてもよい。
メモリシステム１は、メモリコントローラ１１と、ＮＡＮＤ型のフラッシュメモリ（ＮＡＮＤメモリ）１２と、ＤＲＡＭ（Dynamic Random Access Memory）１３と、電源ＩＣ（Power Management Integrated Circuit）１４と、蓄電装置１５と、を備える。
ＮＡＮＤメモリ１２は、ストレージとして機能する不揮発性メモリである。ＮＡＮＤメモリ１２は、１以上のメモリチップＣＰを含む。ここでは１以上のメモリチップＣＰの一例として、８個のメモリチップＣＰ０～ＣＰ７が図示されている。複数のメモリチップＣＰは樹脂などによって封止された１つのパッケージとして構成されてもよい。ここでは一例として、メモリチップＣＰ０，ＣＰ１を含むメモリパッケージ２０－０、メモリチップＣＰ２，ＣＰ３を含むメモリパッケージ２０－１、メモリチップＣＰ４，ＣＰ５を含むメモリパッケージ２０－２、メモリチップＣＰ６，ＣＰ７を含むメモリパッケージ２０－３が図示されている。
メモリコントローラ１１とＮＡＮＤメモリ１２とは、１以上のチャネルを介して接続される。ここでは一例として、メモリシステム１は２つのチャネルＣＨ０，ＣＨ１を備える。２つのチャネルＣＨ０，ＣＨ１はメモリコントローラ１１に接続される。チャネルＣＨ０にはメモリパッケージ２０－０，２０－１が接続され、チャネルＣＨ１にはメモリパッケージ２０－２，２０－３が接続される。
なお、メモリシステム１が備えるチャネルの数、メモリチップＣＰの数、メモリパッケージ２０の数、およびメモリコントローラ１１と各メモリチップＣＰとの配線はこの例に限定されない。
メモリコントローラ１１は、ホスト２とＮＡＮＤメモリ１２との間のデータ転送を含む様々な処理を実行する。そのための構成として、メモリコントローラ１１は、ホストＩ／Ｆ（Interface）３１、１以上のＮＡＮＤＣ（NAND Controller）３２、ＣＰＵ（Central Processing Unit）３３、およびＳＲＡＭ（Static Random Access Memory）３４を備える。
ホストＩ／Ｆ３１は、ホスト２との間で要求およびデータなどの情報の転送を制御する。
ＣＰＵ３３は、ファームウェアプログラムに基づいてメモリコントローラ１１全体の制御を実現する。
ＮＡＮＤＣ３２は、ＣＰＵ３３からの指示に基づいて、チャネルを介したＮＡＮＤメモリ１２に対するアクセスを行うためのコマンドを対象のメモリチップＣＰに転送したり、ＮＡＮＤメモリ１２との間で当該コマンドに対応したデータの転送を行ったりする。ＮＡＮＤメモリ１２に対するアクセスは、データのライト、データのリード、およびデータのイレースを含む。
図１に示される例では、メモリコントローラ１１は、１以上のＮＡＮＤＣの一例として、２つのＮＡＮＤＣ３２－０，３２－１を備える。ＮＡＮＤＣ３２－０はチャネルＣＨ０を介したコマンドおよびデータの転送を制御し、ＮＡＮＤＣ３２－１はチャネルＣＨ１を介したコマンドおよびデータの転送を制御する。メモリコントローラ１１が備えるＮＡＮＤＣ３２の数は２に限定されない。
ＳＲＡＭ３４は、ＤＲＡＭ１３とともに、バッファまたはキャッシュとしてのエリアをメモリコントローラ１１に提供する。例えば、メモリコントローラ１１は、ＤＲＡＭ１３やＳＲＡＭ３４を、ホスト２とＮＡＮＤメモリ１２との間で転送されるデータのバッファとして使用したり、論物アドレス変換情報などの各種管理情報を一時的に格納するエリアとして使用したりすることができる。論物アドレス変換情報は、ホスト２がデータの位置の指定に使用する論理アドレスと、ＮＡＮＤメモリ１２における当該データが格納される位置を示す物理アドレスと、の対応を記録した情報である。
ＤＲＡＭ１３はＳＲＡＭ３４よりも動作が低速で、かつ容量が大きい。メモリコントローラ１１は、データのバッファ先として、ＤＲＡＭ１３よりもＳＲＡＭ３４を優先して選択する。データのバッファの制御に関しては後述される。
電源ＩＣ１４は、外部電源３から入力される電力に基づいて、メモリコントローラ１１、ＮＡＮＤメモリ１２、およびＤＲＡＭ１３を駆動するための電力を生成する。そして、電源ＩＣ１４は、生成した電力をそれらに供給する。
蓄電装置１５は、電気エネルギーを蓄えることができる。蓄電装置１５は、例えば充電可能なキャパシタまたは電池である。以下では、蓄電装置１５をキャパシタ１５と称する。外部電源３から電力が供給されているとき、電源ＩＣ１４によってキャパシタ１５は充電され、電気エネルギーを蓄える。電源断が発生した場合、即ち外部電源３からの電力の供給が停止した場合、電源ＩＣ１４によって電力供給源が外部電源３からキャパシタ１５に切り替えられる。これによって、キャパシタ１５に蓄えられていた電気エネルギーに基づき、電力がメモリコントローラ１１、ＮＡＮＤメモリ１２、およびＤＲＡＭ１３に電源ＩＣ１４を経由して供給される。メモリコントローラ１１、ＮＡＮＤメモリ１２、およびＤＲＡＭ１３は、外部電源３からの電力の供給が停止した後においても、しばらくの間、キャパシタ１５に蓄えられていた電気エネルギーによって動作することができる。メモリコントローラ１１は、キャパシタ１５に蓄えられていた電気エネルギーを用いて、揮発性メモリ（この場合はＤＲＡＭ１３またはＳＲＡＭ３４）に格納されていたデータを不揮発性メモリ（この場合はＮＡＮＤメモリ１２）に退避するＰＬＰ動作を実行する。
一例では、電源ＩＣ１４は、外部電源３から供給される電圧を監視する。電圧が所定のレベルを下回った場合、電源ＩＣ１４は、電源断が発生したと判断し、電源断信号をメモリコントローラ１１が備えるＣＰＵ３３に送信する。そして、電源ＩＣ１４は、電力供給源を外部電源３からキャパシタ１５に切り替える。ＣＰＵ３３は、電源ＩＣ１４からの電源断信号に応じて、ＰＬＰ動作を開始する。
なお、電源断の検知を行う要素は電源ＩＣ１４でなくてもよい。例えば、ＣＰＵ３３によって電源断の検知が行われてもよい。
キャパシタ１５としては任意のキャパシタが採用可能である。例えば、電解コンデンサ（electrolytic capacitor）または電気二重層コンデンサ（electrical double layer capacitor）がキャパシタ１５として採用され得る。
外部電源３からの電力供給の停止のパターンとして、メモリシステム１がホスト２から予告を受信してから電力の供給が停止されるパターンと、予告なく電力の供給が停止されるパターンとがあってもよい。メモリコントローラ１１は、予告を受信した場合には予告に応じてＰＬＰ動作と同様の処理を含むメモリシステム１のシャットダウンを行い、予告なく電力の供給が停止された場合には電源断信号に応じてＰＬＰ動作を開始するよう、構成されてもよい。なお、本明細書においては、電源断は、少なくとも予告なく電力の供給が停止されるパターンを含む。
なお、ＮＡＮＤメモリ１２は、不揮発性の第１メモリの一例である。ＤＲＡＭ１３およびＳＲＡＭ３４は、揮発性の第２メモリの一例である。ＳＲＡＭ３４は第３メモリの一例である。ＤＲＡＭ１３は第４メモリの一例である。
図２は、実施形態のメモリチップＣＰの構成の一例を示す模式的な図である。メモリチップＣＰは、周辺回路２１０およびメモリセルアレイ２１１を備える。
メモリセルアレイ２１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備える。各ブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を備える。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２１２を備える。各ＮＡＮＤストリング２１２は、直列に接続された複数の不揮発性メモリセルトランジスタを含む。なお、ストリングユニットＳＵ内のＮＡＮＤストリング２１２の数は任意である。ＮＡＮＤストリング２１２内のメモリセルトランジスタの数は任意である。
周辺回路２１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。周辺回路２１０は、メモリコントローラ１１からのコマンドに応じて、メモリセルアレイ２１１に対し、当該コマンドに対応した動作を実行する。
なお、メモリコントローラ１１からメモリチップＣＰへのコマンドは、データインコマンド、プログラムコマンド、センスコマンド、データアウトコマンド、イレースコマンド、などを含む。
データインコマンドは、メモリコントローラ１１からメモリチップＣＰに入力されるライトデータの受け付けを周辺回路２１０に指示するコマンドである。メモリコントローラ１１からメモリチップＣＰへのライトデータの転送は、データイン動作とも称される。
プログラムコマンドは、周辺回路２１０にプログラム動作の実行を指示するコマンドである。プログラム動作は、データイン動作によってメモリチップＣＰ（より詳しくは周辺回路２１０が備える図示しないラッチ回路）に入力されたデータをメモリセルアレイ２１１にライトする動作である。
センスコマンドは、周辺回路２１０にセンス動作の実行を指示するコマンドである。センス動作は、メモリセルアレイ２１１に格納されたデータを周辺回路２１０が備えるラッチ回路に転送する動作である。
データアウトコマンドは、周辺回路２１０が備えるラッチ回路に格納されたデータのメモリコントローラ１１への出力を周辺回路２１０に指示するコマンドである。データアウトコマンドに応じたメモリチップＣＰからメモリコントローラ１１へのリードデータの転送は、データアウト動作とも称される。
イレースコマンドは、周辺回路２１０にイレース動作の実行を指示するコマンドである。イレース動作は、メモリセルアレイ２１１に格納されたデータを消去する動作である。
図３は、実施形態のブロックＢＬＫの回路構成を示す模式的な図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング２１２を含む。
ＮＡＮＤストリング２１２の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ（Floating Gate）型であってもよい。ＮＡＮＤストリング２１２内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
ストリングユニットＳＵ０～ＳＵ３の各々に含まれる選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々に含まれる選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々に含まれる選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３（不図示）にそれぞれ接続されてもよい。同一のブロックＢＬＫに含まれる各メモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、ワード線ＷＬ０～ＷＬ６３にそれぞれ共通接続される。
ストリングユニットＳＵに含まれる各ＮＡＮＤストリング２１２の選択トランジスタＳＴ１のドレインは、各々異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵに含まれる１つのＮＡＮＤストリング２１２を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続された複数のＮＡＮＤストリング２１２の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ２１１は、少なくとも１のビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
周辺回路２１０によるプログラム動作およびセンス動作は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して実行され得る。プログラム動作およびセンス動作の際に一括して選択されるメモリセルトランジスタＭＴの群はメモリセルグループＭＣＧと表記される。そして、１つのメモリセルグループＭＣＧの各々のメモリセルトランジスタＭＴが記憶する１ビットのデータの集まりのサイズをページと表記する。
周辺回路２１０によるイレース動作は、ブロックＢＬＫ単位で実行される。即ち、１つのブロックＢＬＫに格納された全てのデータは、まとめてイレースされる。
なお、メモリセルアレイ２１１の構成は、図２および図３に示された構成に限定されない。例えば、メモリセルアレイ２１１は、ＮＡＮＤストリング２１２が２次元的に又は３次元的に配列された構成を有していてもよい。
プログラム動作においては、周辺回路２１０は、ライト先のメモリセルグループＭＣＧを構成する各メモリセルトランジスタＭＴの電荷蓄積層に、データに対応した量の電荷を注入する。そして、センス動作においては、周辺回路２１０は、リード対象のデータが格納されたメモリセルグループＭＣＧを構成する各メモリセルトランジスタＭＴから、電荷蓄積層に蓄積された電荷量に応じたデータをリードする。
各メモリセルトランジスタＭＴは、ｎ（ｎ≧１）ビットの値を記憶可能である。ｎが１であるモードは、ＳＬＣ（Single Level Cell）モードと称される。各メモリセルトランジスタＭＴがｎビットの値を記憶する場合、メモリセルグループＭＣＧ当たりの記憶容量はｎページ分のサイズに等しくなる。ｎが２であるモードは、ＭＬＣ（Multi Level Cell）モードと称される。ｎが３であるモードは、ＴＬＣ（Triple Level Cell）モードと称される。ｎが４であるモードは、ＱＬＣ（Quad Level Cell）モードと称される。
各メモリセルトランジスタＭＴのしきい値電圧は、周辺回路２１０によって一定の範囲内でコントロールされる。しきい値電圧のコントローラブルな範囲は、２のｎ乗の数の区分に分割され、各区分にそれぞれ異なるｎビットの値がアサインされる。
図４は、ＳＬＣモード、ＭＬＣモード、ＴＬＣモード、ＱＬＣモードのそれぞれのケースにおける実施形態の区分を説明する図である。図４に示すように、しきい値電圧の範囲（コントローラブルな範囲）は、複数の区分４に分割される。
例えば、ＳＬＣモードでは、しきい値電圧の範囲は、２つの区分４ａに分割される。ＭＬＣモードでは、しきい値電圧の範囲は、４つの区分４ｂに分割される。ＴＬＣモードでは、しきい値電圧の範囲は、８つの区分４ｃに分割される。ＱＬＣモードでは、しきい値電圧の範囲は、１６個の区分４ｄに分割される。
１つのメモリセルトランジスタＭＴに記憶される値のビット数が多いほど、各区分４の範囲が狭い。各区分４には、対応するビット数の値がアサインされる。ＳＬＣモードでは、高電圧側の区分４ａに“０”がアサインされ、低電圧側の区分４ａに“１”がアサインされる。ＭＬＣモードでは、４つの区分４ｂには、電圧が高い方から順番に、それぞれ、“１０”、“００”、“０１”、“１１”がアサインされる。ＴＬＣモードでは、８つの区分４ｃには、電圧が高い方から順番に、それぞれ、“１１１”、“１０１”、“００１”、“０１１”、“０１０”、“１１０”、“１００”、“０００”がアサインされる。ＱＬＣモードでは、１６個の区分４ｄには、電圧が高い方から順番に、それぞれ、“１１１１”、“１０１１”、“００１１”、“０００１”、“１００１”、“１１０１”、“０１０１”、“０１１１”、“０１１０”、“１１１０”、“１０１０”、“１０００”、“１１００”、“０１００”、“００００”、“００１０”がアサインされる。なお、各区分４に対する値のアサイン方法はこれらの例に限定されない。
プログラム動作においては、周辺回路２１０は、カラムアドレスに対応したビット線ＢＬを選択する。周辺回路２１０は、選択されたビット線ＢＬの電位をゼロとする。周辺回路２１０は、ロウアドレスに対応したワード線ＷＬを選択し、選択されたワード線ＷＬに、プログラミングパルスを印加する。すると、選択されたビット線ＢＬおよび選択されたワード線ＷＬとの交点に位置するメモリセルトランジスタＭＴの電荷蓄積層に電荷が注入され、その結果、メモリセルトランジスタＭＴのしきい値電圧が上昇する。周辺回路２１０は、所定のタイミングでしきい値電圧がライトデータに対応した目標の区分４に到達したか否かを確認する。周辺回路２１０は、メモリセルトランジスタＭＴのしきい値電圧が目標の区分４に到達するまで、プログラムパルスの印加を継続する。
センス動作においては、周辺回路２１０は、リード先のメモリセルグループＭＣＧを構成する各メモリセルトランジスタＭＴのしきい値電圧が属する区分４を決定し、決定した区分４にアサインされた値を、リードデータとして出力する。
イレース動作においては、周辺回路２１０は、メモリセルアレイ２１１の基板側にイレース電圧を印加する。そして、周辺回路２１０は、イレース対象のブロックＢＬＫの全てのワード線ＷＬを接地電位に導通させる。すると、選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴにおいて、電荷蓄積層に蓄えられていた電荷が放電される。その結果、選択されたブロックＢＬＫ内の各メモリセルトランジスタＭＴの状態は、データがイレースされたと見なされる状態（即ち最も低電圧側の区分４）に遷移する。
メモリシステム１は、記憶モードを設定したり変更したりすることが可能に構成される。より具体的には、メモリコントローラ１１は、１つのメモリセルトランジスタＭＴあたりに第１の数のビット数を有するデータを格納する第１モードと、１つのメモリセルトランジスタＭＴあたりに第２の数（ただし第２の数は第１の数よりも大きい）のビット数を有するデータを格納する第２モードと、のうちの何れのモードでもＮＡＮＤメモリ１２へのライト動作を実行することができる。
原則的には、メモリコントローラ１１は、ビットコストを抑制するために、ホスト２から受信したライトデータを第２モードでＮＡＮＤメモリ１２にライトする。しかしながら、１つのメモリセルトランジスタＭＴあたりに格納されるデータのビット数が多いほど、データ量あたりのライト動作に要する時間および消費電力量が増大する。よって、ＰＬＰ動作のような限られた電力量しか使用できないケースなどでは、メモリコントローラ１１は、消費電力量を抑制するために第１モードでのライト動作を実行する。
以降の説明では、第１モードはＳＬＣモードであり、第２モードはＴＬＣモードであることとする。即ち、ＳＬＣモードでのプログラム動作は、第１プログラム動作の一例である。ＴＬＣモードでのプログラム動作は、第２プログラム動作の一例である。なお、第１モードおよび第２モードのそれぞれはこの例に限定されない。また、メモリセルトランジスタＭＴをメモリセルとも称する。
図５は、実施形態のメモリコントローラ１１の機能構成の一例を示す模式的な図である。
メモリコントローラ１１は、ホストＩ／Ｆ３１、２つのＮＡＮＤＣ３２、およびＣＰＵ３３、の一部または全部の協働によって、ホストライト受付部１０１、バッファ制御部１０２、ＰＬＰ制御部１０３、およびＮＡＮＤライト部１０４として機能する。
ＳＲＡＭ３４およびＤＲＡＭ１３には、ホスト２から受信したライトデータがバッファされるバッファエリアが設けられる。ＳＲＡＭ３４に設けられたバッファエリアを第１バッファエリア４１、ＤＲＡＭ１３に設けられたバッファエリアを第２バッファエリア４２と表記する。第１バッファエリア４１および第２バッファエリア４２を総称して、バッファエリア４０と表記することがある。
ホストライト受付部１０１は、ホスト２からのライト要求の受け付けと、ライト要求によってライト動作が要求されたデータ（ライトデータ）の第１バッファエリア４１または第２バッファエリア４２への格納と、を行う。
バッファ制御部１０２は、第１バッファエリア４１および第２バッファエリア４２の制御を行う。第１バッファエリア４１および第２バッファエリア４２には、ライトデータが、ＮＡＮＤメモリ１２に対するライト単位毎に格納される。
ライト単位は、例えばプログラム動作の単位であり、ページサイズと等しい。なお、ライト単位は、複数ページ分のサイズであってもよい。ＴＬＣモードでプログラム動作が行われる場合には、１つのメモリセルグループＭＣＧにライトされるデータのサイズである３ページがライト単位とされてもよい。ライト単位のサイズを有するデータを、データ単位と表記する。
ホストライト受付部１０１は、ライト要求を受信すると、ライト単位のサイズを有するバッファエリア４０の領域（以下、エリア単位と称する）のアロケートをバッファ制御部１０２に要求する。バッファ制御部１０２は、ホストライト受付部１０１からの要求に応じて１以上のエリア単位をアロケートする。ホストライト受付部１０１は、アロケートされた１以上のエリア単位にホスト２からのライトデータを格納する。
バッファ制御部１０２は、ＮＡＮＤメモリ１２へのデータイン動作またはプログラム動作が完了したデータ単位が格納されていたエリア単位をデアロケートする。
バッファ制御部１０２は、デアロケートの制御として、２通りの制御を実行可能に構成される。２通りのデアロケートの制御の詳細および２通りのデアロケートの制御の間の切り替えについては後述される。
ＮＡＮＤライト部１０４は、バッファエリア４０にアロケートされた各エリア単位に格納されたデータをＮＡＮＤメモリ１２にライトする動作を制御する。ＮＡＮＤライト部１０４は、電源断が検知されていない期間におけるＮＡＮＤメモリ１２へのライト動作を制御する。
ＰＬＰ制御部１０３は、電源断信号に応じてＰＬＰ動作を実行する。つまり、ＰＬＰ制御部１０３は、電源断が検知された後の期間におけるＮＡＮＤメモリ１２へのライト動作を制御する。
ＮＡＮＤメモリ１２においては、何らかの原因でプログラム動作の進捗が滞る場合がある。例えば、データ単位のプログラム動作において、しきい値電圧が目標の区分４に設定できなかったメモリセルの数が所定数を超えた場合、そのプログラム動作は失敗したと判定されて、そのデータ単位のプログラム動作が再び実行される。このように、プログラム動作のリトライなどによって、プログラム動作の進捗が滞り得る。
プログラム動作の進捗の滞りが起きた場合、メモリコントローラ１１からＮＡＮＤメモリ１２へのライトデータの転送速度が低下する。メモリコントローラ１１からＮＡＮＤメモリ１２へのライトデータの転送速度がホスト２からメモリコントローラ１１へのライトデータの転送速度を下回ると、エリア単位のデアロケートの平均速度がエリア単位のアロケートの平均速度を下回る。そして、第１バッファエリア４１および第２バッファエリア４２においてエリア単位のアロケートが可能なエリアが枯渇すると、新たなライトデータの受信が困難になり、これによってホスト２からのライト要求へのレイテンシが極端に悪化する。
そこで、メモリコントローラ１１は、バッファ使用量、つまりバッファエリア４０のうちのアロケート済みのエリア単位のサイズの総量、が所定のしきい値を上回る場合には、ホスト２からメモリコントローラ１１へのライトデータの転送速度をゼロではない値に意図的に制限する。これによって、ホスト２からのライト要求へのレイテンシの極端な低下を回避する。
以降、ホスト２からメモリコントローラ１１へのライトデータの転送速度をホスト転送速度と表記する。メモリコントローラ１１からＮＡＮＤメモリ１２への転送速度をメモリ転送速度と表記する。
図６は、実施形態のバッファ使用量の変化の一例と、バッファ使用量に応じたホスト転送速度の制御の一例と、を説明するための図である。
図６の上段に描画されたグラフは、バッファ使用量の時間的推移の一例を示す。下段に描画されたグラフは、完了応答時間、つまりライト要求を受信してからライト要求への完了の応答（完了応答と表記する）をホスト２に送信するまでの時間、の時間的推移の一例を示す。ここでは、ライトデータのバッファエリア４０への格納が完了した後に、たとえそのライトデータのＮＡＮＤメモリ１２へのライト動作が完了していなかったとしても、完了応答がホスト２に送信されることとする。
バッファ使用量と比較されるしきい値の一例として、しきい値ＴｈＨと、しきい値ＴｈＬとが設けられる。しきい値ＴｈＬは、しきい値ＴｈＨよりも小さい。しきい値ＴｈＬは第１しきい値の一例である。しきい値ＴｈＨは第２しきい値の一例である。
タイミングｔ０からタイミングｔ１までは、バッファ使用量は、しきい値ＴｈＨを超えない範囲で、例えば勾配Ｇ０に対応した速度で増加したり、デアロケートによって急激に減少したりしている。ホストライト受付部１０１は、バッファエリア４０へのライトデータの格納が完了したことを契機として完了応答をホスト２に転送する。よって、完了応答時間は、非常に短い時間ｔｒ０となっている。
タイミングｔ１においては、バッファ使用量がしきい値ＴｈＨを上回る。ホストライト受付部１０１は、バッファエリア４０へのライトデータの格納が完了した後もしばらく完了応答の送信を控え、その後、ライト要求を受信してから所定時間が経過したことを契機として完了応答をホスト２に送信する。よって、完了応答時間は時間ｔｒ０よりも長い時間ｔｒ１となっている。
ホスト２は、例えば、完了応答に応じて次の動作をメモリシステム１に要求するよう、構成されている。タイミングｔ１の直後は、上記したように完了応答時間が延長されるので、ホスト２からメモリシステム１へのライト要求の送信の頻度が低下する。これによってホスト転送速度がゼロではない値に制限される。また、バッファ使用量の増加速度は、制限されたホスト転送速度に応じて、例えば勾配Ｇ０よりも緩やかな勾配Ｇ１に抑制される。これにより、バッファエリア４０においてエリア単位のアロケートが可能な領域が枯渇することが防止される。
タイミングｔ１からタイミングｔ２までは、バッファ使用量は、しきい値ＴｈＬを下回らない範囲で勾配Ｇ１に示す速度で増加したり、デアロケートによって急激に減少したりしている。
タイミングｔ２においては、バッファ使用量がしきい値ＴｈＬを下回る。すると、ホストライト受付部１０１は、バッファエリア４０へのライトデータの格納が完了したことを契機として完了応答をホスト２に送信する。よって、完了応答時間は、時間ｔｒ１から非常に短い時間ｔｒ０に戻っている。よって、バッファ使用量は、しきい値ＴｈＨを超えない範囲で、例えば勾配Ｇ０に対応した速度で増加したり、デアロケートによって急激に減少したりする。
このように、メモリコントローラ１１は、バッファ使用量がしきい値ＴｈＨを超えたとき、ホスト転送速度を制限する。これによって、バッファエリア４０においてエリア単位のアロケートが可能なエリアが枯渇することによる、ホスト２からのライト要求へのレイテンシの極端な低下が回避される。
例えばタイミングｔ１までの期間またはタイミングｔ２より後の期間のように、ホスト転送速度を低下させる制御を行う条件をバッファ使用量が満たしていない状態を、通常状態と表記する。タイミングｔ１からタイミングｔ２までの期間のように、ホスト転送速度を低下させる制御を行う条件をバッファ使用量が満たした状態を、非通常状態と表記する。
なお、通常状態から非通常状態への遷移の判定と、非通常状態から通常状態への遷移の判定と、で共通するしきい値が使用されてもよい。しかしながら、バッファ使用量がしきい値を跨いだ変動を短時間に繰り返してしまうケースが生じ得る。そのような場合、通常状態と非通常状態との間の遷移の頻度が高くなる。
図６に示された例では、通常状態から非通常状態への遷移の判定に使用されるしきい値ＴｈＨは、非通常状態から通常状態への遷移の判定に使用されるしきい値ＴｈＬよりも大きい。このように各しきい値が設定されることで、通常状態と非通常状態との間の遷移の頻度を抑制することが可能である。
なお、バッファ使用量と比較されるしきい値（例えばＴｈＨおよびＴｈＬ）は任意に設定され得る。
一例では、第１バッファエリア４１の容量と等しい値がしきい値ＴｈＨとして設定される。バッファ制御部１０２は、ＤＲＡＭ１３に設けられた第２バッファエリア４２よりもＳＲＡＭ３４に設けられた第１バッファエリア４１から優先的にエリア単位をアロケートする。よって、バッファ使用量がしきい値ＴｈＨを超えることは、第１バッファエリア４１においてエリア単位のアロケートが可能なエリアが枯渇し、第２バッファエリア４２からのエリア単位のアロケートが始まったことを意味する。
第２バッファエリア４２はＳＲＡＭ３４よりも動作が低速なＤＲＡＭ１３に設けられている。したがって、第２バッファエリア４２へは、第１バッファエリア４１のような速い速度でのデータ入力はできない。即ち、第２バッファエリア４２へのデータ転送の最高速度によりホスト転送速度が律速される虞がある。この場合、ホスト２からメモリシステム１へのライトデータの転送のスループットが低下する。
しかしながら、第１バッファエリア４１の容量と等しい値がしきい値ＴｈＨとして設定された場合、第２バッファエリア４２は、非通常状態においてのみ使用される。非通常状態において、ホスト転送速度は、通常状態よりも遅い速度に制限されている。よって、第２バッファエリア４２へのデータ転送の最高速度に起因したスループットの低下は問題とならないと考えられる。
なお、しきい値ＴｈＨは第１バッファエリア４１の容量と等しい値でなくてもよい。
また、図６に示された例では、完了応答時間を長くすることでホスト転送速度を低下せしめる制御が実現された。ホスト転送速度を低下せしめる制御を実現する具体的な方法は、完了応答時間を長くすることに限定されない。
続いて、バッファ制御部１０２による２通りのデアロケートの制御について説明する。２通りのデアロケートの制御のうちの１つを第１デアロケート制御と表記し、他の１つを第２デアロケート制御と表記する。
図７は、実施形態の第１デアロケート制御を説明するための模式的な図である。本図の下段にバッファ使用量の時間的推移の一例が示されている。上段には、ＮＡＮＤメモリ１２の動作状況の時間的推移が示されている。ここではＮＡＮＤメモリ１２の動作状況として、動作要素（ここではメモリチップＣＰ）毎のライト動作に関する動作状況が示されている。ライト動作に関する動作状況は、データイン動作と、プログラム動作と、を含む。
例えば、タイミングｔ１０においてメモリチップＣＰ０の所定のワード線ＷＬにライトされるデータ単位が或るエリア単位に溜まり、これによってメモリチップＣＰ０に対するデータイン動作が開始される。タイミングｔ１１においてメモリチップＣＰ０に対するデータイン動作が完了すると、バッファ制御部１０２は、当該データイン動作の転送元のエリア単位をデアロケートする。バッファ使用量は、このデアロケートによって急激に減少している。
タイミングｔ１２においてメモリチップＣＰ１の所定のワード線ＷＬにライトされるデータ単位が或るエリア単位に溜まり、これによってそのデータ単位のメモリチップＣＰ１に対するデータイン動作が開始される。タイミングｔ１３においてメモリチップＣＰ１に対するデータイン動作が完了すると、バッファ制御部１０２は、当該データイン動作の転送元のエリア単位をデアロケートする。
同様に、タイミングｔ１４においてメモリチップＣＰ２に対するデータイン動作が開始される。タイミングｔ１５においてメモリチップＣＰ２に対するデータイン動作が完了すると、バッファ制御部１０２は、当該データイン動作の転送元のエリア単位をデアロケートする。
さらに同様に、タイミングｔ１６においてメモリチップＣＰ３に対するデータイン動作が開始される。タイミングｔ１７においてメモリチップＣＰ３に対するデータイン動作が完了すると、バッファ制御部１０２は、当該データイン動作の転送元のエリア単位をデアロケートする。
このように、第１デアロケート制御では、データイン動作が完了することを契機として、データイン動作が完了したデータ単位が格納されていたエリア単位のデアロケートが実行される。
前述したように、原則的に、メモリコントローラ１１は、ＮＡＮＤメモリ１２に対してＴＬＣモードでデータをライトする。そして、ＰＬＰ動作の際には、メモリコントローラ１１は、ＮＡＮＤメモリ１２に対して、ＴＬＣモードに比べてデータ量あたりのライト動作に要する時間が短くかつ消費電力量が少ないＳＬＣモードでデータをライトする。
しかしながら、第１デアロケート制御によれば、既にデータイン動作が完了したデータ単位は、たとえそのデータ単位のプログラム動作がまだ完了していない場合であっても、バッファエリア４０から再取得することが不可能である。よって、ＰＬＰ動作が開始されたタイミングにおいてＴＬＣモードでのプログラム動作の実行中のデータ単位が存在する場合には、そのデータ単位のＴＬＣモードでのプログラム動作はプログラム動作の完了まで継続される。
その後、何れかのエリア単位にまだプログラム動作が完了していないデータ単位が残っている場合には、ＰＬＰ制御部１０３は、そのデータ単位をＳＬＣモードでＮＡＮＤメモリ１２にライトする。つまり、ＰＬＰ制御部１０３は、そのデータ単位に対し、データイン動作を行い、その後、ＳＬＣモードでのプログラム動作を実行する。
図７に示される例では、タイミングｔ１８においてＰＬＰ動作が開始される（換言すると電源断が検知される）。この場合、タイミングｔ１０からタイミングｔ１８までにデータイン動作が完了した各データ単位に関しては、データイン動作の後、ＴＬＣモードでのプログラム動作が開始される。そして、ＰＬＰ動作の開始の時点（即ちタイミングｔ１８）においては、メモリチップＣＰ２およびメモリチップＣＰ３においてＴＬＣモードでのプログラム動作が実行中となっている。よって、ＰＬＰ制御部１０３は、メモリチップＣＰ２およびメモリチップＣＰ３に対し、ＴＬＣモードでのプログラム動作を継続させる。
タイミングｔ１９においては、全てのメモリチップＣＰにおいてＴＬＣモードでのプログラム動作が完了する。すると、ＰＬＰ制御部１０３は、バッファエリア４０に残っている全てのデータのＳＬＣモードでのライト動作を開始する。この例では、ＰＬＰ制御部１０３は、タイミングｔ１８において何れかのエリア単位に存在しているデータのデータイン動作を開始し（タイミングｔ１９）、データイン動作が完了すると（タイミングｔ２０）、ＳＬＣモードでのプログラム動作を実行する。まだＮＡＮＤメモリ１２にライトされていないデータがバッファエリア４０から無くなると、ＰＬＰ動作が完了する（タイミングｔ２１）。
図８は、実施形態の第２デアロケート制御を説明するための模式的な図である。図７と同様、本図の下段にバッファ使用量の時間的推移の一例が示されている。上段には、ＮＡＮＤメモリ１２の動作状況の時間的推移が示されている。
例えば、タイミングｔ３０においてメモリチップＣＰ０の所定のワード線ＷＬにライトされるデータ単位が或るエリア単位に溜まり、これによってそのデータ単位のメモリチップＣＰ０に対するデータイン動作が開始される。データイン動作の後、ＴＬＣモードでのプログラム動作が開始される。
タイミングｔ３１においてメモリチップＣＰ７におけるプログラム動作が完了すると、バッファ制御部１０２は、プログラム動作が完了したデータ単位が格納されていたエリア単位をデアロケートする。バッファ使用量は、このデアロケートによって急激に減少している。
タイミングｔ３２においてメモリチップＣＰ１の所定のワード線ＷＬにライトされるデータ単位が或るエリア単位に溜まり、これによってそのデータ単位のメモリチップＣＰ１に対するデータイン動作が開始される。データイン動作の後、ＴＬＣモードでのプログラム動作が開始される。
タイミングｔ３３においてメモリチップＣＰ０におけるプログラム動作が完了すると、バッファ制御部１０２は、プログラム動作が完了したデータ単位が格納されていたエリア単位をデアロケートする。バッファ使用量は、このデアロケートによって急激に減少している。
タイミングｔ３４においてメモリチップＣＰ２の所定のワード線ＷＬにライトされるデータ単位が或るエリア単位に溜まり、これによってそのデータ単位のメモリチップＣＰ２に対するデータイン動作が開始される。データイン動作の後、ＴＬＣモードでのプログラム動作が開始される。
タイミングｔ３５においてメモリチップＣＰ１におけるプログラム動作が完了すると、バッファ制御部１０２は、プログラム動作が完了したデータ単位が格納されていたエリア単位をデアロケートする。バッファ使用量は、このデアロケートによって急激に減少している。
タイミングｔ３６においてメモリチップＣＰ３の所定のワード線ＷＬにライトされるデータ単位が或るエリア単位に溜まり、これによってそのデータ単位のメモリチップＣＰ３に対するデータイン動作が開始される。データイン動作の後、ＴＬＣモードでのプログラム動作が開始される。
このように、第２デアロケート制御では、データ単位のプログラム動作が完了することを契機として、そのデータ単位が格納されていたエリア単位のデアロケートが実行される。
第２デアロケート制御では、ＰＬＰ動作が開始されたタイミングにおいてＴＬＣモードでのプログラム動作の実行中のデータ単位が存在する場合には、そのデータ単位のＴＬＣモードでのプログラム動作が中止（stop）される。そして、ＰＬＰ制御部１０３は、エリア単位に残されているそのデータ単位を、ＳＬＣモードでＮＡＮＤメモリ１２にライトする。
図８に示される例では、タイミングｔ３７においてＰＬＰ動作が開始される。ＰＬＰ動作の開始の時点においては、メモリチップＣＰ２およびメモリチップＣＰ３においてＴＬＣモードでのプログラム動作が実行中となっている。よって、ＰＬＰ制御部１０３は、メモリチップＣＰ２およびメモリチップＣＰ３に対し、実行中のＴＬＣモードでのプログラム動作を中止させる。そして、ＰＬＰ制御部１０３は、ＴＬＣモードでのプログラム動作が中止された２つのデータ単位を含むバッファエリア４０内の全てのデータのデータイン動作を行い、データイン動作が完了したデータについて、順次、ＳＬＣモードでのプログラム動作を実行する。図８に示される例では、タイミングｔ３７以降において、メモリチップＣＰ０～メモリチップＣＰ３のそれぞれにデータイン動作及びＳＬＣモードでのプログラム動作が行われる。
第２デアロケート制御によれば、第１デアロケート制御と比べて、エリア単位がアロケートされてからデアロケートされるまでの期間が長い。従って、第２デアロケート制御では、第１デアロケート制御と比べて、バッファ使用量が若干多くなる傾向がある。例えば、図８に示される第２デアロケート制御下でのバッファ使用量の最大値Ｖ１は、図７に示される第１デアロケート制御下でのバッファ使用量の最大値Ｖ０よりも大きい。
しかしながら、第２デアロケート制御によれば、ＰＬＰ動作が開始されると、ＴＬＣモードでのプログラム動作が中止されて、ＴＬＣモードでのプログラム動作が中止されたデータ単位を含むバッファエリア４０内の全てのデータはＳＬＣモードでＮＡＮＤメモリ１２にライトされる。ＳＬＣモードでは、ＴＬＣモードに比べてデータ量あたりのライト動作に要する時間が短く、かつ消費電力量も少ない。よって、第２デアロケート制御によれば、第１デアロケート制御と比べて、ＰＬＰ動作に要する時間が短く、ＰＬＰ動作に必要な電力量が少ない。例えば、図７に示された第１デアロケート制御下での動作例では、タイミングｔ１８からタイミングｔ２１までの期間にＰＬＰ動作が実行されている。そして、図８に示された第２デアロケート制御下での動作例では、タイミングｔ１８からタイミングｔ２１までの期間よりも明らかに短い、タイミングｔ３７からタイミングｔ３８までの期間においてＰＬＰ動作が実行されている。
実施形態では、メモリコントローラ１１は、各エリア単位に対し、所定の判定タイミングにおけるバッファ使用量の状態が通常状態であれば第１デアロケート制御を実行し、判定タイミングにおけるバッファ使用量の状態が非通常状態であれば第２デアロケート制御を実行する。
よって、バッファ使用量が増加してバッファ使用量の状態が非通常状態になったとしても、ＴＬＣモードでのプログラム動作の中止によってＰＬＰ動作に必要な消費電力量を抑制できる。また、通常状態においてはそもそもバッファ使用量が少ないためにＰＬＰ動作に必要な消費電力量は少ない。
つまり、実施形態によれば、バッファ使用量が多い場合、少ない場合のいずれにおいてもＰＬＰ動作に必要な消費電力量を抑制できる。その結果、容量が大きいキャパシタをメモリシステムに搭載する必要がなく、メモリシステムのコストを抑制できる。
なお、実施形態では、所定の判定タイミングにおけるバッファ使用量の状態に応じてデアロケートの制御が選択される。この所定の判定タイミングは、一例として、データイン動作が完了したタイミングであることとする。
続いて、実施形態のメモリシステム１の動作を説明する。
図９は、バッファ使用量の状態を判定する実施形態の動作の一例を示すフローチャートである。本図に示される動作を、状態判定動作と表記する。状態判定動作は、例えばバッファ制御部１０２によって実行される。状態判定動作は、異なる複数のタイミングのそれぞれにおいて実行される。状態判定動作は、所定の時間周期で実行されてもよいし、所定の動作、例えばエリア単位がアロケートまたはデアロケートされる動作、を契機として実行されてもよい。
バッファ制御部１０２は、第１バッファエリア４１および第２バッファエリア４２の合計の使用量Ｕを取得する（Ｓ１０１）。そして、バッファ制御部１０２は、最新の判定結果は通常状態であるか否かを判定する（Ｓ１０２）。
最新の判定結果が通常状態である場合（Ｓ１０２：Ｙｅｓ）、バッファ制御部１０２は、使用量Ｕがしきい値ＴｈＨを超えているか否かを判定する（Ｓ１０３）。使用量Ｕがしきい値ＴｈＨを超えている場合（Ｓ１０３：Ｙｅｓ）、バッファ制御部１０２は、現在のバッファ使用量の状態は非通常状態であると判定する（Ｓ１０４）。
最新の判定結果が通常状態でない場合（Ｓ１０２：Ｎｏ）、即ち最新の判定結果が非通常状態である場合、バッファ制御部１０２は、使用量Ｕがしきい値ＴｈＬを下回っているか否かを判定する（Ｓ１０５）。使用量Ｕがしきい値ＴｈＬを下回っている場合（Ｓ１０５：Ｙｅｓ）、バッファ制御部１０２は、現在のバッファ使用量の状態は通常状態であると判定する（Ｓ１０６）。
使用量Ｕがしきい値ＴｈＨを超えていない場合（Ｓ１０３：Ｎｏ）、またはステップＳ１０４の処理の後、または使用量Ｕがしきい値ＴｈＬを下回っていない場合（Ｓ１０５：Ｎｏ）、またはステップＳ１０６の処理の後、状態判定動作が終了する。
図９に示された一連の動作が短い間隔で繰り返し実行されることによって、バッファエリア４０の使用量がしきい値ＴｈＬを下回ってからしきい値ＴｈＨを超えるまではバッファ使用量の状態は通常状態として認識され、バッファエリア４０の使用量がしきい値ＴｈＨを超えてからしきい値ＴｈＬを下回るまではバッファ使用量の状態は非通常状態として認識される。
なお、ステップＳ１０３の判定処理において使用量Ｕがしきい値ＴｈＨと等しい場合、またはステップＳ１０５の判定処理において使用量Ｕがしきい値ＴｈＬと等しい場合、の措置は上記の例に限定されない。例えば、ステップＳ１０３の判定処理において使用量Ｕがしきい値ＴｈＨと等しい場合、ステップＳ１０４の処理が実行されてもよい。ステップＳ１０５の判定処理において使用量Ｕがしきい値ＴｈＬと等しい場合、ステップＳ１０６の処理が実行されてもよい。
図１０は、実施形態のメモリシステム１がホスト２からライト要求を受信した際の動作の一例を示すフローチャートである。
ホスト２からのライト要求は、ホストライト受付部１０１が受信する。ホストライト受付部１０１がライト要求を受信すると（Ｓ２０１）、バッファ制御部１０２は、まず、エリア単位のアロケートが可能なエリアが第１バッファエリア４１にあるか否かを判定する（Ｓ２０２）。
例えば、ホストライト受付部１０１は、ライト要求を受信すると、ライト要求にかかるライトデータを構成するデータ単位毎に、エリア単位のアロケートをバッファ制御部１０２に要求する。バッファ制御部１０２は、ホストライト受付部１０１から要求された１以上のエリア単位をアロケートするバッファエリアを決定する。バッファ制御部１０２は、第１バッファエリア４１に空き、つまりエリア単位のアロケートが可能なエリアがあるか否かに基づき、エリア単位毎にアロケートするバッファエリアを決定する。ここでは説明を簡単にするために、ライトデータは１つのデータ単位によって構成され、１つのデータ単位のバッファリングのために１つのエリア単位のアロケートが要求されたこととする。なお、２以上のエリア単位のアロケートが要求された場合には、ステップＳ２０２～ステップＳ２０５の処理はアロケートが要求されたそれぞれのエリア単位について実行される。
エリア単位のアロケートが可能なエリアが第１バッファエリア４１にある場合（Ｓ２０２：Ｙｅｓ）、バッファ制御部１０２は、第１バッファエリア４１にエリア単位をアロケートする（Ｓ２０３）。エリア単位のアロケートが可能なエリアが第１バッファエリア４１にない場合（Ｓ２０２：Ｎｏ）、バッファ制御部１０２は、第２バッファエリア４２にエリア単位をアロケートする（Ｓ２０４）。
ステップＳ２０３の処理またはステップＳ２０４の処理の後、ホストライト受付部１０１は、ホスト２からライトデータを受信して、受信したライトデータであるデータ単位を、アロケートされたエリア単位に格納する（Ｓ２０５）。
そして、ホストライト受付部１０１は、状態判定動作による最新の判定結果が通常状態であるか否かを判定する（Ｓ２０６）。例えばホストライト受付部１０１は、バッファ制御部１０２に最新の判定結果を問い合わせる。なお、状態判定動作による最新の判定結果が通常状態であるか否かの判定方法はこれに限定されない。
状態判定動作による最新の判定結果が通常状態である場合（Ｓ２０６：Ｙｅｓ）、ホストライト受付部１０１は、完了応答をホスト２に送信する（Ｓ２０７）。状態判定動作による最新の判定結果が通常状態でない場合（Ｓ２０６：Ｎｏ）、つまり状態判定動作による最新の判定結果が非通常状態である場合、ホストライト受付部１０１は、ライト要求の受信からの経過時間が長くなるように、所定時間の経過を待って、完了応答をホスト２に送信する（Ｓ２０８）。
ステップＳ２０７の処理またはステップＳ２０８の処理の後、ライト要求を受信した際の動作は終了する。
図１１は、実施形態のメモリシステム１の、電源断が検知されていない期間におけるＮＡＮＤメモリ１２へのライト動作の一例を示すフローチャートである。ここでは、アロケートされたひとつのエリア単位（対象のエリア単位と表記する）にかかる動作を説明する。なお、複数のエリア単位がアロケートされている場合には、本図に示す動作はアロケートされたそれぞれのエリア単位について実行される。
バッファ制御部１０２は、対象のエリア単位についてＮＡＮＤメモリ１２におけるデータ単位の格納先を決定する（Ｓ３０１）。そして、バッファ制御部１０２は、対象のエリア単位にデータ単位が溜まったか否かを判定する（Ｓ３０２）。
対象のエリア単位にデータ単位が溜まっていない場合（Ｓ３０２：Ｎｏ）、ステップＳ３０２の処理が再び実行される。
対象のエリア単位にデータ単位が溜まった場合（Ｓ３０２：Ｙｅｓ）、ＮＡＮＤライト部１０４は、決定された格納先のメモリチップＣＰへのデータイン動作が可能か否かを判定する（Ｓ３０３）。
より詳しくは、対象のエリア単位にデータ単位が溜まった場合、バッファ制御部１０２は、対象のエリア単位内のデータ単位のＮＡＮＤメモリ１２へのライトをＮＡＮＤライト部１０４に要求する。ＮＡＮＤライト部１０４は、受信する要求をキューなどに溜めておき、受信した要求を順次、処理する。ＮＡＮＤライト部１０４は、チャネルＣＨ０，ＣＨ１が利用可能か否か、および各メモリチップＣＰが新規のコマンドを受け付け可能であるか否か、を監視する。各メモリチップＣＰが新規のコマンドを受け付け可能であるか否かは、例えば、レディービジー信号の監視によって判定される。格納先のメモリチップＣＰへのライト動作の要求の実行の順番が到来し、かつ格納先のメモリチップＣＰが接続されたチャネルが利用可能であり、かつ格納先のメモリチップＣＰが新規のコマンドを受け付け可能である場合、ＮＡＮＤライト部１０４は、格納先のメモリチップＣＰへのデータイン動作が可能であると判定する。格納先のメモリチップＣＰへのライト動作の要求の実行の順番が到来していないか、または格納先のメモリチップＣＰが接続されたチャネルが利用可能でないか、または格納先のメモリチップＣＰが新規のコマンドを受け付け可能でない場合、ＮＡＮＤライト部１０４は、格納先のメモリチップＣＰへのデータイン動作が可能でない、と判定する。なお、格納先のメモリチップＣＰへのデータイン動作が可能か否かの判定方法はこれに限定されない。
格納先のメモリチップＣＰへのデータイン動作が可能でない場合（Ｓ３０３：Ｎｏ）、ステップＳ３０３の処理が再び実行される。
格納先のメモリチップＣＰへのデータイン動作が可能である場合（Ｓ３０３：Ｙｅｓ）、ＮＡＮＤライト部１０４は、対象のエリア単位内のデータ単位のデータイン動作を開始する（Ｓ３０４）。
ＮＡＮＤライト部１０４は、対象のエリア単位内のデータ単位のデータイン動作が完了したか否かを判定する（Ｓ３０５）。対象のエリア単位内のデータ単位のデータイン動作が完了したか否かは、例えば、データイン動作によってメモリチップＣＰに転送されたデータ量に基づき判定される。
対象のエリア単位内のデータ単位のデータイン動作が完了していない場合（Ｓ３０５：Ｎｏ）、ステップＳ３０５の処理が再び実行される。
対象のエリア単位内のデータ単位のデータイン動作が完了した場合（Ｓ３０５：Ｙｅｓ）、ＮＡＮＤライト部１０４は、格納先のメモリチップＣＰにプログラム動作を開始させる（Ｓ３０６）。ここでのプログラム動作は、ＴＬＣモードで実行される。
また、対象のエリア単位内のデータ単位のデータイン動作が完了した旨はバッファ制御部１０２にも通知される。通知を受けたバッファ制御部１０２は、状態判定動作による最新の判定結果が通常状態であるか否かを判定する（Ｓ３０７）。
状態判定動作による最新の判定結果が通常状態である場合（Ｓ３０７：Ｙｅｓ）、バッファ制御部１０２は、対象のエリア単位をデアロケートする（Ｓ３０８）。このタイミングで対象のエリア単位をデアロケートする制御は、第１デアロケート制御に該当する。
バッファ制御部１０２においてステップＳ３０７の処理およびステップＳ３０８の処理が実行されている間および後において、ＮＡＮＤライト部１０４では、ステップＳ３０６の処理によって開始されたプログラム動作の進捗を監視している。つまり、ＮＡＮＤライト部１０４は、プログラム動作が完了したか否かを判定する（Ｓ３０９）。プログラム動作が完了していない場合（Ｓ３０９：Ｎｏ）、ＮＡＮＤライト部１０４は、ステップＳ３０９の処理を再び実行する。
プログラム動作が完了すると（Ｓ３０９：Ｙｅｓ）、プログラム動作が完了した旨がＮＡＮＤライト部１０４からバッファ制御部１０２に通知される。バッファ制御部１０２は、対象のエリア単位がデアロケート済みであるか否かを判定する（Ｓ３１０）。
対象のエリア単位がデアロケート済みでない場合（Ｓ３１０：Ｎｏ）、バッファ制御部１０２は、対象のエリア単位をデアロケートする（Ｓ３１１）。このタイミングで対象のエリア単位をデアロケートする制御は、第２デアロケート制御に該当する。
対象のエリア単位がデアロケート済みである場合（Ｓ３１０：Ｙｅｓ）、またはステップＳ３１１の処理の後、電源断が検知されていない期間におけるＮＡＮＤメモリ１２へのライト動作が終了する。
図１２は、実施形態のメモリシステム１の、電源断が検知されたときのＮＡＮＤメモリ１２へのライト動作の一例を示すフローチャートである。即ち、本図に示す動作は、ＰＬＰ動作を表す。電源断を例えば電源ＩＣ１４が検知すると、電源ＩＣ１４は電源断信号をメモリコントローラ１１に送信する。メモリコントローラ１１では、ＰＬＰ制御部１０３が、電源断信号に応じて図１２に示されるＰＬＰ動作の制御を開始する。
ＰＬＰ動作では、ＰＬＰ制御部１０３は、まず、何れかのデータ単位のプログラム動作が実行中であるか否かを判定する（Ｓ４０１）。何れかのデータ単位のプログラム動作が実行中である場合（Ｓ４０１：Ｙｅｓ）、ＰＬＰ制御部１０３は、プログラム動作が実行中のデータ単位が格納されていたエリア単位のうち、デアロケートされていないエリア単位があるか否かを判定する（Ｓ４０２）。
プログラム動作が実行中の時点においては、エリア単位が既にデアロケートされているケース（図１１のＳ３０８参照）と、エリア単位がまだデアロケートされていないケース（図１１のＳ３１１参照）と、が存在する。エリア単位が既にデアロケートされているケースではエリア単位からのデータ単位の再取得が不可能であるのでプログラム動作を完了させる必要がある。エリア単位がまだデアロケートされていないケースではプログラム動作を中止することが可能である。プログラム動作が実行中のデータ単位が格納されていたエリア単位がどちらのケースに該当するかは、データ単位毎に異なり得る。よって、ＰＬＰ制御部１０３は、ステップＳ４０２においては、プログラム動作が実行中のデータ単位毎にエリア単位がデアロケートされているか否かを判定する。ＰＬＰ制御部１０３は、例えばバッファ制御部１０２に問い合わせたりバッファ制御部１０２から通知を受けたりすることによって、ステップＳ４０２の処理を実行する。
エリア単位がデアロケートされていないデータ単位がある場合（Ｓ４０２：Ｙｅｓ）、ＰＬＰ制御部１０３は、エリア単位がデアロケートされていないデータ単位のプログラム動作を中止する（Ｓ４０３）。
エリア単位がデアロケートされていないデータ単位がない場合（Ｓ４０２：Ｎｏ）、またはステップＳ４０３の処理の後、ＰＬＰ制御部１０３は、まだ何れかのデータ単位のプログラム動作が実行中であるか否かを判定する（Ｓ４０４）。
まだ何れかのデータ単位のプログラム動作が実行中である場合（Ｓ４０４：Ｙｅｓ）、ステップＳ４０４の処理が再び実行される。
プログラム動作が実行中のデータ単位がない場合（Ｓ４０１：Ｎｏ、または、Ｓ４０４：Ｎｏ）、ＰＬＰ制御部１０３は、まだプログラム動作が完了していないデータ単位がバッファエリア４０にあるか否かを判定する（Ｓ４０５）。まだプログラム動作が完了していないデータ単位がバッファエリア４０にない場合（Ｓ４０５：Ｎｏ）、電源断が検知されたときのＮＡＮＤメモリ１２へのライト動作が終了する。
まだプログラム動作が完了していないデータ単位がバッファエリア４０にある場合（Ｓ４０５：Ｙｅｓ）、ＰＬＰ制御部１０３は、まだプログラム動作が完了していないデータ単位をＳＬＣモードでＮＡＮＤメモリ１２にライトする。なお、ステップＳ４０５の判定処理の時点においては、まだプログラム動作が完了していないデータ単位は、まだデアロケートされていないエリア単位に格納されているデータ単位と同義である。以降の動作によって、まだデアロケートされていない全てのエリア単位に格納されている全てのデータ単位のＳＬＣモードでのライト動作が実行される。
具体的には、ＰＬＰ制御部１０３は、まず、まだプログラム動作が完了していない全てのデータ単位について、ＮＡＮＤメモリ１２における格納先を決定する（Ｓ４０６）。そして、ＰＬＰ制御部１０３は、格納先のメモリチップＣＰへのデータイン動作が可能なデータ単位があるか否かを判定する（Ｓ４０７）。ステップＳ４０７の処理では、例えば図１１に示されたステップＳ３０３の処理と同様の判定基準に基づき、格納先のメモリチップＣＰへのデータイン動作が可能なデータ単位の有無が判定される。なお、ステップＳ４０７の処理における判定基準はこれに限定されない。
格納先のメモリチップＣＰへのデータイン動作が可能なデータ単位がある場合（Ｓ４０７：Ｙｅｓ）、ＰＬＰ制御部１０３は、そのデータ単位のデータイン動作を開始する（Ｓ４０８）。
格納先のメモリチップへのデータイン動作が可能なデータ単位がない場合（Ｓ４０７：Ｎｏ）、またはステップＳ４０８の処理の後、ＰＬＰ制御部１０３は、プログラム動作が可能なデータ単位、つまりデータイン動作が完了したがまだプログラム動作が開始されていないデータ単位、があるか否かを判定する（Ｓ４０９）。
プログラム動作が可能なデータ単位がある場合（Ｓ４０９：Ｙｅｓ）、ＰＬＰ制御部１０３は、そのデータ単位の格納先のメモリチップＣＰにプログラム動作を開始させる（Ｓ４１０）。ここでのプログラム動作は、ＳＬＣモードで実行される。
プログラム動作が可能なデータ単位がない場合（Ｓ４０９：Ｎｏ）、またはステップＳ４１０の後、ＰＬＰ制御部１０３は、まだプログラム動作が開始されていないデータ単位がバッファエリア４０にあるか否かを判定する（Ｓ４１１）。
まだプログラム動作が開始されていないデータ単位がバッファエリア４０にある場合（Ｓ４１１：Ｙｅｓ）、ステップＳ４０７の処理が再び実行される。
ステップＳ４０７からステップＳ４１１までのループ処理が繰り返されることで、ステップＳ４０５の判定処理においてＹｅｓと判定された時点においてバッファエリア４０に残っていた全てのデータ単位の、ＮＡＮＤメモリ１２へのＳＬＣモードでのライト動作が完了する。換言すると、ステップＳ４０５の判定処理においてまだデアロケートされていない全てのエリア単位に格納されていた全てのデータ単位のＮＡＮＤメモリ１２へのＳＬＣモードでのライト動作が完了する。
まだプログラム動作が開始されていないデータ単位がバッファエリア４０にない場合（Ｓ４１１：Ｎｏ）、電源断が検知されたときのＮＡＮＤメモリ１２へのライト動作が終了する。
図１３は、以上に述べた動作によって実現される制御の一例を示す模式的な図である。図７と同様、本図の下段にバッファ使用量の時間的推移の一例が示されている。上段には、ＮＡＮＤメモリ１２の動作状況の時間的推移が示されている。
図１３に示される例では、バッファ使用量が通常状態となっている期間のあるタイミングｔ５０においてプログラム動作の進捗の滞りが発生してメモリ転送速度の低下が発生している。これによって、タイミングｔ５０からバッファ使用量が増加し始め、タイミングｔ５１においてバッファ使用量がしきい値ＴｈＨを超える。すると、バッファ使用量の状態が通常状態から非通常状態に遷移する。即ち、タイミングｔ５１において、デアロケートの制御が第１デアロケート制御から第２デアロケート制御に切り替わり、かつホスト転送速度の制限が開始される。
タイミングｔ５２においてメモリ転送速度の低下が解消されるが、バッファ使用量がしきい値ＴｈＬを下回っていないので非通常状態での制御（第２デアロケート制御およびホスト転送速度の制限）が継続される。
バッファ使用量がしきい値ＴｈＬを下回ると（タイミングｔ５３）、バッファ使用量の状態が非通常状態から通常状態に遷移する。即ち、タイミングｔ５３において、デアロケートの制御が第２デアロケート制御から第１デアロケート制御に切り替わり、かつホスト転送速度の制限が解除される。
その後、タイミングｔ５４において再びプログラム動作の進捗の滞りが発生してメモリ転送速度の低下が発生している。これによって、タイミングｔ５４からバッファ使用量が増加し始め、タイミングｔ５５においてバッファ使用量がしきい値ＴｈＨを超える。すると、バッファ使用量の状態が通常状態から非通常状態に遷移する。即ち、タイミングｔ５５において、デアロケートの制御が第１デアロケート制御から第２デアロケート制御に切り替わり、かつホスト転送速度の制限が開始される。
タイミングｔ５６においてメモリ転送速度の低下が解消されるが、バッファ使用量がしきい値ＴｈＬを下回っていないので非通常状態での制御（第２デアロケート制御およびホスト転送速度の制限）が継続される。
その後、タイミングｔ５７においてＰＬＰ動作が開始される。
ＰＬＰ動作では、まず、データイン動作の完了のタイミングにおいてバッファ使用量が非通常状態にあったプログラム動作は、図１２のステップＳ４０２～ステップＳ４０３を参照して説明した処理によって中止される。図１３に示す例では、メモリチップＣＰ６で実行されていたプログラム動作と、メモリチップＣＰ７で実行されていたプログラム動作と、がデータイン動作の完了のタイミングにおいてバッファ使用量が非通常状態にあったプログラム動作に該当する。よって、メモリチップＣＰ６で実行されていたプログラム動作と、メモリチップＣＰ７で実行されていたプログラム動作と、が中止される。
タイミングｔ５７においては、実行中のプログラム動作のうち、データイン動作の完了のタイミングにおいてバッファ使用量が通常状態にあったプログラム動作は存在しない。よって、メモリチップＣＰ６で実行されていたプログラム動作と、メモリチップＣＰ７で実行されていたプログラム動作と、の中止によって全てのデータ単位のプログラム動作が非実行中となる。即ち、図１２のステップＳ４０４の判定処理においてＮｏと判定される。
メモリチップＣＰ６で実行されていたプログラム動作と、メモリチップＣＰ７で実行されていたプログラム動作と、が中止された時点では、プログラム動作が中止されたデータ単位を含め、まだプログラム動作が完了していないデータ単位がバッファエリア４０に存在する。よって、図１２のステップＳ４０５の判定処理においてＹｅｓと判定され、ＳＬＣモードでのデータの退避が開始される。そして、タイミングｔ５８において、ＳＬＣモードでのＮＡＮＤメモリ１２へのデータの退避が完了し、ＰＬＰ動作が完了する。
このように、実施形態によれば、メモリコントローラ１１は、ホスト２からライト要求を受信した場合、バッファエリア４０にエリア単位をアロケートし、ライト要求によってライトが要求されたデータ単位をエリア単位を介してＮＡＮＤメモリ１２にライトする。データ単位のＮＡＮＤメモリ１２へのライト動作は、データイン動作とプログラム動作とを含む。メモリコントローラ１１は、データ単位のデータイン動作の完了のタイミングが電源断の検知の前（換言するとＰＬＰ動作の開始の前）であれば、例えば図１３に示されたタイミングｔ５７までに開始されたプログラム動作のように、第１プログラム動作であるＴＬＣモードでのプログラム動作を実行する。また、メモリコントローラ１１は、データ単位のデータイン動作の完了のタイミングが電源断の検知の後（換言するとＰＬＰ動作の開始の後）であれば、例えば図１３のタイミングｔ５７以降に開始されたプログラム動作に示されるように、第２プログラム動作であるＳＬＣモードでのプログラム動作を実行する。メモリコントローラ１１は、データイン動作の完了のタイミングにおいてバッファエリアの使用量が通常状態である場合には、データイン動作の完了に応じてエリア単位をデアロケートする。メモリコントローラ１１は、データイン動作の完了のタイミングにおいてバッファエリアの使用量が非通常状態である場合には、プログラム動作の完了に応じてエリア単位をデアロケートする。メモリコントローラ１１は、電源断が検知された後は、キャパシタ１５に蓄えられた電気エネルギーによって動作する。電源断が検知された後は、メモリコントローラ１１は、以下に述べる動作を実行する。即ち、メモリコントローラ１１は、データ単位のＴＬＣモードでのプログラム動作が実行中であり、かつそのデータ単位が格納されていたエリア単位がデアロケート済みであれば、そのデータ単位のＴＬＣモードでのプログラム動作を完了まで継続する。メモリコントローラ１１は、データ単位のＴＬＣモードでのプログラム動作が実行中であり、かつそのデータ単位が格納されていたエリア単位がまだデアロケートされていなければ、そのデータ単位のＴＬＣモードでのプログラム動作を中止する。メモリコントローラ１１は、バッファエリア４０内のまだデアロケートされていないエリア単位に格納されているデータ単位をＳＬＣモードのプログラム動作によってＮＡＮＤメモリ１２にライトする。
よって、バッファ使用量が多い場合、少ない場合のいずれにおいてもＰＬＰ動作に必要な消費電力量を抑制できる。
また、実施形態によれば、バッファエリア４０の使用量がしきい値ＴｈＬを下回ってからしきい値ＴｈＨを超えるまではバッファ使用量の状態は通常状態とされ、バッファエリア４０の使用量がしきい値ＴｈＨを超えてからしきい値ＴｈＬを下回るまでのバッファ使用量の状態は非通常状態とされる。
よって、通常状態と非通常状態との間の遷移の頻度を抑制でき、メモリシステム１の動作を安定させることができる。
なお、通常状態と非通常状態との定義はこれに限定されない。少なくともバッファエリア４０の使用量がしきい値ＴｈＬを下回っている期間は通常状態とされ、バッファエリア４０の使用量がしきい値ＴｈＨを超えている期間は非通常状態とされてもよい。つまり、バッファエリア４０の使用量がしきい値ＴｈＬとしきい値ＴｈＨとの間にある状態は任意とされてもよい。また、しきい値ＴｈＬとしきい値ＴｈＨとは互いに等しくてもよい。
また、実施形態によれば、メモリコントローラ１１は、通常状態においてはホスト転送速度を制限せず、非通常状態においてはホスト転送速度を制限する。
よって、バッファエリア４０においてエリア単位のアロケートが可能なエリアが枯渇することによるホスト２からのライト要求へのレイテンシの極端な低下が回避される。
また、実施形態によれば、第１バッファエリア４１にエリア単位のアロケートが可能なエリアがある場合には、メモリコントローラ１１は、第１バッファエリア４１にエリア単位をアロケートする。第１バッファエリア４１にエリア単位のアロケートが可能なエリアがない場合には、メモリコントローラ１１は、第２バッファエリア４２にエリア単位をアロケートする。そして、しきい値ＴｈＨは第１バッファエリア４１の容量と等しくてもよい。
よって、非通常状態においては動作速度の点でＳＲＡＭ３４に劣るＤＲＡＭ１３に設けられた第２バッファエリア４２が使用され得る。しかしながら、非通常状態においてはホスト転送速度が制限されるの。したがって、第２バッファエリア４２の動作速度が律速となってメモリシステム１へのライトデータの転送のスループットが悪化することが回避される。
なお、以上の説明では、バッファエリア４０は、必ずしもＳＲＡＭ３４およびＤＲＡＭ１３の両方に設けられなくてもよい。バッファエリア４０は、ＳＲＡＭ３４およびＤＲＡＭ１３の一方のみに設けられてもよい。
以下に、実施形態のいくつかの変形例を説明する。各変形例においては、実施形態と同じ事項、または既に説明した変形例と同じ事項、については説明が省略されるか簡略的に説明される。
（変形例１）
図１４は、実施形態の変形例１のメモリコントローラ１１ａの機能構成の一例を示す模式的な図である。
メモリコントローラ１１ａは、ホストＩ／Ｆ３１、２つのＮＡＮＤＣ３２、およびＣＰＵ３３の一部または全部の協働によって、ホストライト受付部１０１、バッファ制御部１０２ａ、ＰＬＰ制御部１０３、およびＮＡＮＤライト部１０４として機能する。
ＳＲＡＭ３４には第１バッファエリア４１、ＤＲＡＭ１３に第２バッファエリア４２が設けられる。
また、ＳＲＡＭ３４には、エリア管理情報５１が格納される。
バッファ制御部１０２ａの機能は、デアロケートの制御の切り替えの方法の点でバッファ制御部１０２の機能と異なる。バッファ制御部１０２ａは、エリア単位のアロケートのタイミングにおけるバッファ使用量の状態に応じてそのエリア単位のデアロケートの制御を決定する。エリア管理情報５１は、エリア単位のアロケートの時点におけるバッファ使用量の状態をエリア単位毎に記録した情報である。バッファ制御部１０２ａによるデアロケートの制御の決定方法を、図１５および図１６を用いて説明する。
図１５は、実施形態の変形例１のメモリシステム１がホスト２からライト要求を受信した際の動作の一例を示すフローチャートである。
図１５に示されるように、実施形態の変形例１のホストライト受付部１０１またはバッファ制御部１０２ａは、図１０を参照して説明した実施形態のホストライト受付部１０１またはバッファ制御部１０２によって実行されるステップＳ２０１～ステップＳ２０４の処理と同様の処理を実行する。
ステップＳ２０３の処理またはステップＳ２０４の処理の後、即ちエリア単位のアロケートが完了すると、バッファ制御部１０２ａは、アロケートされたエリア単位を表す識別情報とバッファ使用量の状態とを対応付けてエリア管理情報５１に記録する（Ｓ５０１）。
ステップＳ５０１の処理の後、実施形態の変形例１のホストライト受付部１０１またはバッファ制御部１０２ａは、図１０を参照して説明した実施形態のホストライト受付部１０１またはバッファ制御部１０２によって実行されるステップＳ２０５～ステップＳ２０８の処理と同様の処理を実行する。
このように、バッファ制御部１０２ａは、エリア単位をアロケートするとき、バッファ使用量の状態をエリア管理情報５１に記録する。
図１６は、実施形態の変形例１のメモリシステム１の、電源断が検知されていない期間におけるＮＡＮＤメモリ１２へのライト動作の一例を示すフローチャートである。ここでは、アロケートされたひとつのエリア単位（対象のエリア単位と表記する）にかかる動作を説明する。なお、複数のエリア単位がアロケートされている場合には、本図に示す動作はアロケートされたそれぞれのエリア単位について実行される。
図１６に示されるように、実施形態の変形例１のＮＡＮＤライト部１０４またはバッファ制御部１０２ａは、図１１を参照して説明した実施形態のＮＡＮＤライト部１０４またはバッファ制御部１０２によって実行されるステップＳ３０１～ステップＳ３０６の処理と同様の処理を実行する。
対象のエリア単位内のデータ単位のデータイン動作が完了した場合（Ｓ３０５：Ｙｅｓ）、ＮＡＮＤライト部１０４は、格納先のメモリチップＣＰにプログラム動作を開始させる（Ｓ３０６）。ここでのプログラム動作は、ＴＬＣモードで実行される。
また、対象のエリア単位内のデータ単位のデータイン動作が完了した旨はバッファ制御部１０２ａにも通知される。通知を受けたバッファ制御部１０２ａは、対象のエリア単位の識別情報に対応付けてエリア管理情報５１に記録されているバッファ使用量の状態が通常状態であるか否かを判定する（Ｓ６０１）。即ち、バッファ制御部１０２ａは、対象のエリア単位がアロケートされたタイミングにおけるバッファ使用量の状態を確認する。
対象のエリア単位の識別情報に対応付けてエリア管理情報５１に記録されているバッファ使用量の状態が通常状態である場合（Ｓ６０１：Ｙｅｓ）、バッファ制御部１０２ａは、対象のエリア単位をデアロケートする（Ｓ３０８）。
対象のエリア単位の識別情報に対応付けてエリア管理情報５１に記録されているバッファ使用量の状態が通常状態でない場合（Ｓ６０１：Ｎｏ）、即ち非通常状態が対象のエリア単位の識別情報に対応付けてエリア管理情報５１に記録されている場合、ステップＳ３０８の処理はスキップされる。
以降、施形態の変形例１のＮＡＮＤライト部１０４またはバッファ制御部１０２ａは、図１１を参照して説明した実施形態のＮＡＮＤライト部１０４またはバッファ制御部１０２によって実行されるステップＳ３０９～ステップＳ３１１の処理と同様の処理を実行する。
このように、実施形態の変形例１によれば、メモリコントローラ１１は、エリア単位のアロケートのタイミングにおいてバッファエリアの使用量が通常状態の場合には、データイン動作の完了に応じてそのエリア単位をデアロケートする。メモリコントローラ１１は、エリア単位のアロケートのタイミングにおいてバッファエリアの使用量が非通常状態の場合には、プログラム動作の完了に応じてエリア単位をデアロケートする。
（変形例２）
実施形態の変形例２によれば、バッファ制御部１０２ａは、エリア単位のアロケートのタイミングにおけるバッファ使用量の状態と、データイン動作が完了したタイミングにおけるバッファ使用量の状態と、の両方に応じてそのエリア単位のデアロケートの制御を決定する。以下に、実施形態の変形例２にかかる事項のうちの実施形態の変形例１にかかる事項と異なる事項について説明する。
図１７は、実施形態の変形例２のメモリシステム１の、電源断が検知されていない期間におけるＮＡＮＤメモリ１２へのライト動作の一例を示すフローチャートである。ここでは、アロケートされたひとつのエリア単位（対象のエリア単位と表記する）にかかる動作を説明する。なお、複数のエリア単位がアロケートされている場合には、本図に示す動作はアロケートされたそれぞれのエリア単位について実行される。
図１７に示されるように、実施形態の変形例２のＮＡＮＤライト部１０４またはバッファ制御部１０２ａは、図１１および図１６を参照して説明した実施形態および実施形態の変形例１のＮＡＮＤライト部１０４またはバッファ制御部１０２によって実行されたステップＳ３０１～ステップＳ３０６の処理と同様の処理を実行する。
対象のエリア単位内のデータ単位のデータイン動作が完了した場合（Ｓ３０５：Ｙｅｓ）、ＮＡＮＤライト部１０４は、格納先のメモリチップＣＰにプログラム動作を開始させる（Ｓ３０６）。ここでのプログラム動作は、ＴＬＣモードで実行される。
また、対象のエリア単位内のデータ単位のデータイン動作が完了した旨はバッファ制御部１０２ａにも通知される。通知を受けたバッファ制御部１０２ａは、状態判定動作による最新の判定結果が通常状態であり、かつ対象のエリア単位の識別情報に対応付けてエリア管理情報５１に記録されているバッファ使用量の状態が通常状態であるか否かを判定する（Ｓ７０１）。
状態判定動作による最新の判定結果が通常状態であり、かつ対象のエリア単位の識別情報に対応付けてエリア管理情報５１に記録されているバッファ使用量の状態が通常状態である場合（Ｓ７０１：Ｙｅｓ）、バッファ制御部１０２ａは、対象のエリア単位をデアロケートする（Ｓ３０８）。
状態判定動作による最新の判定結果が非通常状態であるか、または対象のエリア単位の識別情報に対応付けてエリア管理情報５１に記録されているバッファ使用量の状態が非通常状態である場合（Ｓ７０１：Ｎｏ）、ステップＳ３０８の処理はスキップされる。
以降、実施形態の変形例２のＮＡＮＤライト部１０４またはバッファ制御部１０２ａは、図１１および図１６を参照して説明した実施形態および実施形態の変形例１のＮＡＮＤライト部１０４またはバッファ制御部１０２によって実行されるステップＳ３０９～ステップＳ３１１の処理と同様の処理を実行する。
このように、実施形態の変形例２によれば、メモリコントローラ１１は、エリア単位のアロケートのタイミングおよびエリア単位に格納されていたデータ単位のデータイン動作の完了のタイミングの両方においてバッファエリアの使用量が通常状態の場合には、データイン動作の完了に応じてそのエリア単位をデアロケートする。メモリコントローラ１１は、エリア単位のアロケートのタイミングおよびエリア単位に格納されていたデータ単位のデータイン動作の完了のタイミングの何れかにおいてバッファエリアの使用量が非通常状態の場合には、プログラム動作の完了に応じてエリア単位をデアロケートする。
実施形態およびその変形例として説明されたように、バッファ制御部１０２，１０２ａは、対象のエリア単位のアロケートから対象のエリア単位内のデータ単位のデータイン動作の完了までの期間のうちの設定タイミングにおけるバッファ使用量の状態に応じてデアロケートの制御を決定する。実施形態では、データイン動作の完了のタイミングが設定タイミング（第１タイミングの一例）とされた。実施形態の変形例１では、エリア単位がアロケートされたタイミングが設定タイミングとされた。実施形態の変形例２では、エリア単位がアロケートされたタイミングとデータイン動作の完了のタイミングとの両方が設定タイミングとされた。
このように、対象のエリア単位のアロケートから対象のエリア単位内のデータ単位のデータイン動作の完了までの期間のうちの任意のタイミングが設定タイミングとされ得る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム、２ ホスト、３ 外部電源、４ 区分、１１，１１ａ メモリコントローラ、１２ ＮＡＮＤメモリ、１３ ＤＲＡＭ、１４ 電源ＩＣ、１５ 蓄電装置、２０，２０－０，２０－１，２０－２，２０－３ メモリパッケージ、３１ ホストＩ／Ｆ、３２，３２－０，３２－１ ＮＡＮＤＣ、３３ ＣＰＵ、３４ ＳＲＡＭ、４０ バッファエリア、４１ 第１バッファエリア、４２ 第２バッファエリア、５１ エリア管理情報、１０１ ホストライト受付部、１０２，１０２ａ バッファ制御部、１０３ ＰＬＰ制御部、１０４ ＮＡＮＤライト部、２１０ 周辺回路、２１１ メモリセルアレイ、２１２ ＮＡＮＤストリング。

Claims (9)

  1. ホストに接続可能なメモリシステムであって、
    複数のメモリセルを含むメモリセルアレイを有する不揮発性の第１メモリと、
    揮発性の第２メモリと、
    前記ホストからライト要求を受信した場合、
    前記第２メモリのバッファエリアにエリア単位をアロケートし、
    前記ライト要求によって前記第１メモリへのライトが要求されたデータ単位を前記エリア単位に格納し、
    前記第１メモリに前記データ単位を転送するデータイン動作と、前記データイン動作によって前記第１メモリに入力された前記データ単位を前記メモリセルアレイにライトするプログラム動作と、を含む、前記データ単位に対するライト動作を実行する、
    ように構成されたメモリコントローラと、を備え、
    前記メモリコントローラは、さらに、
    前記エリア単位のアロケートから前記エリア単位に格納された前記データ単位に対する前記データイン動作の完了までの期間のうちから設定される第１タイミングにおいて、前記バッファエリアの使用量が第１しきい値よりも少ない第１状態の場合には、前記データ単位に対する前記データイン動作の完了に応じて前記エリア単位をデアロケートし、
    前記第１タイミングにおいて、前記バッファエリアの使用量が前記第１しきい値より大きい第２しきい値より多い第２状態の場合には、前記データ単位に対する前記プログラム動作の完了に応じて前記エリア単位をデアロケートする、
    ように構成された、
    メモリシステム。
  2. 電気エネルギーを蓄えるように構成された蓄電装置をさらに備え、
    前記メモリコントローラは、さらに、
    電源断が検知された後、前記蓄電装置に蓄えられた前記電気エネルギーによって動作し
    前記データ単位に対する前記データイン動作を完了する第２タイミングが、電源断の検知の後であれば、前記データ単位に対する前記プログラム動作においてメモリセル当たりに第１の数のビット数を有するデータをライトする第１プログラム動作を実行し、
    前記第２タイミングが電源断の検知の前であれば、前記データ単位に対する前記プログラム動作においてメモリセル当たりに前記第１の数より大きい第２の数のビット数を有するデータをライトする第２プログラム動作を実行する、
    ように構成された、
    請求項１に記載のメモリシステム。
  3. 前記メモリコントローラは、さらに、
    電源断が検知された後、
    前記データ単位に対する前記第２プログラム動作が実行中であり、かつ前記データ単位が格納されていた前記エリア単位がデアロケート済みであれば、前記データ単位に対する前記第２プログラム動作を完了まで継続し、
    前記データ単位に対する前記第２プログラム動作が実行中であり、かつ前記データ単位が格納されていた前記エリア単位がまだデアロケートされていなければ、前記データ単位の前記第２プログラム動作を中止し、前記まだデアロケートされていないエリア単位に格納されている前記データ単位を前記第１プログラム動作によって前記第１メモリにライトする、
    ように構成された、
    請求項２に記載のメモリシステム。
  4. 前記メモリコントローラは、さらに
    前記第１状態においては前記ホストから前記メモリコントローラへのデータの転送速度を制限せず、
    前記第２状態においては前記ホストから前記メモリコントローラへのデータの転送速度を制限する、
    ように構成された、
    請求項１に記載のメモリシステム。
  5. 前記第１状態は、前記バッファエリアの使用量が前記第１しきい値を下回ってから前記第２しきい値を超えるまでの前記バッファエリアの使用量の状態であり、
    前記第２状態は、前記バッファエリアの使用量が前記第２しきい値を超えてから前記第１しきい値を下回るまでの前記バッファエリアの使用量の状態である、
    請求項１に記載のメモリシステム。
  6. 前記第２メモリは、第３メモリと、前記第３メモリよりも動作が低速で容量が大きい第４メモリと、を含み、
    前記バッファエリアは、前記第３メモリに設けられる第１バッファエリアと、前記第４メモリに設けられる第２バッファエリアと、を含み、
    前記第２しきい値は前記第１バッファエリアの容量と等しく、
    前記メモリコントローラは、
    前記第１バッファエリアに前記エリア単位のアロケートが可能なエリアがある場合には前記第１バッファエリアに前記エリア単位をアロケートし、
    前記第１バッファエリアに前記エリア単位のアロケートが可能なエリアがない場合には前記第２バッファエリアに前記エリア単位をアロケートする、
    ように構成された、
    請求項１に記載のメモリシステム。
  7. 前記第１タイミングは、前記データ単位に対する前記データイン動作が完了されたタイミングである、
    請求項１から請求項６の何れか一項に記載のメモリシステム。
  8. 前記第１タイミングは、前記エリア単位がアロケートされたタイミングである、
    請求項１から請求項６の何れか一項に記載のメモリシステム。
  9. 前記第１タイミングは、前記エリア単位がアロケートされたタイミングと、前記データ単位に対する前記データイン動作が完了されたタイミングと、を含む、
    請求項１から請求項６の何れか一項に記載のメモリシステム。
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