JP2021071776A - メモリシステム - Google Patents

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Abstract

【課題】メモリデバイスの特性を向上するメモリシステムを提供する。【解決手段】メモリシステム（ＳＹＭ）は、メモリセルアレイを有するメモリデバイス（フラッシュメモリ）１−１〜１−Ｎと、コントローラ７とを含む。メモリセルアレイは、複数の第１の単位と、前記複数の第１の単位を含む少なくとも１つの第２の単位とを含む。コントローラは、複数の第１の単位における第１の読み出し回数をそれぞれカウントし、複数の第１の単位のうちの１つの第１の単位の、第１の読み出し回数が第１の値に達している場合に、１つの第１の単位を含む第２の単位に対する第２の回数を更新する。コントローラは、第２の回数が第２の値に達している場合に、第２の単位に含まれる少なくとも１つの第１の単位に記憶されているデータを書き換えるか否か判断する。【選択図】図１

Description

実施形態は、メモリシステムに関する。
ＮＡＮＤ型フラッシュメモリを用いたメモリシステムが、知られている。
米国特許第９，２３０，６８９号明細書 米国特許出願公開第２０１６／００１９９７４号明細書 米国特許第９，５３０，５１７号明細書
メモリシステムの性能を向上する。
実施形態のメモリシステムは、複数の第１の単位と、前記複数の第１の単位を含む少なくとも１つの第２の単位と、を含むメモリセルアレイを有するメモリデバイスと、前記複数の第１の単位における第１の読み出し回数をそれぞれカウントし、前記複数の第１の単位のうちの１つの第１の単位の、前記第１の読み出し回数が第１の値に達している場合に、前記１つの第１の単位を含む前記第２の単位に対する第２の回数を更新し、前記第２の回数が第２の値に達している場合に、前記第２の単位に含まれる少なくとも１つの前記第１の単位に記憶されているデータを書き換えるか否か判断するコントローラと、を含む。
第１の実施形態のメモリシステムの構成例を示す図。 メモリデバイスの構成例を示す図。 メモリセルアレイの構成例を示す図。 メモリセルアレイの構造例を示す図。 データとメモリセルのしきい値電圧の分布との関係を示す図。 第１の実施形態のメモリシステムの構成例を示す図。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を説明するための図。 第１の実施形態のメモリシステムの動作例を説明するための図。 第１の実施形態のメモリシステムの動作例を説明するための図。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第２の実施形態のメモリシステムの構成例を示す図。 第２の実施形態のメモリシステムの動作例を示すフローチャート。 第２の実施形態のメモリシステムの動作例を説明するための図。 第２の実施形態のメモリシステムの動作例を説明するための図。 第３の実施形態のメモリシステムを説明するための図。 第３の実施形態のメモリシステムを説明するための図。 第３の実施形態のメモリシステムを説明するための図。 第５の実施形態のメモリシステムを説明するための図。 第５の実施形態のメモリシステムを説明するための図。 第７の実施形態のメモリシステムを説明するための図。 第８の実施形態のメモリシステムを説明するための図。 第９の実施形態のメモリシステムを説明するための図。
図１乃至図２４を参照して、実施形態のメモリシステム及びその制御方法について、説明する。
以下、図面を参照しながら、各実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
（１）第１の実施形態
図１乃至図１２を参照して、第１の実施形態のメモリシステム及びその制御方法について説明する。
（ａ）構成例
図１乃至図６を参照して、本実施形態のメモリシステムの構成例について説明する。
図１は、本実施形態のメモリシステムの構成例を示すブロック図である。
本実施形態のメモリシステムＳＹＭは、ホストデバイス９に電気的に接続される。
メモリシステムＳＹＭは、ホストデバイス９からのコマンド（以下では、ホストコマンドとよばれる）に応じて、データの転送及びデータの記憶などを行う。
本実施形態のメモリシステムＳＹＭは、１つ以上（Ｎ個、Ｎは１以上の自然数）のメモリデバイス１と、コントローラ７とを含む。
コントローラ７は、ホストデバイス９からのホストコマンドに応じて、メモリデバイス１に対するデータの書き込み（書き込み動作）、メモリデバイス１からのデータの読み出し（読み出し動作）、及び、メモリデバイス１内のデータの消去（消去動作）を命令する。コントローラ７は、メモリデバイス１内のデータを管理する。
コントローラ７の内部構成は、後述される。
メモリデバイス１は、データを記憶する。
＜メモリデバイスの構成例＞
図２は、本実施形態のメモリシステムにおける、メモリデバイスの構成例を示すブロック図である。
図２に示されるように、メモリデバイス１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧生成回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１及びカラムデコーダ２２などを含む。
入出力回路１０は、信号ＩＯ（ＩＯ０〜ＩＯ７）の入出力を制御する。
入出力回路１０は、コントローラ７からのデータ（書き込みデータ）ＤＡＴを、データレジスタ２１に送る。入出力回路１０は、コントローラ７からのアドレスＡＤＤをアドレスレジスタ１３に送る。入出力回路１０は、コントローラ７からのコマンド（以下では、コントローラコマンドともよばれる）ＣＭＤをコマンドレジスタ１４に送る。入出力回路１０は、ステータスレジスタ１２からのステータス情報を、コントローラ７に送る。入出力回路１０は、データレジスタ２１からのデータ（読み出しデータ）ＤＡＴを、コントローラ７に送る。入出力回路１０は、アドレスレジスタ１３からのアドレスＡＤＤをコントローラ７に送る。
ロジック制御回路１１は、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを、コントローラ７から受け取る。ロジック制御回路１１は、受け取った信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えば、データの書き込み、読み出し、及び消去におけるステータス情報を一時的に保持する。コントローラ７が、ステータス情報を取得して、動作が正常に終了したか否か判定する。
アドレスレジスタ１３は、入出力回路１０を介してコントローラ７から受信したアドレスＡＤＤを一時的に保持する。アドレスレジスタ１３は、ロウアドレスＲＡをロウデコーダ１９へ転送し、カラムアドレスＣＡをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、入出力回路１０を介して受け取ったコントローラコマンドＣＭＤを一時的に保持する。コマンドレジスタ１４は、コントローラコマンドＣＭＤを、シーケンサ１５に転送する。
シーケンサ１５は、メモリデバイス１全体の動作を制御する。シーケンサ１５は、コントローラコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧生成回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２などを制御する。これによって、シーケンサ１５は、書き込み動作、読み出し動作及び消去動作などを実行する。
レディ／ビジー回路１６は、メモリデバイス１の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎの信号レベルを制御する。レディ／ビジー回路１６は、レディ／ビジー信号Ｒ／Ｂｎをコントローラ７に送る。
電圧生成回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を生成する。電圧生成回路１７は、この生成した電圧を、例えば、メモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧生成回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルに印加する。
メモリセルアレイ１８は、複数の物理ブロックＰＢを含む。各物理ブロックＰＢは、ロウ及びカラムに対応付けられたメモリセル（以下では、メモリセルトランジスタとも表記される）を含む。
ロウデコーダ１９は、ロウアドレスＲＡをデコードする。ロウデコーダ１９は、デコード結果に基づいて、物理ブロックＰＢ及びワード線などの活性化／非活性化（選択／非選択）を制御する。ロウデコーダ１９は、動作のための電圧を、メモリセルアレイ１８（物理ブロックＰＢ）に印加する。
センスアンプ（センスアンプモジュール）２０は、読み出し動作時に、メモリセルアレイ１８から出力された信号をセンスする。センスされた信号に基づいて、データが判別される。このデータが、読み出しデータとして用いられる。センスアンプ２０は、読み出しデータをデータレジスタ２１に送る。センスアンプ２０は、書き込み動作時に、書き込みデータに基づいて、メモリセルアレイ１８のビット線ＢＬの電位を制御する。
例えば、センスアンプ２０は、複数のセンスアンプ回路を含む。１つのセンスアンプ回路は、対応する１又は複数のビット線に接続されている。
データレジスタ２１は、書き込みデータ及び読み出しデータを保持する。書き込み動作において、データレジスタ２１は、入出力回路１０から受け取った書き込みデータを、センスアンプ２０に送る。読み出し動作において、データレジスタ２１は、センスアンプ２０から受け取った読み出しデータＲＤを、入出力回路１０に送る。
カラムデコーダ２２は、カラムアドレスＣＡをデコードする。カラムデコーダ２２は、デコード結果に応じて、センスアンプ２０及びデータレジスタ２１を制御する。
例えば、本実施形態のメモリシステムにおいて、メモリデバイス１は、ＮＡＮＤ型フラッシュメモリ（以下では、単に、フラッシュメモリとも表記される）である。ただし、メモリデバイス１は、ＭＲＡＭ（Magnetoresistive random access memory）、ＰＣＭ（Phase change memory）、ＲｅＲＡＭ（Resistive random access memory）及びＦｅＲＡＭ(Ferroelectric random access memory)など、ＮＡＮＤ型フラッシュメモリ以外のメモリでもよい。
図３は、本実施形態のＮＡＮＤ型フラッシュメモリにおける、メモリセルアレイの構成の一例を示す模式的な回路図である。
図３に示されるように、メモリセルアレイ１８において、１つの物理ブロックＰＢは、例えば、４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば、複数（例えば、ｍ個）のメモリセルＭＣ、及び、２つのセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。ＮＡＮＤストリングＮＳ内のセレクトトランジスタＳＴ１，ＳＴ２の個数は、任意であり、セレクトトランジスタＳＴ１，ＳＴ２のそれぞれは、１つ以上あればよい。ｍは、１以上の整数である。
メモリセルＭＣは、制御ゲートと電荷蓄積層とを有する。これによって、メモリセルＭＣは、データを不揮発に保持する。メモリセルＭＣは、電荷蓄積層に絶縁層（例えば、窒化シリコン膜）を用いたチャージトラップ型であってもよいし、電荷蓄積層に導電層（例えば、シリコン膜）を用いたフローティングゲート型であってもよい。
複数のメモリセルＭＣは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続されている。複数のメモリセルＭＣの電流経路は、２つのセレクトトランジスタＳＴ１，ＳＴ２間で直列に接続される。ＮＡＮＤストリングＮＳ内における最もドレイン側のメモリセルＭＣの電流経路の端子（例えば、ドレイン）は、セレクトトランジスタＳＴ１のソースに接続される。ＮＡＮＤストリングＮＳ内における最もソース側のメモリセルＭＣの電流経路の端子（例えば、ソース）は、セレクトトランジスタＳＴ２のドレインに接続されている。
各ストリングユニットＳＵ０〜ＳＵ３において、セレクトトランジスタＳＴ１のゲートは、ドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３のうち対応する１つに接続される。各ストリングユニットＳＵ０〜ＳＵ３において、複数のセレクトトランジスタＳＴ２のゲートは、１つのソース側セレクトゲート線ＳＧＳに共通に接続される。尚、各ストリングユニットＳＵ０〜ＳＵ３に対して、互いに独立の１つのセレクトゲート線ＳＧＳが接続されてもよい。
ブロックＰＢ内のあるメモリセルＭＣの制御ゲートは、複数のワード線ＷＬ０〜ＷＬ（ｍ−１）のうち対応する１つに接続される。
ストリングユニットＳＵ内の各ＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（ｎ−１）に接続される。ｎは、１以上の整数である。各ビット線ＢＬは、複数のブロックＰＢ間で各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。
複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。例えば、ブロックＰＢ内の複数のストリングユニットＳＵは、共通のソース線ＳＬに接続されている。
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ、同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。ブロックＰＢは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。メモリセルアレイ１８は、ビット線ＢＬを共通にする複数のブロックＰＢの集合体である。
データの書き込み及び読み出しは、複数のストリングユニットＳＵのうち選択された１つにおける、いずれか１つのワード線ＷＬに接続された複数のメモリセルＭＣに対して、一括に実行される。以下において、データの書き込み及び読み出しの際、一括して選択される複数のメモリセルＭＣを含む群は、メモリセルグループとよばれる。１つのメモリセルグループに含まれる複数のメモリセルのそれぞれに書き込まれる、又は、１つのメモリセルグループに含まれる複数のメモリセルのそれぞれから読み出される１ビットのデータの集まりは、ページとよばれる。１つのメモリセルグループに対して、１つ以上のページが割り付けられる。
データの消去は、物理ブロックＰＢ単位で実行される。但し、データの消去は、物理ブロックＰＢよりも小さい単位で実行されてもよい。
尚、ＮＡＮＤ型フラッシュメモリ１は、プレーンＰＬＮとよばれる制御単位を含む場合がある。１つのプレーンＰＬＮは、例えば、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、カラムデコーダ２２などを含む。図２のＮＡＮＤ型フラッシュメモリ１の例において、１つのプレーンＰＬＮのみが示されている。ＮＡＮＤ型フラッシュメモリ１は、２以上のプレーンＰＬＮを含んでもよい。ＮＡＮＤ型フラッシュメモリ１が複数のプレーンＰＬＮを有する場合、各プレーンＰＬＮは、シーケンサ１５の制御によって、異なるタイミングで、異なる動作を実行できる。
図４は、本実施形態のフラッシュメモリのメモリセルアレイ１８の断面構造の一例を示す断面図である。
図４に示されるように、メモリセルアレイ１８は、層間絶縁膜（図示せず）を介してＺ方向における半導体基板ＳＵＢの上方に設けられている。メモリセルアレイ１８は、例えば、複数の導電層４１〜４５、及び、複数のメモリピラーＭＰを含む。
導電層４１は、Ｚ方向における半導体基板ＳＵＢの上方に設けられる。例えば、導電層４１は、半導体基板ＳＵＢの表面に平行なＸＹ平面に沿って広がった板状の形状を有する。導電層４１は、メモリセルアレイ１８のソース線ＳＬとして使用される。導電層４１は、例えば、シリコン（Ｓｉ）を含んでいる。
Ｚ方向における導電層４１の上方に、絶縁層（図示せず）を介して、導電層４２が設けられる。例えば、導電層４２は、ＸＹ平面に沿って広がった板状の形状を有する。導電層４２は、セレクトゲート線ＳＧＳとして使用される。導電層４２は、例えばシリコン（Ｓｉ）を含んでいる。
導電層４２の上方において、絶縁層（図示せず）と導電層４３とがＺ方向に交互に積層される。例えば、複数の導電層４３の各々は、ＸＹ平面に沿って広がった板状の形状を有する。積層された複数の導電層４３は、半導体基板ＳＵＢ側から順に、それぞれワード線ＷＬ０〜ＷＬ（ｍ−１）として使用される。導電層４３は、例えば、タングステン（Ｗ）を含んでいる。
積層された複数の導電層４３のうち最上層の導電層４３の上方に、絶縁層（図示せず）を介して、導電層４４が設けられる。導電層４４は、例えば、ＸＹ平面に沿って広がった板状の形状を有する。導電層４４は、セレクトゲート線ＳＧＤとして使用される。導電層４４は、例えば、タングステン（Ｗ）を含んでいる。
Ｚ方向における導電層４４の上方に、絶縁層（図示せず）を介して導電層４５が設けられる。例えば、導電層４５は、Ｙ方向に沿って延在するライン状の形状を有する。導電層４５は、ビット線ＢＬとして使用される。上述のように、ビット線ＢＬとしての複数の導電層４５は、Ｘ方向に沿って配列されている。導電層４５は、例えば、銅（Ｃｕ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延在する柱状の構造を有する。メモリピラーＭＰは、例えば、導電層４２〜４４を貫通している。メモリピラーＭＰの上端は、例えば、導電層４４が設けられた領域（Ｚ方向における位置／高さ）と導電層４５が設けられた領域（Ｚ方向における位置／高さ）との間に設けられている。メモリピラーＭＰの下端は、例えば、導電層４１が設けられた領域内に設けられている。
メモリピラーＭＰは、例えば、コア層５０、半導体層５１、及び積層膜５２を含んでいる。
コア層５０は、Ｚ方向に沿って延在した柱状の構造を有する。コア層５０の上端は、例えば、導電層４４が設けられた領域（位置／高さ）よりも上方の領域内に設けられている。コア層５０の下端は、例えば、導電層４１が設けられた領域内に設けられている。コア層５０は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁体を含んでいる。
半導体層５１は、コア層５０を覆う。半導体層５１は、例えば、メモリピラーＭＰの側面（ＸＹ平面にほぼ垂直な面）において、導電層４１と直接接触している。半導体層５１は、例えば、シリコン（Ｓｉ）を含む。
積層膜５２は、導電層４１と半導体層５１とが接触している部分を除いて、半導体層５１の側面及び底面を覆っている。積層膜５２は、トンネル絶縁層、電荷蓄積層及びブロック絶縁層を含む。電荷蓄積層は、トンネル絶縁層とブロック絶縁層との間に設けられている。トンネル絶縁層は、電荷蓄積層と半導体層５１との間に設けられている。ブロック絶縁層は、電荷蓄積層と導電層４３の間、電荷蓄積層と導電層４２との間、及び、電荷蓄積層と導電層４４との間に設けられている。
図２乃至図４は一例であって、本実施形態における、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路構成及び構造は、図２乃至図４の例に限定されない。
＜コントローラの構成例＞
図１に示されるように、コントローラ７は、ホストインターフェイス回路７０、プロセッサ（ＣＰＵ）７１、ＲＯＭ７２、バッファメモリ７３、ＲＡＭ７４、ＥＣＣ回路７５、１つ以上（Ｎ個、Ｎは１以上の自然数）のメモリインターフェイス回路７９、カウント回路８０などを含む。
尚、コントローラ７の後述の各機能は、ファームウェアによって実現されてもよいし、ハードウェアによって実現されてもよい。
コントローラ７は、例えば、ＳｏＣ（System on a chip）によって構成されてもよい。
プロセッサ７１は、コントローラ７全体の動作を制御する。
例えば、プロセッサ７１は、ホストデバイス９からの要求（ホストコマンド）に応答してコントローラコマンドを発行する。プロセッサ７１は、発行したコントローラコマンドをメモリインターフェイス回路７９に送る。
プロセッサ７１は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１を管理するための様々な処理を実行できる。プロセッサ７１の判断基準に基づいて、コントローラ７が、ガベージコレクションなどを実行し、ＮＡＮＤ型フラッシュメモリ１に消去動作を命令できる。
ＲＯＭ７２は、メモリシステムＳＹＭの制御プログラム（ファームウェア）及び複数の設定情報などを記憶する。
バッファメモリ７３は、メモリシステムＳＹＭとホストデバイス９との間のデータの転送時に、ホストデバイス９からのデータ、及び、ＮＡＮＤ型フラッシュメモリ１からのデータを一時的に保持する。また、バッファメモリ７３は、コントローラ７内で生成されるデータを、一時的に保持する。例えば、バッファメモリ７３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。
ＲＡＭ７４は、プロセッサ７１の作業領域として使用される記憶領域である。ＲＡＭ７４は、例えば、ＳＲＡＭ又はＤＲＡＭである。
例えば、ＲＡＭ７４内に、ＮＡＮＤ型フラッシュメモリ１を管理するためのパラメータ、各種の管理テーブル等が、ロードされる。例えば、ＲＡＭ７４は、ホストデバイス９から受け取った命令の待ち行列（コマンドキュー）を保持する。ＲＡＭ７４は、例えば、アドレス変換テーブルを保持する。アドレス変換テーブルは、ホストデバイス９が指定するデータの格納場所である論理アドレスと、実際にＮＡＮＤ型フラッシュメモリ１に書き込まれるデータの格納場所である物理アドレスとの対応関係を表したテーブルである。アドレス変換テーブルは、例えば、ＮＡＮＤ型フラッシュメモリ１内に格納される。アドレス変換テーブルは、メモリシステムＳＹＭの起動時に、ＮＡＮＤ型フラッシュメモリ１から読み出されて、ＲＡＭ７４にロードされる。
論理アドレスは、ホストデバイス９から指定されるアドレスを元に得られる、データの論理的な格納位置である。物理アドレスはフラッシュメモリ（メモリデバイス）１内の、データの物理的な格納位置である。アドレス変換テーブルは、論理アドレスを入力として、物理アドレスを出力する。
論理ブロックＬＢが、データの管理及び動作の制御のための管理単位として、用いられてもよい。論理ブロックＬＢは、１つ以上の物理ブロックＰＢを含む論理的（仮想的）な管理単位である。論理ブロックＬＢは、物理ブロックＰＢより大きい管理単位（上位の管理単位）である。
ＥＣＣ回路７５は、読み出しデータにおけるエラー検出及びエラー訂正を行う。以下では、コントローラ７のＥＣＣ回路７５によって実行されるエラー検出及びエラー訂正は、ＥＣＣ処理とよばれる。データの書き込み時に、ＥＣＣ回路７５は、ホストデバイス９からのデータに基づいてパリティを生成する。このデータとパリティとが、ＮＡＮＤ型フラッシュメモリ１に書き込まれる。データの読み出し時に、ＥＣＣ回路７５は、読み出されたデータとパリティに基づきシンドロームを生成し、読み出されたデータ内のエラーの有無を判断する。エラーがデータ内に含まれる場合、ＥＣＣ回路７５は、データ内におけるエラーの位置を特定し、エラーを訂正する。以下では、読み出されたデータ内のエラーを、フェイルビットとも称する。
ＥＣＣ回路７５において、訂正可能なエラービット数は、例えばパリティビット数によって決まる。訂正可能なエラービット数を超えるエラービットが、読み出されたデータ内に含まれる場合、エラーの訂正ができず、データの読み出しは失敗する。ＥＣＣ回路７５は、ＬＤＰＣ（Low density parity check）のような最尤復号を行ってもよい。
ホストインターフェイス回路７０は、ホストデバイス９に、無線通信又は有線通信を介して接続される。ホストインターフェイス回路７０は、メモリシステムＳＹＭとホストデバイス９との間の通信を行う。例えば、ホストインターフェイス回路７０は、メモリシステムＳＹＭとホストデバイス９との間で、データ、ホストコマンド及び論理アドレスの転送を制御する。ホストインターフェイス回路７０は、例えば、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）（登録商標）等の通信インターフェイス規格をサポートする。ホストデバイス９は、例えば、ＳＡＴＡ、ＳＡＳ、ＰＣＩｅ等のインターフェイスに準拠するコンピュータ等である。
メモリインターフェイス回路７９は、対応するＮＡＮＤ型フラッシュメモリ１に接続される。１つのメモリインターフェイス回路７９に、複数のＮＡＮＤ型フラッシュメモリ１が接続されていてもよい。メモリインターフェイス回路７９は、コントローラ７とＮＡＮＤ型フラッシュメモリ１との間の通信を行う。メモリインターフェイス回路７９は、ＮＡＮＤインターフェイス規格に基づいて構成されている。複数のＮＡＮＤ型フラッシュメモリ１は、自身が接続されているメモリインターフェイス回路７９によって、並列に制御される。
カウント回路８０は、ＮＡＮＤ型フラッシュメモリ１における各種の動作の実行回数を、カウントする。例えば、カウント回路８０は、ＮＡＮＤ型フラッシュメモリ１で実行される読み出し動作の回数をカウントする。
カウント回路８０による動作のカウント結果に基づいて、プロセッサ７１は、ＮＡＮＤ型フラッシュメモリ１内のデータの信頼性などを管理する。
コントローラ７及びＮＡＮＤ型フラッシュメモリ１を含むメモリシステムＳＹＭは、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等である。
＜データとメモリセルのしきい値電圧との関係＞
図５は、フラッシュメモリにおけるデータとメモリセルのしきい値電圧の分布との関係を示す図である。
図５において、メモリセルのしきい値電圧の分布及び読み出し電圧の関係が、示されている。図５において、縦軸はメモリセルの個数に対応し、横軸はメモリセルのしきい値電圧Ｖthに対応している。
図５は、１つのメモリセルが記憶するデータに対応する複数のしきい値電圧の分布を表している。以下において、書き込み方式の一例として、１つのメモリセルＭＣに１ビットデータを記憶させるＳＬＣ（Single Level Cell）方式と、１つのメモリセルＭＣに２ビットデータを記憶させるＭＬＣ（Multi Level Cell）方式とについて、それぞれ説明する。
ＳＬＣ方式の場合、２つのしきい値電圧が、メモリセルＭＣに対して設定される。この２つのしきい値電圧は、しきい値電圧の低いものから順に“ＥＲ”レベル（または“ＥＲ”ステート）、“Ａ”レベル（または“Ａ”ステート）とよばれる。ＳＬＣ方式において、例えば、“１”データが“ＥＲ”レベルに割り当てられ、“０”データが“Ａ”レベルに割り当てられる。
ＭＬＣ方式の場合、４つのしきい値電圧が、メモリセルＭＣに対して設定される。この４つのしきい値電圧は、しきい値電圧の低いものから順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル（又は“Ｂ”ステート）、“Ｃ”レベル（または“Ｃ”ステート）とよばれる。ＭＬＣ方式において、例えば“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルにそれぞれ“１１（Lower／Upper）”データ、“０１”データ、“００”データ、及び“１０”データが割り当てられる。
図５のしきい値電圧分布において、隣り合うしきい値電圧分布の間にそれぞれ読み出し電圧（読み出しレベル）が設定される。
例えば、読み出し電圧ＡＲは、“ＥＲ”レベルの分布における最大のしきい値電圧と“Ａ”レベルの分布における最小のしきい値電圧との間に設定されている。読み出し電圧ＡＲは、メモリセルＭＣのしきい値電圧が“ＥＲ”レベルのしきい値電圧分布に含まれるのか“Ａ”レベル以上のしきい値電圧分布に含まれるのかを判断する動作に使用される。メモリセルＭＣに読み出し電圧ＡＲが印加されると、“ＥＲ”レベルに対応するメモリセルはオン状態になり、“Ａ”レベル、“Ｂ”レベル、及び“Ｃ”レベルに対応するメモリセルはオフ状態になる。
読み出し電圧ＢＲは、“Ａ”レベルのしきい値電圧分布と“Ｂ”レベルのしきい値電圧分布との間に設定され、読み出し電圧ＣＲは、“Ｂ”レベルのしきい値電圧分布と“Ｃ”レベルのしきい値電圧分布との間に設定される。メモリセルＭＣに読み出し電圧ＢＲが印加されると、“ＥＲ”及び“Ａ”レベルに対応するメモリセルがオン状態になり、“Ｂ”レベル及び“Ｃ”レベルに対応するメモリセルがオフ状態になる。メモリセルＭＣに読み出し電圧ＣＲが印加されると、“ＥＲ”レベル、“Ａ”レベル、及び“Ｂ”レベルに対応するメモリセルがオン状態になり、“Ｃ”レベルに対応するメモリセルがオフ状態になる。
読み出しパス電圧（非選択電圧）ＶＲＥＡＤが、読み出し動作時に非選択ワード線に印加される電圧として、設定される。読み出しパス電圧ＶＲＥＡＤの電圧値は、最も高いしきい値電圧分布における最大のしきい値電圧よりも高い。読み出しパス電圧ＶＲＥＡＤがゲートに印加されたメモリセルＭＣは、記憶するデータに依らずにオン状態になる。
尚、以上で説明した１つのメモリセルＭＣに記憶するデータのビット数と、メモリセルＭＣのしきい値電圧に対するデータの割り当てとは、一例である。例えば、３ビット以上のデータが１つのメモリセルＭＣに記憶されてもよい。上記と異なるデータがしきい値電圧に対して割り当てられてもよい。
各読み出し電圧及び読み出しパス電圧は、各方式で同じ電圧値に設定されてもよいし、異なる電圧値に設定されてもよい。例えば、図５に示されるように、ＭＬＣ方式における読み出しパス電圧ＶＲＥＡＤの電圧値は、ＳＬＣ方式における読み出しパス電圧ＶＲＥＡＤの電圧値よりも高く設定されてもよい。これと同様に、例えば１つのメモリセルＭＣに３ビットデータを記憶させるＴＬＣ（Triple Level Cell）方式における読み出しパス電圧ＶＲＥＡＤの電圧値は、ＭＬＣ方式における読み出しパス電圧ＶＲＥＡＤの電圧値よりも高く設定されてもよい。１つのメモリセルに４ビットデータを記憶させるＱＬＣ（Quadruple-Level Cell）方式における読み出しパス電圧ＶＲＥＡＤの電圧値は、ＴＬＣ方式における読み出しパス電圧ＶＲＥＡＤの電圧値よりも高く設定されてもよい。
読み出し動作において、メモリセルＭＣに対する読み出し電圧及び読み出しパス電圧の印加によって、メモリセルＭＣのしきい値電圧が意図せずに上昇することがある。本実施形態において、読み出し動作によって生じるメモリセルのしきい値電圧の意図しない上昇は、読み出しディスターブ（Read Disturb）とよばれる。以下において、読み出しディスターブは、“ＲＤ”とも表記される。
読み出しディスターブの影響が小さい場合、コントローラ７は、読み出したデータに対してＥＣＣ処理を行い、エラーを訂正し得る。本実施形態において、読み出しディスターブに起因する読み出しデータのエラーは、読み出しディスターブエラー（又は、読み出しディスターブによるエラー）とよばれる。読み出しディスターブの影響が大きい場合、コントローラ７は、読み出したデータに対してＥＣＣ処理を行っても、エラーが訂正できない場合がある。
コントローラ７は、読み出しディスターブによるエラーを未然に防ぐために、データの書き換えを実行する。このデータの書き替え処理は、読み出し回数を読み出しディスターブへの影響量とみなすことで、実現されている。
以下では、データの書き換えは、リフレッシュ動作ともよばれる。リフレッシュ動作は、フラッシュメモリ１におけるデータのコピー又はエラーが訂正されたデータの書き込みを行う動作である。
コントローラ７は、フラッシュメモリ１が実行した読み出し動作の回数に基づいて、リフレッシュ動作の実行の要否（実行のタイミングを含む）を判断する。
カウント回路８０が、メモリセルアレイ１８内に設定された複数の管理単位ごとの読み出し動作の実行回数（以下では、読み出し回数とも表記する）をカウントする。
本実施形態のメモリシステムにおいて、カウント回路８０は、以下の構成を有する。
＜カウント回路の構成例＞
図６を参照して、本実施形態のメモリシステムにおける、コントローラ７のカウント回路の構成例について、説明する。
図６は、本実施形態のメモリシステムにおける、コントローラ７のカウント回路の構成を示す図である。
図６に示されるように、本実施形態のメモリシステムにおいて、ＮＡＮＤ型フラッシュメモリ１は、複数（例えば、Ｋ個、Ｋは１以上の自然数）の論理ブロックＬＢと、複数（例えば、Ｍ個、Ｍは１以上の自然数）の物理ブロックＰＢとを含む。
論理ブロックＬＢは、メモリセルアレイ１８に対して、設定される。
ある個数（Ｎ個、Ｎは１以上及びＭ以下の自然数）の物理ブロックＰＢが、各論理ブロックＬＢに割り付けられる。各論理ブロックＬＢに割り付けられる物理ブロックＰＢの数は、同じでもよいし、異なってもよい。
本実施形態において、カウント回路８０は、ＮＡＮＤ型フラッシュメモリ１の読み出し回数をカウントし、カウント結果（以下では、カウント情報ともよばれる）を保持する。
カウント回路８０は、論理ブロックＬＢ単位の読み出し回数、及び、物理ブロックＰＢ単位の読み出し回数を、カウントする。
コントローラ７は、カウント回路８０内のカウント情報に基づいて、フラッシュメモリ１に対するリフレッシュ動作の要否を判断する。コントローラ７は、リフレッシュ動作を実行すべきと判断した場合に、フラッシュメモリ１に対するリフレッシュ動作を実行する。コントローラ７は、リフレッシュ動作によって、フラッシュメモリ１から一部のデータを読み出し、読み出したデータにＥＣＣ処理を施したデータをフラッシュメモリ１に書き込む。このときに、読み出し及び書き込みデータは、１物理ブロック分のデータでもよいし、１論理ブロック分のデータでもよい。
本実施形態において、カウント回路８０は、図６に示されるように、第１のカウンタ８１０と第２のカウンタ８２０とを含む階層構造を有する。
第１のカウンタ８１０は、実行された読み出し動作の回数を物理ブロックＰＢごとにカウントする。第１のカウンタ８１０は、読み出し回数の値（以下では、カウント値ともよばれる）を保持する。第１のカウンタ８１０は、第１の格納容量を有する。
第１のカウンタ８１０は、複数の物理ブロックＰＢにそれぞれ対応するように、複数のカウントレジスタ８１１を有する。カウントレジスタ８１１の数は、ＮＡＮＤ型フラッシュメモリ１の物理ブロックＰＢの数と同じである。
各カウントレジスタ８１１は、第１のデータサイズ（例えばデータ長）Ｌ１のデータを、読み出し回数として保持できる。例えば、各カウントレジスタ８１１は、１ビットのデータサイズＬ１を有するデータを、対応する物理ブロックＰＢの読み出し回数として格納できる。この場合、第１の格納容量は、１×Ｍビットで示される。
第１のカウンタ８１０は、複数のカウンタグループＣＸ（ＣＸ＃０，ＣＸ＃１，・・・，ＣＸ＃Ｋ−１）を含んでもよい。各カウンタグループＣＸは、フラッシュメモリ１内に設定された各論理ブロックＬＢ（ＬＢ＃０，ＬＢ＃１，・・・，ＬＢ＃ｋ−１）に関連付けられる。カウンタグループＣＸの数は、論理ブロックＬＢの数と同じである。各カウンタグループＣＸは、各論理ブロックＬＢに属する複数の物理ブロックＰＢに対応する複数のカウントレジスタ８１１から構成される。例えば、カウンタグループＣＸ＃ｍ（ｍは、０以上の整数）は、論理ブロックＬＢ＃ｍに対応する。
第１のカウンタ８１０は、複数の論理ブロックＬＢにそれぞれ関するエントリＥＮＴを有する。１つのエントリＥＮＴは、複数の物理ブロックにそれぞれ対応する複数のカウントレジスタ８１１の値から構成されるデータである。以下において、カウントレジスタ８１１に格納されるデータ（物理ブロックＰＢに関するエントリ）は、エントリユニットとよばれる。１つのエントリＥＮＴは、複数のエントリユニットから構成される。１つのエントリＥＮＴは、１つのカウンタグループＣＸを用いて示されるデータに対応する。
第２のカウンタ８２０は、実行された読み出し動作の回数を論理ブロックＬＢごとにカウントする。第２のカウンタ８２０は、読み出し回数（カウント値）を保持する。第２のカウンタ８２０は、第２の格納容量を有する。第２の格納容量は、第１の格納容量以下である。
例えば、第２のカウンタ８２０は、複数の論理ブロックＬＢにそれぞれ対応するように、複数のカウントレジスタ８２１を有する。カウントレジスタ８２１の数は、論理ブロックＬＢの数と同じである。
各カウントレジスタ８２１は、第２のデータサイズ（例えばデータ長）Ｌ２のデータを、読み出し回数として保持できる。例えば、各カウントレジスタ８２１は、３２ビットのデータサイズを有するデータを、対応する論理ブロックＬＢの読み出し回数として格納できる。この場合、第２の格納容量は、３２×Ｋビットで示される。
第２のカウンタ８２０における論理ブロックＬＢに関するエントリは、対応するカウントレジスタ（エントリ）８２１の値から構成されるデータである。
第１のカウンタ８１０のあるカウンタグループＣＸを構成するあるカウンタレジスタ８１１のカウント値があるしきい値に到達してオーバーフローした場合（又は、オーバーフローしたと判定された場合）に、第２のカウンタ８２０のカウント値が、更新される。この時、第２のカウンタ８２０のカウント値は、オーバーフローする前の第１のカウンタ８１０の値（すなわち、上述のあるしきい値）に基づいて、更新される。例えば、そのカウンタグループＣＸに対応するカウントレジスタ８２１が保持しているカウント値（これは、ある論理ブロックＬＢに属する複数の物理ブロックＰＢの読み出し回数の集合に相当し得る）が、カウンタグループＣＸのカウント値のオーバーフローに伴って、カウントアップされる。
例えば、カウント回路８０の動作は、プロセッサ７１によって制御される。プロセッサ７１は、複数のしきい値を保持している。しきい値は、カウンタ８１０，８２０の制御、及び、リフレッシュ動作の実行の判断基準として用いられる。尚、カウンタ８１０，８２０のしきい値（後述のしきい値ＴｈｒＰ，ＴｈｒＬ）は、読み出しディスターブ特性に応じて、メモリシステムＳＹＭの使用前又は使用中に設定される。
尚、カウント回路８０は、第１及び第２のカウンタ８１０，８２０の動作を制御する制御回路を有していてもよい。カウント回路８０は、プロセッサ７１内の回路でもよい。カウント回路８０と実質的に同じ機能が、ソフトウェア（プログラム）として、コントローラ７内に提供され、プロセッサ７１によって実現されてもよい。
以下において、読み出し回数のカウント対象となる単位（例えば、制御単位、管理単位、アクセス単位）は、ＲＤカウントターゲットユニット（又は、単に、カウントターゲットユニット）とよばれる。本実施形態において、論理ブロックＬＢ及び物理ブロックＰＢが、ＲＤカウントターゲットユニットである。
以下において、第１のカウンタ８１０は、Ｆｉｎｅカウンタ８１０とよばれ、第２のカウンタ８２０は、Ｃｏａｒｓｅカウンタ８２０とよばれる。
（ｂ）動作例
図７乃至図１０を参照して、本実施形態のメモリシステムの動作例について説明する。
図７は、本実施形態のメモリシステムの動作例を説明するためのフローチャートである。図８乃至図１０は、本実施形態のメモリシステムの動作例を説明するための模式図である。本実施形態のメモリシステムの動作例の説明のために、図１乃至図６も、適宜参照される。
＜Ｓ２００＞
図７に示されるように、ホストデバイス９は、メモリシステムＳＹＭ内に、データの読み出しに関するホストコマンドを発行し、コントローラ７にデータの読み出しを命令する。ホストデバイス９は、読み出すべきデータの論理アドレスをコントローラ７に送る。
コントローラ７は、ホストデバイス９からのホストコマンドに基づいて、データの読み出しのためのコントローラコマンド（以下では、読み出しコマンドとよばれる）ＣＭＤを発行する。
コントローラ７は、ホストデバイス９から受信した論理アドレスに基づいて、所望のデータが記憶されたＮＡＮＤ型フラッシュメモリ１の物理アドレスを取得する。プロセッサ７１は、ＲＡＭ７１内の管理テーブルを参照し、当該データが所属する論理ブロックのアドレス、及び、当該データが所属する物理ブロックのアドレスを取得する。例えば、論理アドレスに基づいて、論理ブロック（以下では、選択論理ブロックとよばれる）ＬＢ＜ｉ＞（ｉは０以上の自然数）の番号、複数の物理ブロックＰＢのうち対応する物理ブロック（以下では、選択物理ブロックとよばれる）ＰＢ＜ｊ＞（ｊは０以上の自然数）の番号が、取得される。
コントローラ７は、読み出しコマンドＣＭＤと物理アドレスＡＤＤとを、フラッシュメモリ１に送る。
フラッシュメモリ１は、読み出しコマンドＣＭＤ及び物理アドレスＡＤＤを受け取る。フラッシュメモリ１は、読み出しコマンドＣＭＤに基づいて、物理アドレスＡＤＤに対応する選択物理ブロックＰＢ内の領域（以下では、読み出し領域とよばれる）に対して、読み出し動作を実行する（Ｓ１００）。
フラッシュメモリ１は、読み出し動作によって読み出されたデータを、コントローラ７に送る（Ｓ１０１）。コントローラ７は、受け取ったデータを、ホストデバイス９に送る。
＜Ｓ２０１＞
コントローラ７において、読み出し回数のカウント動作が、例えばフラッシュメモリ１の読み出し動作に並行して、カウント回路８０によって実行される。
図８の（ａ）及び（ｂ）に示されるように、プロセッサ７１は、選択論理ブロックＬＢ＜ｉ＞の選択物理ブロックＰＢ＜ｊ＞に対応するＦｉｎｅカウンタ８１０のカウントレジスタ８１１ｉｊの値を、更新（例えば、カウントアップ）する。
Ｆｉｎｅカウンタ８１０において、対応するカウントレジスタ８１１ｉｊ内に格納されている値に、“１”が加算される。カウントレジスタ８１１ｉｊ内の値が“０”である場合、カウントレジスタ８１１ｉｊの値は、０から１に変わる。
図８の（ａ）及び（ｂ）に示されるように、選択論理ブロックＬＢ＜ｉ＞に対応するカウントグループＣＸｉにおいて、選択物理ブロックＰＢ＜ｊ＞に対応するカウントレジスタ８１１ｉｊの値にオーバーフローが発生していない場合、カウントレジスタ８１１ｉｊの値が、“１”に維持される。この場合において、選択論理ブロックＬＢ＜ｉ＞に対応するＣｏａｒｓｅカウンタ８２１ｉの値は、更新されない。
図９は、次の読み出し領域が、論理ブロックＬＢ＜ｉ＞に属する物理ブロックＰＢ＜ａ＞である場合のＦｉｎｅカウンタの状態を示す模式図である。
図９の（ａ）及び（ｂ）に示されるように、読み出し動作が物理ブロックＰＢ＜ｊ＞と同じ論理ブロックＬＢ＜ｉ＞に属する物理ブロックＰＢ＜ａ＞に対して実行されたとしても、読み出し動作の対象となった物理ブロックＰＢ＜ａ＞に対応するカウントレジスタ８１１ｉａの値に、オーバーフローが発生しなければ、Ｃｏａｒｓｅカウンタ８２１ｉの値は、更新されない。
＜Ｓ２０２＞
プロセッサ７１は、選択論理ブロックＬＢの選択物理ブロックＰＢに対応するカウントレジスタ８１１の値が、物理ブロックＰＢの読み出し回数に関するしきい値ＴｈｒＰに達しているか否か、判断する。
カウントレジスタ８１１の値がしきい値ＴｈｒＰに達していない場合（図７のＳ２０２のＦａｌｓｅの場合）、プロセッサ７１は、発行された読み出しコマンドに対応するカウント回路８０の処理を、終了する。
図１０は、次の読み出し領域が、論理ブロックＬＢ＜ｉ＞に属する物理ブロックＰＢ＜ｊ＞である場合のＦｉｎｅカウンタの状態を示す模式図である。
図１０の（ａ）に示されるように、論理ブロックＬＢ＜ｉ＞に属する物理ブロックＰＢ＜０＞，ＰＢ＜ｂ＞に対して読み出し動作が実行された場合、対応するカウントレジスタ８１１の値が、それぞれ更新される。
この後、論理ブロックＬＢ＜ｉ＞に属する物理ブロックＰＢ＜ｊ＞が、読み出し動作の対象として選択された場合を想定する。
ここで、カウントレジスタ８１１ｉｊの値がしきい値ＴｈｒＰに達している場合（図７のＳ２０２のＴｒｕｅの場合）、プロセッサ７１は、そのカウントレジスタ８１１ｉｊの値がオーバーフローしていると、判断する。
＜Ｓ２０３＞
図１０の（ｂ）に示されるように、カウントレジスタ８１１ｉｊの値がしきい値ＴｈｒＰに達している場合、プロセッサ７１は、Ｆｉｎｅカウンタ８１０の選択論理ブロックＬＢ＜ｉ＞の選択物理ブロックＰＢ＜ｊ＞に対応するカウントレジスタ８１１ｉｊの値を、リセットする。
また、図１０の（ｃ）に示されるように、プロセッサ７１は、カウントレジスタ８１１ｉｊのリセットとともに、選択論理ブロックＬＢ＜ｉ＞に対応する他のカウントレジスタ８１１の値を、リセットする。
これによって、Ｆｉｎｅカウンタ８１０において、選択論理ブロックＬＢ＜ｉ＞に対応するカウンタグループＣＸｉの各カウントレジスタ８１１内の値は、“０”に設定される。
カウントレジスタ８１１のリセットの後、プロセッサ７１は、カウントレジスタ８１１ｉｊの値を、“１”に設定する。
＜Ｓ２０４＞
プロセッサ７１は、Ｃｏａｒｓｅカウンタ８２１の選択論理ブロックＬＢ＜ｉ＞に対応するカウントレジスタ８２１ｉの値を、“ＴｈｒＰ−１”分だけカウントアップする。しきい値ＴｈｒＰの値が“２”である場合、“１（＝２−１）”が、カウントレジスタ８２１ｉの値（ここでは、０）に加算される。
尚、Ｆｉｎｅカウンタ８１０の値がしきい値ＴｈｒＰに達した場合に、カウントレジスタ８２１の値が“ＴｈｒＰ”の値（例えば“２”）の分だけカウントアップされてもよい。
＜Ｓ２０５＞
プロセッサ７１は、Ｃｏａｒｓｅカウンタ８２０のカウントレジスタ８２１ｉのカウントアップされた値が、論理ブロックＬＢの読み出し回数に関するしきい値ＴｈｒＬに達したか否か判断する。
カウントレジスタ８２１ｉの値がしきい値ＴｈｒＬに達していない場合（図７のＳ２０５のＦａｌｓｅの場合）、プロセッサ７１は、発行された読み出しコマンドに対応するカウント回路８０の処理を、終了する。
＜Ｓ２０６＞
カウントレジスタ８２１ｉの値がしきい値ＴｈｒＬに達している場合（図７のＳ２０５のＴｒｕｅの場合）、プロセッサ７１は、カウントレジスタ８２１ｉの値がしきい値ＴｈｒＬに達した選択論理ブロックＬＢ＜ｉ＞に対して、しきい値突破処理を実行する。本実施形態におけるしきい値突破処理は、カウンタ８２０における読み出し回数のカウント値がしきい値以上になった場合に、データのコピー及び／又は訂正データの再書き込み（すなわち上述のリフレッシュ動作）を実行するか否かを判断するための処理である。
しきい値突破処理及びリフレッシュ動作は、ホストデバイス９からのホストコマンドなしに、コントローラ７とフラッシュメモリ１との間で、実行される。
コントローラ７は、フラッシュメモリ１に対して、以下のようなしきい値突破処理を、実行させる。
以下において、図１１及び図１２を参照して、本実施形態のメモリシステムにおけるしきい値突破処理及びリフレッシュ動作について、説明する。
＜しきい値突破処理＞
図１１は、本実施形態のメモリシステムにおける、しきい値突破処理及びリフレッシュ動作の一例を示すフローチャートである。
図１１に示されるように、しきい値突破処理において、本実施形態のメモリシステムＳＹＭは、例えばフェイルビット数に基づいてデータの書き換え（リフレッシュ動作）の有無を、判断する。
＜Ｓ５００＞
例えば、階層化された複数のカウンタによる読み出し回数の判断結果（図７のＳ２０５）に基づいてしきい値突破処理の実行が決定された場合、コントローラ７は、しきい値以上のカウント値を有するＣｏａｒｓｅカウンタ８２１のエントリに属するある物理ブロックの、先頭のアドレスのワード線に対して読み出し動作を実行するように、読み出しコマンドを発行する。読み出しコマンド及びアドレスが、フラッシュメモリ１に送られる。
＜Ｓ５０１＞
フラッシュメモリ１は、読み出しコマンド及びアドレスに基づいて、選択された物理ブロックＰＢの選択ワード線ＷＬに対する読み出しを実行する。以下において、しきい値突破処理時における読み出し動作（リフレッシュ動作のための読み出し動作）は、スキャンリードともよばれる。
フラッシュメモリ１は、読み出されたデータを、コントローラ７に転送する。
＜Ｓ５０２＞
コントローラ７は、読み出されたデータに対してＥＣＣ処理を行い、フェイルビットをカウントする。これによって、コントローラ７は、読み出されたデータのフェイルビット数を取得する。
＜Ｓ５０３＞
コントローラ７は、読み出されたデータのフェイルビット数が、フェイルビット数に対して設定されたしきい値（以下では、フェイルビットしきい値とよばれる）ＴｈｒＦＢＣ以上であるか否か判定する。
＜Ｓ５０４＞
フェイルビット数がフェイルビットしきい値ＴｈｒＦＢＣ以上である場合（図１１のＳ５０３のＴｒｕｅ）、コントローラ７は、該当する物理ブロックＰＢに対するリフレッシュ処理を実行する。
該当する物理ブロックＰＢに対するリフレッシュ処理において、コントローラ７は、リフレッシュ処理の対象の物理ブロックＰＢ内の全てのデータを、リフレッシュ処理の対象の物理ブロックＰＢとは異なる他の物理ブロックＰＢへコピーする。以下では、リフレッシュ処理の対象の物理ブロックＰＢは、リフレッシュ対象ブロックとよばれる。
データのコピーは、以下のように、コントローラ7によって実行される。
コントローラ７は、リフレッシュ対象ブロック内のデータをワード線単位で読み出す。コントローラ７は、読み出されたデータに対するＥＣＣ処理によるエラーの訂正を施す。データのエラーが訂正されるまで、各種のエラー訂正処理が実行される。コントローラ７は、ＥＣＣ処理が施されたデータを、リフレッシュ対象ブロックとは異なる他の物理ブロックへ書き込む。コントローラ７は、読み出し動作、読み出しデータに対するＥＣＣ処理、及び、ＥＣＣ処理されたデータの他の物理ブロックＰＢへの書き込み、を含むデータのコピー処理を、リフレッシュ対象ブロック内の全てのワード線に対して実行する。
コントローラ７は、フラッシュメモリ１におけるリフレッシュ動作の完了後、しきい値突破処理を終了する。
＜Ｓ５０５＞
フェイルビット数がしきい値ＴｈｒＦＢＣより少ない場合（図１１のＳ５０３のＦａｌｓｅ）、コントローラ７は、選択物理ブロックＰＢの終端アドレスのワード線ＷＬまで、読み出し動作が完了したか否か判定する。
選択物理ブロックＰＢの終端アドレスのワード線ＷＬまでの読み出し動作が完了している場合（図１１のＳ５０５のＴｒｕｅ）、コントローラ７は、しきい値突破処理を終了する。
＜Ｓ５０６＞
選択物理ブロックＰＢの終端アドレスのワード線ＷＬまでの読み出し動作が完了していない場合（図１１のＳ５０５のＦａｌｓｅ）、コントローラ７は、該当する物理ブロックＰＢの未選択のワード線ＷＬ（しきい値突破処理における読み出し動作が実行されていないワード線ＷＬ）に対する読み出し動作が実行されるように、読み出しコマンドを発行する。
この後、コントローラ７は、リフレッシュ処理の完了、又は、該当する物理ブロックＰＢの終端アドレスのワード線ＷＬまでの読み出しの完了まで、上述のＳ５０１からＳ５０６までの処理を繰り返し実行する。
以上のように、本実施形態のメモリシステムは、しきい値突破処理を実行できる。
尚、図１１の例において、コントローラ７は、Ｃｏａｒｓｅカウンタ８２１のエントリに属する全ての物理ブロックＰＢに対して、Ｓ５００からＳ５０６の処理を実行する。
本実施形態のメモリシステムにおいて、しきい値突破処理は、図１２のような処理によって、実行されてもよい。
図１２は、本実施形態のメモリシステムにおける、しきい値突破処理及びリフレッシュ動作の別の一例を示すフローチャートである。
図１２に示されるように本実施形態のメモリシステムＳＹＭは、しきい値突破処理において、ＥＣＣ処理によるエラー訂正の成否に基づいてデータのコピーの実行の有無を判断してもよい。例えば、メモリシステムＳＹＭが、訂正能力の異なる複数のＥＣＣ処理を行うことができる場合は、段階的にＥＣＣ処理を行い、データのコピーが実行される。この場合において、訂正能力の低い高速なＥＣＣ処理によってエラー訂正できるかどうかによって、データのコピーの実行の有無が判断される。リフレッシュ処理においては、訂正能力の高いＥＣＣ処理が実行される。
＜Ｓ５１０，Ｓ５１１＞
図１１の例と同様に、コントローラ７がフラッシュメモリ１に読み出しコマンド及びアドレスを発行した後、フラッシュメモリ１は、読み出しコマンドに基づいて、選択ブロックＰＢ内の選択ワード線ＷＬに対して読み出し動作を実行する。
フラッシュメモリ１は、読み出されたデータを、コントローラ７に転送する。
＜Ｓ５１２＞
コントローラ７は、読み出されたデータに対してＥＣＣ処理を実行する。
＜Ｓ５１３＞
コントローラ７は、ＥＣＣ処理により、データ内のエラーが訂正されたか否か判断する。
＜Ｓ５１４＞
データ内のエラーが訂正できなかった場合（図１２のＳ５１３のＦａｌｓｅ）、コントローラ７は、図１１の例のステップＳ５０４と同様に、該当するブロックに対するリフレッシュ動作を実行する。リフレッシュ動作の完了後、コントローラ７は、しきい値突破処理を終了する。
＜Ｓ５１５＞
ＥＣＣ処理によってデータ内のエラーが訂正できた場合（図１２のＳ５１３のＴｒｕｅ）、コントローラ７は、該当する物理ブロックＰＢの終端アドレスのワード線ＷＬまで、読み出し動作が完了したか否か判定する。
選択物理ブロックＰＢ内の終端アドレスのワード線ＷＬまでの読み出し動作が完了している場合（図１２のＳ５１５のＴｒｕｅ）、コントローラ７は、しきい値突破処理を終了する。
＜Ｓ５１６＞
選択物理ブロックＰＢ内の終端アドレスのワード線ＷＬまでの読み出し動作が完了していない場合（図１２のＳ５１５のＦａｌｓｅ）、コントローラ７は、図１１の例と同様に、しきい値突破処理における該当する物理ブロックＰＢの読み出し動作が実行されていないワード線ＷＬに対するデータの読み出しが実行されるように、読み出しコマンドを発行する。
この後、コントローラ７は、リフレッシュ処理の完了、又は、該当する物理ブロックＰＢの終端アドレスのワード線ＷＬまでの読み出しの完了まで、上述のＳ５１１〜Ｓ５１６までの処理を繰り返し実行する。
尚、図１２の例において、コントローラ７は、図１１の例と同様に、Ｃｏａｒｓｅカウンタ８２１のエントリに属する全ての物理ブロックＰＢに対して、Ｓ５１０からＳ５１６の処理を実行する。
以上のように、本実施形態のメモリシステムは、しきい値突破処理を実行できる。
尚、本実施形態のメモリシステムにおいて、リフレッシュ動作は、図１１のフェイルビットカウント数及び図１２のＥＣＣ処理によるエラー訂正の可否の判断無しに、実行されてもよい。
また、本実施形態のメモリシステムにおいて、データのコピー又はデータの再書き込みを含むリフレッシュ動作は、選択論理ブロック内の任意の物理ブロックに対して、実行されてもよい。
本実施形態のメモリシステムにおけるフラッシュメモリの書き込み動作及び消去動作は、周知の技術を用いて実行できる。それゆえ、本実施形態において、メモリシステムにおけるフラッシュメモリの書き込み動作及び消去動作の詳細な説明は省略される。
（ｃ）まとめ
本実施形態のメモリシステムは、メモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ）１の読み出し動作の実行回数をカウントするためのカウント回路８０を、コントローラ７内に有する。
本実施形態において、カウント回路８０は、２つのカウンタを有する。
一方のカウンタ８１０は、第１の単位（例えば、物理ブロック単位）で読み出し動作の実行回数を、カウント及び保持する。
他方のカウンタ８２０は、第１の単位より大きい第２の単位（例えば、論理ブロック単位）で読み出し動作の実行回数を、カウント及び保持する。
これらの２つのカウンタ８１０，８２０は、階層化されている。
カウンタ８１０内におけるカウント値のオーバーフローの発生（しきい値への到達）に応じて、カウンタ８２０のカウント値が、更新される。カウンタ８２０のカウント値が、しきい値に到達した場合に、ＮＡＮＤ型フラッシュメモリ１内のデータの信頼性を保証するための各種の動作（例えば、データの読み出し、データのコピー、及びデータに対するＥＣＣ処理など）が、実行される。
これによって、本実施形態のメモリシステムは、読み出しディスターブの影響を抑制でき、高い信頼性のデータを提供できる。
また、本実施形態のメモリシステムは、読み出しディスターブの影響を監視するスキャンリードの回数を削減できる。
さらには、本実施形態のメモリシステムは、読み出しディスターブの影響を抑制しつつ及びデータの信頼性を保証しつつ、カウント回路の面積の増大を抑制できる。この結果として、本実施形態のメモリシステムの製造コストは低減される。
以上のように、本実施形態のメモリシステムは、性能を向上できる。
（２）第２の実施形態
図１３乃至図１６を参照して、第２の実施形態のメモリシステム及びその制御方法について説明する。
（ａ）構成例
図１３を参照して、本実施形態のメモリシステムの構成例について説明する。
図１３は、本実施形態のメモリシステムの構成例を説明するためのブロック図である。
図１３において、本実施形態のメモリシステムにおける、コントローラのカウント回路の構成例が示されている。
図１３のカウント回路８０は、第１のカウンタ８１０ＡとＣｏａｒｓｅカウンタ８２０とを含む。第１のカウンタ８１０Ａは、一部の論理ブロックＬＢを対象として、読み出し回数を保持する。本実施形態において、一部の論理ブロックを対象として読み出し回数を保持するカウンタ８１０Ａは、トランジェントカウンタ８１０Ａとよばれる。
トランジェントカウンタ８１０Ａは、記憶領域（例えば、レジスタ、ＳＲＡＭ又はＤＲＡＭ）Ａ１，Ａ２を、有する。
トランジェントカウンタ８１０Ａにおいて、複数の論理ブロックＬＢに関するインデックス（例えば、論理ブロックＬＢの識別番号）が、記憶領域Ａ１内に格納される。トランジェントカウンタ８１０Ａにおいて、各論理ブロックＬＢに属する複数の物理ブロックＰＢの読み出し回数が、記憶領域Ａ２内に格納される。
例えば、論理ブロックＬＢの識別番号（インデックス）は、データサイズＬ３のデータで、記憶領域Ａ１内のレジスタに保持される。物理ブロックＰＢの読み出し回数は、データサイズＬ１のデータで、記憶領域Ａ２内のレジスタ（カウントレジスタ）８１１に保持される。
トランジェントカウンタ８１０Ａは、図１３に示すように、複数（Ｌ個、ＬはＫより小さい自然数）のエントリＥＮＴを保持する。本実施形態において、各エントリＥＮＴは、論理ブロックＬＢに関するインデックスと、その論理ブロックＬＢに属する複数の物理ブロックＰＢのそれぞれの読み出し回数と、を含むデータである。
トランジェントカウンタ８１０Ａは、カウンタグループＣＸの入れ替えを動的に実行する。例えば、トランジェントカウンタ８１０Ａにおいて、エントリＥＮＴの追い出しのアルゴリズムは、ＦＩＦＯ（First-In First-Out）方式である。
本実施形態において、トランジェントカウンタ８１０Ａは、上述のＦｉｎｅカウンタとして用いられる。本実施形態において、Ｃｏａｒｓｅカウンタ８２０は、上述の例（例えば、図６）と実質的に同じ構成を有する。
（ｂ）動作例
図１４乃至図１６を参照して、本実施形態のメモリシステムの動作例について、説明する。尚、本実施形態のメモリシステムの動作の説明のために、図１乃至図１３も、適宜参照される。
図１４は、本実施形態のメモリシステムの動作例を説明するためのフローチャートである。図１５及び図１６は、本実施形態のメモリシステムの動作例を説明するための模式図である。以下において、トランジェントカウンタ８１０Ａが、２つのエントリ（ＥＮＴ１、ＥＮＴ２）を保持する場合について、説明される。但し、カウント回路８０のトランジェントカウンタ８１０Ａのエントリ数は、限定されない。
＜Ｓ３００＞
図１４に示されるように、コントローラ７は、第１の実施形態と同様に、ホストデバイス９からのホストコマンドに応じて、読み出しコマンドＣＭＤ及びアドレスＡＤＤをフラッシュメモリ１に転送する。フラッシュメモリ１は、アドレスＡＤＤに示される選択論理ブロックＬＢ＜ｉ＞の選択物理ブロックＰＢ＜ｊ＞に対して、読み出し動作を実行する（Ｓ１００）。フラッシュメモリ１は、読み出したデータを、コントローラ７へ転送する（Ｓ１０１）。
＜Ｓ３０１＞
プロセッサ７１は、トランジェントカウンタ８１０Ａのエントリに、選択論理ブロックＬＢ＜ｉ＞に対応するエントリが無いか否か判断する。
選択論理ブロックＬＢ＜ｉ＞に対応するエントリが、トランジェントカウンタ８１０Ａ内に有る場合（図１４のＳ３０１のＦａｌｓｅ）、プロセッサ７１は、図１４のＳ３０５の処理を実行する。
選択論理ブロックＬＢ＜ｉ＞に対応するエントリが、トランジェントカウンタ８１０Ａ内に無い場合（図１４のＳ３０１のＴｒｕｅ）、プロセッサ７１は、図１４のＳ３０２の処理を実行する。
＜Ｓ３０２＞
選択論理ブロックＬＢ＜ｉ＞に対応するエントリが、トランジェントカウンタ８１０Ａ内に無い場合において、プロセッサ７１は、トランジェントカウンタ８１０Ａ内に保持されているエントリの個数が、あらかじめ設定された所定の個数に達しているか否か判断する。
トランジェントカウンタ８１０Ａ内のエントリの個数が所定の数（例えば、２）に達していない場合（Ｓ３０２のＦａｌｓｅの場合）、プロセッサ７１は、図１４のＳ３０４の処理を実行する。
トランジェントカウンタ８１０Ａ内のエントリの個数が所定の値に達している場合（Ｓ３０２のＴｒｕｅの場合）、プロセッサ７１は、図１４のＳ３０３の処理を実行する。
＜Ｓ３０３＞
Ｓ３０２のＴｒｕｅの場合について、図１５を参照して説明する。図１５（ａ）では、現在のカウント対象の読み出し動作より以前に実行された読み出し動作に応じたカウント処理に応じて、トランジェントカウンタ８１０Ａの全てのエントリＥＮＴが使用され、トランジェントカウンタ８１０ＡのエントリＥＮＴが所定の個数に達している場合が想定されている。
トランジェントカウンタ８１０ＡのエントリＥＮＴ（ＥＮＴ１，ＥＮＴ２）の個数が所定の数（ここでは、“２”）に達している場合、プロセッサ７１は、トランジェントカウンタ８１０Ａの複数のエントリＥＮＴ１，ＥＮＴ２のうち最も古く更新されたエントリＬ−ｏｌｄ（ここでは、エントリＥＮＴ１に格納されている論理ブロック番号ＬＢ＜ｘ１＞に該当するカウンタグループとする）を、選択する。
プロセッサ７１は、トランジェントカウンタ８１０ＡのエントリＬ−ｏｌｄにおける、選択論理ブロックＬＢ＜ｘ１＞の各物理ブロックＰＢのカウント数のうちの最大値（ここでは、１）を“ｆＣｍａｘ”とする。
Ｃｏａｒｓｅカウンタ８２０は、図１５の（ｂ）に示されるように、Ｃｏａｒｓｅカウンタ８２０の選択論理ブロックＬＢ＜ｘ１＞に対応するカウンタ８２１ｉの値を、“ｆＣｍａｘ”分だけ加算した値に変更する（ここでは、１０から１１）。
プロセッサ７１は、最も古く更新されたエントリＬ−ｏｌｄを、トランジェントカウンタ８１０Ａ内から追い出す（消去する）。図１５の（ｃ）において、コントローラ７によるエントリＬ−ｏｌｄの追い出しの結果、トランジェントカウンタ８１０ＡのエントリＥＮＴ１に空き領域が生じる。
例えば、非選択の論理ブロックＬＢ＜ｘ２＞に関するエントリＥＮＴ２において、その論理ブロックＬＢ＜ｘ２＞に属する各物理ブロックＰＢの読み出し回数の値ｆＣは、維持される。
＜Ｓ３０４＞
図１６の（ａ）に示されるように、トランジェントカウンタ８１０Ａのエントリ数が所定の数に達していない場合（Ｓ３０２のＦａｌｓｅの場合）、又は、トランジェントカウンタ８１０Ａ内の最古のエントリＬ−ｏｌｄの追い出しの後（Ｓ３０２のＴｒｕｅの場合）、プロセッサ７１は、選択論理ブロックＬＢ＜ｉ＞に対応するエントリを、トランジェントカウンタ８１０Ａの空き領域に追加する。
このように、トランジェントカウンタ８１０Ａ内のデータは、読み出し動作の対象となる論理ブロックの変更に応じて、ある論理ブロックに関する読み出し回数のデータから他の論理ブロックの読み出し回数のデータへ切り替えられる。
＜Ｓ３０５＞
図１６の（ｂ）に示されるように、プロセッサ７１は、選択論理ブロックＬＢ＜ｉ＞に属する選択物理ブロックＰＢ＜ｊ＞に対応するトランジェントカウンタ８１０Ａのエントリユニットに、読み出し回数に応じた値を設定する。すなわち、選択論理ブロックＬＢ＜ｉ＞の物理ブロックＰＢ＜ｊ＞に関して、読み出し回数に応じた値ｆＣｉｊが、カウントレジスタ８１１ｉｊに設定される。ここで、図１６の（ａ）及び（ｂ）のように、論理ブロックＬＢ＜ｉ＞に属する物理ブロックＰＢ＜ｊ＞に対して読み出し動作が実行されたため、カウントレジスタ８１１ｉｊに、“１”が設定される。
＜Ｓ３０６＞
読み出し動作及びカウント処理を経て、プロセッサ７１は、選択論理ブロックＬＢ＜ｉ＞の選択物理ブロックＰＢ＜ｊ＞に関して、トランジェントカウンタ８１０Ａの対応するエントリＥＮＴのいずれかのカウントレジスタ８１１の値が、しきい値ＴｈｒＰ（例えば“２”）に達したか否か判断する。
エントリＥＮＴのいずれかのカウントレジスタ８１１の値がしきい値ＴｈｒＰに達していない場合（Ｓ３０６のＦａｌｓｅの場合）、プロセッサ７１は、処理を終了する。
例えば、図１７の（ａ）に示されるように、選択論理ブロックＬＢ＜ｉ＞の選択物理ブロックＰＢ＜ｊ＞に対して読み出し動作が実行された場合、対応するカウントレジスタ８１１ｉｊの値は、“１”から“２”に更新される。
この場合のように、エントリＥＮＴのいずれかのカウントレジスタ８１１の値がしきい値ＴｈｒＰに達している場合（Ｓ３０６のＴｒｕｅの場合）、プロセッサ７１は、そのエントリＥＮＴのいずれかのカウントレジスタ８１１の値はオーバーフロー状態であると判断する。プロセッサ７１は、図１４のＳ３０７の処理を実行する。
＜Ｓ３０７＞
図１７の（ｂ）に示されるように、プロセッサ７１は、トランジェントカウンタ８１０Ａの選択論理ブロックＬＢ＜ｉ＞に対応するエントリＥＮＴの各カウントレジスタ８１１の値を、リセットする。これによって、選択論理ブロックＬＢ＜ｉ＞に対応するエントリＥＮＴ１のカウントレジスタ８１１ｉｊの値は、“０”に設定される。
図１７の（ｃ）に示されるように、プロセッサ７１は、エントリＥＮＴ１の各カウントレジスタ８１１のリセットの後、選択論理ブロックＬＢ＜ｉ＞の選択物理ブロックＰＢ＜ｊ＞に対応するエントリユニット（カウントレジスタ８１１ｉｊ）の値を、“１”に設定する。
＜Ｓ３０８＞
上述の図１０の例と同様に、プロセッサ７１は、Ｃｏａｒｓｅカウンタ８２０の選択論理ブロックＬＢ＜ｉ＞に対応するカウントレジスタ８２１ｉの値を、“ＴｈｒＰ−１”分だけ増加させる（例えばカウントアップする）。
図１７の（ｃ）の例において、カウントレジスタ８２１ｉの値は、“２”に設定される。
＜Ｓ３０９＞
プロセッサ７１は、カウンタ８２０の選択論理ブロック＜ｉ＞に対応するカウントレジスタ８２１ｉの値が、しきい値“ＴｈｒＬ”に達しているか否か判断する。
カウントレジスタ８２１ｉの値がＴｈｒＬに達していない場合（Ｓ３０９のＦａｌｓｅの場合）、コントローラ７は、カウント処理を終了する。
カウントレジスタ８２１ｉの値がしきい値ＴｈｒＬに達している場合（Ｓ３０９のＴｒｕｅの場合）、コントローラ７は、カウントレジスタ８２１ｉの値がオーバーフロー状態であると判断する。この場合において、コントローラ７は、図１４のＳ３１０の処理を実行する。
＜Ｓ３１０＞
コントローラ７は、選択論理ブロックＬＢ＜ｉ＞に対して、上述のしきい値突破処理（図１１又は図１２参照）を実行する。
以上のように、本実施形態のメモリシステムにおいて、読み出し動作、カウント動作、及び、しきい値突破処理が完了する。
（ｃ）まとめ
本実施形態のメモリシステムにおいて、コントローラは、読み出し動作の対象となる論理ブロックの変更に応じて、カウント回路内に保持されるデータを、ある論理ブロックに属する物理ブロックに関するデータから、読み出し対象となる論理ブロックに属する物理ブロックに関するデータに動的に変える。
本実施形態のメモリシステムのように、Ｆｉｎｅカウンタによってカウントされる対象の論理ブロックの数が制限され、カウントされる対象の論理ブロックが動的に変更される場合であっても、論理ブロックに属する複数の物理ブロックのそれぞれで実行された読み出し動作の回数を、カウントできる。
カウンタで読み出し回数が集計される論理ブロックの数が削減されることによって、本実施形態のメモリシステムは、物理ブロックの読み出し回数をカウントするカウンタの面積を縮小できる。
以上のように、本実施形態のメモリシステムは、第１の実施形態のメモリシステムと同様の効果を得ることができる。
（３） 第３の実施形態
図１８及び図１９を参照して、第３の実施形態のメモリシステム及びその制御方法について、説明する。
図１８及び図１９は、本実施形態のメモリシステムにおける、トランジェントカウンタからのエントリの追い出しを説明するための模式図である。
第２の実施形態において、ＦＩＦＯ方式が、カウント回路８０のトランジェントカウンタ８１０Ａからのエントリの追い出しアルゴリズムに用いられた例が示されている。
但し、ＦＩＦＯ方式以外のアルゴリズムが、トランジェントカウンタ８１０Ａからのエントリの追い出しに適用されてもよい。
例えば、ＬＲＵ（Least Recently Used）方式が、トランジェントカウンタ８１０Ａからのエントリの追い出しアルゴリズムに適用されてもよい。
ＬＲＵ方式を用いたトランジェントカウンタ８１０Ａからのエントリの追い出しにおいて、プロセッサ７１は、トランジェントカウンタ８１０Ａの複数のエントリＥＮＴのうち、使われていない期間が最も長い論理ブロックＬＢに対応するエントリＥＮＴを、追い出す。
図１８に示されるように、例えば、トランジェントカウンタ８１０Ａの各エントリＥＮＴにおいて、エントリＥＮＴの最後に参照された時刻が、あるデータサイズＬａを有する時刻データＴＤとして、エントリＥＮＴの読み出し回数ｆＣのデータに付加されている。
プロセッサ７１（又はカウント回路８０）は、時刻データＴＤの参照結果に基づいて、複数のエントリのうち使われていない期間が最も長いエントリに対して、追い出し処理を実行する。
これによって、トランジェントカウンタ８１０Ａにおいて、ＬＲＵ方式を用いたエントリＥＮＴの追い出し処理が完了する。
尚、最後に参照された時刻の時刻データＴＤに基づくエントリＥＮＴの使用履歴の情報が、ＲＡＭ７４に格納されてもよい。この場合、データの追い出し時において、プロセッサ７１は、ＲＡＭ７４内のエントリの使用履歴の情報を参照する。
別な例としては、トランジェントカウンタ８１０Ａからのエントリの追い出しアルゴリズムとして、カウンタ８１０Ａ，８２０によって集計される値と実際の読み出し回数との乖離を減らすように、エントリをトランジェントカウンタ８１０Ａから追い出す方式が用いられてもよい。
図１９に示されるように、本例において、各カウンタグループＣＸの複数のカウントレジスタ８１１の値のうちの最大値“ｆＣｍａｘ”（図１９の点線の丸で囲まれた値）と、各カウンタグループＣＸのカウントレジスタの値の差との和に応じて、データの追い出し対象となるエントリが決定されてもよい。
トランジェントカウンタ８１０Ａの物理ブロックＰＢに対応するエントリユニット毎に、最大値ｆＣｍａｘとエントリユニット（各物理ブロックＰＢの読み出し回数）の値との差の合計値（和）が、計算される。
インデックス＃ａの論理ブロックＬＢの各エントリユニットの値と、これらのエントリユニットのうちの最大値（“２”）との差は、“１”、“０”、“１”及び“１”となる。これらの差の合計値Δａは、“３”である。
インデックス＃ｂの論理ブロックＬＢの各エントリユニットの値と、これらのエントリユニットのうちの最大値（“３”）との差は、“１”、“０”、“１”及び“０”となる。これらの差の合計値Δｂは、“２”である。
インデックス＃ｃの論理ブロックＬＢの各エントリユニットの値と、これらのエントリユニットのうちの最大値（“２”）との差は、“１”、“１”、“０”及び“１”となる。これらの差の合計値Δｃは、“３”である。
インデックス＃ｄの論理ブロックＬＢの各エントリユニットの値と、これらのエントリユニットのうちの最大値（“２”）との差は、“１”、“０”、“１”及び“１”となる。これらの差の合計値Δｄは、“３”である。
プロセッサ７１（又はカウント回路８０）は、複数の合計値Δａ，Δｂ，Δｃ，Δｄの値を比較する。プロセッサ７１は、比較結果に基づいて、複数の合計値Δａ，Δｂ，Δｃ，Δｄのうち最小値を有するエントリＥＮＴを、トランジェントカウンタ８１０Ａから追い出す。図１９の例では、インデックス＃ｂを有する論理ブロックＬＢに対応するエントリＥＮＴが、追い出される。
尚、複数のエントリＥＮＴのそれぞれの合計値Δａ，Δｂ，Δｃ，Δｄのうちの２つ以上が同じ値となる場合が生じ得る。
最小の合計値が複数ある場合、プロセッサ７１は、最小値を有する複数のエントリＥＮＴにおいて、各エントリＥＮＴに含まれる複数のエントリユニット（カウントレジスタ８１１）のそれぞれの値を、比較する。プロセッサ７１は、比較結果に基づいて、最大値を有するエントリユニットを含むエントリＥＮＴを、トランジェントカウンタ８１０Ａから追い出す。
さらに、複数のエントリＥＮＴが最小値の合計値を有し、且つ、複数のエントリＥＮＴに含まれる複数のエントリユニットの値が最大値を有する場合、ＦＩＦＯ方式又はＬＲＵ方式のアルゴリズムに基づいて、それらの複数のエントリＥＮＴのうちの、追い出されるエントリを決定してもよい。
トランジェントカウンタ８１０Ａのエントリに対する追い出し処理が、本実施形態のように実行される場合においても、本実施形態のメモリシステムは、上述の実施形態の同様の効果を得ることができる。
（４） 第４の実施形態
第４の実施形態のメモリシステム及びその制御方法について説明する。
本実施形態において、メモリシステム内のカウント回路８０のリセット処理について説明する。
カウント回路のカウンタ８１０，８２０のリセット処理は、しきい値突破処理時、及び、エントリに対応する論理ブロックＬＢ／物理ブロックＰＢに対する消去動作時において、実行される。
しきい値突破処理時のカウンタ８１０，８２０のリセット処理において、プロセッサ７１は、しきい値突破処理（例えば、物理ブロックＰＢ全体からのデータの読み出し）の実行の直前又は実行後に、対応する１つのエントリに対してリセット処理を実行する。但し、しきい値突破処理時において、カウンタ８１０，８２０のリセット処理は、実行されなくともよい。
消去動作時のカウンタ８１０，８２０のリセット処理において、プロセッサ７１は、物理ブロックＰＢに対する消去動作、又は、論理ブロックＬＢに属する複数の物理ブロックＰＢに対する消去動作に応じて、リセット処理を実行する。
物理ブロックＰＢに対する消去動作が実行された場合、Ｆｉｎｅカウンタ８１０のエントリ（エントリユニット）がリセットされる。この場合において、消去動作が実行された物理ブロックＰＢに対応するＦｉｎｅカウンタ８１０内のエントリユニット（カウントレジスタ）のみが、リセットされる。
論理ブロックＬＢに対する消去動作が実行された場合、Ｆｉｎｅカウンタ８１０のエントリ及びＣｏａｒｓｅカウンタ８２０のエントリが、リセットされる。この場合において、消去動作が実行された論理ブロックＬＢに属する複数の物理ブロックＰＢに対応するＦｉｎｅカウンタ８１０内のエントリユニット、及び、消去動作が実行された論理ブロックＬＢに対応するＣｏａｒｓｅカウンタ８２０内のエントリが、リセットされる。
以上のように、上述の実施形態のメモリシステムにおいて、カウント回路のリセット処理が、実行され得る。
（５） 第５の実施形態
図２０及び図２１を参照して、第５の実施形態のメモリシステム及びその制御方法について、説明する。
図２０及び図２１は、本実施形態のメモリシステムを説明するための模式図である。
上述の実施形態において、しきい値突破処理は、Ｃｏａｒｓｅカウンタ８２０の保持する値がしきい値に達した場合に、実行されている。
但し、しきい値突破処理は、以下のような、タイミングで、実行されてもよい。
例えば、図２０に示されるように、Ｆｉｎｅカウンタ８１０のあるエントリ＃ｑにおいて、カウントレジスタ（エントリユニット）８１１ｙの値ｆＣｘが、しきい値ＴｈｒＡに達した場合に、プロセッサ７１は、しきい値突破処理を、そのカウントレジスタ８１１ｙに対応する論理ブロックＬＢ（ＬＢ＃ｑ）内の複数の物理ブロックＰＢに対して実行する。
別な例としては、図２１に示されるように、プロセッサ７１は、あるエントリ＃ｑに関して、カウンタ８１０のカウントレジスタ８１１ｚの値ｆＣｘｘとカウンタ８２０のカウントレジスタ８２１ｚの値ｆＣｙとの合計値を計算する。値ｆＣｘｘと値ｆＣｙとの合計値が、しきい値ＴｈｒＢ以上になった場合に、プロセッサ７１は、しきい値突破処理を、カウンタ８１０，８２０に対応する論理ブロックＬＢの複数の物理ブロックＰＢに対して実行してもよい。
複数のカウントレジスタ８１１の値と，カウントレジスタ８２１の値（例えば、複数のカウントレジスタ８１１の値と、カウントレジスタ８２１の値との合計値）に基づいて、しきい値突破処理の開始が判断されてもよい。
以上のように、上述の実施形態のメモリシステムにおいて、しきい値突破処理が実行され得る。
（６） 第６の実施形態
第６の実施形態のメモリシステム及びその制御方法について説明する。
上述の実施形態において、Ｆｉｎｅカウンタ８１０に格納された値がしきい値以上となってオーバーフローした場合に、Ｃｏａｒｓｅカウンタの値が更新される例が示されている。そのため、Ｆｉｎｅカウンタによって集計される値がＣｏａｒｓｅカウンタに反映されるまでに、わずかな遅延が生じる場合がある。
これに対して、カウンタ８１０，８２０の値の更新は、以下のように、実行されてもよい。
Ｆｉｎｅカウンタ８１０とＣｏａｒｓｅカウンタ８２０との間に生じる遅延を削減するには、Ｆｉｎｅカウンタ８１０内の各カウンタグループＣＸの複数のカウンタレジスタ８１１の最大値が認識できれば良い。
Ｆｉｎｅカウンタ８１０の更新時において、カウンタグループＣＸの複数のカウントレジスタ８１１の値のうち最大値が更新された時に、Ｃｏａｒｓｅカウンタ８２０の値が更新されれば、Ｆｉｎｅカウンタ８１０の更新とＣｏａｒｓｅカウンタ８２０の更新との間の遅延は小さくできる。
以上のように、上述の実施形態のメモリシステムにおいて、カウンタの更新処理が実行され得る。
（７） 第７の実施形態
図２２を参照して、第７の実施形態のメモリシステム及びその制御方法について説明する。
上述の実施形態において、メモリシステムの論理ブロック及び物理ブロックが、カウントターゲットユニットに用いられている。
但し、カウントターゲットユニットは、他の論理アドレス及び他の物理アドレスに基づく単位で構成されてもよい。
例えば、カウントターゲットユニットは、物理ワード線及び／又は論理ワード線を用いて、構成されてもよい。論理ワード線ＬＷＬは、論理ブロックＬＢより小さい管理単位であり、物理ワード線ＰＷＬより大きい管理単位である。論理ブロックＬＢは、複数の論理ワード線ＬＷＬを含む。各論理ワード線ＬＷＬは、複数の物理ワード線ＰＷＬを含む。
本実施形態のメモリシステムにおいて、データの管理の最小単位は、例えばクラスタである。それゆえ、読み出し動作の実行回数が、クラスタ毎にカウントされてもよい。
また、上述の実施形態において、２つのカウンタで読み出し動作の実行回数がカウントされる例が示されている。
但し、３つ以上のカウンタが、階層化されてもよい。
図２２は、本実施形態のメモリシステムのカウント回路の構成例を示す図である。
図２２において、カウント回路８０は、階層化された３つのカウンタ８１０，８２０，８３０を含む。
カウンタ８１０は、物理ワード線ＷＬ毎の読み出し回数をカウントする。カウンタ８３０は論理ワード線ＬＷＬ毎の読み出し回数をカウントする。カウンタ８２０は、論理ブロックＬＢ毎の読み出し回数をカウントする。
カウンタ８３０は、複数のカウントレジスタ８３１を有する。複数のカウントレジスタ８３１の各々は、複数の論理ワード線ＬＷＬのうち対応する１つに関連付けられている。例えば、各論理ブロックＬＢに対応するように、カウンタグループＣＹがカウンタ８３０内に設定されている。カウンタグループＣＹは、同じ論理ブロックＬＢに属する複数の論理ワード線ＬＷＬに対応する複数のカウントレジスタ８３１を含む。
エントリ及びエントリユニットのカウント値は、例えば、物理ブロックＰＢの読み出し回数、論理ワード線ＬＷＬの読み出し回数、及び論理ブロックＬＢの読み出し回数の順序で、各カウントターゲットユニットのしきい値に応じて、各カウンタ８１０，８３０，８２０において更新される。但し、カウント値の更新は、各カウンタ８１０，８３０，８２０で実質的に同時に実行されてもよい。
このように、実施形態のメモリシステムは、階層化された３つ以上のカウンタを含むカウント回路を用いて、３つ以上の互いに異なるカウントターゲットユニットの読み出し回数をカウントできる。
（８） 第８の実施形態
図２３及び図２４を参照して、第８の実施形態のメモリシステムについて説明する。
上述の実施形態において、各カウントターゲットユニットに対して設定されたしきい値及び／又は読み出し回数の増加量は、カウントターゲットユニットの使用状況に応じて制御されてもよい。
図２３は、本実施形態のメモリシステムを説明するための模式図である。
図２３に示されるように、各物理ブロックＰＢの書き込み／消去（Ｐ／Ｅ）サイクル数が、ＲＡＭ７４内の管理テーブル（以下では、Ｐ／Ｅサイクル管理テーブルともよばれる）ＴＢＬｘに格納されている。例えば、インデックス＃ｆの物理ブロックＰＢにおいて、書き込み／消去サイクル数は“Ｃ１”である。インデックス＃ｇの物理ブロックＰＢにおいて、書き込み／消去サイクル数は“Ｃ２”である。
ここで、プログラム／消去サイクル数に関するしきい値ＴｈｒＰ／Ｅは“Ｃ１”より大きく、“Ｃ２”より小さいとする。
プログラム／消去サイクル数の多い物理ブロック（すなわち、使用頻度の高い物理ブロック）において、メモリセルのトンネル絶縁膜の劣化が生じる傾向がある。このため、読み出しディスターブが生じやすい。
読み出しディスターブの影響の大きさを加味して、プロセッサ７１は、プログラム／消去サイクル数が多い物理ブロックＰＢ（ＢＬＫ＃ｇ）を含む論理ブロックＬＢに対する読み出し回数のしきい値Ｔｈｒ２を、プログラム／消去サイクル数が少ない物理ブロック（ＢＬＫ＃ｆ）を含む論理ブロックＬＢに対する読み出し回数のしきい値Ｔｈｒ１より小さい値に設定する。
すなわち、物理ブロック＃ｆのプログラム／消去サイクル数がＣ１である場合、プログラム／消去サイクル数Ｃ１はしきい値ＴｈｒＰ／Ｅより小さいので、しきい値突破処理のしきい値は“Ｔｈｒ１”として設定される。また、物理ブロック＃ｇのプログラム／消去サイクル数がＣ２である場合、プログラム／消去サイクル数Ｃ２はしきい値ＴｈｒＰ／Ｅより大きいので、しきい値突破処理のしきい値は、“Ｔｈｒ１”より小さい“Ｔｈｒ２”として設定される。
これによって、本実施形態のメモリシステムは、使用頻度の高い物理ブロックＰＢにおける読み出しディスターブの影響を軽減できる。
設定されたプログラム／消去サイクル数に関するしきい値に対する大小関係に基づいて、読み出し回数に関するしきい値が設定されてもよい。
プログラム／消去サイクル数は、論理ブロック単位でカウントされてもよい。
（９）第９の実施形態
図２４は、本実施形態のメモリシステムを説明するための模式図である。
カウントターゲットユニットに関する読み出し回数の増加量は、１より大きい値に設定されてもよい。
未書き込み領域を含む物理ブロック（以下では、オープンブロックとよばれる）は、未書き込み領域を含まない物理ブロック（以下では、クローズブロックとよばれる）より、読み出しディスターブが生じやすい場合がある。
未書き込み領域は、その領域内の１つ以上のワード線に関して、当該ワード線に接続されたメモリセルの全てが消去状態である領域である。
本実施形態において、オープンブロックに対応するＦｉｎｅカウンタ８１０における読み出し回数の増加量は、クローズブロックの読み出し回数の増加量より大きくされる。
図２４に示されるように、物理ブロック内の物理ワード線単位の書き込み状況が、ＲＡＭ７４内のテーブル（以下では、オープンブロックリストとよばれる）ＴＢＬｙに格納されている。図２４において、ハッチングが付された領域ＷＡは書き込み領域に対応し、白抜きで示される領域ＮＷＡは未書き込み領域に対応する。
例えば、識別番号＃ＢＬＫｆの物理ブロックＰＢは、未書き込み領域を含まずに、書き込み領域ＷＡのみで満たされているクローズブロックである。識別番号＃ＢＬＫｇの物理ブロックＰＢは、未書き込み領域ＮＷＡを含むオープンブロックである。この時、識別番号＃ＢＬＫｇはオープンブロックリストＴＢＬｙに含まれ、識別番号＃ＢＬＫｆはオープンブロックリストＴＢＬｙに含まれない。
クローズブロックに対して読み出し動作が実行された場合において、プロセッサ７１は、識別番号がオープンブロックリストＴＢＬｙに含まれているか否かに基づいて、クローズブロックに対応するエントリユニット（カウンタレジスタ）の読み出し回数Ｐに、“１”を加算する。
オープンブロックに対して読み出し動作が実行された場合において、プロセッサ７１は、識別番号がオープンブロックリストＴＢＬｙに含まれているか否かに基づいて、オープンブロックに対応するエントリユニットの読み出し回数Ｑに、“１”より大きい値（例えば、“２”）を加算する。
これによって、本実施形態のメモリシステムは、未書き込み領域ＮＷＡを含む物理ブロックＰＢにおける読み出しディスターブの影響を軽減できる。
（１０） その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：メモリデバイス、２：コントローラ、７１：プロセッサ、８０：カウント回路、８１０，８１０Ａ，８２０，８３０：カウンタ。

Claims (14)

  1. 複数の第１の単位と、前記複数の第１の単位を含む少なくとも１つの第２の単位と、を含むメモリセルアレイを有するメモリデバイスと、
    前記複数の第１の単位における第１の読み出し回数をそれぞれカウントし、前記複数の第１の単位のうちの１つの第１の単位の、前記第１の読み出し回数が第１の値に達している場合に、前記１つの第１の単位を含む前記第２の単位に対する第２の回数を更新し、前記第２の回数が第２の値に達している場合に、前記第２の単位に含まれる少なくとも１つの前記第１の単位に記憶されているデータを書き換えるか否か判断するコントローラと、
    を具備するメモリシステム。
  2. 前記コントローラは、
    前記第１の読み出し回数をカウントする第１のカウンタと、
    前記第２の回数をカウントする第２のカウンタと、
    を含む、
    請求項１に記載のメモリシステム。
  3. 前記コントローラは、
    前記第１の単位の個数と同数の前記第１のカウンタを有し、
    前記第２の単位の個数と同数の前記第２のカウンタを有する、
    請求項２に記載のメモリシステム。
  4. 前記コントローラは、
    前記複数の第１の単位の個数よりも少ない前記第１のカウンタを有し、
    前記コントローラは、
    前記複数の第１の単位のうち、読み出し対象となる第１の単位を動的に選択したことに応じて、前記第１のカウンタによる前記第１の読み出し回数のカウント対象となる前記第１の単位を動的に変更する、
    請求項２に記載のメモリシステム。
  5. 前記コントローラは、前記第１の読み出し回数に関する第１のデータと、前記第1のデータが参照された時間を示す第２のデータと、を保持し、
    前記コントローラは、前記第２のデータに応じて、前記第１のカウンタによる前記第１の読み出し回数のカウント対象となる前記第１の単位を動的に変更する、
    請求項４に記載のメモリシステム。
  6. 前記複数の第１の単位の中から選択された前記第１の単位に消去動作が実行された時に、前記選択された第１の単位に対応する前記第１の読み出し回数の値がリセットされる、
    請求項５に記載のメモリシステム。
  7. 前記第１の読み出し回数は、第１のデータサイズで示され、
    前記第２の回数は、第２のデータサイズで示される、
    請求項１乃至６のうちいずれか１項に記載のメモリシステム。
  8. 前記メモリデバイスは、前記メモリセルアレイ内に、１つ以上の物理ブロックを有し、
    前記第１の単位は、前記物理ブロックに対応し、
    前記第２の単位は、前記物理ブロックを複数含む論理ブロックに対応する、
    請求項１乃至７のうちいずれか１項に記載のメモリシステム。
  9. 前記メモリセルアレイは、複数の第２の単位を含む第３の単位を少なくとも１つ含み、
    前記コントローラはさらに、
    前記複数の第２の単位のうちの１つの第２の単位の、第２の読み出し回数が第３の値に達している場合に、前記１つの第２の単位を含む前記第３の単位に対する第３の回数を更新し、
    前記第３の回数が第４の値に達している場合に、前記第３の単位に含まれる少なくとも１つの前記第２の単位に記憶されているデータを書き換えるか否か判断する
    請求項１乃至８のうちいずれか１項に記載のメモリシステム。
  10. 前記メモリデバイスは、前記メモリセルアレイ内に、１つ以上の物理ブロックを有し、前記１つ以上の物理ブロックのそれぞれは、複数の物理ワード線を有し、
    前記第１の単位は、前記物理ワード線に対応し、
    前記第２の単位は、前記物理ワード線を複数含む論理ワード線に対応する、
    請求項９に記載のメモリシステム。
  11. 前記メモリデバイスは、前記メモリセルアレイ内に、１つ以上の物理ブロックを有し、前記１つ以上の物理ブロックのそれぞれは、複数の物理ワード線を有し、
    前記第１の単位は、前記物理ワード線に対応し、
    前記第２の単位は、前記物理ワード線を複数含む論理ワード線に対応し、
    前記第３の単位は、前記論理ワード線を複数含む論理ブロックに対応する、
    請求項９に記載のメモリシステム。
  12. 前記第１の値及び第２の値の少なくとも一方は、前記複数の第１の単位に対する消去回数に応じて変更される、
    請求項１乃至１１のうちいずれか１項に記載のメモリシステム。
  13. 前記複数の第１の単位のうちデータの未書き込み領域を含む第１の単位に対して読み出し動作が行われた場合の前記第１の読み出し回数の増加量は、前記複数の第1の単位のうちデータの未書き込み領域を含まない第1の単位に対して読み出し動作が行われた場合の前記第１の読み出し回数の増加量より大きい、
    請求項１乃至１２のうちいずれか１項に記載のメモリシステム。
  14. 複数の第１の単位と、前記複数の第1の単位を含む少なくとも１つの第２の単位と、を含むメモリセルアレイを有するメモリデバイスと、
    前記複数の第１の単位における第１の読み出し回数をそれぞれカウントし、前記複数の第１の単位のうちの１つの第１の単位の、前記第１の読み出し回数が第１の値に達している場合に、前記１つの第１の単位を含む前記第２の単位に対する第２の回数を更新し、前記第１の読み出し回数と前記第２の回数との合計値が第２の値に達している場合に、前記第２の単位に含まれる少なくとも１つの前記第１の単位に記憶されているデータを書き換えるか否か判断するコントローラと、
    を具備するメモリシステム。
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