JP3938309B2 - リードディスターブを緩和したフラッシュメモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，不揮発性メモリであるフラッシュメモリに関し，特に，リードディスターブを緩和したNAND型のフラッシュメモリに関する。
【０００２】
【従来の技術】
半導体不揮発性メモリは，電源をオフにした状態でもデータを記憶することができ，携帯情報端末や携帯電話などで広く利用されている。半導体不揮発性メモリには，NOR型とNAND型のフラッシュメモリとがあり，そのうち，NAND型のフラッシュメモリは，大容量の普及型のメモリである。
【０００３】
従来のNAND型フラッシュメモリは，複数のセグメントがビット線に接続され，各セグメントは，縦列に接続された複数のメモリセルからなる。そして，セグメント選択信号により選択されたセグメントがビット線に接続され，リードとライトの対象になる。このセグメント選択信号によって各ビット線に接続される複数のセグメントが，メモリセルブロックを構成する。従って，セグメント選択信号は，メモリセルブロック選択信号である。
【０００４】
更に，選択されたメモリセルブロック内では，リード時において，セグメント内の非選択ワード線に高い電圧を印加して，記憶データにかかわらずセルトランジスタを導通状態に制御し，セグメント内の選択ワード線に記憶データ「１」「０」の中間電圧を印加し，記憶データに応じて選択セルトランジスタを導通または非導通状態に制御する。例えば，選択ワード線に０Ｖを印加し，非選択ワード線には４Ｖを印加する。
【０００５】
フラッシュメモリのセルトランジスタは，半導体基板表面に形成されたソース，ドレイン領域間のチャネル領域の上に，絶縁膜を介してフローティングゲート及びコントロールゲートを形成した構成になっている。そして，プログラム時は，コントロールゲート及びドレインに高い電圧を印加して，トンネル現象によりチャージ（電子）をフローティングゲートに注入して，その閾値電圧を高くする。これがプログラム状態（データ０）である。また，消去時は，コントロールゲートに低い電圧（または負電圧）を印加し，ソースに高い電圧を印加して，フローティングゲートからチャージを引き抜くことで，その閾値電圧を低くする。これが消去状態（データ１）である。
【０００６】
【発明が解決しようとする課題】
NAND型のフラッシュメモリには，リードディスターブとオーバープログラムの問題がある。リードディスターブとは，選択ブロック（選択セグメント）内の非選択ワード線に比較的高い電圧が印加されるため，非選択ワード線に接続されたメモリセルは，リード時において軽いプログラム動作状態になる。このような電界ストレスを受けることにより，フローティングゲート内のチャージの数が増加し，メモリセルの閾値電圧を上昇させる。その結果，消去状態（データ１）のメモリセルは，閾値電圧が上昇して，プログラム状態（データ０）に変化することがある。NAND型のフラッシュメモリがセグメント構成のため，リード時において選択ブロック内のワード線の大部分を占める非選択ワード線に高い電圧を印加する必要がある。そのため，このリードディスターブ現象は，NOR型のフラッシュメモリに比較するとより大きな影響を及ぼす。
【０００７】
上記のリードディスターブ現象を抑えるためには，単純に非選択ワード線の印加電圧を低く設定すれば良い。しかしながら，非選択ワード線の電圧を低くすると，オーバープログラムされたメモリセルに対して，リード不良を招くことになる。
【０００８】
オーバープログラムは，メモリセルへのプログラムと消去（両者合わせてライト動作）の回数が多くなり，メモリセルのドレインとフローティングゲート間のトンネル酸化膜が劣化すると生じる現象である。即ち，トンネル酸化膜の劣化により，同じプログラム動作でも過剰な電子がフローティングゲートに印加され，閾値電圧が過剰に高くなる。これがオーバープログラムされた状態である。
【０００９】
従って，頻繁にライト動作（プログラム及び消去）が行われるメモリセルは，オーバープログラム状態になりやすい。オーバープログラム状態のメモリセルは，その閾値電圧が高いので，リード動作において，非選択ワード線の電圧を低く設定すると，非選択ワード線を導通させることができず，リード不良を招くことになる。
【００１０】
そこで，本発明の目的は，リードディスターブを抑制して，オーバープログラム状態のメモリセルに対してもリード不良を生じないようにした不揮発性メモリを提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，NAND型のフラッシュメモリのメモリセルアレイを，第１のセルアレイと第２のセルアレイとに分割し，リード時において，第１のセルアレイの非選択ワード線には第１の電圧を印加し，第２のセルアレイの非選択ワード線には第１の電圧より低い第２の電圧を印加することを特徴とする。第１のセルアレイは，ライト動作回数が比較的大きく，従って，ライト動作の繰り返しによりオーバープログラム状態になりやすいのに対して，第２のセルアレイは，ライト動作回数が比較的小さく，従って，オーバープログラム状態にはなりにくい。その結果，第１のセルアレイの非選択ワード線の電圧を高くして，オーバープログラムが発生してもリード不良を回避するようにし，第２のセルアレイの非選択ワード線の電圧は低くして，リードディスターブを抑制してデータが変化することを回避するようにする。
【００１２】
第１のセルアレイと第２のセルアレイの分け方は，種々の方法があり，所定の境界アドレスより上位アドレスのセルアレイ（またはメモリセルブロック）及び下位アドレスのセルアレイ（またはメモリセルブロック）に，第１及び第２のセルアレイをそれぞれ割り当てる方法と，複数のメモリセルブロックに対して，個別に第１または第２のセルアレイを割り当てる方法とがある。また，その設定を，外部から設定可能にすることで，ユーザがカスタマイズすることができるようにする。
【００１３】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１４】
図１は，NAND型のフラッシュメモリのメモリセルアレイの構成を示す図である。メモリセルアレイMCAは，Ｎ個のメモリセルブロックMB0〜MBNに分割されている。メモリセルアレイMCA内には，複数のビット線BLと，各ビット線に接続された複数のセグメントSGと，各セグメント内に設けられた複数のメモリセルMCと，それに接続される複数のワード線WLとが設けられる。
【００１５】
セグメントSGには，複数（図中では１６個）のメモリセルMCが縦列に接続され，その一方が第１のセグメントゲートSGG10,SGG11,SGG12を介してビット線BLに接続され，その他方が第２のセグメントゲートSGG20,SGG21,SGG22を介してセル内ソース電圧ARRVSSに接続される。
【００１６】
そして，リード動作では，例えば，メモリセルブロックMB0が選択された場合は，セグメント選択信号SG10,SG20がＨレベルに制御され，第１及び第２のセグメントゲートSGG10,SGG20が導通し，１６個のメモリセルからなるセグメントが，ビット線BLとセル内ソース電圧ARRVSSとの間に接続される。１６個のメモリセルMCに接続される１６本のワード線のうち，１５本の非選択ワード線には高い電圧が印加され，１本の選択ワード線にはデータ「０」と「１」に対応する閾値電圧の中間の電圧が印加される。一例では，非選択ワード線は４Ｖまたはそれより低い電圧，選択ワード線は０Ｖである。
【００１７】
その結果，セグメント内の１６個のメモリセルのうち，１５個の非選択メモリセルは全て導通状態になり，１個の選択メモリセルのみは，記憶データに応じて導通または非導通になる。それに伴い，ビット線BLに電流が流れるか流れないかの状態が生成される。各ビット線BL0,BL1に接続されたページバッファPBは，そのビット線電流の有無を検出し，読み出しデータをラッチする。
【００１８】
また，プログラム動作時には，同様にセグメントがビット線BLに接続され，プログラムしたいメモリセルが接続されたビット線BLが０Ｖに、と選択ワード線が高い電位に制御される。それにより，選択されたメモリセルのドレインからトンネル現象によりチャージ（電子）がフローティングゲート内に注入される。これに伴い，そのメモリセルの閾値電圧は正電圧になる。
【００１９】
一方，消去動作時には，選択されたメモリセルブロック内の全てのセグメントにおいて，ビット線BLがフローティング状態，全ワード線が負電圧，セル内ソース電圧ARRVSSがフローティング状態または高い電圧にそれぞれ制御される。その結果，全てのメモリセルにおいて，フローティングゲート内のチャージがソースに引き抜かれ，全てのメモリセルの閾値電圧は負電圧になる。
【００２０】
図２は，NAND型フラッシュメモリの全体構成図である。メモリセルアレイMCAに隣接して，ローアドレスが一旦格納されるローアドレスバッファRABufと，そのローアドレスをデコードしてワード線を駆動するローデコーダ・ドライバRDEC/DRと，メモリセルアレイのビット線状態を検出するセンスアンプSAとその検出データを格納するデータレジスタDRからなるページバッファPBと，コラムアドレスバッファCABufと，コラムアドレスデコーダCDECとが設けられる。ローデコーダ・ドライバRDEC/DRは，リード動作において，選択されたワード線を選択ワード線電位にドライブし，非選択のワード線を非選択ワード線電位にドライブする。
【００２１】
更にメモリは，入出力端子I/O0-7から供給されるアドレス，データ，コマンドの入力と，データの出力とを制御するI/Oコントロール回路IOCONと，チップイネーブル信号CE#，コマンドラッチイネーブル信号CLE，アドレスラッチイネーブル信号ALE，ライトイネーブル信号WE#，リードイネーブル信号RE#，ライトプロテクト信号WP#，スペアイネーブル信号SE#などの制御信号を入力して内部の動作を制御するコントロール回路CONTとを有する。
【００２２】
そして，メモリは，プログラム動作中，消去動作中及びメモリセルからページバッファPBへデータ転送中の時にビジー信号を出力するレディービジー出力回路R/Bと，電源電圧より高い電圧VPPを生成する高電圧発生回路VPPGENとを有する。この高電圧発生回路が生成する高電圧VPPが，リード動作時に非選択ワード線に印加される電圧である。また，高電圧VPPは，プログラム時に選択ワード線に印加される電圧でもある。
【００２３】
高電圧発生回路VPPGENは，電圧制御信号EN1,2を供給され，それに応じて，リード動作時の非選択ワード線電圧を生成する。電圧制御信号EN1,2は，電圧制御信号生成回路３０にて生成される。この電圧制御信号生成回路については，後に詳述する。
【００２４】
コントロール回路CONTは，コマンドレジスタCMDREG内のコマンドと上記制御信号に従って，対応する内部動作を制御する。アドレスレジスタADDREGは，外部から入力されるアドレスを一旦格納し，両アドレスバッファCABuf，RABufに供給する。また，ステータスレジスタSTREGは，チップレディ中であること，プログラムと消去が正常終了したこと，ライトプロテクト中であることなどの内部ステータス信号を格納し，I/Oコントロール回路IOCONを介して外部に出力する。
【００２５】
図３は，本実施の形態におけるメモリセルアレイの構成例を示す図である。メモリセルアレイMCAは，図１に示したとおり，複数のメモリセルブロックで構成される。そして，図３の例では，境界アドレス（バウンダリアドレス）BAより低いアドレスの領域が，ライト回数が多い第１のメモリセルブロック群MCA1に割り当てられ，境界アドレスBAより高いアドレスの領域が，ライト回数が少なく制限される第２のメモリセルブロック群MCA2に割り当てられている。
【００２６】
第１のメモリセルブロック群MCA1は，従来と同様に通常の書き換え回数を保証するメモリセルアレイであり，従って，仕様で保証された比較的大きいライト回数を保証する。それに伴い，メモリセルがオーバープログラム状態になる可能性があり，リード時の非選択ワード線の電圧Vnswlが比較的高く設定されている。それにより，リード不良を回避することができる。
【００２７】
一方，第２のメモリセルブロック群MCA2は，書き換え回数が比較的低く制限された（少なくとも第１のメモリセルブロック群よりも少ない書き換え回数）メモリセルアレイ領域である。従って，オーバープログラム状態になる可能性は低く，むしろ，リード動作時のリードディスターブによるデータの変化を回避するために，非選択ワード線の電位Vnswlが，第１のメモリセルブロック群よりも低く設定される。第２のメモリセル領域では，オーバープログラム状態になる可能性が低いので，非選択ワード線の電圧を低く設定しても，リード不良が発生する確率は低い。
【００２８】
図４は，本実施の形態におけるメモリセルアレイの別の構成例を示す図である。メモリセルアレイMCAは，図１に示したとおり，複数のメモリセルブロックで構成される。そして，図４の例では，８つのメモリセルブロックMB0-7のうち，２つのメモリセルブロックMB2，MB6が第２のメモリセルブロックに割り当てられ，残りの６つのメモリセルブロックが第１のメモリセルブロックに割り当てられている。
【００２９】
この割り当ては，出荷前の工程で適宜行われても良く，また，出荷後にユーザにより適宜に行われても良い。しかも，任意のメモリセルブロックを第２のメモリセルブロックに割り当てることができる。但し，一旦第１のメモリセルブロックに割り当てられたら，その後第２のメモリセルブロックに変更することは禁止される。第２のメモリセルブロックに割り当てられた後，第１のメモリセルブロックに変更することは許可される。この割り当ての変更は，メモリコントローラ側で行うこともできるし，後述する第２メモリセルブロックのブロックアドレスを記憶するメモリへの書き換えによっても行うことができる。
【００３０】
図４においても，第１のメモリセルブロックは，比較的高い書き換え回数が保証され，それに対応して，リード時の非選択ワード線の電圧が比較的高く設定される。第２のメモリセルブロックは，比較的低い書き換え回数しか保証されず，それに対応して，リード時の非選択ワード線の電圧が比較的低く設定される。
【００３１】
図３，４の例において，第２のメモリセルブロック領域は，書き換え回数が制限されて，例えばＲＯＭのように使用される。例えば，コントロールゲートのブートプログラムや制御プログラムが格納されるメモリ領域として使用される。一方で，第１のメモリセルブロック領域は，通常のフラッシュメモリとして利用され，仕様で保証された書き換え回数まで，データのプログラムと消去を行うことができる。従って，データを格納するランダムアクセスメモリ領域として利用される。
【００３２】
図５は，高電圧を制御する電圧制御回路を示す図である。高電圧発生回路VPPGENは，高電圧VPPを生成するチャージポンプ回路１０と，供給される電圧制御信号EN1,2に応じて，チャージポンプ回路が生成した高電圧VPPの電位を調整する電圧制御回路２０とを有する。電圧制御回路２０は，チャージポンプ回路１０による昇圧電圧VPPに対応する電位をノードN1に生成し，そのノードN1の電位と基準電位VREFとを比較して，比較結果によってトランジスタN14を導通，非導通に制御することで，昇圧電圧VPPを所定の電位に制御する。
【００３３】
ノードN1は，カップリング容量C1と電圧制御信号EN1,2に応じて選択されるカップリング容量C2またはC3との接続点であり，昇圧電圧VPPをそれらの容量比に応じて降圧した電位を有する。容量C2,C3は，容量がC2＞C3の関係を有する。リード動作時において，第１のメモリセルアレイ領域が選択された時は，第１の電圧制御信号EN1がＨレベルになり，第２のメモリセルアレイ領域が選択された時は，第２の電圧制御信号EN2がＨレベルになる。
【００３４】
第１の電圧制御信号EN1がＨレベルになると，トランジスタN10が導通状態になり，ノードN1の電位は，容量C1,C2に応じた，VPP*C1／(C1+C2)になる。一方，第２の電圧制御信号EN2がＨレベルになると，トランジスタN12が導通状態になり，ノードN1の電位は，容量C1,C3に応じた，VPP*C1／(C1+C3)になる。容量C2,C3はC2＞C3であるため，EN1=Hの時のほうがEN2=Hの時よりもノードN1の電位は低くなる。比較回路２２は，ノードN1の電位と基準電位VREFとを比較して，比較結果をインバータ２４を介して電圧制御トランジスタN14のゲートに与える。N1＞VREFの時は，比較回路２２はＬレベルを出力し，トランジスタN14はより導通状態に制御され，昇圧電圧VPPは下がる。昇圧電圧VPPが下がると，ノードN1の電位も下がり，比較回路２２はＨレベルを出力し，トランジスタN14はより非導通状態に制御され，昇圧電圧VPPは上がる。かくして，昇圧電圧VPPは，ノードN1の電位に応じたレベルでバランスすることになる。
【００３５】
従って，ノードN1の電位は，EN1=Hの時に低くなるので，昇圧電圧VPPはより高い電位まで調整された状態でバランスする。一方，ノードN1の電位は，EN2=Hの時に上記よりも高くなるので，昇圧電圧VPPは上記よりも低い電圧で調整された状態でバランスする。この調整された昇圧電圧VPPが，ローデコーダRDECに供給され，非選択ワード線の電位として使用される。つまり，第１のメモリアレイ群が選択されると，昇圧電圧VPPは高くなり，リード動作時の非選択ワード線の電位は，比較的高くなる。一方，第２のメモリセルアレイ群が選択されると，昇圧電圧VPPは上記に比較して低くなり，リード動作時の非選択ワード線の電位は，比較的低くなる。
【００３６】
本実施の形態では，上記の基準電位VREFは，例えば1.3Vに設定され，EN1=Hの時に昇圧電圧VPP=4.0Ｖに制御され，EN2=Hの時に昇圧電圧VPP=3.6Ｖに制御される。
【００３７】
図６は，電圧制御信号生成回路の一例を示す図である。この電圧制御信号生成回路３０は，図３に示したメモリセルアレイ構成に対応するものであり，出荷時に若しくはユーザにより設定される境界アドレスBAと，メモリセルブロックを選択する内部アドレスAddとをアドレス比較部３４で比較して，内部アドレスAddが境界アドレスBA未満であれば，第１の電圧制御信号EN1をＨレベルに，第２の電圧制御信号EN2をＬレベルに制御する。また，内部アドレスAddが境界アドレスBA以上であれば，第１の電圧制御信号EN1をＬレベルに，第２の電圧制御信号EN2をＨレベルに制御する。
【００３８】
境界アドレス記憶部３２は，外部から書き込み可能な不揮発性メモリで構成され，出荷時若しくはユーザにより，任意の境界アドレスを設定することができる。
【００３９】
また，この電圧制御信号生成回路３０のアドレス比較部３４は，コントロール回路CONTからの制御信号S10を供給され，リード動作時において，内部アドレスAddと境界アドレスBAとを比較し，第１又は第２の電圧制御信号EN1,EN2のいずれか一方をＨレベルに制御する。また，リード動作以外では，第１の電圧制御信号EN1をＨレベルに制御し，昇圧電圧VPPが高い電位に調整されるようにする。
【００４０】
また，プログラム動作時に，フローティングゲートに十分なチャージが注入されて閾値電圧が所望のレベルまで上昇したかを確認するプログラムベリファイ動作が行われる。このベリファイ動作は，リード動作と類似する動作であり，この時においても，リード動作時と同様に，第１のメモリセルアレイ領域と第２のメモリセルアレイ領域とで非選択ワード線電位を異ならせるようにしてもよい。その場合は，アドレス比較部２４は，制御信号S10に応答して，アドレスの比較動作を行う。
【００４１】
図７は，電圧制御信号生成回路の別の例を示す図である。この電圧制御信号生成回路３０は，図３のメモリセルアレイ構成または図４のメモリセルアレイ構成に対応した例である。図７の電圧制御信号生成回路３０は，外部制御ピン３６と，インバータ３７，３８とで構成され，外部制御ピン３６に供給される制御信号に応じて，第１の電圧制御信号EN1または第２の電圧制御信号EN2をＨレベルに制御する。
【００４２】
図７の電圧制御信号生成回路では，フラッシュメモリを制御するメモリコントローラが，制御中の動作（リード動作，プログラム動作など）及びアクセス対象のメモリセルブロックに応じて，第１または第２の電圧制御信号EN1,EN2のいずれか一方をＨレベルに制御するコントロール信号を，外部制御ピン３６に供給する。つまり，メモリコントローラが，フラッシュメモリのメモリマップを保持し，それに応じて電圧制御信号EN1,2を制御する。このメモリマップには，第１のメモリセルブロックと第２のメモリセルブロックのマップが含まれる。
【００４３】
従って，図３のメモリセルアレイ構成であれば，メモリコントローラは，リード動作時において，境界アドレスBA以上のアドレスをアクセスするときは，第２の電圧制御信号EN2をＨレベルにするコントロール信号（CP=H）を供給し，境界アドレスBA未満のアドレスをアクセスするときは，第１の電圧制御信号EN1をＨレベルにするコントロール信号（CP=L）を供給する。また，図４のメモリセルアレイ構成であっても，同様に，メモリコントローラがコントロール信号を供給することで，電圧制御信号生成回路３０に，アクセス対象メモリセルブロックに対応した電圧制御信号を生成させることができる。更に，メモリコントローラは，動作モードに応じて，そのコントロール信号を供給して，非選択ワード線の電位を，第１の電位かそれより低い第２の電位かに任意に制御することができる。
【００４４】
図８は，更に電圧制御信号生成回路の別の例を示す図である。この電圧制御信号生成回路３０は，第２のメモリセルブロックに指定されたメモリセルブロックのブロックアドレスを記憶するブロック情報記憶領域４０を有する。そして，このブロック情報記憶領域４０はブロック情報記憶ユニット42-0〜42-nに分割されている。第２のメモリセルブロックへのアクセスか否かを判定するメモリセルブロック判定回路44-0〜44-nは，このブロック情報記憶領域４０の各ブロック情報記憶ユニット42-0〜42-nと，ページバッファ４６と，アドレス判定回路４８とをそれぞれ有する。そして，メモリセルブロック判定回路44-0〜44-nは，メモリセルブロックの数（ｎ個）だけ設けられる。
【００４５】
ブロック情報記憶ユニット42-0は，通常のメモリセルアレイと同様に，メモリセルMCとその両側に接続されるセグメントゲートSGG1,SGG2とで構成されるセグメントを，ブロックアドレスのビット数だけ有する。第２のセグメントゲートSGG2は，セルアレイ内ソース電圧ARVSSに接続され，第１のセグメントゲートSGG1は，ページバッファ４６に接続される。ブロック情報記憶ユニット42-0は，第２のメモリセルアレイ群に割り当てられたメモリセルブロックのブロックアドレスを記憶する。そして，その記憶されたブロックアドレスが，ページバッファ４６により読み出され，アドレス判定回路４８が，その記憶されたブロックアドレスと外部から供給されたブロックアドレスBAddとが一致するか否かを判定する。
【００４６】
アドレス判定回路４８は，一致信号M(0)を電圧制御信号出力回路５０に供給する。別のメモリセルアレイ判定回路４８も，それぞれの一致信号M(1)〜M(n)を電圧制御信号出力回路５０に供給する。そして，電圧制御信号出力回路５０は，全ての一致信号M(0)〜M(n)が不一致であれば，第１の電圧制御信号EN1をＨレベルにし，一つでも一致信号が一致であれば，第２の電圧制御信号EN2をＨレベルにする。
【００４７】
従って，図８の電圧制御信号生成回路３０は，図３または図４のメモリセルアレイ構成に適用可能であり，各メモリセルブロック毎に第２のメモリセルブロックに設定可能であるので，図４のメモリセルアレイ構成により適した回路である。
【００４８】
メモリセルブロック判定回路４４は，メモリセルブロックの数（ｎ個）設けられているので，メモリセルブロックを，最大でｎ個まで第２のメモリセルブロックに割り当てることができる。つまり，全てのメモリセルブロックを第２のメモリセルブロック群に割り当てることができる。そして，フラッシュメモリが最大でｋ個（ｋ＜ｎ）までしか第２のメモリセルブロックへの指定を許可していない場合は，メモリセルブロック判定回路４４は，ｋ個設けられれば良い。
【００４９】
或いは，ブロック情報記憶ユニット４２に，第２のメモリセルブロックに割り当てられるブロックアドレス，または第１のメモリセルブロックに割り当てられるブロックアドレスのいずれかを記憶することができる場合は，メモリセルブロック判定回路４４は，ブロック数ｎの半分の数で良いことになる。その場合は，後述する電圧制御信号出力回路の構成も選択的に変更可能にする必要がある。
【００５０】
図９は，図８の電圧制御信号生成回路のページバッファとアドレス判定回路の構成を示す図である。ページバッファ４６では，ブロック情報記憶ユニット４２のセグメントのビット線BLに，ビット線制御信号BLCNTRLで導通するＮチャネルトランジスタN25が接続される。ワード線WLが選択ワード線電位に制御された状態で，メモリセルMCの閾値が低い場合（消去状態でデータ１を記憶）は，メモリセルが導通しビット線BLがＬレベル，ノードSNSがＬレベルになる。ノードSNSのＬレベルにより，インバータ５２がＨレベルを出力して，ラッチトランジスタN22を導通して，ノードSNSのＬレベルにラッチする。
【００５１】
ノードSNSのＬレベルに応答して，第１のトランスファゲートTG(L)が導通し，供給されるブロックアドレスBAdd(0)もＬレベルであれば，インバータ５４により反転されたＨレベルが出力信号OUT(0)として出力される。供給されるブロックアドレスBAdd(0)がＨレベルなら，Ｌレベルが出力信号OUT(0)として出力される。
【００５２】
一方，メモリセルMCの閾値が高い場合は，メモリセルが非導通になり，ノードSNSがＨレベルになり，それに伴い，ＰチャネルトランジスタP21が導通して，その状態をラッチする。従って，アドレス判定回路４８内の第２のトランスファーゲートTG(H)が導通し，供給されるブロックアドレスBAdd(0)もＨレベルであれば，Ｈレベルの出力信号OUT(0)が出力される。つまり，アドレス判定回路４８は，ENOR回路としての機能を有し，供給されるブロックアドレスBAddと，ブロック情報記憶ユニット42-0に記憶されたブロックアドレスが一致すれば，Ｈレベルを出力し，不一致であればＬレベルを出力する。
【００５３】
アドレス判定回路４８内のNANDゲート５６は，他の出力信号OUT(1)〜OUT(l)も供給され，全てのブロックアドレスが一致したときに，NANDゲート５６がＬレベルを出力し，一致信号M(k)をＨレベルにする。ブロックアドレスの一つでも不一致であれば，一致信号M(k)はＬレベルになる。
【００５４】
ページバッファ内のトランジスタP20は，ゲートにバイアス信号BIASが供給されノードSNSに一定の電流を供給する。また，トランジスタN23は，リセット信号RSTにより制御されるリセット用トランジスタである。リセット信号RSTによりトランジスタN23が導通すると，トランジスタP21が導通し，ノードSNSがＨレベルにリセットされる。そして，トランジスタN24は，プログラム信号CPGMにより制御され，ブロック情報記憶ユニット42内にブロックアドレスを書き込む時に導通して，外部アドレスBAddからのブロックアドレスの書き込みを可能にし，ブロック情報記憶ユニット42のブロックアドレスを読み出す時に非導通になる。
【００５５】
図９に示されたページバッファ回路４６は，図１に示したページバッファ群PBのページバッファ回路と略同じ構成である。
【００５６】
図１０は，図８の電圧制御信号生成回路３０の電圧制御信号出力回路５０の構成を示す図である。電圧制御信号出力回路５０は，各アドレス判定回路４８からの一致信号M(0)〜M(n)を入力するNORゲート５８と，インバータ５９，６０とを有する。そして，一致信号M(0)〜M(n)のいずれかがＨレベルになると，第２の電圧制御信号EN2がＨレベルに制御され，全てがＬレベルの時に，第１の電圧制御信号EN1がＬレベルに制御される。
【００５７】
前述したブロック情報記憶ユニット４２に記憶するブロックアドレスを，第１のブロックのアドレスか，第２のブロックのアドレスかのいずれかに選択可能にした場合は，この電圧制御信号出力回路５０の構成も，それに応じて，変更可能にする必要がある。
【００５８】
以上の通り，出荷時またはユーザが図８に示した電圧制御信号生成回路３０内のブロック情報記憶ユニット42-0〜42-nのいずれかに，第２のメモリセルブロックに指定したいブロックアドレスを書き込むことにより，任意のメモリセルブロックを第２のメモリセルブロックに指定することができる。指定されたメモリセルブロックでは，リード動作時に非選択ワード線の電圧が，第１のメモリセルブロックに比較して低い電圧に制御される。それにより，リードディスターブが回避され，データが変化することが回避される。
【００５９】
以上の実施の形態例では，リード動作時の非選択ワード線の電圧を，第１のメモリセルブロックより，第２のメモリセルブロックのほうが低くなるように制御した。しかし，フラッシュメモリでは，プログラム動作中のプログラムベリファイ動作時にも，リード動作と同等の動作が行われる。従って，プログラムベリファイ動作時において，非選択ワード線の電位を，第２のメモリセルブロックで低く設定しても良い。但し，第２のメモリセルブロックは，そもそもプログラム回数が制限されているので，プログラムベリファイ動作の回数も少ない。従って，非選択ワード線の電位を通常通り高くしても，それに伴うリードディスターブの影響は少ない。逆に言えば，非選択ワード線の電位を通常より低く設定しても，リードディスターブの影響を抑える効果はそれほど大きくない。
【００６０】
また，図８に示した電圧制御信号生成回路のブロック情報記憶ユニット４２に，メモリセルブロックのブロックアドレスのうち，一部の上位アドレスのみを記憶するようにしても良い。その場合は，図３のメモリセルアレイ構成を実現することができる。また，ブロック情報記憶ユニット４２に，メモリセルブロックのブロックアドレスのうち，一部の下位アドレスのみを記憶するようにしても良い。その場合は，図４のメモリセルアレイ構成に類似して，とびとびのメモリセルブロックを第２のメモリセルブロックに割り当てることができる。
【００６１】
更に，図６に示した境界アドレス記憶部３２の境界アドレスを，変更可能にしてもよい。その場合は，第２のメモリセルアレイから第１のメモリセルアレイへの変更を伴う境界アドレスの変更，つまり，図３の例では，境界アドレスをより上位のアドレスに変更することのみが許可されることが好ましい。ある程度の回数の書き換えが行われたメモリセルを，第２のメモリセルアレイに割り当てると，オーバープログラムによるリード不良を招くおそれがあるからである。
【００６２】
上記の実施の形態において，より好ましい例では，第２のメモリセルアレイを全メモリセルアレイの一部の領域に設定して，頻繁に読み出しが行われるプログラムやデータを記憶し，第１のメモリセルアレイを全メモリセルアレイの大部分の領域に設定して，頻繁に書き換えが行われるデータを記憶させる。より大きな領域を第１のメモリセルアレイに割り当てることで，頻繁に書き換えが行われてトンネル酸化膜が劣化して読み出し不良が発生した時点で，そのメモリセルブロックの使用を禁止しても，第１のメモリセルアレイを十分な容量に保つことができる。但し，第２のメモリセルアレイは，書き換え回数が制限されているので，トンネル酸化膜が劣化することはない。
【００６３】
以上，実施の形態例をまとめると以下の付記の通りである。
【００６４】
（付記１）不揮発性メモリにおいて，
複数のビット線と，複数のワード線と，前記ビット線にそれぞれ接続され複数のメモリセルが縦列に接続されたセグメントとを有し，前記ワード線が前記メモリセルのゲートに接続されるメモリセルアレイと，
前記セグメント内の選択されたメモリセルのワード線に選択ワード線電圧を印加し，非選択のメモリセルのワード線に当該メモリセルを導通させる非選択ワード線電圧を印加するワードドライバ回路とを有し，
前記メモリセルアレイが，第１のメモリセルアレイと第２のメモリセルアレイとに分割され，前記第１のメモリセルアレイ内での前記非選択ワード線電圧が第１の電圧に，前記第２のメモリセルアレイ内での前記非選択ワード線電圧が前記第１の電圧よりも低い第２の電圧に設定されていることを特徴とする不揮発性メモリ。
【００６５】
（付記２）付記１において，
前記ビット線がそれぞれ複数のセグメントを有し，前記メモリセルアレイは，前記セグメント単位で，前記第１のメモリセルアレイ及び第２のメモリセルアレイに分割されていることを特徴とする不揮発性メモリ。
【００６６】
（付記３）付記１において，
前記メモリセルアレイは，複数のメモリセルブロックを有し，前記メモリセルアレイは，メモリセルブロック単位で，前記第１のメモリセルアレイ及び第２のメモリセルアレイに分割されていることを特徴とする不揮発性メモリ。
【００６７】
（付記４）付記１において，
前記第２のメモリセルアレイの書き換え可能回数が，前記第１のメモリセルアレイの書き換え可能回数よりも少ないことを特徴とする不揮発性メモリ。
【００６８】
（付記５）付記１において，
更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，
当該電圧制御信号生成回路は，前記第１及び第２のメモリセルアレイを区別するアドレスを記憶するアドレス記憶部を有することを特徴とする不揮発性メモリ。
【００６９】
（付記６）付記５において，
前記アドレス記憶部は，前記第１及び第２のメモリセルアレイの境界アドレスを記憶し，前記電圧制御信号生成回路は，供給されるアドレスと当該境界アドレスとを比較し，当該比較結果に応じて前記電圧制御信号を生成することを特徴とする不揮発性メモリ。
【００７０】
（付記７）付記５において，
前記アドレス記憶部は，第１または第２のメモリセルアレイのアドレスを記憶し，前記電圧制御信号生成回路は，供給されるアドレスと当該記憶されたアドレスとを比較し，当該比較結果に応じて前記電圧制御信号を生成することを特徴とする不揮発性メモリ。
【００７１】
（付記８）付記５において，
前記アドレス記憶部は，外部から書き換え可能であることを特徴とする不揮発性メモリ。
【００７２】
（付記９）付記３において，
更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，
当該電圧制御信号生成回路は，前記第１及び第２のメモリセルアレイを区別するブロックアドレスを記憶するブロック情報記憶部を有することを特徴とする不揮発性メモリ。
【００７３】
（付記１０）付記９において，
前記ブロック情報記憶部は，外部から書き換え可能に構成されていることを特徴とする不揮発性メモリ。
【００７４】
（付記１１）付記１において，
更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，当該電圧制御信号生成回路は，外部から供給される制御信号に従って，前記電圧制御信号を生成することを特徴とする不揮発性メモリ。
【００７５】
（付記１２）付記１において，
前記第１のメモリセルアレイの容量が，第２のメモリセルアレイの容量よりも大きいことを特徴とする不揮発性メモリ。
【００７６】
（付記１３）不揮発性メモリにおいて，
複数のビット線と，複数のワード線と，前記ワード線にゲートが接続された複数のメモリセルとを有するメモリセルアレイと，
リード動作時において，選択されたメモリセルのワード線に選択ワード線電圧を印加し，非選択のメモリセルのワード線に当該メモリセルを導通させる非選択ワード線電圧を印加するワードドライバ回路とを有し，
前記メモリセルアレイが，第１の書き換え回数を保証された第１のメモリセルアレイと，前記第１の書き換え回数より少ない第２の書き換え回数まで保証された第２のメモリセルアレイとに分割され，前記第１のメモリセルアレイ内での前記非選択ワード線電圧が第１の電圧に，前記第２のメモリセルアレイ内での前記非選択ワード線電圧が前記第１の電圧よりも低い第２の電圧に設定されていることを特徴とする不揮発性メモリ。
【００７７】
【発明の効果】
以上，本発明によれば，フラッシュメモリのリード不良の発生を抑制し，リードディスターブによるデータの変化を抑制することができる。
【図面の簡単な説明】
【図１】 NAND型のフラッシュメモリのメモリセルアレイの構成を示す図である。
【図２】 NAND型フラッシュメモリの全体構成図である。
【図３】本実施の形態におけるメモリセルアレイの構成例を示す図である。
【図４】本実施の形態におけるメモリセルアレイの別の構成例を示す図である。
【図５】高電圧を制御する電圧制御回路を示す図である。
【図６】電圧制御信号生成回路の一例を示す図である。
【図７】電圧制御信号生成回路の別の例を示す図である。
【図８】電圧制御信号生成回路の別の例を示す図である。
【図９】図８の電圧制御信号生成回路のページバッファとアドレス判定回路の構成を示す図である。
【図１０】図８の電圧制御信号生成回路３０の電圧制御信号出力回路５０の構成を示す図である。
【符号の説明】
MCA メモリセルアレイ
ＢＬ ビット線
ＷＬ ワード線
ＭＣ メモリセル
ＳＧ セグメント
Vnswl 非選択ワード線電圧
VPP 昇圧電圧，高電圧
ＭＢ メモリブロック
ＢＡ 境界アドレス
RDEC/DR ローデコーダ・ドライバ
３０ 電圧制御信号生成回路
【発明の属する技術分野】
本発明は，不揮発性メモリであるフラッシュメモリに関し，特に，リードディスターブを緩和したNAND型のフラッシュメモリに関する。
【０００２】
【従来の技術】
半導体不揮発性メモリは，電源をオフにした状態でもデータを記憶することができ，携帯情報端末や携帯電話などで広く利用されている。半導体不揮発性メモリには，NOR型とNAND型のフラッシュメモリとがあり，そのうち，NAND型のフラッシュメモリは，大容量の普及型のメモリである。
【０００３】
従来のNAND型フラッシュメモリは，複数のセグメントがビット線に接続され，各セグメントは，縦列に接続された複数のメモリセルからなる。そして，セグメント選択信号により選択されたセグメントがビット線に接続され，リードとライトの対象になる。このセグメント選択信号によって各ビット線に接続される複数のセグメントが，メモリセルブロックを構成する。従って，セグメント選択信号は，メモリセルブロック選択信号である。
【０００４】
更に，選択されたメモリセルブロック内では，リード時において，セグメント内の非選択ワード線に高い電圧を印加して，記憶データにかかわらずセルトランジスタを導通状態に制御し，セグメント内の選択ワード線に記憶データ「１」「０」の中間電圧を印加し，記憶データに応じて選択セルトランジスタを導通または非導通状態に制御する。例えば，選択ワード線に０Ｖを印加し，非選択ワード線には４Ｖを印加する。
【０００５】
フラッシュメモリのセルトランジスタは，半導体基板表面に形成されたソース，ドレイン領域間のチャネル領域の上に，絶縁膜を介してフローティングゲート及びコントロールゲートを形成した構成になっている。そして，プログラム時は，コントロールゲート及びドレインに高い電圧を印加して，トンネル現象によりチャージ（電子）をフローティングゲートに注入して，その閾値電圧を高くする。これがプログラム状態（データ０）である。また，消去時は，コントロールゲートに低い電圧（または負電圧）を印加し，ソースに高い電圧を印加して，フローティングゲートからチャージを引き抜くことで，その閾値電圧を低くする。これが消去状態（データ１）である。
【０００６】
【発明が解決しようとする課題】
NAND型のフラッシュメモリには，リードディスターブとオーバープログラムの問題がある。リードディスターブとは，選択ブロック（選択セグメント）内の非選択ワード線に比較的高い電圧が印加されるため，非選択ワード線に接続されたメモリセルは，リード時において軽いプログラム動作状態になる。このような電界ストレスを受けることにより，フローティングゲート内のチャージの数が増加し，メモリセルの閾値電圧を上昇させる。その結果，消去状態（データ１）のメモリセルは，閾値電圧が上昇して，プログラム状態（データ０）に変化することがある。NAND型のフラッシュメモリがセグメント構成のため，リード時において選択ブロック内のワード線の大部分を占める非選択ワード線に高い電圧を印加する必要がある。そのため，このリードディスターブ現象は，NOR型のフラッシュメモリに比較するとより大きな影響を及ぼす。
【０００７】
上記のリードディスターブ現象を抑えるためには，単純に非選択ワード線の印加電圧を低く設定すれば良い。しかしながら，非選択ワード線の電圧を低くすると，オーバープログラムされたメモリセルに対して，リード不良を招くことになる。
【０００８】
オーバープログラムは，メモリセルへのプログラムと消去（両者合わせてライト動作）の回数が多くなり，メモリセルのドレインとフローティングゲート間のトンネル酸化膜が劣化すると生じる現象である。即ち，トンネル酸化膜の劣化により，同じプログラム動作でも過剰な電子がフローティングゲートに印加され，閾値電圧が過剰に高くなる。これがオーバープログラムされた状態である。
【０００９】
従って，頻繁にライト動作（プログラム及び消去）が行われるメモリセルは，オーバープログラム状態になりやすい。オーバープログラム状態のメモリセルは，その閾値電圧が高いので，リード動作において，非選択ワード線の電圧を低く設定すると，非選択ワード線を導通させることができず，リード不良を招くことになる。
【００１０】
そこで，本発明の目的は，リードディスターブを抑制して，オーバープログラム状態のメモリセルに対してもリード不良を生じないようにした不揮発性メモリを提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために，本発明の一つの側面は，NAND型のフラッシュメモリのメモリセルアレイを，第１のセルアレイと第２のセルアレイとに分割し，リード時において，第１のセルアレイの非選択ワード線には第１の電圧を印加し，第２のセルアレイの非選択ワード線には第１の電圧より低い第２の電圧を印加することを特徴とする。第１のセルアレイは，ライト動作回数が比較的大きく，従って，ライト動作の繰り返しによりオーバープログラム状態になりやすいのに対して，第２のセルアレイは，ライト動作回数が比較的小さく，従って，オーバープログラム状態にはなりにくい。その結果，第１のセルアレイの非選択ワード線の電圧を高くして，オーバープログラムが発生してもリード不良を回避するようにし，第２のセルアレイの非選択ワード線の電圧は低くして，リードディスターブを抑制してデータが変化することを回避するようにする。
【００１２】
第１のセルアレイと第２のセルアレイの分け方は，種々の方法があり，所定の境界アドレスより上位アドレスのセルアレイ（またはメモリセルブロック）及び下位アドレスのセルアレイ（またはメモリセルブロック）に，第１及び第２のセルアレイをそれぞれ割り当てる方法と，複数のメモリセルブロックに対して，個別に第１または第２のセルアレイを割り当てる方法とがある。また，その設定を，外部から設定可能にすることで，ユーザがカスタマイズすることができるようにする。
【００１３】
【発明の実施の形態】
以下，図面を参照して本発明の実施の形態例を説明する。しかしながら，本発明の保護範囲は，以下の実施の形態例に限定されるものではなく，特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１４】
図１は，NAND型のフラッシュメモリのメモリセルアレイの構成を示す図である。メモリセルアレイMCAは，Ｎ個のメモリセルブロックMB0〜MBNに分割されている。メモリセルアレイMCA内には，複数のビット線BLと，各ビット線に接続された複数のセグメントSGと，各セグメント内に設けられた複数のメモリセルMCと，それに接続される複数のワード線WLとが設けられる。
【００１５】
セグメントSGには，複数（図中では１６個）のメモリセルMCが縦列に接続され，その一方が第１のセグメントゲートSGG10,SGG11,SGG12を介してビット線BLに接続され，その他方が第２のセグメントゲートSGG20,SGG21,SGG22を介してセル内ソース電圧ARRVSSに接続される。
【００１６】
そして，リード動作では，例えば，メモリセルブロックMB0が選択された場合は，セグメント選択信号SG10,SG20がＨレベルに制御され，第１及び第２のセグメントゲートSGG10,SGG20が導通し，１６個のメモリセルからなるセグメントが，ビット線BLとセル内ソース電圧ARRVSSとの間に接続される。１６個のメモリセルMCに接続される１６本のワード線のうち，１５本の非選択ワード線には高い電圧が印加され，１本の選択ワード線にはデータ「０」と「１」に対応する閾値電圧の中間の電圧が印加される。一例では，非選択ワード線は４Ｖまたはそれより低い電圧，選択ワード線は０Ｖである。
【００１７】
その結果，セグメント内の１６個のメモリセルのうち，１５個の非選択メモリセルは全て導通状態になり，１個の選択メモリセルのみは，記憶データに応じて導通または非導通になる。それに伴い，ビット線BLに電流が流れるか流れないかの状態が生成される。各ビット線BL0,BL1に接続されたページバッファPBは，そのビット線電流の有無を検出し，読み出しデータをラッチする。
【００１８】
また，プログラム動作時には，同様にセグメントがビット線BLに接続され，プログラムしたいメモリセルが接続されたビット線BLが０Ｖに、と選択ワード線が高い電位に制御される。それにより，選択されたメモリセルのドレインからトンネル現象によりチャージ（電子）がフローティングゲート内に注入される。これに伴い，そのメモリセルの閾値電圧は正電圧になる。
【００１９】
一方，消去動作時には，選択されたメモリセルブロック内の全てのセグメントにおいて，ビット線BLがフローティング状態，全ワード線が負電圧，セル内ソース電圧ARRVSSがフローティング状態または高い電圧にそれぞれ制御される。その結果，全てのメモリセルにおいて，フローティングゲート内のチャージがソースに引き抜かれ，全てのメモリセルの閾値電圧は負電圧になる。
【００２０】
図２は，NAND型フラッシュメモリの全体構成図である。メモリセルアレイMCAに隣接して，ローアドレスが一旦格納されるローアドレスバッファRABufと，そのローアドレスをデコードしてワード線を駆動するローデコーダ・ドライバRDEC/DRと，メモリセルアレイのビット線状態を検出するセンスアンプSAとその検出データを格納するデータレジスタDRからなるページバッファPBと，コラムアドレスバッファCABufと，コラムアドレスデコーダCDECとが設けられる。ローデコーダ・ドライバRDEC/DRは，リード動作において，選択されたワード線を選択ワード線電位にドライブし，非選択のワード線を非選択ワード線電位にドライブする。
【００２１】
更にメモリは，入出力端子I/O0-7から供給されるアドレス，データ，コマンドの入力と，データの出力とを制御するI/Oコントロール回路IOCONと，チップイネーブル信号CE#，コマンドラッチイネーブル信号CLE，アドレスラッチイネーブル信号ALE，ライトイネーブル信号WE#，リードイネーブル信号RE#，ライトプロテクト信号WP#，スペアイネーブル信号SE#などの制御信号を入力して内部の動作を制御するコントロール回路CONTとを有する。
【００２２】
そして，メモリは，プログラム動作中，消去動作中及びメモリセルからページバッファPBへデータ転送中の時にビジー信号を出力するレディービジー出力回路R/Bと，電源電圧より高い電圧VPPを生成する高電圧発生回路VPPGENとを有する。この高電圧発生回路が生成する高電圧VPPが，リード動作時に非選択ワード線に印加される電圧である。また，高電圧VPPは，プログラム時に選択ワード線に印加される電圧でもある。
【００２３】
高電圧発生回路VPPGENは，電圧制御信号EN1,2を供給され，それに応じて，リード動作時の非選択ワード線電圧を生成する。電圧制御信号EN1,2は，電圧制御信号生成回路３０にて生成される。この電圧制御信号生成回路については，後に詳述する。
【００２４】
コントロール回路CONTは，コマンドレジスタCMDREG内のコマンドと上記制御信号に従って，対応する内部動作を制御する。アドレスレジスタADDREGは，外部から入力されるアドレスを一旦格納し，両アドレスバッファCABuf，RABufに供給する。また，ステータスレジスタSTREGは，チップレディ中であること，プログラムと消去が正常終了したこと，ライトプロテクト中であることなどの内部ステータス信号を格納し，I/Oコントロール回路IOCONを介して外部に出力する。
【００２５】
図３は，本実施の形態におけるメモリセルアレイの構成例を示す図である。メモリセルアレイMCAは，図１に示したとおり，複数のメモリセルブロックで構成される。そして，図３の例では，境界アドレス（バウンダリアドレス）BAより低いアドレスの領域が，ライト回数が多い第１のメモリセルブロック群MCA1に割り当てられ，境界アドレスBAより高いアドレスの領域が，ライト回数が少なく制限される第２のメモリセルブロック群MCA2に割り当てられている。
【００２６】
第１のメモリセルブロック群MCA1は，従来と同様に通常の書き換え回数を保証するメモリセルアレイであり，従って，仕様で保証された比較的大きいライト回数を保証する。それに伴い，メモリセルがオーバープログラム状態になる可能性があり，リード時の非選択ワード線の電圧Vnswlが比較的高く設定されている。それにより，リード不良を回避することができる。
【００２７】
一方，第２のメモリセルブロック群MCA2は，書き換え回数が比較的低く制限された（少なくとも第１のメモリセルブロック群よりも少ない書き換え回数）メモリセルアレイ領域である。従って，オーバープログラム状態になる可能性は低く，むしろ，リード動作時のリードディスターブによるデータの変化を回避するために，非選択ワード線の電位Vnswlが，第１のメモリセルブロック群よりも低く設定される。第２のメモリセル領域では，オーバープログラム状態になる可能性が低いので，非選択ワード線の電圧を低く設定しても，リード不良が発生する確率は低い。
【００２８】
図４は，本実施の形態におけるメモリセルアレイの別の構成例を示す図である。メモリセルアレイMCAは，図１に示したとおり，複数のメモリセルブロックで構成される。そして，図４の例では，８つのメモリセルブロックMB0-7のうち，２つのメモリセルブロックMB2，MB6が第２のメモリセルブロックに割り当てられ，残りの６つのメモリセルブロックが第１のメモリセルブロックに割り当てられている。
【００２９】
この割り当ては，出荷前の工程で適宜行われても良く，また，出荷後にユーザにより適宜に行われても良い。しかも，任意のメモリセルブロックを第２のメモリセルブロックに割り当てることができる。但し，一旦第１のメモリセルブロックに割り当てられたら，その後第２のメモリセルブロックに変更することは禁止される。第２のメモリセルブロックに割り当てられた後，第１のメモリセルブロックに変更することは許可される。この割り当ての変更は，メモリコントローラ側で行うこともできるし，後述する第２メモリセルブロックのブロックアドレスを記憶するメモリへの書き換えによっても行うことができる。
【００３０】
図４においても，第１のメモリセルブロックは，比較的高い書き換え回数が保証され，それに対応して，リード時の非選択ワード線の電圧が比較的高く設定される。第２のメモリセルブロックは，比較的低い書き換え回数しか保証されず，それに対応して，リード時の非選択ワード線の電圧が比較的低く設定される。
【００３１】
図３，４の例において，第２のメモリセルブロック領域は，書き換え回数が制限されて，例えばＲＯＭのように使用される。例えば，コントロールゲートのブートプログラムや制御プログラムが格納されるメモリ領域として使用される。一方で，第１のメモリセルブロック領域は，通常のフラッシュメモリとして利用され，仕様で保証された書き換え回数まで，データのプログラムと消去を行うことができる。従って，データを格納するランダムアクセスメモリ領域として利用される。
【００３２】
図５は，高電圧を制御する電圧制御回路を示す図である。高電圧発生回路VPPGENは，高電圧VPPを生成するチャージポンプ回路１０と，供給される電圧制御信号EN1,2に応じて，チャージポンプ回路が生成した高電圧VPPの電位を調整する電圧制御回路２０とを有する。電圧制御回路２０は，チャージポンプ回路１０による昇圧電圧VPPに対応する電位をノードN1に生成し，そのノードN1の電位と基準電位VREFとを比較して，比較結果によってトランジスタN14を導通，非導通に制御することで，昇圧電圧VPPを所定の電位に制御する。
【００３３】
ノードN1は，カップリング容量C1と電圧制御信号EN1,2に応じて選択されるカップリング容量C2またはC3との接続点であり，昇圧電圧VPPをそれらの容量比に応じて降圧した電位を有する。容量C2,C3は，容量がC2＞C3の関係を有する。リード動作時において，第１のメモリセルアレイ領域が選択された時は，第１の電圧制御信号EN1がＨレベルになり，第２のメモリセルアレイ領域が選択された時は，第２の電圧制御信号EN2がＨレベルになる。
【００３４】
第１の電圧制御信号EN1がＨレベルになると，トランジスタN10が導通状態になり，ノードN1の電位は，容量C1,C2に応じた，VPP*C1／(C1+C2)になる。一方，第２の電圧制御信号EN2がＨレベルになると，トランジスタN12が導通状態になり，ノードN1の電位は，容量C1,C3に応じた，VPP*C1／(C1+C3)になる。容量C2,C3はC2＞C3であるため，EN1=Hの時のほうがEN2=Hの時よりもノードN1の電位は低くなる。比較回路２２は，ノードN1の電位と基準電位VREFとを比較して，比較結果をインバータ２４を介して電圧制御トランジスタN14のゲートに与える。N1＞VREFの時は，比較回路２２はＬレベルを出力し，トランジスタN14はより導通状態に制御され，昇圧電圧VPPは下がる。昇圧電圧VPPが下がると，ノードN1の電位も下がり，比較回路２２はＨレベルを出力し，トランジスタN14はより非導通状態に制御され，昇圧電圧VPPは上がる。かくして，昇圧電圧VPPは，ノードN1の電位に応じたレベルでバランスすることになる。
【００３５】
従って，ノードN1の電位は，EN1=Hの時に低くなるので，昇圧電圧VPPはより高い電位まで調整された状態でバランスする。一方，ノードN1の電位は，EN2=Hの時に上記よりも高くなるので，昇圧電圧VPPは上記よりも低い電圧で調整された状態でバランスする。この調整された昇圧電圧VPPが，ローデコーダRDECに供給され，非選択ワード線の電位として使用される。つまり，第１のメモリアレイ群が選択されると，昇圧電圧VPPは高くなり，リード動作時の非選択ワード線の電位は，比較的高くなる。一方，第２のメモリセルアレイ群が選択されると，昇圧電圧VPPは上記に比較して低くなり，リード動作時の非選択ワード線の電位は，比較的低くなる。
【００３６】
本実施の形態では，上記の基準電位VREFは，例えば1.3Vに設定され，EN1=Hの時に昇圧電圧VPP=4.0Ｖに制御され，EN2=Hの時に昇圧電圧VPP=3.6Ｖに制御される。
【００３７】
図６は，電圧制御信号生成回路の一例を示す図である。この電圧制御信号生成回路３０は，図３に示したメモリセルアレイ構成に対応するものであり，出荷時に若しくはユーザにより設定される境界アドレスBAと，メモリセルブロックを選択する内部アドレスAddとをアドレス比較部３４で比較して，内部アドレスAddが境界アドレスBA未満であれば，第１の電圧制御信号EN1をＨレベルに，第２の電圧制御信号EN2をＬレベルに制御する。また，内部アドレスAddが境界アドレスBA以上であれば，第１の電圧制御信号EN1をＬレベルに，第２の電圧制御信号EN2をＨレベルに制御する。
【００３８】
境界アドレス記憶部３２は，外部から書き込み可能な不揮発性メモリで構成され，出荷時若しくはユーザにより，任意の境界アドレスを設定することができる。
【００３９】
また，この電圧制御信号生成回路３０のアドレス比較部３４は，コントロール回路CONTからの制御信号S10を供給され，リード動作時において，内部アドレスAddと境界アドレスBAとを比較し，第１又は第２の電圧制御信号EN1,EN2のいずれか一方をＨレベルに制御する。また，リード動作以外では，第１の電圧制御信号EN1をＨレベルに制御し，昇圧電圧VPPが高い電位に調整されるようにする。
【００４０】
また，プログラム動作時に，フローティングゲートに十分なチャージが注入されて閾値電圧が所望のレベルまで上昇したかを確認するプログラムベリファイ動作が行われる。このベリファイ動作は，リード動作と類似する動作であり，この時においても，リード動作時と同様に，第１のメモリセルアレイ領域と第２のメモリセルアレイ領域とで非選択ワード線電位を異ならせるようにしてもよい。その場合は，アドレス比較部２４は，制御信号S10に応答して，アドレスの比較動作を行う。
【００４１】
図７は，電圧制御信号生成回路の別の例を示す図である。この電圧制御信号生成回路３０は，図３のメモリセルアレイ構成または図４のメモリセルアレイ構成に対応した例である。図７の電圧制御信号生成回路３０は，外部制御ピン３６と，インバータ３７，３８とで構成され，外部制御ピン３６に供給される制御信号に応じて，第１の電圧制御信号EN1または第２の電圧制御信号EN2をＨレベルに制御する。
【００４２】
図７の電圧制御信号生成回路では，フラッシュメモリを制御するメモリコントローラが，制御中の動作（リード動作，プログラム動作など）及びアクセス対象のメモリセルブロックに応じて，第１または第２の電圧制御信号EN1,EN2のいずれか一方をＨレベルに制御するコントロール信号を，外部制御ピン３６に供給する。つまり，メモリコントローラが，フラッシュメモリのメモリマップを保持し，それに応じて電圧制御信号EN1,2を制御する。このメモリマップには，第１のメモリセルブロックと第２のメモリセルブロックのマップが含まれる。
【００４３】
従って，図３のメモリセルアレイ構成であれば，メモリコントローラは，リード動作時において，境界アドレスBA以上のアドレスをアクセスするときは，第２の電圧制御信号EN2をＨレベルにするコントロール信号（CP=H）を供給し，境界アドレスBA未満のアドレスをアクセスするときは，第１の電圧制御信号EN1をＨレベルにするコントロール信号（CP=L）を供給する。また，図４のメモリセルアレイ構成であっても，同様に，メモリコントローラがコントロール信号を供給することで，電圧制御信号生成回路３０に，アクセス対象メモリセルブロックに対応した電圧制御信号を生成させることができる。更に，メモリコントローラは，動作モードに応じて，そのコントロール信号を供給して，非選択ワード線の電位を，第１の電位かそれより低い第２の電位かに任意に制御することができる。
【００４４】
図８は，更に電圧制御信号生成回路の別の例を示す図である。この電圧制御信号生成回路３０は，第２のメモリセルブロックに指定されたメモリセルブロックのブロックアドレスを記憶するブロック情報記憶領域４０を有する。そして，このブロック情報記憶領域４０はブロック情報記憶ユニット42-0〜42-nに分割されている。第２のメモリセルブロックへのアクセスか否かを判定するメモリセルブロック判定回路44-0〜44-nは，このブロック情報記憶領域４０の各ブロック情報記憶ユニット42-0〜42-nと，ページバッファ４６と，アドレス判定回路４８とをそれぞれ有する。そして，メモリセルブロック判定回路44-0〜44-nは，メモリセルブロックの数（ｎ個）だけ設けられる。
【００４５】
ブロック情報記憶ユニット42-0は，通常のメモリセルアレイと同様に，メモリセルMCとその両側に接続されるセグメントゲートSGG1,SGG2とで構成されるセグメントを，ブロックアドレスのビット数だけ有する。第２のセグメントゲートSGG2は，セルアレイ内ソース電圧ARVSSに接続され，第１のセグメントゲートSGG1は，ページバッファ４６に接続される。ブロック情報記憶ユニット42-0は，第２のメモリセルアレイ群に割り当てられたメモリセルブロックのブロックアドレスを記憶する。そして，その記憶されたブロックアドレスが，ページバッファ４６により読み出され，アドレス判定回路４８が，その記憶されたブロックアドレスと外部から供給されたブロックアドレスBAddとが一致するか否かを判定する。
【００４６】
アドレス判定回路４８は，一致信号M(0)を電圧制御信号出力回路５０に供給する。別のメモリセルアレイ判定回路４８も，それぞれの一致信号M(1)〜M(n)を電圧制御信号出力回路５０に供給する。そして，電圧制御信号出力回路５０は，全ての一致信号M(0)〜M(n)が不一致であれば，第１の電圧制御信号EN1をＨレベルにし，一つでも一致信号が一致であれば，第２の電圧制御信号EN2をＨレベルにする。
【００４７】
従って，図８の電圧制御信号生成回路３０は，図３または図４のメモリセルアレイ構成に適用可能であり，各メモリセルブロック毎に第２のメモリセルブロックに設定可能であるので，図４のメモリセルアレイ構成により適した回路である。
【００４８】
メモリセルブロック判定回路４４は，メモリセルブロックの数（ｎ個）設けられているので，メモリセルブロックを，最大でｎ個まで第２のメモリセルブロックに割り当てることができる。つまり，全てのメモリセルブロックを第２のメモリセルブロック群に割り当てることができる。そして，フラッシュメモリが最大でｋ個（ｋ＜ｎ）までしか第２のメモリセルブロックへの指定を許可していない場合は，メモリセルブロック判定回路４４は，ｋ個設けられれば良い。
【００４９】
或いは，ブロック情報記憶ユニット４２に，第２のメモリセルブロックに割り当てられるブロックアドレス，または第１のメモリセルブロックに割り当てられるブロックアドレスのいずれかを記憶することができる場合は，メモリセルブロック判定回路４４は，ブロック数ｎの半分の数で良いことになる。その場合は，後述する電圧制御信号出力回路の構成も選択的に変更可能にする必要がある。
【００５０】
図９は，図８の電圧制御信号生成回路のページバッファとアドレス判定回路の構成を示す図である。ページバッファ４６では，ブロック情報記憶ユニット４２のセグメントのビット線BLに，ビット線制御信号BLCNTRLで導通するＮチャネルトランジスタN25が接続される。ワード線WLが選択ワード線電位に制御された状態で，メモリセルMCの閾値が低い場合（消去状態でデータ１を記憶）は，メモリセルが導通しビット線BLがＬレベル，ノードSNSがＬレベルになる。ノードSNSのＬレベルにより，インバータ５２がＨレベルを出力して，ラッチトランジスタN22を導通して，ノードSNSのＬレベルにラッチする。
【００５１】
ノードSNSのＬレベルに応答して，第１のトランスファゲートTG(L)が導通し，供給されるブロックアドレスBAdd(0)もＬレベルであれば，インバータ５４により反転されたＨレベルが出力信号OUT(0)として出力される。供給されるブロックアドレスBAdd(0)がＨレベルなら，Ｌレベルが出力信号OUT(0)として出力される。
【００５２】
一方，メモリセルMCの閾値が高い場合は，メモリセルが非導通になり，ノードSNSがＨレベルになり，それに伴い，ＰチャネルトランジスタP21が導通して，その状態をラッチする。従って，アドレス判定回路４８内の第２のトランスファーゲートTG(H)が導通し，供給されるブロックアドレスBAdd(0)もＨレベルであれば，Ｈレベルの出力信号OUT(0)が出力される。つまり，アドレス判定回路４８は，ENOR回路としての機能を有し，供給されるブロックアドレスBAddと，ブロック情報記憶ユニット42-0に記憶されたブロックアドレスが一致すれば，Ｈレベルを出力し，不一致であればＬレベルを出力する。
【００５３】
アドレス判定回路４８内のNANDゲート５６は，他の出力信号OUT(1)〜OUT(l)も供給され，全てのブロックアドレスが一致したときに，NANDゲート５６がＬレベルを出力し，一致信号M(k)をＨレベルにする。ブロックアドレスの一つでも不一致であれば，一致信号M(k)はＬレベルになる。
【００５４】
ページバッファ内のトランジスタP20は，ゲートにバイアス信号BIASが供給されノードSNSに一定の電流を供給する。また，トランジスタN23は，リセット信号RSTにより制御されるリセット用トランジスタである。リセット信号RSTによりトランジスタN23が導通すると，トランジスタP21が導通し，ノードSNSがＨレベルにリセットされる。そして，トランジスタN24は，プログラム信号CPGMにより制御され，ブロック情報記憶ユニット42内にブロックアドレスを書き込む時に導通して，外部アドレスBAddからのブロックアドレスの書き込みを可能にし，ブロック情報記憶ユニット42のブロックアドレスを読み出す時に非導通になる。
【００５５】
図９に示されたページバッファ回路４６は，図１に示したページバッファ群PBのページバッファ回路と略同じ構成である。
【００５６】
図１０は，図８の電圧制御信号生成回路３０の電圧制御信号出力回路５０の構成を示す図である。電圧制御信号出力回路５０は，各アドレス判定回路４８からの一致信号M(0)〜M(n)を入力するNORゲート５８と，インバータ５９，６０とを有する。そして，一致信号M(0)〜M(n)のいずれかがＨレベルになると，第２の電圧制御信号EN2がＨレベルに制御され，全てがＬレベルの時に，第１の電圧制御信号EN1がＬレベルに制御される。
【００５７】
前述したブロック情報記憶ユニット４２に記憶するブロックアドレスを，第１のブロックのアドレスか，第２のブロックのアドレスかのいずれかに選択可能にした場合は，この電圧制御信号出力回路５０の構成も，それに応じて，変更可能にする必要がある。
【００５８】
以上の通り，出荷時またはユーザが図８に示した電圧制御信号生成回路３０内のブロック情報記憶ユニット42-0〜42-nのいずれかに，第２のメモリセルブロックに指定したいブロックアドレスを書き込むことにより，任意のメモリセルブロックを第２のメモリセルブロックに指定することができる。指定されたメモリセルブロックでは，リード動作時に非選択ワード線の電圧が，第１のメモリセルブロックに比較して低い電圧に制御される。それにより，リードディスターブが回避され，データが変化することが回避される。
【００５９】
以上の実施の形態例では，リード動作時の非選択ワード線の電圧を，第１のメモリセルブロックより，第２のメモリセルブロックのほうが低くなるように制御した。しかし，フラッシュメモリでは，プログラム動作中のプログラムベリファイ動作時にも，リード動作と同等の動作が行われる。従って，プログラムベリファイ動作時において，非選択ワード線の電位を，第２のメモリセルブロックで低く設定しても良い。但し，第２のメモリセルブロックは，そもそもプログラム回数が制限されているので，プログラムベリファイ動作の回数も少ない。従って，非選択ワード線の電位を通常通り高くしても，それに伴うリードディスターブの影響は少ない。逆に言えば，非選択ワード線の電位を通常より低く設定しても，リードディスターブの影響を抑える効果はそれほど大きくない。
【００６０】
また，図８に示した電圧制御信号生成回路のブロック情報記憶ユニット４２に，メモリセルブロックのブロックアドレスのうち，一部の上位アドレスのみを記憶するようにしても良い。その場合は，図３のメモリセルアレイ構成を実現することができる。また，ブロック情報記憶ユニット４２に，メモリセルブロックのブロックアドレスのうち，一部の下位アドレスのみを記憶するようにしても良い。その場合は，図４のメモリセルアレイ構成に類似して，とびとびのメモリセルブロックを第２のメモリセルブロックに割り当てることができる。
【００６１】
更に，図６に示した境界アドレス記憶部３２の境界アドレスを，変更可能にしてもよい。その場合は，第２のメモリセルアレイから第１のメモリセルアレイへの変更を伴う境界アドレスの変更，つまり，図３の例では，境界アドレスをより上位のアドレスに変更することのみが許可されることが好ましい。ある程度の回数の書き換えが行われたメモリセルを，第２のメモリセルアレイに割り当てると，オーバープログラムによるリード不良を招くおそれがあるからである。
【００６２】
上記の実施の形態において，より好ましい例では，第２のメモリセルアレイを全メモリセルアレイの一部の領域に設定して，頻繁に読み出しが行われるプログラムやデータを記憶し，第１のメモリセルアレイを全メモリセルアレイの大部分の領域に設定して，頻繁に書き換えが行われるデータを記憶させる。より大きな領域を第１のメモリセルアレイに割り当てることで，頻繁に書き換えが行われてトンネル酸化膜が劣化して読み出し不良が発生した時点で，そのメモリセルブロックの使用を禁止しても，第１のメモリセルアレイを十分な容量に保つことができる。但し，第２のメモリセルアレイは，書き換え回数が制限されているので，トンネル酸化膜が劣化することはない。
【００６３】
以上，実施の形態例をまとめると以下の付記の通りである。
【００６４】
（付記１）不揮発性メモリにおいて，
複数のビット線と，複数のワード線と，前記ビット線にそれぞれ接続され複数のメモリセルが縦列に接続されたセグメントとを有し，前記ワード線が前記メモリセルのゲートに接続されるメモリセルアレイと，
前記セグメント内の選択されたメモリセルのワード線に選択ワード線電圧を印加し，非選択のメモリセルのワード線に当該メモリセルを導通させる非選択ワード線電圧を印加するワードドライバ回路とを有し，
前記メモリセルアレイが，第１のメモリセルアレイと第２のメモリセルアレイとに分割され，前記第１のメモリセルアレイ内での前記非選択ワード線電圧が第１の電圧に，前記第２のメモリセルアレイ内での前記非選択ワード線電圧が前記第１の電圧よりも低い第２の電圧に設定されていることを特徴とする不揮発性メモリ。
【００６５】
（付記２）付記１において，
前記ビット線がそれぞれ複数のセグメントを有し，前記メモリセルアレイは，前記セグメント単位で，前記第１のメモリセルアレイ及び第２のメモリセルアレイに分割されていることを特徴とする不揮発性メモリ。
【００６６】
（付記３）付記１において，
前記メモリセルアレイは，複数のメモリセルブロックを有し，前記メモリセルアレイは，メモリセルブロック単位で，前記第１のメモリセルアレイ及び第２のメモリセルアレイに分割されていることを特徴とする不揮発性メモリ。
【００６７】
（付記４）付記１において，
前記第２のメモリセルアレイの書き換え可能回数が，前記第１のメモリセルアレイの書き換え可能回数よりも少ないことを特徴とする不揮発性メモリ。
【００６８】
（付記５）付記１において，
更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，
当該電圧制御信号生成回路は，前記第１及び第２のメモリセルアレイを区別するアドレスを記憶するアドレス記憶部を有することを特徴とする不揮発性メモリ。
【００６９】
（付記６）付記５において，
前記アドレス記憶部は，前記第１及び第２のメモリセルアレイの境界アドレスを記憶し，前記電圧制御信号生成回路は，供給されるアドレスと当該境界アドレスとを比較し，当該比較結果に応じて前記電圧制御信号を生成することを特徴とする不揮発性メモリ。
【００７０】
（付記７）付記５において，
前記アドレス記憶部は，第１または第２のメモリセルアレイのアドレスを記憶し，前記電圧制御信号生成回路は，供給されるアドレスと当該記憶されたアドレスとを比較し，当該比較結果に応じて前記電圧制御信号を生成することを特徴とする不揮発性メモリ。
【００７１】
（付記８）付記５において，
前記アドレス記憶部は，外部から書き換え可能であることを特徴とする不揮発性メモリ。
【００７２】
（付記９）付記３において，
更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，
当該電圧制御信号生成回路は，前記第１及び第２のメモリセルアレイを区別するブロックアドレスを記憶するブロック情報記憶部を有することを特徴とする不揮発性メモリ。
【００７３】
（付記１０）付記９において，
前記ブロック情報記憶部は，外部から書き換え可能に構成されていることを特徴とする不揮発性メモリ。
【００７４】
（付記１１）付記１において，
更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，当該電圧制御信号生成回路は，外部から供給される制御信号に従って，前記電圧制御信号を生成することを特徴とする不揮発性メモリ。
【００７５】
（付記１２）付記１において，
前記第１のメモリセルアレイの容量が，第２のメモリセルアレイの容量よりも大きいことを特徴とする不揮発性メモリ。
【００７６】
（付記１３）不揮発性メモリにおいて，
複数のビット線と，複数のワード線と，前記ワード線にゲートが接続された複数のメモリセルとを有するメモリセルアレイと，
リード動作時において，選択されたメモリセルのワード線に選択ワード線電圧を印加し，非選択のメモリセルのワード線に当該メモリセルを導通させる非選択ワード線電圧を印加するワードドライバ回路とを有し，
前記メモリセルアレイが，第１の書き換え回数を保証された第１のメモリセルアレイと，前記第１の書き換え回数より少ない第２の書き換え回数まで保証された第２のメモリセルアレイとに分割され，前記第１のメモリセルアレイ内での前記非選択ワード線電圧が第１の電圧に，前記第２のメモリセルアレイ内での前記非選択ワード線電圧が前記第１の電圧よりも低い第２の電圧に設定されていることを特徴とする不揮発性メモリ。
【００７７】
【発明の効果】
以上，本発明によれば，フラッシュメモリのリード不良の発生を抑制し，リードディスターブによるデータの変化を抑制することができる。
【図面の簡単な説明】
【図１】 NAND型のフラッシュメモリのメモリセルアレイの構成を示す図である。
【図２】 NAND型フラッシュメモリの全体構成図である。
【図３】本実施の形態におけるメモリセルアレイの構成例を示す図である。
【図４】本実施の形態におけるメモリセルアレイの別の構成例を示す図である。
【図５】高電圧を制御する電圧制御回路を示す図である。
【図６】電圧制御信号生成回路の一例を示す図である。
【図７】電圧制御信号生成回路の別の例を示す図である。
【図８】電圧制御信号生成回路の別の例を示す図である。
【図９】図８の電圧制御信号生成回路のページバッファとアドレス判定回路の構成を示す図である。
【図１０】図８の電圧制御信号生成回路３０の電圧制御信号出力回路５０の構成を示す図である。
【符号の説明】
MCA メモリセルアレイ
ＢＬ ビット線
ＷＬ ワード線
ＭＣ メモリセル
ＳＧ セグメント
Vnswl 非選択ワード線電圧
VPP 昇圧電圧，高電圧
ＭＢ メモリブロック
ＢＡ 境界アドレス
RDEC/DR ローデコーダ・ドライバ
３０ 電圧制御信号生成回路
Claims (9)
- 不揮発性メモリにおいて，
複数のビット線と，複数のワード線と，前記ビット線にそれぞれ接続され複数のメモリセルが縦列に接続されたセグメントとを有し，前記ワード線が前記メモリセルのゲートに接続されるメモリセルアレイと，
リード動作時に，前記セグメント内の選択されたメモリセルのワード線に選択ワード線電圧を印加し，同時に，当該選択されたメモリセルを含むセグメント内の非選択のメモリセルのワード線に当該メモリセルを導通させる非選択ワード線電圧を印加するワードドライバ回路とを有し，
前記メモリセルアレイが，第１のメモリセルアレイと第２のメモリセルアレイとに分割され，前記第１のメモリセルアレイ内での前記非選択ワード線電圧が第１の電圧に，前記第２のメモリセルアレイ内での前記非選択ワード線電圧が前記第１の電圧よりも低い第２の電圧に設定されていて，
前記第２のメモリセルアレイの書き換え可能回数が，前記第１のメモリセルアレイの書き換え可能回数よりも少ないことを特徴とする不揮発性メモリ。 - 請求項１において，前記ビット線がそれぞれ複数のセグメントを有し，前記メモリセルアレイは，前記セグメント単位で，前記第１のメモリセルアレイ及び第２のメモリセルアレイに分割されていることを特徴とする不揮発性メモリ。
- 請求項１において，前記メモリセルアレイは，複数のメモリセルブロックを有し，前記メモリセルアレイは，メモリセルブロック単位で，前記第１のメモリセルアレイ及び第２のメモリセルアレイに分割されていることを特徴とする不揮発性メモリ。
- 請求項１において，更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，当該電圧制御信号生成回路は，前記第１及び第２のメモリセルアレイを区別するアドレスを記憶するアドレス記憶部を有することを特徴とする不揮発性メモリ。
- 請求項４において，前記アドレス記憶部は，外部から書き換え可能であることを特徴とする不揮発性メモリ。
- 請求項３において，更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，当該電圧制御信号生成回路は，前記第１及び第２のメモリセルアレイを区別するブロックアドレスを記憶するブロック情報記憶部を有することを特徴とする不揮発性メモリ。
- 請求項６において，前記ブロック情報記憶部は，外部から書き換え可能に構成されていることを特徴とする不揮発性メモリ。
- 請求項１において，更に，前記非選択ワード線電圧を第１の電圧または第２の電圧に制御する電圧制御信号を生成する電圧制御信号生成回路を有し，当該電圧制御信号生成回路は，外部から供給される制御信号に従って，前記電圧制御信号を生成することを特徴とする不揮発性メモリ。
- 不揮発性メモリにおいて，
複数のビット線と，複数のワード線と，前記ワード線にゲートが接続された複数のメモリセルとを有するメモリセルアレイと，
リード動作時において，選択されたメモリセルのワード線に選択ワード線電圧を印加し，非選択のメモリセルのワード線に当該メモリセルを導通させる非選択ワード線電圧を印加するワードドライバ回路とを有し，
前記メモリセルアレイが，第１の書き換え回数を保証された第１のメモリセルアレイと，前記第１の書き換え回数より少ない第２の書き換え回数まで保証された第２のメモリセルアレイとに分割され，前記第１のメモリセルアレイ内での前記非選択ワード線電圧が第１の電圧に，前記第２のメモリセルアレイ内での前記非選択ワード線電圧が前記第１の電圧よりも低い第２の電圧に設定されていることを特徴とする不揮発性メモリ。
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