JP2010044822A - 半導体メモリ - Google Patents

Abstract

【課題】動作モードの切替を行うことなくファイル領域及びデータ領域からデータを読み出せる半導体メモリを提供することにある。
【解決手段】ファイル領域とデータ領域との境界を示す情報が記憶され、該情報をメモリ領域設定アドレス信号として出力するメモリ領域設定部と、バーストリード命令又は非同期読み出し命令に含まれる外部アドレス信号から、読み出されるデータが記憶される領域を示すバンクアドレス信号を出力するアドレス制御部と、メモリ領域設定アドレス信号とバンクアドレス信号とを比較し、読み出されるデータがファイル領域又はデータ領域のいずれに属するかを判定する判定回路と、判定回路の判定結果に基づき、記憶領域から読み出したデータの出力経路を定めるバースト制御部とを備える。
【選択図】図１

Description

本発明は、主に外部クロックに同期してバースト読み出し、及び非同期のランダムアクセスが可能な半導体メモリに関する。

半導体メモリには、電気的に書き換えが可能であり、電源の供給を停止した場合においても、記憶されたデータが消えないという不揮発性を有したフラッシュメモリがあり、フラッシュメモリは、記憶しているデータの保持に電源の供給を必要としない。このため、近年、フラッシュメモリは、電子機器、特に、携帯電話機などの小型携帯機器の記憶装置に多用されている。また、電子機器は、フラッシュメモリに記憶されたデータに基づいて各種データ処理を行っている。

このように電子機器に用いられるフラッシュメモリのデータ読出しの方式として、一連のデータ列を読み出すバーストリード（同期読み出し）と、記憶されるデータをランダムに読み出す非同期読み出しとが用いられている（非特許文献１参照）。
また、フラッシュメモリは、バーストリードの対象になるデータが記憶される領域をファイル領域として、非同期読み出しの対象になるデータが記憶される領域をデータ領域として、データが記憶される領域を分けている。
フラッシュメモリにおける、バーストリード及び非同期読み出しは、読み出すデータの用途により、使い分けられている。バーストリードは、膨大なデータ量の読み出しに用いられ、また、連続するデータ、例えば、画像や音楽のデータ、の読み出しによく用いられる。非同期読み出しは、あまり大きくないデータ、例えば、システムの設定値などの読み出しに用いられる。

図７は、従来の半導体メモリ９００の内部構成を示す概略ブロック図である。半導体メモリ９００は、イネーブル制御部１、入力バッファ２、アドレスラッチ３、バースト制御部４、アドレス制御部５、メモリバンク８−０、…、８−ｎ、カラムデコーダ９、センスアンプ・センスデータラッチ１０、８ワードデータラッチ１１、ページセレクタ１２、出力ラッチ１３、データセレクタ１４、データ出力制御部１５、ウエイト出力制御部１６、動作モード制御部１７、チップイネーブル信号入力端子７１、アウトプットイネーブル信号入力端子７２、アドレス有効信号入力端子７３、外部クロック入力端子７４、外部アドレス信号入力端子７５、レディ信号出力端子７６、アウトプットデータ信号出力端子７７、動作モード選択信号入力端子７８を具備している。なお、メモリバンク８−０、…、メモリバンク８−ｎは、同じ構成を有しており、以下、メモリバンク８−０、…、メモリバンク８−ｎのいずれか、あるいは全てを代表して示す場合には、メモリバンク８という。また、メモリバンク８は、ローデコーダ６及びメモリセルアレイ７を有している。

イネーブル制御部１には、チップイネーブル信号入力端子７１からチップイネーブル信号ＣＥＢが入力され、アウトプットイネーブル信号入力端子７２からアウトプットイネーブル信号ＯＥＢが入力される。また、イネーブル制御部１は、入力されるチップイネーブル信号ＣＥＢの値、及び入力されるアウトプットイネーブル信号ＯＥＢの値に応じて、入力バッファ２が動作状態となるチップ選択信号ＣＳ、及びバースト制御部４にアウトプットデータ信号出力端子７７からのデータの出力を指示する出力選択信号ＯＳを出力する。

入力バッファ２には、アドレス有効信号入力端子７３からアドレス有効信号ＡＤＶＢが入力され、外部クロック入力端子７４から外部クロック信号が入力され、外部アドレス信号入力端子７５から外部アドレス信号ＡＤＤＲ、例えば、２３ビット幅の信号、が入力される。また、入力バッファ２は、イネーブル制御部１から入力されるチップ選択信号ＣＳが動作状態を示し、且つ「Ｌ」レベルのアドレス有効信号ＡＤＶＢが入力されると、入力される外部アドレス信号ＡＤＤＲを増幅して、アドレスラッチ３に出力する。また、入力バッファ２は、入力される外部クロック信号を用いて、アドレスラッチ３に出力するアドレス信号ＡＤを、アドレスラッチ３がラッチするためのラッチ信号ＡＬＡＴを出力する。また、入力バッファ２は、アドレス有効信号ＡＤＶＳ及び内部クロック信号ＣＬＫをバースト制御部４に出力する。

アドレスラッチ３は、入力バッファ２から入力されるラッチ信号ＡＬＡＴが「Ｈ」レベルのときは、入力バッファ２から入力されるアドレス信号ＡＤをバースト制御部４及びアドレス制御部５に出力する。また、アドレスラッチ３は、入力バッファ２から入力されるラッチ信号ＡＬＡＴが「Ｌ」レベルのときは、ラッチしたアドレス信号ＡＤをバースト制御部４及びアドレス制御部５に出力する。また、アドレスラッチ３は、入力バッファ２から入力されるラッチ信号ＡＬＡＴが「Ｈ」レベルから「Ｌ」レベルに変化すると、入力バッファ２から入力されているアドレス信号ＡＤをラッチする。

バースト制御部４は、動作モード制御部１７から入力される動作モード信号ＭＤにより、バーストリードと非同期読み出しの動作モードが切替えられる。また、バースト制御部４は、バーストリードにおいて、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤの上位ビットを、バーストアドレス信号ＢＡＤとして、アドレス制御部５に出力する。なお、バーストアドレス信号ＢＡＤは、８ワード単位の読み出しを行うので、ラッチアドレス信号ＬＡＤの下位３ビットを省いた上位ビットである。
また、バースト制御部４は、予め定められた所定のタイミングにて、内部クロックＣＬＫに同期して、バーストアドレス信号ＢＡＤに対して＋１のインクリメントを行う。また、バースト制御部４は、内部クロックＣＬＫに同期して、８ワードラッチ信号ＷＤＬ、ページコントロール信号ＰＣ、同期／非同期セレクト信号ＳＥＬ、アウトプットコントロール信号ＯＰＣ、及びウエイト信号ＷＡＩＴを生成して出力する。

また、バースト制御部４には、イネーブル制御部１から出力選択信号ＯＳが入力され、入力バッファ２からアドレス有効信号ＡＤＶＳ及び内部クロック信号ＣＬＫが入力され、アドレスラッチ３からラッチアドレス信号ＬＡＤが入力され、動作モード制御部１７から動作モード信号ＭＤが入力される。また、バースト制御部４は、動作モード制御部１７から入力される動作モード信号ＭＤにより、バーストリードと非同期読み出しとの動作モードを切替えて、動作モードに応じた処理を行う。

また、動作モードが非同期読み出しにおけるバースト制御部４の動作を以下に説明する。バースト制御部４は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力されると、「Ｈ」レベルのアウトプットコントロール信号ＯＰＣをデータ出力制御部１５に出力する。また、バースト制御部４は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力され、且つ、「Ｈ」レベルのアドレス有効信号ＡＤＶＳが入力されると、「Ｈ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

また、バースト制御部４は、ページセレクタ１２から出力されたページデータＰＤ［１５：０］を選択する信号として、同期／非同期セレクト信号ＳＥＬをデータセレクタ１４に出力する。また、バースト制御部４は、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、８ワードデータラッチ１１から出力される８ワードラッチデータＷＤＬＤからラッチアドレス信号ＬＡＤで示されるアドレスに対応するデータを選択するページコントロール信号ＰＣをページセレクタ１２に出力する。この８ワードラッチデータＷＤＬＤは、１２８ビット幅の信号であり、１ワード（１６ビット）のデータが８つ含まれる信号である。

また、バースト制御部４は、アドレスラッチ３から有効なアドレスがラッチアドレス信号ＬＡＤとして入力されてから所定の時間が経過した後に、「Ｈ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。ここで、所定の時間とは、メモリセルアレイ７へアドレスが入力され、センスアンプ・センスデータラッチ１０から出力するデータが安定するまでの時間、すなわち、アドレスラッチ３から出力されたラッチアドレス信号ＬＡＤに対して、アドレス制御部５、ローデコーダ６、メモリセルアレイ７、カラムデコーダ９、及びセンスアンプ・センスデータラッチ１０が処理を行うアクセス時間である。

次に、動作モードがバーストリード（同期読み出し）におけるバースト制御部４の動作を以下に説明する。バースト制御部４は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力されると、「Ｈ」レベルのアウトプットコントロール信号ＯＰＣをデータ出力制御部１５に出力する。また、バースト制御部４は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力されると、ファーストレイテンシに応じたサイクル（ファーストレイテンシのサイクル数−１サイクル、すなわち、２サイクル）経過後に、「Ｈ」レベルのウエイト信号ＷＡＩＴを出力する。

また、バースト制御部４は、出力ラッチ１３から出力されたラッチされたページデータＰＤ［１５：０］を選択する信号として、同期／非同期セレクト信号ＳＥＬをデータセレクタ１４に出力する。また、バースト制御部４は、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、８ワードデータラッチ１１から出力される８ワードラッチデータＷＤＬＤ［１２７：０］からラッチアドレス信号ＬＡＤで示されるアドレスから始まる領域に対応するデータを選択するページコントロール信号ＰＣをページセレクタ１２に出力する。以後、バースト制御部４は、読み出されたデータからアドレス順にデータを選択するページコントロール信号ＰＣを、内部クロック信号ＣＬＫに同期して更新し、更新したページコントロール信号ＰＣをページセレクタ１２に出力する。

また、バースト制御部４は、アドレスラッチ３から有効なアドレスがラッチアドレス信号ＬＡＤとして入力されてから所定の時間が経過した後に、「Ｈ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。ここで、所定の時間とは、メモリセルアレイ７へアドレスが入力され、センスアンプ・センスデータラッチ１０から出力するデータが安定するまでの時間、すなわち、アドレスラッチ３から出力されたラッチアドレス信号ＬＡＤに対して、アドレス制御部５、ローデコーダ６、メモリセルアレイ７、カラムデコーダ９、及びセンスアンプ・センスデータラッチ１０が処理を行うアクセス時間である。
また、バースト制御部４は、８ワードデータラッチ１１に出力すべき読み出しデータの数を検出し、データの数が１つ以下のとき、「Ｌ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。
以上のように、バースト制御部４は、動作モードにより異なる動作を行う。

アドレス制御部５には、アドレスラッチ３からラッチアドレス信号ＬＡＤ、及びバースト制御部４からバーストアドレス信号ＢＡＤが入力される。また、アドレス制御部５は、半導体メモリ９００がバーストリード（同期読み出し）で動作するときは、バースト制御部４から入力されるバーストアドレス信号ＢＡＤをデコードして、カラムアドレス信号Ｃａｄｄ及びローアドレス信号Ｌａｄｄを出力する。また、アドレス制御部５は、半導体メモリ９００が非同期読み出しで動作するときは、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、カラムアドレス信号Ｃａｄｄ及びローアドレス信号Ｌａｄｄを出力する。また、アドレス制御部５は、カラムアドレス信号Ｃａｄｄ及びローアドレス信号Ｌａｄｄを出力してから所定の時間が経過した後に、センスアンプコントロール信号ＳＣに「Ｈ」レベルのパルスをセンスアンプ・センスデータラッチ１０に出力する。なお、所定の時間とは、半導体メモリ９００においては、２クロックサイクルであり、メモリセルアレイ７に読み出すアドレスが入力され、センスアンプ・センスデータラッチ１０から読み出されたデータが安定して出力されるまでの時間、すなわち、ローデコーダ６、メモリセルアレイ７、カラムデコーダ９、及びセンスアンプ・センスデータラッチ１０が処理に掛かるアクセス時間に相当する。

ローデコーダ６は、アドレス制御部５から入力されたローアドレスＬａｄｄをデコードして、メモリセルアレイ７が有するメモリセルを選択する。ここでは、ローアドレスＬａｄｄで選択されるメモリセル（記憶領域）は８ワード単位であり、１ワードは１６ビットである。
メモリセルアレイ７は、複数のメモリセル（メモリ素子）がマトリックス状に配置されて形成されている。メモリセルは、Ｍ×Ｎ（Ｍ，Ｎともに整数である）本の読み出し線毎にブロックに分割されており、このブロックをまたいで一度にアクセスすることができない。また、メモリセルアレイ７は、ローデコーダ６が選択する１ブロック分のメモリセルに記憶されているデータ（１２８ビット）を出力する。
カラムデコーダ９は、アドレス制御部５から入力されるカラムアドレス信号Ｃａｄｄをデコードして、ｎ＋１個のメモリバンク８のうちからいずれか１つのメモリバンク８を選択して、当該メモリバンク８の出力する１２８ビットのデータ信号をセンスアンプ・センスデータラッチ１０に出力する。

センスアンプ・センスデータラッチ１０は、アドレス制御部５からセンスアンプコントロール信号ＳＣが入力される。また、センスアンプ・センスデータラッチ１０は、「Ｈ」レベルのセンスアンプコントロール信号ＳＣが入力されると、カラムデコーダ９から入力されるデータを８ワードデータラッチ１１に、センスラッチデータＳＬＤとして出力する。また、センスアンプ・センスデータラッチ１０は、センスアンプコントロール信号ＳＣが「Ｈ」レベルから「Ｌ」レベルに変化すると、カラムデコーダ９から入力される１２８ビットのデータ信号をラッチする。また、センスアンプ・センスデータラッチ１０は、「Ｌ」レベルのセンスアンプコントロール信号ＳＣが入力されると、ラッチしたデータをセンスラッチデータＳＬＤとして、８ワードデータラッチ１１に出力する。

８ワードデータラッチ１１は、バースト制御部４から「Ｈ」レベルの８ワードラッチ信号ＷＤＬが入力されると、センスアンプ・センスデータラッチ１０から入力されるセンスラッチデータＳＬＤを、８ワードラッチデータＷＤＬＤとして、ページセレクタ１２へ出力する。また、８ワードデータラッチ１１は、バースト制御部４から入力される８ワードラッチ信号ＷＤＬが「Ｈ」レベルから「Ｌ」レベルに変化すると、センスアンプ・センスデータラッチ１０から入力されるセンスラッチデータＳＬＤをラッチする。また、８ワードデータラッチ１１は、バースト制御部４から「Ｌ」レベルの８ワードラッチ信号ＷＤＬが入力されると、ラッチしたデータを８ワードラッチデータＷＤＬＤとして、ページセレクタ１２へ出力する。

ページセレクタ１２は、ページコントロール信号ＰＣに基づいて、８ワードデータラッチ１１から入力される８ワードラッチデータＷＤＬＤから１６ビットずつ、すなわち１ワードずつ、選択して、出力ラッチ１３及びデータセレクタ１４に出力する。
出力ラッチ１３は、内部クロックＣＬＫに同期して、例えば、内部クロックＣＬＫの立ち上がりエッジに同期して、ページセレクタ１２から入力されるページデータＰＤ［１５：０］をラッチして、ラッチしたデータをデータセレクタ１４に出力する。

データセレクタ１４は、バースト制御部４から「Ｈ」レベルの同期／非同期セレクト信号ＳＥＬが入力されると、出力ラッチ１３から入力される内部クロックＣＬＫに同期したページデータＰＤ［１５：０］を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。また、データセレクタ１４は、バースト制御部４から「Ｌ」レベルの同期／非同期セレクト信号ＳＥＬが入力されるとページセレクタ１２から入力されるページデータＰＤ［１５：０］を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。

データ出力制御部１５は、バースト制御部４から入力されるアウトプットコントロール信号ＯＰＣに従い、入力されるセレクトデータＳＤ［１５：０］をアウトプットデータ信号出力端子７７に出力するか否かを選択する。ここで、データ出力制御部１５は、アウトプットコントロール信号ＯＰＣが「Ｌ」レベルの場合、出力をハイインピーダンスとし、アウトプットコントロール信号ＯＰＣが「Ｈ」レベルの場合、データセレクタ１４から出力されるセレクトデータＳＤ［１５：０］をアウトプットデータ信号ＯＵＴ［１５：０］として、アウトプットデータ信号出力端子７７から出力する。
ウエイト出力制御部１６は、バースト制御部４から入力されるアウトプットコントロール信号ＯＰＣ及びウエイト信号ＷＡＩＴの論理積を算出して、次のクロックサイクルにレディ信号ＲＤＹとしてレディ信号出力端子７６から出力する。レディ信号ＲＤＹが「Ｈ」レベルのときは、有効なアウトプットデータ信号ＯＵＴ［１５：０］が出力されていることを示し、「Ｌ」レベルのときは、有効でないアウトプットデータ信号ＯＵＴ［１５：０］が出力されていることを示す。

動作モード制御部１７は、動作モード選択信号入力端子７８からバーストリード（同期読み出し）及び非同期読み出しのいずれかの動作モードを選択する動作モード選択信号ＭＳＥＬが入力されて、動作モードが選択される。ここで、動作モードの選択は、データの読み出しの前に行う動作である。また、動作モード制御部１７は、選択された動作モードをバースト制御部４に出力する。

次に、半導体メモリ９００の読み出しの動作について、図８、図９、及び図１０を用いて説明する。

まず、図８は、チップイネーブル信号入力端子７１から半導体メモリ９００が選択されたことを示す「Ｌ」レベルの信号が入力されるのに応じて行う非同期読み出しのタイミングチャートの一例を示す図である。なお、非同期読み出しを行う前に、半導体メモリ９００は、動作モード選択信号入力端子７８から非同期読み出しを行う動作モードに設定されているとする。
既にアドレス有効信号入力端子７３に有効なアドレスが入力されている状態において、時刻ｔＲ１に、チップイネーブル信号入力端子７１に「Ｌ」レベルの信号が入力され、その後に、アウトプットイネーブル信号入力端子７２に「Ｌ」レベルの信号が入力される。
入力バッファ２は、外部アドレス信号入力端子７５から入力された有効なアドレスが、外部アドレス信号ＡＤＤＲとして入力され、入力された外部アドレス信号ＡＤＤＲを増幅し、増幅された信号をアドレス信号ＡＤとしてアドレスラッチ３に出力する。アドレスラッチ３は、入力バッファ２から入力されたアドレス信号ＡＤを、ラッチアドレス信号ＬＡＤとして、アドレス制御部５に出力する。アドレス制御部５は、非同期読み出しにおいては、入力されたラッチアドレスにデコードして、ローアドレス信号Ｌａｄｄ及びカラムアドレス信号Ｃａｄｄを出力する。また、アドレス制御部５は、カラムアドレス信号Ｃａｄｄを出力した後に、メモリアクセスのレイテンシサイクルである２サイクル経過後に「Ｈ」レベルのセンスアンプコントロール信号ＳＣを１サイクルの間出力する。

メモリバンク８−０〜８−ｎ各々に備えられるローデコーダ６は、アドレス制御部５から入力されたローアドレス信号Ｌａｄｄをデコードして、メモリセルアレイ７のメモリセルを選択する。メモリセルアレイ７は、選択されたメモリセルに記憶されているデータをカラムデコーダ９に出力する。カラムデコーダ９は、アドレス制御部５から入力されるカラムアドレス信号Ｃａｄｄをデコードして、メモリバンク８−０からメモリバンク８−ｎのうちいずれか１つが出力するデータを選択する。また、カラムデコーダ９は、選択したデータをセンスアンプ・センスデータラッチ１０へ出力する。センスアンプ・センスデータラッチ１０は、アドレス制御部５から入力されるセンスアンプコントロール信号ＳＣに従い、カラムデコーダ９から入力されたデータをラッチして８ワードデータラッチ１１に、センスラッチデータＳＬＤとして出力する。

８ワードデータラッチ１１は、バースト制御部４から入力される「Ｈ」レベルのメモリバンク８ワードラッチ信号ＷＤＬに従い、センスアンプ・センスデータラッチ１０から入力されるセンスラッチデータＳＬＤをページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部４から入力されるページコントロール信号ＰＣに従い、読み出しの対象となったアドレスに記録されていた１６ビット、すなわち、１ワードのデータを選択して、ページデータＰＤ［１５：０］として出力する。データセレクタ１４は、バースト制御部４から入力される同期／非同期セレクト信号ＳＥＬに従い、ページセレクタ１２が出力したページデータＰＤ［１５：０］と、出力ラッチ１３がページセレクタ１２の出力したページデータＰＤ［１５：０］を内部クロック信号ＣＬＫに同期してラッチしたデータとから、ページセレクタ１２が出力したページデータＰＤ［１５：０］を選択して、セレクトデータＳＤ［１５：０］として、データ出力制御部１５に出力する。データ出力制御部１５は、バースト制御部４から入力されるアウトプットコントロール信号ＯＰＣに従い、データセレクタ１４から入力されるセレクトデータＳＤ［１５：０］をアウトプットデータ信号出力端子７７に出力する。

これにより、時刻ｔＲ２において、時刻ｔＲ１で入力されている有効アドレスに記憶されるデータがメモリバンク８から読み出され、チップイネーブル信号ＣＥＢが入力されてから時間がランダムアクセスタイムｔＣＥ経過後に、読み出されたデータがアウトプットデータ信号出力端子７７に出力される。続く時刻ｔＲ３で、チップイネーブル信号入力端子７１に「Ｈ」レベルの信号が与えられることで、半導体メモリ９００は非動作状態になり、しばらく後にアウトプットデータ信号出力端子７７への出力は、ハイインピーダンスになる。
なお、ランダムアクセスタイムｔＣＥは、イネーブル制御部１、バースト制御部４、アドレス制御部５、メモリバンク８、カラムデコーダ９、センスアンプ・センスデータラッチ１０、８ワードデータラッチ１１、ページセレクタ１２、データセレクタ１４、及びデータ出力制御部１５の処理時間により定まる時間である。

次に、図９は、半導体メモリ９００が外部アドレス信号入力端子７５に有効なアドレスの入力をきっかけにして行う非同期読み出しのタイミングチャートの一例を示す図である。なお、非同期読み出しを行う前に、半導体メモリ９００は、動作モード選択信号入力端子７８から非同期読み出しを行う動作モードに設定されているとする。
既にチップイネーブル信号入力端子７１に「Ｌ」レベルの信号が入力され、半導体メモリ９００が動作状態にあるとき、時刻ｔＲ４において、有効なアドレスが外部アドレス信号入力端子７５に入力される。
半導体メモリ９００は、図８で説明した同じ動作を行い、時刻ｔＲ４からランダムアクセスタイムｔＡＣＣ経過後に、読み出されたデータがアウトプットデータ信号出力端子７７に出力される。続く時刻ｔＲ６で、チップイネーブル信号入力端子７１に「Ｈ」レベルの信号が与えられることで、半導体メモリ９００は非動作状態になり、しばらく後にアウトプットデータ信号出力端子７７への出力は、ハイインピーダンスになる。
なお、アドレスアクセスタイムｔＡＣＣは、入力バッファ２、アドレスラッチ３、バースト制御部４，アドレス制御部５、メモリバンク８、カラムデコーダ９、センスアンプ・センスデータラッチ１０、８ワードデータラッチ１１、ページセレクタ１２、データセレクタ１４、及びデータ出力制御部１５の処理時間により定まる時間である。

次に、図１０は、半導体メモリ９００に対して、バースト読み出し動作を示すタイミングチャートの一例を示す図である。なお、バースト読み出しを行う前に、半導体メモリ９００は、動作モード選択信号入力端子７８から同期読み出しを行う動作モードに設定されているとする。
まず、イネーブル制御部１は、チップイネーブル信号入力端子７１に「Ｌ」レベルの信号が与えられ、アウトプットイネーブル信号入力端子７２に「Ｌ」レベルの信号が与えられて、半導体メモリ９００が動作状態に設定されているとする。また、イネーブル制御部１は、バースト制御部４に読み出したデータをアウトプットデータ信号出力端子７７に出力させる出力選択信号ＯＳをバースト制御部４に出力しているとする。また、入力バッファ２は、外部アドレス信号入力端子７５に入力されるアドレスが有効であることを示す「Ｌ」レベルのアドレス有効信号ＡＤＶＢがアドレス有効信号入力端子７３から入力される。また、入力バッファ２は、外部アドレス信号入力端子７５から外部アドレス信号ＡＤＤＲ「Ａ１５」が入力される。

入力バッファ２は、入力された外部アドレス信号ＡＤＤＲ「Ａ１５」をアドレスラッチ３に出力し、「Ｌ」レベルのアドレス有効信号ＡＤＶＢが入力されたことに応じて、「Ｈ」レベルのラッチ信号ＡＬＡＴをアドレスラッチ３に出力する。アドレスラッチ３は、入力バッファ２から入力されたラッチアドレス信号ＬＡＤ「Ａ１５」をバースト制御部４及びアドレス制御部５に出力する。
また、入力バッファ２は、外部クロック入力端子７４から入力される外部クロックを増幅して、増幅したクロックを内部クロック信号ＣＬＫとして、半導体メモリ９００内に出力する。

続いて、時刻ｔ１において、入力バッファ２は、アドレス有効信号入力端子７３から「Ｈ」レベルのアドレス有効信号ＡＤＶＢが入力され、外部アドレス信号入力端子７５から入力される外部アドレス信号ＡＤＤＲを無効なアドレスとして扱う。また、入力バッファ２は、アドレス有効信号ＡＤＶＢが「Ｈ」レベルに変化したのに応じて、「Ｌ」レベルのラッチ信号ＡＬＡＴをアドレスラッチ３に出力する。アドレスラッチ３は、ラッチ信号ＡＬＡＴが「Ｌ」レベルに変化したのに応じて、入力バッファ２から入力されるアドレス信号ＡＤ「Ａ１５」をラッチし、ラッチしたアドレス信号ＡＤ「Ａ１５」をバースト制御部４及びアドレス制御部５に出力し続ける。また、入力バッファ２は、アドレス有効信号入力端子７３から入力されるアドレス有効信号ＡＤＶＢを増幅して、アドレス有効信号ＡＤＶＳとしてバースト制御部４に出力する。

バースト制御部４は、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、バーストアドレス信号ＢＡＤをアドレス制御部５に出力する。また、バースト制御部４は、ラッチアドレス信号ＬＡＤをデコードして、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣ「Ｐ７」をページセレクタ１２に出力する。また、バースト制御部４は、内部クロック信号ＣＬＫに同期して、「Ｈ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。

アドレス制御部５は、バースト制御部４から入力されたバーストアドレス信号ＢＡＤ「Ａ１」をデコードし、デコードにより得られた「カラム１」をカラムアドレス信号Ｃａｄｄとして、カラムデコーダ９に出力する。また、アドレス制御部５は、デコードにより得られたローアドレスをローアドレス信号Ｌａｄｄとしてメモリバンク８が有するローデコーダ６に出力する。

時刻ｔ２において、入力バッファ２は、アドレス有効信号入力端子７３から「Ｈ」レベルのアドレス有効信号ＡＤＶＢが入力されて、「Ｌ」レベルのラッチ信号ＡＬＡＴをアドレスラッチ３に出力する。アドレスラッチ３は、入力バッファ２から入力される「アドレスＡ１５」のアドレス信号ＡＤをラッチして、「アドレスＡ１５」をバースト制御部４及びアドレス制御部５に出力し続ける。
バースト制御部４は、同期読み出し（バースト読み出し）を示す「Ｈ」レベルの信号を同期／非同期セレクト信号ＳＥＬとして、データセレクタ１４に出力して、データセレクタ１４が出力ラッチ１３から入力される信号を選択して、セレクトデータＳＤ［１５：０］としてデータ出力制御部１５に出力させる。

時刻ｔ３において、アドレス制御部５は、カラムアドレス信号Ｃａｄｄ及びローアドレス信号Ｌａｄｄを更新してから２クロックサイクル後である当該サイクルにおいて、「Ｈ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、入力されたセンスアンプコントロール信号ＳＣが「Ｈ」レベルに変化したのに応じて、カラムアドレス及びローアドレスで選択されたメモリセルに記憶されたデータ「Ｄ８〜Ｄ１５」の８ワードのデータを、センスラッチデータＳＬＤとして８ワードデータラッチ１１に出力する。８ワードデータラッチ１１は、センスアンプ・センスデータラッチ１０から入力されたセンスラッチデータＳＬＤを、ページセレクタ１２に８ワードラッチデータＷＤＬＤとして出力する。

ページセレクタ１２は、バースト制御部４から入力されたページコントロール信号ＰＣ「Ｐ７」に応じたセンスラッチデータＳＬＤ［１２７：１２０］の「Ｄ１５」を選択して、ページデータＰＤ［１５：０］として、出力ラッチ１３及びデータセレクタ１４に出力する。出力ラッチ１３は、内部クロック信号ＣＬＫが立上がると、ページデータＰＤ［１５：０］「Ｄ１５」を読込んで記憶する。また、バースト制御部４は、内部クロックに同期して、「Ｈ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

時刻ｔ４において、バースト制御部４は、内部クロック信号ＣＬＫに同期して、バーストアドレス信号ＢＡＤ「Ａ１」に続く８ワードを示すバーストアドレス信号ＢＡＤ「Ａ２」をアドレス制御部５に出力する。アドレス制御部５は、バースト制御部４から入力されたバーストアドレス信号ＢＡＤ「Ａ２」をデコードして、カラムアドレス信号Ｃａｄｄ「カラム２」をカラムデコーダ９に出力し、ローアドレス信号Ｌａｄｄをメモリバンク８−０〜８−ｎ各々に備えられるローデコーダ６に出力する。また、バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを更新して「Ｐ０」をページセレクタ１２に出力する。このとき、８ワードデータラッチ１１からページセレクタ１２に出力されている８ワードラッチデータＷＤＬＤは、データ「Ｄ８〜Ｄ１５」である。そのため、ページセレクタ１２は、「Ｄ８」をページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、内部クロック信号が立上がると、ページデータＰＤ［１５：０］「Ｄ８」を読込んで記憶する。また、バースト制御部４は、内部クロック信号ＣＬＫに同期して、「Ｌ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

データセレクタ１４は、バースト制御部４から入力されている同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３から出力されるデータ「Ｄ１５」を選択して、セレクトデータＳＤ［１５：０］としてデータ出力制御部１５に出力する。データ出力制御部１５は、バースト制御部４から入力されるアウトプットコントロール信号ＯＰＣに従い、入力されたセレクトデータＳＤ［１５：０］「Ｄ１５」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。ウエイト出力制御部１６は、アウトプットデータ信号出力端子７７から出力されているデータが有効であることを示す「Ｈ」レベルのレディ信号ＲＤＹをレディ信号出力端子７６に出力する。

時刻ｔ５において、データセレクタ１４は、バースト制御部４から入力されている同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３から出力されるデータ「Ｄ８」を選択して、セレクトデータＳＤ［１５：０］としてデータ出力制御部１５に出力する。
なお、「Ｄ８」は、出力すべき読み出しデータではないので、「無効データ」と図示されている。データ出力制御部１５は、データセレクタ１４から入力されるセレクトデータＳＤ［１５：０］「Ｄ８」が入力され、アウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］「Ｄ８」として出力する。しかし、「Ｄ８」は、出力すべき読み出しデータではないので、「無効データ」と図示されている。このとき、ウエイト出力制御部１６は、「Ｌ」レベルのレディ信号ＲＤＹをレディ信号出力端子７６に出力する。これにより、アウトプットデータ信号出力端子７７に出力するデータ「Ｄ８」は、有効でないデータとして扱われることになる。

時刻ｔ６において、アドレス制御部５は、「Ｈ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、アドレス制御部５から入力されるセンスアンプコントロール信号ＳＣに従い、カラムデコーダ９が選択するメモリセルから読み出したデータ「Ｄ１６〜Ｄ２３」の８ワードのデータをセンスラッチデータＳＬＤとして８ワードデータラッチ１１に出力する。バースト制御部４は、内部クロック信号ＣＬＫに同期して、「Ｈ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。８ワードデータラッチ１１は、８ワードラッチ信号ＷＤＬに従い、センスアンプ・センスデータラッチ１０から入力される「Ｄ１６〜Ｄ２３」を、ページセレクタ１２に８ワードラッチデータＷＤＬＤとして出力する。ページセレクタ１２は、バースト制御部４から入力されるページコントロール信号ＰＣ「Ｐ０」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」から「Ｄ１６」を選択して、ページデータＰＤ［１５：０］として出力ラッチ１３及びデータセレクタ１４に出力する。出力ラッチ１３は、内部クロック信号ＣＬＫが立上がると、入力された「Ｄ１６」を読取り記憶する。バースト制御部４は、８ワードデータラッチ１１に出力すべき読み出しデータが入力バッファ２つ以上あるので、「Ｈ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

時刻ｔ７において、バースト制御部４は、内部クロックＣＬＫに同期して、バーストアドレス信号ＢＡＤ「Ａ２」に続くメモリバンク８ワード示すバーストアドレス信号ＢＡＤ「Ａ３」をアドレス制御部５に出力する。アドレス制御部５は、バースト制御部４から入力されたバーストアドレス信号ＢＡＤ「Ａ３」をデコードして、カラムアドレス信号Ｃａｄｄ「カラム３」をカラムデコーダ９に出力しローアドレス信号Ｌａｄをメモリバンク８−０〜８−ｎ各々に備えられるローデコーダ６に出力する。また、バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを更新して「Ｐ１」をページセレクタ１２に出力する。アドレス制御部５は、「Ｌ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。

センスアンプ・センスデータラッチ１０は、カラムデコーダ９が選択したデータ「Ｄ１６〜Ｄ２３」をラッチする。また、バースト制御部４は、内部クロック信号ＣＬＫに同期して、「Ｌ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。８ワードデータラッチ１１は、センスアンプ・センスデータラッチ１０から入力されているセンスラッチデータＳＬＤ「Ｄ１６〜Ｄ２３」をラッチする。また、バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ１」に更新し、更新した「Ｐ１」をページセレクタ１２にページコントロール信号ＰＣとして出力する。ページセレクタ１２は、バースト制御部４から入力されるページコントロール信号ＰＣ「Ｐ１」に従い、８ワードデータラッチ１１から入力された８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ１７」を選択して出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。

出力ラッチ１３は、記憶するデータ「Ｄ１６」をデータセレクタ１４に出力する。また、出力ラッチ１３は、内部クロック信号が立上がると、入力された「Ｄ１７」を読取り記憶する。データセレクタ１４は、ページセレクタ１２が出力するページデータＰＤ［１５：０］「Ｄ１７」と、出力ラッチ１３が出力するデータ「Ｄ１６」とから、出力ラッチ１３が出力する「Ｄ１６」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、バースト制御部４から入力されるアウトプットコントロール信号ＯＰＣに従い、データセレクタ１４から入力される「Ｄ１６」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。ウエイト出力制御部１６は、レディ信号出力端子７６に「Ｈ」レベルのレディ信号ＲＤＹを出力する。なお、読み出しデータが連続してアウトプットデータ信号出力端子７７から出力されるので、レディ信号ＲＤＹは、バーストリード命令が完了するまで「Ｈ」レベルを維持する。

時刻ｔ８において、バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ２」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、ページコントロール信号ＰＣに従い、８ワードデータラッチ１１から入力されている８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」から「Ｄ１８」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶する「Ｄ１７」をデータセレクタ１４に出力する。また、出力ラッチ１３は、内部クロック信号ＣＬＫの立上がると、入力された「Ｄ１８」を読取り記憶する。データセレクタ１４は、バースト制御部４から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力する「Ｄ１７」を、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたセレクトデータＳＤ［１５：０］「Ｄ１７」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

時刻ｔ９において、アドレス制御部５は、「Ｈ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、アドレス制御部５から入力されるセンスアンプコントロール信号ＳＣに従い、カラムデコーダ９が選択するメモリバンク８から読み出したデータ「Ｄ２４〜Ｄ３１」の８ワードのデータをセンスラッチデータＳＬＤとして８ワードデータラッチ１１に出力する。バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ３」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部４から入力されるページコントロール信号ＰＣ「Ｐ３」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」から「Ｄ１９」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶する「Ｄ１８」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部４から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３が出力する「Ｄ１８」を選択して、選択した「Ｄ１８」をデータ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたセレクトデータＳＤ［１５：０］「Ｄ１８」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＤ［１５：０］として出力する。

時刻ｔ１０において、アドレス制御部５は、「Ｌ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、アドレス制御部５から入力されるセンスアンプコントロール信号ＳＣに従い、カラムデコーダ９から入力されているデータ「Ｄ２４〜Ｄ３１」をラッチする。バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ４」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部４から入力されるページコントロール信号ＰＣ「Ｐ４」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ２０」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶するデータ「Ｄ１９」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部４から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力するデータ「Ｄ１９」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたデータ「Ｄ１９」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

時刻ｔ１１において、バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ５」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部４から入力されるページコントロール信号ＰＣ「Ｐ５」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ２１」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶するデータ「Ｄ２０」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部４から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力するデータ「Ｄ２０」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたデータ「Ｄ２０」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

時刻ｔ１２において、バースト制御部４は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ６」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部４から入力されるページコントロール信号ＰＣ「Ｐ６」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ２２」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶するデータ「Ｄ２１」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部４から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力するデータ「Ｄ２１」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたデータ「Ｄ２１」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

以上、説明したように、半導体メモリ９００は、バーストリード動作を行う。
なお、バーストリード命令が入力された直後の有効なクロックエッジから有効なデータが出力されるまでのクロックサイクル、あるいは、バーストリード命令が入力された直後の有効なクロックエッジから出力される読み出しデータが確定する有効なクロックエッジまでのクロックサイクルがウエイトサイクルとして設定される。バーストリード命令が入力されてから、有効な読み出しデータが出力されるまでのウエイトサイクルをファーストレイテンシという。図１０において、ファーストレイテンシは、時刻ｔ１でバーストリード命令に対応するアドレス「Ａ１５」が入力されてから、最初のデータ「Ｄ１５」が外部アウトプットデータ信号出力端子７７から出力される時刻ｔ５までの４サイクルとなる。
MBM29BS/BT32LF−18/25 Data Sheet、SPANSION、Revision：DS05-20913-4、September 11, 2007、p.17

ファイル領域対してバーストリードを行った後にデータ領域に対して非同期読み出しを行うとき、及びデータ領域に対して非同期読み出しを行った後にファイル領域に対してバーストリードを行うときは、読み出し動作を行う前に動作モードの設定を変更する必要がある。そのため、データ領域とファイル領域とを同一モードで使用することができないという問題がある。また、動作モードの切替を行う間は、読み出しを行うことができないという問題もある。

本発明は、上記問題を解決すべくなされたもので、その目的は、動作モードの切替を行うことなくファイル領域及びデータ領域からデータを読み出せる半導体メモリを提供することにある。

上記問題を解決するために、請求項１の本発明は、外部から入力されるクロックに同期したバーストリード命令により読み出されるデータが記憶される連続した領域であるファイル領域と、非同期読み出し命令により読み出されるデータが記憶される領域であるデータ領域とに分割された記憶領域を有する半導体メモリであって、前記ファイル領域と前記データ領域との境界を示す情報が記憶され、該情報をメモリ領域設定アドレス信号として出力するメモリ領域設定部と、前記バーストリード命令又は前記非同期読み出し命令に含まれる外部アドレス信号で指定される領域を示すアドレス信号を出力するアドレス制御部と、前記メモリ領域設定アドレス信号と前記アドレス信号とを比較し、前記アドレス信号で示される領域がファイル領域又はデータ領域のいずれの領域であるかを判定する判定回路と、前記判定回路の判定結果に基づき、前記記憶領域から読み出したデータの出力経路を定めるバースト制御部と、を具備することを特徴とする半導体メモリである。

また、請求項２の本発明は、上記記載の発明において、前記記憶領域は、複数のメモリセルアレイを備え、前記ファイル領域及び前記データ領域の分割は、前記メモリセルアレイ単位又は前記メモリセルアレイをいくつかの領域に分けたブロック単位で行われることを特徴とする。

この発明によれば、動作モードの切替を行わずに、半導体メモリが有するファイル領域及びデータ領域からデータを読み出すことができる。

以下、本発明の一実施形態による半導体メモリを図面を参照して説明する。
図１は、本実施形態による半導体メモリ１００を示す概略ブロック図である。半導体メモリ１００は、イネーブル制御部１、入力バッファ２、アドレスラッチ３、ローデコーダ６、メモリセルアレイ７、メモリバンク８−０〜８−ｎ、カラムデコーダ９、センスアンプ・センスデータラッチ１０、８ワードデータラッチ１１、ページセレクタ１２、出力ラッチ１３、データセレクタ１４、データ出力制御部１５、ウエイト出力制御部１６、バースト制御部２１、判定回路２２、アドレス制御部２３、メモリ領域設定部２４、チップイネーブル信号入力端子７１、アウトプットイネーブル信号入力端子７２、アドレス有効信号入力端子７３、外部クロック入力端子７４、外部アドレス信号入力端子７５、レディ信号出力端子７６、アウトプットデータ信号出力端子７７を備えている。
なお、半導体メモリ１００において、バースト制御部２１、判定回路２２、アドレス制御部２３、及びメモリ領域設定部２４以外の構成については、図７の従来例の半導体メモリ９００同じ構成であるため、同じ符号を付し、以下、異なる構成であるバースト制御部２１、判定回路２２、アドレス制御部２３、及びメモリ領域設定部２４の構成について説明する。

バースト制御部２１は、イネーブル制御部１から出力選択信号ＯＳが入力され、入力バッファ２からアドレス有効信号ＡＤＶＳ及び内部クロック信号ＣＬＫが入力され、アドレスラッチ３からラッチアドレス信号ＬＡＤが入力され、判定回路２２から判定一致信号ＣＭＰが入力される。

また、バースト制御部２１は、判定回路２２から入力される判定一致信号ＣＭＰに基づき、８ワードデータラッチ１１及びデータセレクタ１４への制御信号である８ワードラッチ信号ＷＤＬ及び同期／非同期セレクト信号ＳＥＬを確定する。
ここで、バースト制御部２１は、判定一致信号ＣＭＰが「Ｌ」レベル、すなわち、ファイル領域への読み出しが行われるとき、バースト読み出し動作を行う。このとき、バースト制御部２１は、８ワードデータラッチ１１に、入力されたデータをラッチさせるように、８ワードラッチ信号ＷＤＬを出力する。また、バースト制御部２１は、データセレクタ１４に出力ラッチ１３の出力を選択させるように、同期／非同期セレクト信号ＳＥＬを出力する。

また、バースト制御部２１は、入力される判定一致信号ＣＭＰが「Ｈ」レベル、すなわち、データ領域への読み出しが行われるとき、非同期読み出しの動作を行う。このとき、バースト制御部２１は、８ワードデータラッチ１１に、入力されたデータをラッチさせずに出力するように、８ワードラッチ信号ＷＤＬを出力する。また、バースト制御部２１は、データセレクタ１４にページセレクタ１２の出力を選択させるように、同期／非同期セレクト信号ＳＥＬを出力する。

ここで、動作モードが非同期読み出しにおけるバースト制御部２１の動作を以下に説明する。バースト制御部２１は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力されると、「Ｈ」レベルのアウトプットコントロール信号ＯＰＣをデータ出力制御部１５に出力する。また、バースト制御部２１は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力され、且つ、「Ｈ」レベルのアドレス有効信号ＡＤＶＳが入力されると、「Ｈ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

また、バースト制御部２１は、ページセレクタ１２から出力されたページデータＰＤ［１５：０］を選択する信号として、同期／非同期セレクト信号ＳＥＬをデータセレクタ１４に出力する。また、バースト制御部２１は、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、ページコントロール信号ＰＣをページセレクタ１２に出力する。このページコントロール信号ＰＣは、８ワードデータラッチ１１から出力される８ワードラッチデータＷＤＬＤからラッチアドレス信号ＬＡＤで示されるアドレスに対応するデータを選択する信号である。

また、バースト制御部２１は、アドレス制御部２３に出力するバーストアドレス信号ＢＡＤを更新してから所定の時間が経過した後に、「Ｈ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。ここで、所定の時間とは、メモリセルアレイ７へアドレスが入力され、センスアンプ・センスデータラッチ１０から出力するデータが安定するまでの時間、すなわち、アドレスラッチ３から出力されたラッチアドレス信号ＬＡＤに対して、アドレス制御部２３、ローデコーダ６、メモリセルアレイ７、カラムデコーダ９、及びセンスアンプ・センスデータラッチ１０が処理を行うアクセス時間である。

次に、動作モードがバーストリード（同期読み出し）におけるバースト制御部２１の動作を以下に説明する。バースト制御部２１は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力されると、「Ｈ」レベルのアウトプットコントロール信号ＯＰＣをデータ出力制御部１５に出力する。また、バースト制御部２１は、アウトプットデータ信号出力端子７７からの読み出しデータの出力を指示する出力選択信号ＯＳが入力されると、ファーストレイテンシに応じたサイクル（ファーストレイテンシのサイクル数−１サイクル、すなわち、２サイクル）経過後に、「Ｈ」レベルのウエイト信号ＷＡＩＴを出力する。

また、バースト制御部２１は、出力ラッチ１３から入力される信号と、ページセレクタ１２から入力されるページデータＰＤ［１５：０］とのいずれかを選択する信号として、同期／非同期セレクト信号ＳＥＬをデータセレクタ１４に出力する。また、バースト制御部２１は、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、８ワードラッチデータＷＤＬＤ［１２７：０］からラッチアドレス信号ＬＡＤで示されるアドレスから始まる領域に対応するデータを選択するページコントロール信号ＰＣをページセレクタ１２に出力する。以後、バースト制御部２１は、読み出されたデータからアドレス順にデータを選択するページコントロール信号ＰＣを内部クロック信号ＣＬＫに同期して更新し、更新したページコントロール信号ＰＣをページセレクタ１２に出力する。

また、バースト制御部２１は、アドレスラッチ３から有効なアドレスがラッチアドレス信号ＬＡＤとして入力されてから所定の時間が経過した後に、「Ｈ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。ここで、所定の時間とは、メモリセルアレイ７へアドレスが入力され、センスアンプ・センスデータラッチ１０から出力するデータが安定するまでの時間、すなわち、アドレスラッチ３から出力されたラッチアドレス信号ＬＡＤに対して、アドレス制御部２３、ローデコーダ６、メモリセルアレイ７、カラムデコーダ９、及びセンスアンプ・センスデータラッチ１０が処理を行うアクセス時間である。また、バースト制御部２１は、８ワードデータラッチ１１に出力すべき読み出しデータの数を検出し、データの数が１つ以下のとき、「Ｌ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。
以上のように、バースト制御部２１は、動作モードにより異なる動作を行う。

アドレス制御部２３には、バースト制御部２１からバーストアドレス信号ＢＡＤが入力され、アドレスラッチ３からラッチアドレス信号ＬＡＤが入力される。以下、動作モードがバーストリードのときのアドレス制御部２３の動作を説明する。
アドレス制御部２３は、入力されるバーストアドレス信号ＢＡＤをデコードして、ローアドレス信号Ｌａｄｄをメモリバンク８−０〜８−ｎ各々に備えられるローデコーダ６に出力し、カラムアドレス信号Ｃａｄｄをカラムデコーダ９に出力する。また、アドレス制御部２３は、ローアドレス信号Ｌａｄｄ及びカラムアドレス信号Ｃａｄｄを出力した後のメモリアクセスのレイテンシサイクル（２クロックサイクル）経過後に「Ｈ」レベルのセンスアンプコントロール信号ＳＣを１クロックサイクルの間、センスアンプ・センスデータラッチ１０に出力する。これにより、メモリバンク８から読み出されるデータがセンスアンプ・センスデータラッチ１０に記憶される。なお、ローアドレス信号Ｌａｄｄは、メモリセルアレイ７から８ワードのデータを選択する信号であり、バーストアドレス信号ＢＡＤの下位ビットに相当する。また、カラムアドレス信号Ｃａｄｄは、全てのメモリバンク８からいずれか１つメモリバンクを選択することで、当該メモリバンクの出力する８ワードを選択する信号であり、バーストアドレス信号ＢＡＤの上位ビットに相当する。

また、アドレス制御部２３は、入力されるバーストアドレス信号ＢＡＤをデコードして、バーストアドレス信号ＢＡＤの示すアドレスが含まれるメモリバンク８を示すバンクアドレス信号ＢＫＡＤ［０：ｎ］を判定回路２２に出力する。なお、バンクアドレス信号ＢＫＡＤ［０：ｎ］は、それぞれの信号がメモリバンク８−０、…、メモリバンク８−ｎに対応しており、読み出すデータが記憶されているメモリバンク８に対応する信号を「Ｈ」レベルとし、それ以外の信号を「Ｌ」レベルとして判定回路２２に出力される。

続いて、動作モードが非同期読み出しのときのアドレス制御部２３の動作を説明する。アドレス制御部２３は、入力されるラッチアドレス信号ＬＡＤをデコードして、ローアドレス信号Ｌａｄｄをメモリバンク８−０〜８−ｎ各々に備えられるローデコーダ６に出力し、カラムアドレス信号Ｃａｄｄをカラムデコーダ９に出力する。また、アドレス制御部２３は、ローアドレス信号Ｌａｄｄ及びカラムアドレス信号Ｃａｄｄを出力した後のメモリアクセスのレイテンシサイクル経過後に「Ｈ」レベルのセンスアンプコントロール信号ＳＣを１クロックサイクルの間、センスアンプ・センスデータラッチ１０に出力する。また、アドレス制御部２３は、入力されるラッチアドレス信号ＬＡＤをデコードして、ラッチアドレス信号ＬＡＤの示すアドレスが含まれるメモリバンク８を示すバンクアドレス信号ＢＫＡＤ［０：ｎ］を判定回路２２に出力する。

以上のように、アドレス制御部２３は、動作モードにより、入力されるバーストアドレス信号ＢＡＤ及びラッチアドレス信号ＬＡＤの一方を選択し、選択したアドレスをデコードして動作する。

メモリ領域設定部２４は、メモリ領域信号入力端子７９からファイル領域とデータ領域との間の境界を示す情報が入力され、入力された情報が記憶される。例えば、メモリ領域信号入力端子７９から入力されるアドレスを境に、当該アドレスより小さいアドレス領域がデータ領域に設定され、当該アドレス以上のアドレス領域がファイル領域に設定される。また、メモリ領域設定部２４は、記憶する情報をデコードして、半導体メモリ１００に備えられるメモリバンク８毎に、ファイル領域とデータ領域とのいずれに割当てられているかを示すメモリ領域設定アドレス信号ＭＡＤ［０：ｎ］を判定回路２２に出力する。

判定回路２２は、アドレス制御部２３から入力されるバンクアドレス信号ＢＫＡＤ［０：ｎ］と、メモリ領域設定部２４から入力されるメモリ領域設定アドレス信号ＭＡＤ［０：ｎ］とを比較することで、読み出すデータがファイル領域又はデータ領域のどちらに割当てられているかを判定し、判定した結果をバースト制御部２１に出力する。

次に、図２は、メモリ領域設定部２４の内部構成を示す概略図である。
メモリ領域設定部２４は、フリップフロップ４１−０〜４１−ｎと、メモリ領域設定デコーダ４２を備えている。以下、フリップフロップ４１−０、…、フリップフロップ４１−ｎのいずれか、あるいは全てを代表して示す場合には、フリップフロップ４１という。
フリップフロップ４１は、メモリ領域信号入力端子７９から入力されるメモリ領域信号が入力され、入力されたメモリ領域信号を記憶する。また、フリップフロップ４１は、メモリ領域設定でコーダ４２に記憶されているメモリ領域信号を出力する。メモリ領域設定デコーダ４２は、フリップフロップ４１から入力されたメモリ領域信号をデコードして、メモリバンク８毎にデータ領域又はファイル領域のどちらに割当てられているかを示すメモリ領域設定アドレス信号ＭＡＤ［０：ｎ］を判定回路２２に出力する。なお、メモリ領域設定アドレス信号ＭＡＤ［０：ｎ］の各ビットは、メモリバンク８−０からメモリバンク８−ｎのそれぞれに対応する。また、データ領域に割当てられるメモリバンク８に対応する信号は、「Ｈ」レベルの信号となり、ファイル領域に割当てられるメモリバンク８に対応する信号は、「Ｌ」レベルの信号となる。
また、フリップフロップ４１の値が確定すると、メモリ領域設定部２４は、常に、データ領域の割当てを示すメモリ領域設定アドレス信号ＭＡＤ［０：ｎ］を判定回路２２に出力する。

図３は、フリップフロップ４１に記憶されているメモリ領域信号と、データ領域及びファイル領域の割当てられるメモリバンク８との、組合わせの一例を示した図である。左の列は、フリップフロップ８が記憶するメモリ領域信号の値であり、それぞれのメモリ領域信号の値に対して、半導体メモリ１００が有するメモリ空間のうちデータ領域に割当てられる領域を示しており、更に、データ領域に割当てられるメモリバンク８が対応付けられている。なお、データ領域に割当てられていないメモリバンク８は、ファイル領域に割当てられていることになる。また、図３では、データ領域は８Ｍビット毎に割当てを行っている。また、メモリバンク８が有するメモリセルアレイ７は８Ｍビットであるので、割当てはメモリバンク８毎に行っている。メモリバンク８に対応するメモリ領域設定アドレス信号［ｍ］は、データ領域に割当てられたことを「Ｈ」レベルで示し、ファイル領域に割当てられたことを「Ｌ」レベルで示す。

次に、図４は、判定回路２２の内部構成を示した概略図である。判定回路２２は、ＡＮＤ（論理積）ゲート３１−１〜３１−ｎ、ＮＯＲ（否定論理和）ゲート３２−１〜３２−ｍ、ＮＡＮＤ（否定論理積）ゲート３３を備えている。以下、ＡＮＤゲート３１−０、…、ＡＮＤ３１−ｎのいずれか、あるいは全てを代表して示す場合には、ＡＮＤゲート３１という。また、ＮＯＲゲート３２−０、…、ＮＯＲゲート３２−ｎのいずれか、あるいは全てを代表して示す場合には、ＮＯＲゲート３２という。
ＡＮＤゲート３１には、メモリ領域設定部２４から入力されるメモリ領域設定アドレス信号ＭＡＤ及びアドレス制御部２３から入力されるバンクアドレス信号ＢＫＡＤのそれぞれの信号が入力される。また、ＡＮＤゲート３１の出力は、データ領域として割当てられたメモリバンク８に読み出しが行われると、バンクヒット信号［０：ｎ］のいずれかが「Ｈ」レベルの信号となる。ＮＯＲゲート３２とＮＡＮＤゲート３３で構成される回路は、いずれかのバンクヒット信号［０：ｎ］から「Ｈ」レベルの信号が入力されると、「Ｈ」レベルの判定一致信号ＣＭＰを出力する。ファイル領域として割当てられたメモリバンク８に読み出しが行われるとき、判定一致信号ＣＭＰは「Ｌ」レベルの信号となる。
以上のように、判定回路２２は、バンクアドレス信号ＢＫＡＤ［０：ｎ］とメモリ領域設定アドレス信号ＭＡＤ［０：ｎ］とから、データを読み出す対象のメモリバンク８が、ファイル領域又はデータ領域のいずれに割当てられた領域であるかを判定する。

次に、図５は、半導体メモリ１００におけるバーストリード動作の一例を示すタイミングチャートである。
まず、半導体メモリ１００において、イネーブル制御部１は、チップイネーブル信号入力端子７１から「Ｌ」レベルのチップイネーブル信号ＣＥＢが入力され、アウトプットイネーブル信号入力端子７２から「Ｌ」レベルのアウトプットイネーブル信号が入力される。また、イネーブル制御部１は、読み出すデータを出力することを示す出力選択信号ＯＳをバースト制御部２１に出力する。なお、メモリ領域設定部２４が有するフリップフロップ４１には、メモリバンク８−０（バンク０）のみをデータ領域に割当てる情報が記憶されているものとする。

入力バッファ２は、外部アドレス信号入力端子７５から外部アドレス信号「Ａ１５」が入力され、外部アドレス信号入力端子７５から入力される外部アドレス信号が有効であることを示す「Ｌ」レベルのアドレス有効信号がアドレス有効信号入力端子７３から入力される。また、入力バッファ２は、入力された外部アドレス信号「Ａ１５」を増幅して、増幅されたアドレス「Ａ１５」をアドレス信号ＡＤとしてアドレスラッチ３に出力される。また、入力バッファ２は、「Ｌ」レベルのアドレス有効信号が入力されたことに応じて、「Ｈ」レベルのラッチ信号ＡＬＡＴをアドレスラッチ３に出力する。アドレスラッチ３は、入力されたアドレス信号ＡＤ「Ａ１５」をバースト制御部２１及びアドレス制御部２３に出力する。

続いて、時刻ｔ１において、アドレス有効信号入力端子７３から「Ｈ」レベルのアドレス有効信号ＡＤＶＢが入力されるのに応じて、「Ｌ」レベルのラッチ信号ＡＬＡＴをアドレスラッチ３に出力する。これにより、外部アドレス信号入力端子７５から入力されるアドレス信号ＡＤＤＲは無効なアドレスとして扱われる。アドレスラッチ３は、入力バッファ２から「Ｌ」レベルのラッチ信号ＡＬＡＴが入力されることに応じて、入力されていたアドレス信号ＡＤ「Ａ１５」をラッチして、ラッチした「Ａ１５」をバースト制御部２１及びアドレス制御部２３に出力する。
バースト制御部２１は、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、バーストアドレス信号ＢＡＤをアドレス制御部２３に出力する。また、バースト制御部２１は、ラッチアドレス信号ＬＡＤのデコード結果により、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣ「Ｐ７」をページセレクタ１２に出力する。また、バースト制御部２１は、８ワードデータラッチ１１に入力されるセンスラッチデータＳＬＤを、ページセレクタ１２に出力させるために、８ワードデータラッチ１１に「Ｈ」レベルの８ワードラッチ信号ＷＤＬを出力する。

アドレス制御部２３は、バースト制御部２１から入力されたバーストアドレス信号ＢＡＤ「Ａ１」、及びアドレスラッチ３から入力されたラッチアドレス信号ＬＡＤ「Ａ１５」をデコードし、デコードにより得られたカラムアドレスをカラムアドレス信号Ｃａｄｄとしてカラムデコーダ９に出力する。また、バースト制御部２１は、デコードにより得られたローアドレスをローアドレス信号Ｌａｄｄとしてメモリバンク８が有するローデコーダ６に出力する。また、アドレス制御部２３は、デコードで得られたバンクアドレス「バンク１」をバンクアドレス信号ＢＫＡＤ［０：ｎ］として判定回路２２に出力する。判定回路２２は、メモリ領域設定部２４から入力されるメモリ領域設定アドレス信号ＭＡＤ「バンク０」、ＭＡＤ［０］のみが「Ｈ」レベルの信号と、アドレス制御部２３から入力されるバンクアドレス信号ＢＫＡＤ「バンク１」、ＢＫＡＤ［１］のみが「Ｈ」レベルの信号とを比較することで、読み出すデータが記憶されているメモリセルがファイル領域に割当てられていることを判定して、「Ｌ」レベル、すなわち、ファイル領域を示す判定一致信号ＣＭＰをバースト制御部２１に出力する。以後、バースト制御部２１は、動作モードがバーストリードのモードとして、処理を行う。また、バースト制御部２１は、「Ｈ」レベルの同期／非同期セレクト信号ＳＥＬを出力して、データセレクタ１４が出力ラッチ１３の出力を選択させることになる。

続いて、時刻ｔ２において、バースト制御部２１は、判定回路２２から「Ｌ」レベルの判定一致信号ＣＭＰが入力されたことに応じて、内部クロック信号ＣＬＫに同期して、「Ｈ」レベルの同期動作を意味する同期・非同期セレクト信号ＳＥＬをデータセレクタ１４に出力する。

時刻ｔ３において、アドレス制御部２３は、「Ｈ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、入力されたセンスアンプコントロール信号ＳＣが「Ｈ」レベルに変化したのに応じて、時刻ｔ１でカラムアドレス信号Ｃａｄｄ及びローアドレス信号Ｌａｄｄで選択されたメモリセルに記憶されたデータ「Ｄ８〜Ｄ１５」、１ワードが１６ビットの８ワード分のデータ、をセンスラッチデータＳＬＤとして８ワードデータラッチ１１に出力する。８ワードデータラッチ１１は、センスアンプ・センスデータラッチ１０から入力されたセンスラッチデータＳＬＤを、ページセレクタ１２に８ワードラッチデータＷＤＬＤに出力する。

ページセレクタ１２は、バースト制御部２１から入力されたページコントロール信号ＰＣ「Ｐ７」に応じたセンスラッチデータＳＬＤ［１２７：１２０］「Ｄ１５」を選択して、ページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、内部クロック信号ＣＬＫが立上がると、ページデータＰＤ［１５：０］「Ｄ１５」を読込んで記憶する。また、バースト制御部２１は、内部クロックＣＬＫに同期して、「Ｈ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

時刻ｔ４において、バースト制御部２１は、内部クロックＣＬＫに同期して、バーストアドレス信号ＢＡＤ「Ａ１」に続く８ワードが記憶されているメモリセルを示すバーストアドレス信号ＢＡＤ「Ａ２」をアドレス制御部２３に出力する。アドレス制御部２３は、バースト制御部２１から入力されたバーストアドレス信号ＢＡＤ「Ａ２」をデコードして、カラムアドレス信号Ｃａｄｄ「カラム２」をカラムデコーダ９に出力し、ローアドレス信号Ｌａｄｄをメモリバンク８−０〜８−ｎ各々に備えられるローデコーダ６に出力する。また、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを更新して「Ｐ０」をページセレクタ１２に出力する。このとき、８ワードデータラッチ１１からページセレクタ１２に出力されている８ワードラッチデータＷＤＬＤは、データ「Ｄ８〜Ｄ１５」である。そのため、ページセレクタ１２は、「Ｄ８」をページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、内部クロック信号が立上がると、ページデータＰＤ［１５：０］「Ｄ８」を読込んで記憶する。また、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、「Ｌ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

データセレクタ１４は、バースト制御部２１から入力されている同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３から出力されるデータ「Ｄ１５」を選択して、セレクトデータＳＤ［１５：０］としてデータ出力制御部１５に出力する。データ出力制御部１５は、バースト制御部２１から入力されるアウトプットコントロール信号ＯＰＣに従い、入力されたセレクトデータＳＤ［１５：０］「Ｄ１５」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。ウエイト出力制御部１６は、アウトプットデータ信号出力端子７７から出力されているデータが有効であることを示す「Ｈ」レベルのレディ信号ＲＤＹをレディ信号出力端子７６に出力する。

時刻ｔ５において、データセレクタ１４は、バースト制御部２１から入力されている同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３から出力されるデータ「Ｄ８」を選択して、セレクトデータＳＤ［１５：０］としてデータ出力制御部１５に出力する。
なお、「Ｄ８」は、出力すべき読み出しデータではないので、「無効データ」と図示されている。データ出力制御部１５は、データセレクタ１４から入力されるセレクトデータＳＤ［１５：０］「Ｄ８」が入力され、アウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］「Ｄ８」として出力する。このとき、「Ｄ８」は、出力すべき読み出しデータではないので、ウエイト出力制御部１６は、「Ｌ」レベルのレディ信号ＲＤＹをレディ信号出力端子７６に出力する。これにより、アウトプットデータ信号出力端子７７に出力するデータ「Ｄ８」は、有効でないデータとして扱われることになる。また、タイミングチャート上は、「無効データ」と図示されている。

時刻ｔ６において、アドレス制御部２３は、「Ｈ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、アドレス制御部２３から入力されるセンスアンプコントロール信号ＳＣに従い、カラムデコーダ９が選択するメモリセルから読み出したデータ「Ｄ１６〜Ｄ２３」の８ワードのデータをセンスラッチデータＳＬＤとして８ワードデータラッチ１１に出力する。バースト制御部２１は、内部クロック信号ＣＬＫに同期して、「Ｈ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。８ワードデータラッチ１１は、８ワードラッチ信号ＷＤＬに従い、センスアンプ・センスデータラッチ１０から入力される「Ｄ１６〜Ｄ２３」を、ページセレクタ１２に８ワードラッチデータＷＤＬＤとして出力する。ページセレクタ１２は、バースト制御部２１から入力されるページコントロール信号ＰＣ「Ｐ０」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」から「Ｄ１６」を選択して、ページデータＰＤ［１５：０］として出力ラッチ１３及びデータセレクタ１４に出力する。出力ラッチ１３は、次の内部クロック信号ＣＬＫが立上がると、入力された「Ｄ１６」を読取り記憶する。バースト制御部２１は、８ワードデータラッチ１１に出力すべき読み出しデータが入力バッファ２つ以上あるので、「Ｈ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。

時刻ｔ７において、バースト制御部２１は、内部クロックＣＬＫに同期して、バーストアドレス信号ＢＡＤ「Ａ２」に続くメモリバンク８ワードを示すバーストアドレス信号ＢＡＤ「Ａ３」をアドレス制御部２３に出力する。アドレス制御部２３は、バースト制御部２１から入力されたバーストアドレス信号ＢＡＤ「Ａ３」をデコードして、カラムアドレス信号Ｃａｄｄ「カラム３」をカラムデコーダ９に出力しローアドレス信号Ｌａｄをメモリバンク８−０〜８−ｎ各々に備えられるローデコーダ６に出力する。また、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを更新して「Ｐ１」をページセレクタ１２に出力する。アドレス制御部２３は、「Ｌ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。

センスアンプ・センスデータラッチ１０は、カラムデコーダ９が選択したデータ「Ｄ１６〜Ｄ２３」をラッチする。また、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、「Ｌ」レベルの８ワードラッチ信号ＷＤＬを８ワードデータラッチ１１に出力する。８ワードデータラッチ１１は、センスアンプ・センスデータラッチ１０から入力されているセンスラッチデータＳＬＤ「Ｄ１６〜Ｄ２３」をラッチする。また、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ１」に更新し、更新した「Ｐ１」をページセレクタ１２にページコントロール信号ＰＣとして出力する。ページセレクタ１２は、バースト制御部２１から入力されるページコントロール信号ＰＣ「Ｐ１」に従い、８ワードデータラッチ１１から入力された８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ１７」を選択して出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。

出力ラッチ１３は、記憶するデータ「Ｄ１６」をデータセレクタ１４に出力する。また、出力ラッチ１３は、内部クロック信号が立上がると、入力された「Ｄ１７」を読取り記憶する。データセレクタ１４は、ページセレクタ１２が出力するページデータＰＤ［１５：０］「Ｄ１７」と、出力ラッチ１３が出力するデータ「Ｄ１６」とから、出力ラッチ１３が出力する「Ｄ１６」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、バースト制御部２１から入力されるアウトプットコントロール信号ＯＰＣに従い、データセレクタ１４から入力される「Ｄ１６」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。ウエイト出力制御部１６は、レディ信号出力端子７６に「Ｈ」レベルのレディ信号ＲＤＹを出力する。

時刻ｔ８において、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ２」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、ページコントロール信号ＰＣに従い、８ワードデータラッチ１１から入力されている８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」から「Ｄ１８」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶する「Ｄ１７」をデータセレクタ１４に出力する。また、出力ラッチ１３は、次の内部クロック信号ＣＬＫが立上がると、入力された「Ｄ１８」を読取り記憶する。データセレクタ１４は、バースト制御部２１から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力する「Ｄ１７」を、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたセレクトデータＳＤ［１５：０］「Ｄ１７」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

時刻ｔ９において、アドレス制御部２３は、「Ｈ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、アドレス制御部２３から入力されるセンスアンプコントロール信号ＳＣに従い、カラムデコーダ９が選択するメモリバンク８から読み出したデータ「Ｄ２４〜Ｄ３１」の８ワードのデータをセンスラッチデータＳＬＤとして８ワードデータラッチ１１に出力する。バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ３」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部２１から入力されるページコントロール信号ＰＣ「Ｐ３」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」から「Ｄ１９」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶する「Ｄ１８」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部２１から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３が出力する「Ｄ１８」を選択して、選択した「Ｄ１８」をデータ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたセレクトデータＳＤ［１５：０］「Ｄ１８」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＤ［１５：０］として出力する。

時刻ｔ１０において、アドレス制御部２３は、「Ｌ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、アドレス制御部２３から入力されるセンスアンプコントロール信号ＳＣに従い、カラムデコーダ９から入力されているデータ「Ｄ２４〜Ｄ３１」をラッチする。バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ４」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部２１から入力されるページコントロール信号ＰＣ「Ｐ４」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ２０」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶するデータ「Ｄ１９」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部２１から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力するデータ「Ｄ１９」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたデータ「Ｄ１９」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

時刻ｔ１１において、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ５」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部２１から入力されるページコントロール信号ＰＣ「Ｐ５」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ２１」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶するデータ「Ｄ２０」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部２１から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力するデータ「Ｄ２０」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたデータ「Ｄ２０」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

時刻ｔ１２において、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ページコントロール信号ＰＣを「Ｐ６」に更新して、ページセレクタ１２に出力する。ページセレクタ１２は、バースト制御部２１から入力されるページコントロール信号ＰＣ「Ｐ６」に従い、８ワードラッチデータＷＤＬＤ「Ｄ１６〜Ｄ２３」からデータ「Ｄ２２」を選択して、出力ラッチ１３及びデータセレクタ１４にページデータＰＤ［１５：０］として出力する。出力ラッチ１３は、記憶するデータ「Ｄ２１」をデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部２１から入力される同期／非同期セレクト信号ＳＥＬに従い、出力ラッチ１３の出力するデータ「Ｄ２１」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたデータ「Ｄ２１」をアウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

次に、図６は、半導体メモリ１００における非同期読み出し動作の一例を示すタイミングチャートである。
まず、半導体メモリ１００において、イネーブル制御部１は、チップイネーブル信号入力端子７１から「Ｌ」レベルのチップイネーブル信号ＣＥＢが入力され、アウトプットイネーブル信号入力端子７２から「Ｌ」レベルのアウトプットネーブル信号が入力される。また、イネーブル制御部１は、読み出すデータを出力することを示す出力選択信号ＯＳをバースト制御部２１に出力する。バースト制御部２１は、イネーブル制御部１から出力選択信号ＯＳが入力されたことに応じて、「Ｈ」レベルのアウトプットコントロール信号ＯＰＣをデータ出力制御部１５に出力する。なお、メモリ領域設定部２４の有するフリップフロップ４１には、メモリバンク８−０（バンク０）のみをデータ領域に割当てる情報が記憶されているものとする。

まず、入力バッファ２は、外部アドレス信号入力端子７５から外部アドレス信号「Ａ０」が入力され、アドレス有効信号入力端子７３から「Ｌ」レベルのアドレス有効信号が入力される。また、入力バッファ２は、入力された外部アドレス信号「Ａ０」を増幅して、アドレスラッチ３に出力する。また、入力バッファ２は、「Ｌ」レベルのアドレス有効信号が入力されたことに応じて、「Ｈ」レベルのラッチ信号ＡＬＡＴをアドレスラッチ３に出力する。アドレスラッチ３は、入力されたアドレス信号ＡＤ「Ａ０」をバースト制御部２１及びアドレス制御部２３に出力する。

続いて、時刻ｔ１において、入力バッファ２は、アドレス有効信号入力端子７３から「Ｈ」レベルのアドレス有効信号ＡＤＶＢが入力されたのに応じて、「Ｌ」レベルのラッチ信号ＡＬＡＴをアドレスラッチ３に出力する。アドレスラッチ３は、入力バッファ２から入力されたラッチ信号ＡＬＡＴが「Ｈ」レベルから「Ｌ」レベルに変化したのに応じて、入力されたアドレス信号ＡＤ「Ａ０」をラッチする。
バースト制御部２１は、アドレスラッチ３から入力されるラッチアドレス信号ＬＡＤをデコードして、バーストアドレス信号ＢＡＤ「Ａ０」をアドレス制御部２３に出力する。また、バースト制御部２１は、内部クロック信号ＣＬＫに同期して、ラッチアドレス信号ＬＡＤ「Ａ０」に対応する読み出したデータを選択するページコントロール信号ＰＣ「Ｐ０」をページセレクタ１２に出力する。

アドレス制御部２３は、バースト制御部２１から入力されるバーストアドレス信号ＢＡＤ「Ａ０」、及びアドレスラッチ３から入力されるラッチアドレス信号ＬＡＤ「Ａ０」をデコードして、デコードにより得られたカラムアドレス「カラム０」をカラムアドレス信号Ｃａｄｄとして９に出力する。また、バースト制御部２１は、デコードにより得られたローアドレスをローアドレス信号Ｌａｄｄとして、メモリバンク８が有するローデコーダ６に出力する。また、アドレス制御部２３は、デコードで得られたバンクアドレス信号ＢＫＡＤ「バンク０」を、判定回路２２に出力する。判定回路２２は、メモリ領域設定部２４から入力されるメモリ領域設定アドレス信号ＭＡＤ「バンク０」と、アドレス制御部２３から入力されるバンクアドレス信号ＢＫＡＤ「バンク０」とを比較し、読み出すデータが記憶されているメモリセルがデータ領域に割当てられていることを判定して、「Ｈ」レベル、すなわち、データ領域を示す判定一致信号ＣＭＰをバースト制御部２１に出力する。

これにより、バースト制御部２１は、動作モードを非同期読み出しとして動作し、「Ｌ」レベルの同期／非同期セレクト信号ＳＥＬをデータセレクタ１４に出力する。また、バースト制御部２１は、「Ｈ」レベルのウエイト信号ＷＡＩＴをウエイト出力制御部１６に出力する。ウエイト出力制御部１６は、バースト制御部２１から「Ｈ」レベルのウエイト信号ＷＡＩＴ及び「Ｈ」レベルのアウトプットコントロール信号ＯＰＣが入力されたのに応じて、レディ信号出力端子７６に「Ｈ」レベルのレディ信号ＲＤＹを出力する。

時刻ｔ３において、アドレス制御部２３は、「Ｈ」レベルのセンスアンプコントロール信号ＳＣをセンスアンプ・センスデータラッチ１０に出力する。センスアンプ・センスデータラッチ１０は、入力されたセンスアンプコントロール信号ＳＣが「Ｈ」レベルに変化したのに応じて、時刻ｔ１でカラムアドレス信号Ｃａｄｄ及びローアドレス信号Ｌａｄｄで選択されたメモリセルに記憶されたデータ「Ｄ０〜Ｄ７」を、センスラッチデータＳＬＤとして８ワードデータラッチ１１に出力する。８ワードデータラッチ１１は、入力されたセンスラッチデータＳＬＤ「Ｄ０〜Ｄ７」を、８ワードラッチデータＷＤＬＤとしてページセレクタ１２に出力する。

ページセレクタ１２は、バースト制御部２１から入力されるページコントロール信号ＰＣ「Ｐ０」に従い、入力された８ワードラッチデータＷＤＬＤ「Ｄ０〜Ｄ７」から、「Ｄ０」を選択してページデータＰＤ［１５：０］として出力ラッチ１３及びデータセレクタ１４に出力する。データセレクタ１４は、バースト制御部２１から入力された同期／非同期セレクト信号ＳＥＬに従い、ページセレクタ１２から入力されるページデータＰＤ［１５：０］「Ｄ０」を選択して、データ出力制御部１５にセレクトデータＳＤ［１５：０］として出力する。データ出力制御部１５は、データセレクタ１４から入力されたセレクトデータＳＤ［１５：０］「Ｄ０」を、アウトプットデータ信号出力端子７７にアウトプットデータＯＵＴ［１５：０］として出力する。

なお、有効なアドレスが入力されてから、有効なデータが出力されるまでの時間がアドレスアクセスタイムｔＡＣＣ、あるいは、ファーストレイテンシとなる。半導体メモリ１００においては、ファーストレイテンシは、３サイクルとなる。

以上、説明したように、半導体メモリ１００のバーストメモリ動作及び非同期読み出し動作は行われる。また、半導体メモリ１００は、メモリ領域設定部２４に記憶されるメモリ領域信号と、外部アドレス信号入力端子７５から入力される外部アドレス信号ＡＤＤＲに基づいて得られるバンクアドレス信号ＢＫＡＤ［０：ｎ］とを判定回路２２が比較することで、読み出すデータが記憶されている領域がファイル領域、あるいはデータ領域のいずれに割当てられているかを判定する。更に、半導体メモリ１００は、バースト制御部２１が判定回路２２の判定結果により動作を切替える。これにより、読み出し動作を行う前に動作モードの切替が不要になる。その結果、動作モードの変更にサイクルを費やす必要がなくなり、半導体メモリ１００を用いたシステムにおいては、読み出し動作に要するサイクルを短縮することが可能となる。

なお、本実施形態では、データ領域及びファイル領域の割当ては、メモリバンク８毎に行うが、各メモリバンク８が有するメモリセルアレイ７を複数のブロックとして分割して管理することで、ブロック毎にデータ領域及びファイル領域の割当てを行ってもよい。その場合、図４で示した判定回路２２は、入力されるバンクアドレス信号ＢＫＡＤ及びメモリ領域設定アドレスの大小を比較し、比較結果によってバンクアドレス信号ＢＫＡＤで示される領域がファイル領域又はデータ領域のいずれかを判定することになる。
また、メモリ領域設定部２４は、フリップフロップ４１を用いてメモリ領域信号を記憶しているが、フラッシュメモリなどの不揮発性の記憶装置や、固定値を出力するＲＯＭ（Read Only Memory）などを用いてもよい。

なお、本発明に記載のアドレス信号は、バンクアドレス信号に対応する。

本実施形態における半導体メモリの内部構成を示す概略ブロック図である。 同実施形態におけるメモリ領域設定部の内部構成を示す概略図である。 同実施形態におけるメモリバンク８の割当ての一例を示す図である。 同実施形態における判定回路の内部構成を示す概略図である。 同実施形態におけるバーストリードの動作を示すタイミングチャートである。 同実施形態における非同期読み出しの動作を示すタイミングチャートである。 従来例における半導体メモリの内部構成を示す概略ブロック図である。 従来例における非同期読み出しの動作を示すタイミングチャートである。 従来例における非同期読み出しの動作を示すタイミングチャートである。 従来例におけるバーストリードの動作を示すタイミングチャートである。

符号の説明

１…イネーブル制御部、２…入力バッファ、３…アドレスラッチ
４…バースト制御部、５…アドレス制御部、６…ローデコーダ
７…メモリセルアレイ、８…メモリバンク、９…カラムデコーダ
１０…センスアンプ・センスデータラッチ、１１…８ワードデータラッチ
１２…ページセレクタ、１３…出力ラッチ、１４…データセレクタ
１５…データ出力制御部、１６…ウエイト出力制御部、１７…動作モード制御部
２１…バースト制御部、２２…判定回路、２３…アドレス制御部
２４…メモリ領域設定部
３１…ＡＮＤゲート、３２…ＮＯＲゲート、３３…ＮＡＮＤゲート
４１…フリップフロップ、４２…メモリ領域設定デコーダ
７１…チップイネーブル信号入力端子、７２…アウトプットイネーブル信号入力端子
７３…アドレス有効信号入力端子、７４…外部クロック入力端子
７５…外部アドレス信号入力端子、７６…レディ信号出力端子
７７…アウトプットデータ信号出力端子、７８…動作モード選択信号入力端子
７９…メモリ領域信号入力端子
１００…半導体メモリ、９００…半導体メモリ

Claims (2)

1. 外部から入力されるクロックに同期したバーストリード命令により読み出されるデータが記憶される連続した領域であるファイル領域と、非同期読み出し命令により読み出されるデータが記憶される領域であるデータ領域とに分割された記憶領域を有する半導体メモリであって、
   前記ファイル領域と前記データ領域との境界を示す情報が記憶され、該情報をメモリ領域設定アドレス信号として出力するメモリ領域設定部と、
   前記バーストリード命令又は前記非同期読み出し命令に含まれる外部アドレス信号で指定される領域を示すアドレス信号を出力するアドレス制御部と、
   前記メモリ領域設定アドレス信号と前記アドレス信号とを比較し、前記アドレス信号で示される領域がファイル領域又はデータ領域のいずれの領域であるかを判定する判定回路と、
   前記判定回路の判定結果に基づき、前記記憶領域から読み出したデータの出力経路を定めるバースト制御部と、
   を具備することを特徴とする半導体メモリ。
2. 前記記憶領域は、複数のメモリセルアレイを備え、
   前記ファイル領域及び前記データ領域の分割は、前記メモリセルアレイ単位又は前記メモリセルアレイをいくつかの領域に分けたブロック単位で行われる、
   ことを特徴とする請求項１に記載の半導体メモリ。

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