JP2005503631A - 同期型不揮発性記憶装置のための独立の非同期ブートブロック - Google Patents

Abstract

不揮発性記憶装置（２０）は、システムクロックと同期して動作するメインメモリ（２３）と非同期ブートブロック（２５）とを有する。ブートブロック（２５）は、最初の電源投入時に非同期的に動作するよう活性化できる、または、装置内の制御論理回路によりコマンド信号を受取ると、同期から非同期モードに切換えることができる。

Description

【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置の分野、さらに特には、独立の非同期ブートブロックを有する同期型不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置は、チップから電源を切った場合にデータを保持するセルを有する種々の半導体記憶装置を含む。不揮発性記憶装置の種類には、フラッシュメモリおよび電気的に書込消去可能な読出専用メモリ（ＥＥＰＲＯＭ）、ならびに種々の他の装置構造が含まれる。典型的には、これらの種類のメモリは、メモリアレイからデータを読出し、かつデータをメモリアレイにプログラミングする／書込むために、デバイスシステムクロックと同期して動作する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しばしば、不揮発性装置には、動作システム、ＢＩＯＳ（Basic Input Output System：基本入出力システム）などの特別のプログラムを記憶するのに用いられるメモリの専用領域であるブートブロックが含まれる。一般的に、これらのブートブロックにおけるデータは、残りのメモリアレイのために用いられるクロックと同期してアクセスされる。これに対する不利点は、クロック信号および読出コマンドを設定してからしか、ブートブロックからデータがアクセスできないことである。クロックまたは読出しコマンドをセットアップしなくても、電源投入後直ちにブートブロックからデータにアクセスできることは有利であろう。このようにするために、ブートブロックは、記憶装置の正規の同期型メインメモリ部と非同期的に動作する必要がある。
【０００４】
アンドリッヒ（Andrich）他の米国特許第５，１９７，０３４号は、メインブロックおよびブートブロックを含む不揮発性メモリを開示する。回路手段が制御信号を制御入力として受けるように結合され、制御信号が第１の電圧状態にあるときブートブロックを更新可能にし、制御信号が別の電圧状態にあるとき電源遮断信号を生成してメモリを実質的に電源遮断状態に切換えるようにする。
【０００５】
アカオギ（Akaogi）の米国特許第５，４０２，３８３号は、ブートブロック型または通常の型のフラッシュメモリ装置において選択的に用いるための、電気的に消去可能な不揮発性半導体記憶装置を開示する。この装置は、メモリセルアレイ、第１の消去部、第２の消去部、および動作設定部を有する。第１の動作モードが設定されると、メモリセルアレイの消去動作が、第１の消去部のみにより実行される。第２の動作モードが設定されると、第１の消去部の消去動作がディスエーブルされ、第２の消去部が活性化されて消去動作を実行する。したがって、ブートブロックフラッシュメモリと通常の型のフラッシュメモリとの間での切換は、動作モード部の設定値を変更することによって実現される。
【０００６】
リ（Le）他の米国特許第５，５０２，８３５号は、メモリに同期的にアクセスするための方法を記載する。集積回路マイクロプロセッサが、外部記憶装置から、初期オーバラップメモリアクセスサイクルでデータを読出し、こうして低速メモリへの効率的なアクセスが可能となる。回路には、ブートルーチンを記憶するブート領域が含まれる。このブート領域は、リ他による特許の図１３に示されるチップ選択生成部の一部であり、同期しているようである。
【０００７】
この発明の目的は、非同期的にアクセス可能であるが、それでもなお同期動作においてプログラミング／消去が可能であるブートブロックを有する不揮発性記憶装置を提供することである。
【０００８】
この発明のさらなる目的は、装置が最初に電源投入された後に非同期ブートブロックをアクティブにすることができる、または、正規の同期型メモリ動作コマンドをアサートすると同期動作から切換えて非同期ブートブロックを活性化することができる、不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
上述の目的は、システムクロックと同期して動作するメインメモリブロックと独立の非同期ブートブロックとを有する不揮発性記憶装置により達成された。この装置構造は、この装置が用いられるマイクロプロセッサ／メモリコントローラの構成のために、最初の電源投入およびシステムリセット動作を行なってから用いることができる。不揮発性記憶装置は、制御論理回路を含む。この制御論理回路により、最初の電源投入後に非同期ブートブロックをアクティブにすることが可能となるか、または、ブートブロックを同期モードで活性化し、次いで非同期モードに切換えることが可能となる。これにより、クロックか読出コマンド信号が設定されるのを待たなくても、ブートブロックからデータを直ちに読出すことが可能となる。加えて、多くのマイクロプロセッサ／メモリコントローラは非同期的に動作するので、これにより、非同期型マイクロプロセッサと互換性のある不揮発性記憶装置が可能となる。
【発明を実施するための最良の形態】
【００１０】
図１には、この発明の不揮発性記憶装置が示される。この記憶装置は、正規の同期型不揮発性メモリブロック２３および非同期ブートブロック２５で構成される。正規の同期型不揮発性メモリブロック２３および非同期ブートブロック２５は共に、アドレス入力、ｘおよびｙデコーダ、読出、プログラミングおよび消去のためのカラム選択、不揮発性メモリアレイ、センスアンプならびに出力バッファを含み得るメモリ回路のブロックである。記憶装置２０には、記憶装置との間でコマンドを受取りおよび出力するための複数の入力ピン２１および出力ピン２７が含まれる。信号線３１および３３は、メインメモリブロック２３と非同期ブートブロック２５との間でコマンドを伝送する。ブートブロックイネーブル信号３２は、非同期ブートブロック２５に入力され、正規のメインメモリブロックに入力される前に反転される（３５）。
【００１１】
図２では、非同期ブートブロック２５が、ブロック４９のアドレス部分への信号４１を受取り、ｘ−デコーダ４７およびｙ−デコーダ４８がカラム選択４４およびプログラミング／消去選択４２とともに、メモリ領域４３内のどのブロックが読出、プログラミングおよび消去動作のために選択されるかを判断する。ブートブロックはまた、センスアンプと、出力信号５０をバッファリングするのに用いられる出力バッファとを含む。
【００１２】
非同期ブートブロックは、少なくとも２つの方法で活性化され得る。１つの方法は、正規の同期メモリ動作コマンドである「モードレジスタセットコマンド」を発行して、非同期ブートブロックを活性化し、正規の同期型不揮発性メモリブロックをディスエーブルすることである。この場合、ブートブロックは同期モードで動作し、モードレジスタセットにより非同期モードで動作するようブートブロックを切換える。これにより、読出、プログラミングおよび消去等の殆どの機能動作が、正規のメインメモリブロックではなく非同期ブートブロックにアクセス可能となるだろう。非同期ブートブロックを活性化する第２の方法は、チップの電源投入時に、同期型不揮発性メモリブロックではなく、非同期ブートブロックをアクティブにしておくことである。同期メインメモリブロックをイネーブルすることが所望されるようなときに、モードレジスタセットコマンドを発行して、非同期ブートブロックを非活性化することができる。モードレジスタセットコマンドは、通常、同期チップ動作である。非同期ブートブロックの動作モードでこのコマンドを入力するので、クロック、ロウアクセス（ＲＡＳ♯）およびカラムアクセス（ＣＡＳ♯）等の入力ピンの機能のいくつかはディスエーブルすることができないが、これらを入力コマンドとして用いるまで、入力をそれぞれＶＩＬまたはＶＩＨの非活性状態に設定できる。このようにして、チップが非同期ブートブロックの動作モードにあるが、プログラミングおよび消去の同期コマンドシーケンスは依然として発行され機能し得る。これにより、非同期ブートブロックをプログラミングし、かつ消去するための一組の非同期論理を設計するのに必要な多大な労力が省かれる。
【００１３】
図３では、非同期ブートブロックをイネーブルおよびディスエーブルするのに用いられる制御論理回路が示される。図３に示される回路は、非同期ブートブロックにおけるｘ−デコーダであり、図４に示される回路は、同期メインメモリブロックにおけるｘ−デコーダである。図３では、ｘ−デコーダ論理回路６０には、ブートブロックイネーブル信号６７を含む複数の入力６１、６９を有するＮＡＮＤゲート６５が含まれる。ＮＡＮＤゲート６５の出力はインバータ６６により反転されて、出力６８が生成される。同様に図４では、ＮＡＮＤゲート７５が、ブートブロックイネーブル信号７７を含む複数の入力信号７１、７９を受取る。しかしながら、ブートブロックイネーブル信号７７は、ＮＡＮＤゲート７５に入る前に反転される。ＮＡＮＤゲート７５の出力はインバータ７６により反転されて、出力７８が生成される。非同期ブートブロックが活性化されることを示すために、ブートブロックイネーブル信号を、モードレジスタセットコマンドでアクティブもしくは論理的にハイにするか、または電源投入後にハイにすることができる。非同期ブートブロックが活性化されない場合、ブートブロックイネーブル信号は、論理ロー状態にある。図３では、出力信号は、ブートブロックイネーブル信号６７が論理ハイ状態にある場合に限り、６１、６９の入力Ａ０ないしＡｎの論理組合せに従うだろう。そうでない場合、出力６８は、ブートブロックイネーブル信号６７が、非同期ブートブロックが活性化されないことを示す論理ロー状態に留まる限り、論理ロー状態に留まるだろう。図４では、同期メインメモリブロックのｘ−デコーダ回路ブロック７０において、ブートブロックイネーブル信号７７が論理ロー状態にあり、非同期ブートブロックが活性化されず、正規の同期メインメモリブロックがイネーブルされることを示している場合、出力信号７８は、入力７１、７９の信号Ａ０から信号Ａｎの論理組合せに従うだろう。
【００１４】
図５では、ブートブロックおよびメインメモリブロックの出力バッファが示される。非同期ブートブロックの出力バッファ制御論理回路８０は、同期メインメモリブロックの出力バッファ９０と組合され、各バッファの出力は、出力パッド１００に出力信号９９を供給する。非同期ブートブロックの出力バッファである第１の論理ブロック８０は、第１のインバータ８３を含む。第１のインバータ８３は、１つの入力端子にブートブロックイネーブル信号８７を受取り、インバータ８３の出力端子に中間制御信号を生成する。ＮＯＲゲート８４は、第１のインバータ８３の出力端子に結合される第１の入力端子を有し、その端子で中間制御信号を受取る。ＮＯＲゲートは、ＮＯＲゲートの第２の入力端子で、第１の入力信号８１を受取る。ＮＯＲゲートは、ＮＯＲ出力で第１のゲート信号を生成する。ＮＡＮＤゲート８２は、第１の端子でブートブロックイネーブル信号８７を受取り、第２の端子で入力信号８１を受取る。ＮＡＮＤゲート８２の出力は、第２のゲート信号である。２つのゲート信号は、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ８６からなるＣＭＯＳインバータのゲートに入力される。ＰＭＯＳトランジスタは、ＮＡＮＤゲート８２の出力信号を受取り、ＮＭＯＳトランジスタ８６は、ＮＯＲゲート８４の出力信号を受取る。ＰＭＯＳ８５およびＮＭＯＳトランジスタ８６により形成されるインバータの出力は、出力パッド１００の出力信号９９に送られる信号８８を生成する。同期型不揮発性記憶装置ブロックの回路９０は、入力端子にブートブロックイネーブル信号を受取り、その出力端子に中間制御信号を生成するインバータ９３を有する。ＮＡＮＤゲート９２は、第１のインバータ９３の出力端子に結合される第１の入力端子を有し、第２の入力端子に第１の入力信号９１を受取って、ＮＡＮＤ出力に第１のゲート信号を生成する。ＮＯＲゲート９４は、第１の端子にブートブロックイネーブル信号９７を受取り、第２の端子に入力信号９１を受取り、その出力に第２のゲート制御信号を生成する。第１のゲート制御信号はＰＭＯＳトランジスタ９５に進み、第２のゲート制御信号はＮＭＯＳトランジスタ９６のゲートに進む。ＰＭＯＳトランジスタ９５およびＮＭＯＳトランジスタ９６は、出力ピン１００に進む出力９８を生成するインバータを形成する。
【００１５】
同期ブートブロックが活性化されると、ブートブロックイネーブル信号は、論理ハイとなり、入力信号により論理回路を制御して、出力１００を駆動し、同時に論理ハイであるブートブロックイネーブル信号は論理回路９０をオフ状態とすることにより、出力バッファおよび同期メインメモリブロックがディスエーブルされる。同期ブートブロックが活性化されない場合、ブートブロックイネーブル信号は論理ロー値となり、このため、非同期ブートブロック８０の出力バッファがディスエーブルされ、同期メインメモリブロックの出力バッファ９０へのロー信号がイネーブルされる。したがって、出力パッド１００が両方の出力バッファにより駆動されるが、１度に１つの出力バッファしかパッドを駆動することができず、他方のバッファはトライステートモードとなる。これにより、同期メモリブロックが動作した後でも、非同期ブートブロックのイネーブルおよびディスエーブルが可能となる。
【図面の簡単な説明】
【００１６】
【図１】この発明の不揮発性記憶装置のブロック図である。
【図２】非同期ブートブロックのブロック図である。
【図３】非同期ブートブロックにおけるｘ−デコーダ回路ブロックの回路図である。
【図４】メインメモリブロックにおけるｘ−デコーダ回路の回路図である。
【図５】ブートブロックおよびメインメモリブロックの出力バッファの回路図である。

Claims (10)

1. 不揮発性記憶装置であって、
   同期メインメモリブロックおよび非同期ブートブロックを含むメモリアレイと、
   メモリアレイに結合される複数の入力ピンおよび複数の出力ピンと、
   アドレス信号、非同期制御信号、およびクロック信号を含む同期制御信号を受取るための制御論理回路と、
   非同期ブートブロックを活性化および非活性化するための手段とを含む、不揮発性記憶装置。
2. 非同期ブートブロックを活性化および非活性化するための手段は、制御論理回路に結合される第１の入力ピンに第１の制御信号を与える手段を含み、制御論理回路は、非同期ブートブロックが活性化されているかまたは非活性化されているかを示す出力を供給する、請求項１に記載の不揮発性記憶装置。
3. 制御論理回路は、非同期ブートブロックにおける第１のｘ−デコーダ回路ブロックと、同期メインメモリブロックにおける第２のｘ−デコーダ回路ブロックとを含み、前記第１および第２のｘ−デコーダは第１の制御信号を受取り、各々は、それぞれ対応の非同期または同期ブロックがイネーブルされるかどうかを示す出力を供給する、請求項１に記載の不揮発性記憶装置。
4. 第１のｘ−デコーダブロックの出力は、常に、第２のｘ−デコーダブロックの出力とは反対の論理状態にある、請求項３に記載の不揮発性記憶装置。
5. 非同期ブートブロックは、入力ピンのうち１つにより電源投入信号を受取ると、活性化される、請求項１に記載の不揮発性記憶装置。
6. 入力ピンのうち１つによりモードレジスタセット信号を受取ると、非同期ブートブロックが非活性化され、同期メインメモリブロックが活性化される、請求項５に記載の不揮発性記憶装置。
7. 制御論理回路は、同期メインメモリブロックにおける出力バッファの第１の論理ブロックと、非同期ブートブロックにおける出力バッファの第２の論理ブロックとを含み、前記第１および第２の論理ブロックは、第１の制御信号と第１の入力信号とを受取り、出力ピンのうちの１つに出力を生成する、請求項１に記載の不揮発性記憶装置。
8. 第１の論理ブロックの各々は、
   入力端子に第１の制御信号を受取り、出力端子に中間制御信号を生成する第１のインバータと、
   第１のインバータの出力端子に結合される第１の入力端子を有し、第１の入力端子で中間制御信号を受取るＮＡＮＤゲートとを含み、前記ＮＡＮＤゲートは、第２の入力端子に第１の入力信号を受取り、ＮＡＮＤ出力で第１のゲート信号を生成し、前記第１の論理ブロックの各々はさらに、
   第１の入力に第１の制御信号を受取り、第２の入力に第１の入力信号を受取り、ＮＯＲ出力に第２のゲート信号を生成するＮＯＲゲートと、
   ＣＭＯＳインバータとを含み、このＣＭＯＳインバータは、ＮＡＮＤ出力に結合されるゲート、電圧源に結合されるドレインおよび前記出力ピンのうち１つに結合されるソースを有するＰＭＯＳトランジスタと、ＮＯＲ出力に結合されるゲート、前記出力ピンのうち１つに結合されるドレインおよび接地電位に接続されるソースを有するＮＭＯＳトランジスタとを含み、前記ＰＭＯＳトランジスタの前記ゲートは、前記第１のゲート信号を受取り、前記ＮＭＯＳトランジスタの前記ゲートは、前記第２のゲート信号を受取り、前記出力は、前記出力ピンのうち１つで生成される、請求項１に記載の不揮発性記憶装置。
9. 第２の論理ブロックの各々は、
   入力端子に第１の制御信号を受取り、出力端子に中間制御信号を生成する第１のインバータと、
   第１のインバータの出力端子に結合される第１の入力端子を有し、第１の入力端子に中間制御信号を受取るＮＯＲゲートとを含み、前記ＮＯＲゲートは、第２の端子に第１の入力信号を受取り、ＮＯＲ出力に第１のゲート信号を生成し、前記第２の論理ブロックの各々はさらに、
   第１の入力に第１の制御信号を受取り、第２の入力に第１の入力信号を受取り、ＮＡＮＤ出力で第２のゲート信号を生成するＮＡＮＤゲートと、
   ＣＭＯＳインバータとを含み、このＣＭＯＳインバータは、ＮＡＮＤ出力に結合されるゲート、電圧源に結合されるドレインおよび前記出力ピンのうち１つに結合されるソースを有するＰＭＯＳトランジスタと、ＮＯＲ出力に結合されるゲート、前記出力ピンのうち１つに結合されるドレインおよび接地電位に接続されるソースを有するＮＭＯＳトランジスタとを含み、前記ＰＭＯＳトランジスタの前記ゲートは、前記第１のゲート信号を受取り、前記ＮＭＯＳトランジスタの前記ゲートは、前記第２のゲート信号を受取り、前記出力は、前記出力ピンのうち１つで生成される、請求項７に記載の不揮発性記憶装置。
10. メモリアレイはフラッシュメモリ型である、請求項１に記載の不揮発性記憶装置。

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