KR100543461B1 - 가변 가능한 데이터 출력 기능을 갖는 플래시 메모리 장치및 그것을 포함한 메모리 시스템 - Google Patents

가변 가능한 데이터 출력 기능을 갖는 플래시 메모리 장치및 그것을 포함한 메모리 시스템 Download PDF

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Abstract

여기에 개시되는 낸드 플래시 반도체 메모리 장치는 어레이로부터 독출된 데이터에 따라 데이터 패드들을 구동하는 구동 회로를 포함한다. 제어 회로는 직렬 독출 모드들을 프로그램하도록 구성되며, 독출 인에이블 신호에 응답하여 동작한다. 제어 회로는, 프로그램된 직렬 독출 모드에 따라, 데이터 패드들의 로직 상태들이 독출 인에이블 신호의 천이에 관계없이 독출된 데이터에 의해서만 천이되도록 구동 회로를 제어한다. 또는, 제어 회로는, 프로그램된 직렬 독출 모드에 따라, 데이터 패드들의 로직 상태들이 독출 인에이블 신호의 천이에 동기되어 데이터 상태 및 고 임피던스 상태를 번갈아 갖도록 구동 회로를 제어한다.

Description

가변 가능한 데이터 출력 기능을 갖는 플래시 메모리 장치 및 그것을 포함한 메모리 시스템{FLASH MEMORY DEVICE HAVING VARIABLE DATA OUTPUT FUNCTION AND MEMORY SYSTEM INCLUDING THE SAME}
도 1은 일반적인 낸드 플래시 메모리 장치의 버스트 독출 동작을 보여주는 타이밍도;
도 2는 본 발명에 따른 메모리 시스템을 개략적으로 보여주는 블록도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 낸드 플래시 메모리 장치를 보여주는 블록도;
도 4는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 제어 회로를 보여주는 블록도;
도 5는 본 발명의 바람직한 실시예에 따른 도 4에 도시된 구동 회로를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 도 4에 도시된 제어 회로를 보여주는 회로도; 그리고
도 7은 본 발명에 따른 낸드 플래시 메모리 장치의 독출 동작을 설명하기 위한 동작 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 컨트롤러 200 : 낸드 플래시 메모리 장치
210 : 메모리 셀 어레이 220 : 어드레스 버퍼 회로
230 : 열 디코더 회로 240 : 행 디코더 회로
250 : 감지 증폭기 회로 260 : 데이터 레지스터
270 : 제어 회로 280 : 고전압 발생 회로
290 : 데이터 입력 회로 300 : 데이터 출력 버퍼 및 구동 회로
410 : RE 입력 버퍼 420 : 판별 회로
430 : 모드 레지스터 440 : 커맨드 레지스터
450 : 독출 제어 회로 460 : 데이터 출력 제어 회로
470 : 파워-업 검출 회로
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 낸드 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
메모리 컨트롤러로서 마이크로프로세서 또는 마이크로컨트롤러의 독출 사이클 시간 (read cycle time)은 소거 및 프로그램 가능한 롬 (EPROM), 전기적으로 소거 및 프로그램 가능한 롬 (EEPROM) 그리고 플래시 EEPROM을 포함하는 많은 불 휘발성 반도체 메모리 장치들의 액세스 시간보다 훨씬 짧다. 플래시 메모리 장치, 특히, 낸드 플래시 메모리 장치에 어드레스 및 독출 명령이 전달되고 소정 시간이 경 과한 후, 메모리 컨트롤러는 독출 인에이블 신호 (RE#)에 동기되어 낸드 플래시 메모리 장치로부터 출력되는 데이터를 가져간다. 낸드 플래시 메모리 장치의 구체적인 독출 동작은 도 1을 참조하여 이하 상세히 설명될 것이다. 도 1에서, 각 신호에 붙은 기호 "#"는 각 신호가 액티브 로우 신호임을 의미한다.
먼저, 낸드 플래시 메모리 장치는 정해진 타이밍에 따라 "00h" 명령을 래치하고, 쓰기 인에이블 신호 (WE#)에 동기되어 열 어드레스 및 행 어드레스를 순차적으로 받아들인다. 열 및 행 어드레스들이 입력된 후, 낸드 플래시 메모리 장치는 "30h" 명령의 입력에 응답하여 소정 시간 (tR) 동안 감지 동작을 수행한다. 감지 동작이 수행됨에 따라, 선택된 행의 메모리 셀들에 저장된 데이터는 잘 알려진 레지스터로 옮겨진다. 감지 동작이 수행되는 동안, 낸드 플래시 메모리 장치는 제어 신호 (R/B#)를 로우로 유지한다. 레지스터에 저장된 데이터는 입출력 구조에 따라 소정 단위 (X8, X16, X32, 등)로 데이터 패드들 (또는 핀들)로 전달된다. 구체적으로, 메모리 컨트롤러로부터 제공되는 독출 인에이블 신호 (RE#)가 하이 레벨에서 로우 레벨로 천이할 때, 레지스터에 저장된 데이터는 데이터 패드들 (또는 핀들)로 전달된다. 그 다음에, 독출 인에이블 신호(RE#)가 로우 레벨에서 하이 레벨로 천이할 때, 메모리 컨트롤러는 데이터 패드들 상의 데이터를 가져간다.
앞서 설명된 낸드 플래시 메모리 장치의 경우, 낸드 플래시 메모리 장치가 데이터를 출력하고 메모리 컨트롤러가 데이터를 가져가는 동작이 독출 인에이블 신호 (RE#)의 한 사이클 내에서 모두 이루어진다. 이러한 데이터 출력 및 페취 방식은 독출 인에이블 신호 (RE#)의 사이클 시간을 줄이는 데 제한 요인으로 작용한다. 앞서 설명된 바와 같이, 메모리 컨트롤러 (또는 호스트)의 동작 속도가 낸드 플래시 메모리 장치의 동작 속도보다 빠르기 때문에, 분주된 클록 신호 즉, 독출 인에이블 신호 (RE#)가 낸드 플래시 메모리 장치에 공급된다. 메모리 컨트롤러의 성능은, 그러므로, 낸드 플래시 메모리 장치의 성능에 따라 좌우된다. 낸드 플래시 메모리 장치의 성능이 향상됨에 따라 메모리 컨트롤러의 성능 역시 향상될 수 있다. 이는 독출 인에이블 신호 (RE#)의 사이클 시간을 단축함으로써 달성될 수 있다. 하지만, 현재의 데이터 출력 및 페취 방식을 사용하는 낸드 플래시 메모리 장치에서 독출 인에이블 신호 (RE#)의 사이클 시간을 단축하는 것이 상당히 어렵다. 좀 더 구체적으로 설명하면 다음과 같다.
독출 사이클 시간 (tRC)이 50㎱ (20㎒)인 낸드 플래시 메모리 장치의 경우, 동작 특성을 나타내는 파라미터들 (tRP, tREH 및 tREA)이 각각 25㎱/35㎱(Min./Max.), 25㎱/15㎱(Min./Max.) 및 30㎱이다. tRP는 RE 펄스 폭 (RE pulse width)을 나타내는 파라미터이고, tREH는 RE 하이 홀드 시간 (RE high hold time)을 나타내는 파라미터이며, tREA는 RE# 액세스 시간 (RE# access time)을 나타내는 파라미터이다. 특히, 파라미터 (tREA)는 낸드 플래시 메모리 장치의 데이터 레지스터에서 데이터 패드 (또는 핀)까지 데이터가 전달되는 데 필요한 시간으로, 낸드 플래시 메모리 장치의 성능에 좌우되는 고정된 값을 갖는다.
독출 인에이블 신호 (RE#)의 사이클 시간이 50㎱에서 30㎱로 줄어든다고 가정하자. 이러한 가정에 따르면, 도 1에서 설명된 데이터 출력 및 페취 방식을 이용한 낸드 플래시 메모리 장치는 다음과 같은 문제점을 갖는다.
50%의 듀티비 (duty ratio)를 갖는 독출 인에이블 신호 (RE#)가 사용되는 경우, 동작 특성을 나타내는 파라미터들 (tRP, tREH)은 각각 15㎱로 설정되어야 한다. 이러한 조건에서, 낸드 플래시 메모리 장치가 독출 인에이블 신호 (RE#)의 하강 에지 (falling edge)에서 데이터를 출력하고 메모리 컨트롤러가 독출 인에이블 신호 (RE#)의 상승 에지 (rising edge)에서 데이터를 가져갈 것이다. 이 경우, 파라미터 (tREA)는 15㎱이거나 그것보다 작아야 한다. 왜냐하면, 메모리 컨트롤러가 독출 인에이블 신호 (RE#)의 상승 에지에서 데이터를 가져가기 때문이다. 전원 전압이 1.8V인 낸드 플래시 메모리 장치에서 tREA를 15㎱로 설정하는 것이 불가능하기 때문에, 도 1의 데이터 출력 및 페취 방식을 사용하여 독출 인에이블 신호 (RE#)의 사이클 시간을 단축하는 것은 어렵다.
67%의 듀티비 (duty ratio)를 갖는 독출 인에이블 신호 (RE#)가 사용되는 경우, 동작 특성을 나타내는 파라미터들 (tRP, tREH)은 각각 20㎱ 및 10㎱로 설정되어야 한다. 마찬가지로, 낸드 플래시 메모리 장치가 독출 인에이블 신호 (RE#)의 하강 에지에서 데이터를 출력하고 메모리 컨트롤러가 독출 인에이블 신호 (RE#)의 상승 에지에서 데이터를 가져갈 것이다. 이 경우, 메모리 컨트롤러가 독출 인에이블 신호 (RE#)의 상승 에지에서 데이터를 가져가기 때문에, 파라미터 (tREA)는 20㎱이거나 그것보다 작아야 한다. tREA를 20㎱로 설정하는 경우, 데이터가 페취되기 이전에 데이터 패드에 유지되는 시간 (이는 "데이터 유지 시간"이라 불림)은 0㎱가 된다. 일반적으로, 안정적으로 데이터를 가져가기 위해서, 메모리 컨트롤러는 0㎱보다 큰 데이터 유지 시간을 요구한다. 마찬가지로, 전원 전압이 1.8V인 낸드 플래 시 메모리 장치에서 tREA를 20㎱로 설정하는 것이 불가능하기 때문에, 도 1의 데이터 출력 및 페취 방식을 사용하여 독출 인에이블 신호 (RE#)의 사이클 시간을 단축하는 것은 어렵다.
결론적으로, 파라미터 (tREA)가 30㎱로 줄어드는 경우, 도 1의 버스트 독출 동작을 위해서는 tREA가 약 18㎱ (최소한 20㎱) 정도는 되어야 한다. 앞서 설명된 바와 같이, 하지만, 전원 전압이 1.8V인 낸드 플래시 메모리 장치에서 tREA를 15㎱ 또는 20㎱로 설정하는 것은 불가능하다. 이러한 경향은 33㎒ 또는 그 보다 빠른 주파수 (예를 들면, 40㎒, 54㎒, 66㎒, 등)을 갖는 독출 인에이블 신호 (RE#)가 적용될 때 현저하게 나타나게 될 것이다.
본 발명의 목적은 독출 인에이블 신호의 사이클 시간이 단축 가능하게 하는 낸드 플래시 메모리 장치를 제공하는 것이다.
본 발명의 목적은 가변 가능한 데이터 출력 모드를 갖는 낸드 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 가변 가능한 데이터 출력 모드를 갖는 낸드 플래시 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 낸드 플래시 메모리 장치는 데이터 패드들과; 어레이로부터 독출된 데이터에 따라 상기 데이터 패드들을 구동하는 구동 회로와; 그리고 직렬 독출 모드들을 프로그램하도록 구성 되며, 독출 인에이블 신호 (RE#)에 응답하여 동작하는 제어 회로를 포함한다. 상기 제어 회로는, 프로그램된 직렬 독출 모드에 따라, 상기 데이터 패드들의 로직 상태들이 상기 독출 인에이블 신호 (RE#)의 천이에 관계없이 상기 독출된 데이터에 의해서 천이되도록 상기 구동 회로를 제어한다.
바람직한 실시예에 있어서, 상기 직렬 독출 모드들은 제 1 직렬 독출 모드를 포함하며, 상기 제 1 직렬 독출 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 (N+1)번째 하강 에지에서 페취되도록 상기 구동 회로를 제어한다.
바람직한 실시예에 있어서, 상기 직렬 독출 모드들은 제 2 직렬 독출 모드를 더 포함하며, 상기 제 2 직렬 독출 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 N번째 상승 에지에서 페취되도록 상기 구동 회로를 제어한다.
바람직한 실시예에 있어서, 상기 제 2 직렬 독출 모드 동안, 상기 제어 회로는 상기 데이터 패드들 각각이 대응하는 데이터 상태와 고 임피던스 상태를 번갈아 갖도록 상기 독출 인에이블 신호의 천이에 동기되어 상기 구동 회로를 제어한다.
바람직한 실시예에 있어서, 상기 제어 회로는 파워-업시 상기 제 2 직렬 독출 모드로 설정된다. 상기 제어 회로는 상기 제 1 직렬 독출 모드를 갖도록 외부로부터의 제 1 커맨드에 의해서 프로그램된다. 상기 제어 회로는 상기 제 1 직렬 독출 모드에서 상기 제 2 직렬 독출 모드로 설정되도록 외부로부터의 제 2 커맨드에 의해서 프로그램된다.
바람직한 실시예에 있어서, 상기 제 1 직렬 독출 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호가 소정 시간 이상 비활성화 상태로 유지되는 지의 여부를 검출한다. 상기 독출 인에이블 신호가 소정 시간 이상 비활성화 상태로 유지될 때, 상기 제어 회로는 상기 데이터 패드들이 고 임피던스 상태를 갖도록 상기 구동 회로를 제어한다. 상기 독출 인에이블 신호가 비활성화 상태에서 활성화 상태로 천이할 때, 상기 제어 회로는 데이터 출력 동작이 재개되도록 상기 구동 회로를 제어한다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다. 명세서 내에서 사용되는 용어들 "직렬 독출" 및 "버스트 독출"은 동일한 의미로 사용된다.
본 발명에 따른 낸드 플래시 메모리 장치를 포함하는 메모리 시스템의 블록도가 도 2에 도시되어 있다. 메모리 시스템은 메모리 컨트롤러 (100)와 낸드 플래시 메모리 장치 (200)를 포함한다. 본 발명에 따른 낸드 플래시 메모리 장치는 다양한 버스트 독출 동작 모드들을 지원한다. 본 발명의 낸드 플래시 메모리 장치에 의해서 지원되는 버스트 독출 동작 모드들은 메모리 컨트롤러 (100)의 제어에 따라 가변 가능하며, 버스트 독출 동작 모드들 중 하나는 파워-업시 기본 모드로 설정될 것이다. 나머지 버스트 독출 동작 모드들은 메모리 컨트롤러 (100)에서 제공되는 명령에 의해서 설정될 것이다.
예를 들면, 낸드 플래시 메모리 장치가 제 1 버스트 독출 동작 모드로 설정될 때, 낸드 플래시 메모리 장치는 데이터 패드들 (또는 핀들)이 독출 인에이블 신 호 (RE#)에 동기되어 데이터 상태 및 고 임피던스 상태를 번갈아 갖도록 데이터 출력 회로를 제어한다. 제 1 버스트 독출 동작 모드 동안, 낸드 플래시 메모리 장치는 N번째 사이클의 독출 인에이블 신호 (RE#)의 하강 에지에서 데이터를 데이터 패드로 전달하고, 메모리 컨트롤러는 N번째 사이클의 독출 인에이블 신호 (RE#)의 상승 에지에서 데이터 패드 상에 실린 데이터를 가져간다. 즉, 제 1 버스트 독출 동작 모드에서 낸드 플래시 메모리 장치의 데이터 출력 동작 및 메모리 컨트롤러의 데이터 페취 동작은 독출 인에이블 신호 (RE#)의 한 사이클 (즉, 동일한 사이클)에서 모두 수행된다. 제 1 버스트 독출 동작 모드는 도 1에서 설명된 독출 동작 모드로, 제 1 버스트 독출 동작 모드로 설정될 때 낸드 플래시 메모리 장치는 독출 인에이블 신호 (RE#)의 사이클 시간이 50㎱인 메모리 시스템에 적합하다.
낸드 플래시 메모리 장치가 제 2 버스트 독출 동작 모드로 설정될 때, 낸드 플래시 메모리 장치는 데이터 패드들 (또는 핀들)이 독출 인에이블 신호 (RE#)의 천이 (또는 토글)에 무관하게 고 임피던스 상태없이 데이터 상태만을 갖도록 데이터 출력 회로를 제어한다. 제 2 버스트 독출 동작 모드 동안, 낸드 플래시 메모리 장치는 N번째 사이클의 독출 인에이블 신호 (RE#)의 하강 에지에서 데이터를 데이터 패드로 전달하고, 메모리 컨트롤러는 (N+1)번째 사이클의 독출 인에이블 신호 (RE#)의 하강 에지에서 데이터 패드 상에 실린 데이터를 가져간다. 즉, 제 2 버스트 독출 동작 모드 동안, 낸드 플래시 메모리 장치의 데이터 출력 동작은 독출 인에이블 신호 (RE#)의 N번째 사이클에서 수행되고 메모리 컨트롤러의 데이터 페취 동작은 독출 인에이블 신호 (RE#)의 (N+1)번째 사이클에서 수행된다. 낸드 플래시 메모리 장치가 제 2 버스트 독출 동작 모드로 설정될 때, 독출 인에이블 신호의 사이클 시간을 50㎱이하로 줄이는 것이 가능하며, 이는 메모리 컨트롤러의 성능이 향상되게 한다. 이는 이후 상세히 설명될 것이다.
도 3은 본 발명에 따른 낸드 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.
도 3을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치 (200)는 데이터 정보를 저장하는 메모리 셀 어레이 (210)를 포함하며, 어레이 (210)는 복수 개의 낸드 또는 셀 스트링들을 포함한다. 잘 알려진 바와 같이, 낸드 스트링은 비트 라인에 연결된 스트링 선택 트랜지스터 (string select transistor), 공통 소오스 라인에 연결된 접지 선택 트랜지스터 (ground select transistor), 그리고 선택 트랜지스터들 사이에 직렬로 연결된 메모리 셀 트래지스터들로 구성되며, 메모리 셀 트랜지스터들은 대응하는 워드 라인들에 의해서 각각 제어되도록 구성된다. 어드레스 버퍼 회로 (220)는 제어 회로 (270)의 제어에 따라 입출력 핀들 (IO0-IOn) (이 실시예에 있어서, n=7)에 제공되는 열 및 행 어드레스들을 래치한다. 그렇게 래치된 열 및 행 어드레스들은 열 디코더 회로 (column decoder circuit) (230) 및 행 디코더 회로 (row decoder circuit) (240)로 각각 전달된다. 행 디코더 회로 (240)는 입력된 어드레스에 응답하여 워드 라인들 중 하나를 선택하고 선택된 워드 라인 및 비선택된 워드 라인들로 각각 워드 라인 전압들을 공급한다. 예를 들면, 독출 동작 동안, 선택된 워드 라인에는 독출 전압이 공급되고 비선택된 워드 라인들에는 패스 전압이 각각 공급된다. 프로그램 동작 동안, 선택된 워드 라인에는 프로그램 전압 이 공급되고 비선택된 워드 라인들에는 패스 전압이 각각 공급된다. 워드 라인 전압들로서, 독출 전압, 패스 전압, 그리고 프로그램 전압은 제어 회로 (270)의 제어에 따라 고전압 발생 회로 (280)에서 생성된다. 고전압 발생 회로는 잘 알려진 펌프 회로를 이용하여 구현 가능하다.
계속해서 도 3을 참조하면, 감지 증폭 회로 (250)는 잘 알려진 페이지 버퍼 회로로, 동작 모드에 따라 다양한 기능을 수행한다. 예를 들면, 독출 동작 동안, 감지 증폭 회로 (250)는 선택된 워드 라인의 메모리 셀들로부터 데이터를 독출한다. 프로그램 동작 동안, 감지 증폭 회로 (250)는 프로그램될 데이터 상태들에 따라 비트 라인들로 프로그램 전압 또는 프로그램 금지 전압을 공급한다. 데이터 레지스터 (260)는, 독출 동작 동안, 감지 증폭 회로 (250)에 의해서 독출된 데이터를 임시적으로 저장한다. 데이터 레지스터 (260)는, 프로그램 동작 동안, 메모리 셀들에 프로그램될 데이터를 임시 저장한다. 데이터 입력 버퍼 회로 (290)는 메모리 셀들에 프로그램될 데이터를 입출력 핀들 (IO0-IOn)을 통해 입력받고 입력된 데이터를 데이터 레지스터 (260)로 전달한다. 데이터 출력 버퍼 및 구동 회로 (300)는 데이터 레지스터 (260)로부터 출력되는 데이터에 따라 입출력 핀들 (IO0-IOn)을 구동한다. 데이터 입력 버퍼 회로 (290)와 데이터 출력 버퍼 및 구동 회로 (300)는 제어 회로 (270)에 의해서 제어된다.
제어 회로 (270)는 제어 신호들 (CE#, WE#, RE#, CLE, ALE)에 응답하여 동작하며, 입출력 핀들 (IO0-IOn)을 통해 제공되는 명령에 따라 프로그램/독출/소거 동작을 제어한다. 특히, 본 발명에 따른 제어 회로 (270)는 버스트 독출 동작 모드들 을 프로그램하도록 구성된다. 예를 들면, 제어 회로 (270)는 제 1 및 제 2 버스트 독출 동작 모드들을 프로그램하도록 구성된다. 제 1 버스트 독출 동작 모드는 파워-업시 기본적으로 설정되는 모드이고, 제 2 버스트 독출 동작 모드는 메모리 컨트롤러 (100)에 의해서 설정되는 모드이다. 이러한 동작 모드들은 이후 상세히 설명될 것이다. 제어 회로 (270)는, 제 1 버스트 독출 동작 모드 동안, 데이터 패드들 (핀들) 각각이 데이터 상태와 고 임피던스 상태를 번갈아 갖도록 독출 인에이블 신호 (RE#)의 천이에 동기되어 데이터 출력 버퍼 및 구동 회로 (300)를 제어한다. 즉, 제 1 버스트 독출 동작 모드 동안, 독출 인에이블 신호 (RE#)의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 독출 인에이블 신호 (RE#)의 N번째 상승 에지에서 메모리 컨트롤러에 의해서 페취된다. 게다가, 제어 회로 (270)는, 제 2 버스트 독출 동작 모드 동안, 입출력 패드들 (핀들)의 로직 상태들이 독출 인에이블 신호 (RE#)의 천이에 관계없이 독출된 데이터에 의해서만 천이되도록 데이터 출력 버퍼 및 구동 회로 (300)를 제어한다. 즉, 제 2 버스트 독출 동작 모드 동안, 독출 인에이블 신호 (RE#)의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 독출 인에이블 신호 (RE#)의 (N+1)번째 하강 에지에서 메모리 컨트롤러에 의해서 페취된다.
결론적으로, 본 발명에 따른 낸드 플래시 메모리 장치 (200)의 경우, 제 2 버스트 독출 동작 모드 동안 독출 인에이블 신호 (RE#)의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 독출 인에이블 신호 (RE#)의 (N+1)번째 하강 에지에서 메모리 컨트롤러 (100)에 의해서 페취되도록 함으로써 독출 인에이블 신호의 사 이클 시간을 50㎱이하로 줄이는 것이 가능하다.
도 4는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 제어 회로를 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 제어 회로 (270)는 프로그램된 버스트 독출 동작 모드에 따라 데이터 출력 버퍼 및 구동 회로 (300) (도면에는 구동 회로만이 도시되어 있음)를 제어하기 위한 출력 인에이블 신호 (POE)를 발생한다. 버퍼 회로 (410)는 외부로부터 제공되는 독출 인에이블 신호 (RE#)를 받아들여 내부 독출 인에이블 신호 (IRE)를 출력한다. 판별 회로 (420)는 내부 독출 인에이블 신호 (IRE)에 응답하여 출력 인에이블 플래그 신호 (DOUT_FLAG)를 발생한다. 예를 들면, 판별 회로 (420)는 내부 독출 인에이블 신호 (IRE)가 활성화 상태로 천이할 때 출력 인에이블 플래그 신호 (DOUT_FLAG)를 활성화시킨다. 내부 독출 인에이블 신호 (IRE)가 비활성화 상태로 천이할 때, 판별 회로 (420)는 내부 독출 인에이블 신호 (IRE)가 소정 시간 동안 비활성화 상태로 유지되는 지의 여부를 판별한다. 만약 내부 독출 인에이블 신호 (IRE)가 소정 시간 내에 활성화 상태로 다시 천이하면, 판별 회로 (420)는 출력 인에이블 플래그 신호 (DOUT_FLAG)가 계속해서 활성화 상태로 유지되게 한다. 이에 반해서, 만약 내부 독출 인에이블 신호 (IRE)가 소정 시간 동안 비활성화 상태로 유지되면, 판별 회로 (420)는 출력 인에이블 플래그 신호 (DOUT_FLAG)가 비활성화되게 한다.
계속해서 모드 레지스터 (430)는 버스트 독출 동작 모드들을 프로그램하는 데 사용된다. 모드 레지스터 (430)는 낸드 플래시 메모리 장치 (200)가 제 1 버스 트 독출 동작 모드로 설정되도록 파워-업시 파워-업 검출 회로 (470)로부터의 파워-업 검출 신호 (POR)에 의해서 초기화된다. 즉, 낸드 플래시 메모리 장치 (200)는 기본 설정 모드로서 제 1 버스트 독출 동작 모드를 갖는다. 앞서 설명된 바와 같이, 제 1 버스트 독출 동작 모드 동안, 독출 인에이블 신호 (RE#)의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 독출 인에이블 신호 (RE#)의 N번째 상승 에지에서 메모리 컨트롤러 (100)에 의해서 페취된다. 모드 레지스터 (430)는 낸드 플래시 메모리 장치 (200)가 제 2 버스트 독출 동작 모드로 설정되도록 메모리 컨트롤러 (100)에서 제공되는 명령 (CMD)에 의해서 프로그램된다. 제 2 버스트 독출 동작 모드 동안, 독출 인에이블 신호 (RE#)의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 독출 인에이블 신호 (RE#)의 (N+1)번째 하강 에지에서 메모리 컨트롤러 (100)에 의해서 페취된다.
예시적인 파워-온 검출 회로들이 U.S. Patent No. 6,236,249에 "Power-on reset circuit for a high density integrated circuit"라는 제목으로, U.S. Patent No. 6,104,221에 "Power-up detection circuit of a semiconductor device"라는 제목으로, 그리고 U.S. Patent No. 6,040,722에 "Power-on reset circuit with adjustable interval"라는 제목으로 각각 게재되어 있으며, 레퍼런스로 포함된다
모드 레지스터 (430)는 프로그램된 버스트 독출 동작 모드에 따라 버스트 모드 선택 신호 (EDO_EN)를 활성화/비활성화시킨다. 예를 들면, 모드 레지스터 (430)가 제 1 버스트 독출 동작 모드로 설정될 때, 버스트 모드 선택 신호 (EDO_EN)는 로우로 비활성화된다. 모드 레지스터 (430)가 제 2 버스트 독출 동작 모드로 설정될 때, 버스트 모드 선택 신호 (EDO_EN)는 하이로 활성화된다. 모드 레지스터 (430)는 메모리 컨트롤러 (100)에서 제공되는 명령 (CMD)에 의해서 제 2 버스트 독출 동작 모드에서 제 1 버스트 독출 동작 모드로 재설정될 수 있다. 또는, 모드 레지스터 (430)는 파워-오프 다음의 파워-온에 의해서 제 2 버스트 독출 동작 모드에서 제 1 버스트 독출 동작 모드로 재설정될 수 있다. 본 발명에 따른 모드 레지스터 (430)는 앞서 설명된 재설정 방식들을 모두 지원한다.
멀티플렉서 회로 (480)는 버퍼 회로 (410) 및 판별 회로 (420)의 출력 신호들 (IRE, DOUT_FLAG)을 입력받고 모드 레지스터 (430)로부터의 버스트 모드 선택 신호 (EDO_EN)에 응답하여 입력 신호들 (IRE, DOUT_FLAG) 중 하나를 선택한다. 예를 들면, 버스트 모드 선택 신호 (EDO_EN)가 비활성화될 때 (즉, 제 1 버스트 독출 동작 모드로 설정될 때), 멀티플렉서 회로 (480)는 버퍼 회로 (410)의 출력 신호 (IRE)를 선택한다. 버스트 모드 선택 신호 (EDO_EN)가 활성화될 때 (즉, 제 2 버스트 독출 동작 모드로 설정될 때), 멀티플렉서 회로 (480)는 판별 회로 (420)의 출력 신호 (DOUT_FLAG)를 선택한다.
커맨드 레지스터 (440)는 외부로부터의 명령에 응답하여 독출 모드를 나타내는 플래그 신호들 (70H_FLAG, 90H_FLAG)을 출력한다. 플래그 신호 (70H_FLAG)는 상태 독출 모드를 알리는 명령 (예를 들면, 70h)이 입력될 때 활성화되고, 플래그 신호 (90H_FLAG)는 ID 독출 모드를 알리는 명령 (예를 들면, 90h)이 입력될 때 활성화된다. ID 코드는 메이커 코드 (maker code), 디바이스 코드 (device code), 내부 칩 수 및 셀 형태 (internal chip number and cel type), 페이지 크기 (page size), 블록 크기 (block size), 스페어 크기 (spare size), 입출력 구조 (organization), 등을 포함한다. 독출 제어 회로 (450)는 감지 증폭 회로 (250)의 감지 동작이 종료되었음을 알리는 플래그 신호 (SENSE_END)를 출력한다. OR 게이트 (G10)는 커맨드 레지스터 (440) 및 독출 제어 회로 (450)의 출력 신호들 (70H_FLAG, 90H_FLAG, SENSE_END)에 응답하여 인에이블 신호 (EN)를 출력한다. 데이터 출력 제어 회로 (460)는 멀티플렉서 회로 (480)의 출력 신호 및 OR 게이트 (G10)의 출력 신호 (EN)에 응답하여 출력 인에이블 신호 (POE)를 발생한다.
도 5는 본 발명의 바람직한 실시예에 따른 도 4에 도시된 구동 회로 (300)를 보여주는 회로도이다. 도 5에는 단지 하나의 입출력 패드 (또는 핀) (IOi)에 대응하는 구동 회로만이 도시되어 있지만, 나머지 입출력 패드들 (또는 핀들)에 각각 대응하는 구동 회로들은 도 5에 도시된 것과 실질적으로 동일하게 구성될 것이다. 도 5를 참조하면, 본 발명에 따른 구동 회로 (300)는 인버터 (INV10), NOR 게이트 (G10), NAND 게이트 (G12), PMOS 트랜지스터 (M10) 그리고 NMOS 트랜지스터 (M12)를 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 출력 인에이블 신호 (POE)가 로우 레벨일 때, 출력 데이터 (DOUT)에 관계없이 PMOS 및 NMOS 트랜지스터들 (M10, M12)은 턴 오프되고 입출력 패드 (IOi)는 고 임피던스 상태를 갖는다. 출력 인에이블 신호 (POE)가 하이 레벨일 때, 출력 데이터 (DOUT)에 따라 PMOS 및 NMOS 트랜지스터들 (M10, M12) 중 하나가 턴 온되고 입출력 패드 (IOi)는 로우 레벨 또는 하이 레벨을 갖는다.
도 6은 본 발명의 바람직한 실시예에 따른 도 4에 도시된 제어 회로의 버퍼 회로, 멀티플렉서 회로 그리고 데이터 출력 제어 회로를 보여주는 회로도이다.
도 6을 참조하면, 버퍼 회로 (410)는 NMOS 트랜지스터 (M14), NOR 게이트 (G14) 그리고 인버터 (INV12)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 버퍼 회로 (410)는 제어 신호 (CE#)가 로우로 활성화될 때 외부 독출 인에이블 신호 (RE#)에 동기된 내부 독출 인에이블 신호 (IRE)를 출력한다. 내부 독출 인에이블 신호 (IRE)는 외부 독출 인에이블 신호 (RE#)와 동일한 위상을 갖는다. 판별 회로 (420)는 내부 독출 인에이블 신호 (IRE)가 하이 레벨에서 로우 레벨로 천이할 때 출력 인에이블 플래그 신호 (DOUT_FLAG)를 하이로 활성화시킨다. 내부 독출 인에이블 신호 (IRE)가 로우 레벨에서 하이 레벨로 천이할 때, 판별 회로 (420)는 내부 독출 인에이블 신호 (IRE)의 하이 레벨이 소정 시간 동안 유지되는 지의 여부를 검출한다. 만약 내부 독출 인에이블 신호 (IRE)가 소정 시간 내에 하이 레벨에서 로우 레벨로 천이하면, 판별 회로 (420)는 출력 인에이블 플래그 신호 (DOUT_FLAG)가 계속해서 하이로 활성화되게 한다. 이에 반해서, 만약 내부 독출 인에이블 신호 (IRE)가 소정 시간 동안 하이로 유지되면, 판별 회로 (420)는 출력 인에이블 플래그 신호 (DOUT_FLAG)가 로우로 비활성화되게 한다.
멀티플렉서 회로 (480)는 인버터 (INV16)와 2개의 전송 게이트들 (TG10, TG12)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 멀티플렉서 회로 (480)는 인버터 (INV11)를 통해 내부 독출 인에이블 신호 (IRE)와 판별 회로 (420)로부터의 출력 인에이블 플래그 신호 (DOUT_FLAG)를 입력받고, 도 4의 모드 레지스 터 (430)로부터의 선택 신호 (EDO_EN)에 응답하여 입력 신호들 (IRE, DOUT_FLAG) 중 하나를 선택한다. 예를 들면, 선택 신호 (EDO_EN)가 제 1 버스트 독출 동작 모드를 나타낼 때 즉, 선택 신호 (EDO_EN)가 로우 레벨일 때, 멀티플렉서 회로 (480)는 인버터 (INV14)를 통해 전달되는 내부 독출 인에이블 신호 (IRE)를 선택한다. 선택 신호 (EDO_EN)가 제 2 버스트 독출 동작 모드를 나타낼 때 즉, 선택 신호 (EDO_EN)가 하이 레벨일 때, 멀티플렉서 회로 (480)는 판별 회로 (420)로부터 출력되는 출력 인에이블 플래그 신호 (DOUT_FLAG)를 선택한다.
여기서, 앞서 설명된 바와 같이, 내부 독출 인에이블 신호 (IRE)는 외부 독출 인에이블 신호 (RE)와 동일한 파형을 갖는 반면에, 출력 인에이블 플래그 신호 (DOUT_FLAG)는 내부 독출 인에이블 신호 (IRE)의 천이와 무관하게 하이 또는 로우로 유지된다.
데이터 출력 제어 회로 (460)는 NOR 게이트 (G16), NAND 게이트들 (G18, G20), 그리고 인버터들 (INV18, INV20)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. ID 독출 동작, 상태 독출 동작 그리고 버스트 독출 동작을 포함한 독출 동작 모드 동안 즉, 제어 신호들 (IALE, ICLE, IWE)이 로우 레벨이고 제어 신호 (EN)가 하이 레벨일 때, 데이터 출력 제어 회로 (460)는 멀티플렉서 회로 (480)의 출력 신호에 따라 출력 인에이블 신호 (POE)를 발생한다. 제어 신호 (IALE)는 내부 어드레스 래치 인에이블 신호이고, 제어 신호 (ICLE)는 내부 명령 래치 인에이블 신호이며, 제어 신호 (IWE)는 내부 기입 인에이블 신호이다. 멀티플렉서 회로 (480)에 의해서 내부 독출 인에이블 신호 (IRE)가 선택될 때, 출력 인에이블 신호 (POE)는 내부 독출 인에이블 신호 (IRE)에 동기되어 토글된다. 이는 독출 인에이블 신호 (RE#)의 천이에 동기되어 입출력 패드 (IOi)가 데이터 상태와 고 임피던스 상태를 번갈아 가짐을 의미한다. 멀티플렉서 회로 (480)에 의해서 출력 인에이블 플래그 신호 (DOUT_FLAG)가 선택될 때, 출력 인에이블 신호 (POE)는 내부 독출 인에이블 신호 (IRE)의 토글 (또는 천이)에 무관하게 하이 레벨로 유지된다. 이는 독출 인에이블 신호 (RE#)의 천이에 무관하게 입출력 패드 (IOi)가 데이터 상태만을 가짐을 의미한다.
도 7은 본 발명에 따른 낸드 플래시 메모리 장치의 독출 동작을 설명하기 위한 동작 타이밍도이다. 도 7의 AC 동작 특성을 나타내는 파라미터 값들은 다음과 같이 정의된다.
Figure 112003026702239-pat00002
본 발명에 따른 낸드 플래시 메모리 장치의 독출 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 4의 모드 레지스터 (430)는 파워-업시 제 1 버스트 독출 동작 모드를 갖 도록 파워-업 검출 회로 (470)에 의해서 초기화된다. 이러한 상태에서, 낸드 플래시 메모리 장치 (200)는 제 1 버스트 독출 동작 모드로 동작할 것이다. 반면에, 낸드 플래시 메모리 장치 (200)가 제 2 버스트 독출 동작 모드로 동작하게 하기 위해서는 모드 레지스터 (430)가 재설정되어야 한다. 이는 메모리 컨트롤러 (100)가 제 2 버스트 독출 동작 모드를 알리는 소정 명령을 발생함으로써 달성된다. 즉, 메모리 컨트롤러 (100)가 제 2 버스트 독출 동작 모드를 알리는 소정 명령을 발생함에 따라, 모드 레지스터 (430)는 재프로그램되며, 그 결과 버스트 모드 선택 신호 (EDO_EN)는 제 2 버스트 독출 동작 모드를 나타내는 하이 레벨로 설정된다.
이러한 조건 하에서 버스트 독출 동작이 수행될 것이다. 버스트 독출 동작을 수행하기 위해서, 먼저, 낸드 플래시 메모리 장치는 정해진 타이밍에 따라 "00h" 명령을 래치하고, 쓰기 인에이블 신호 (WE#)에 동기되어 열 어드레스 및 행 어드레스를 순차적으로 받아들인다. 열 및 행 어드레스들이 입력된 후, 낸드 플래시 메모리 장치는 "30h" 명령의 입력에 응답하여 소정 시간 (tR) 동안 감지 동작을 수행한다. 감지 동작이 수행됨에 따라, 선택된 행의 메모리 셀들에 저장된 데이터는 감지 증폭 회로 (250)에 의해서 데이터 레지스터 (260)로 옮겨진다. 감지 동작이 수행되는 동안, 도 7에 도시된 바와 같이, 낸드 플래시 메모리 장치는 제어 신호 (R/B#)를 로우로 유지한다. tR 시간이 경과한 후 (즉, 감지 동작이 종료된 후), 제어 신호 (R/B#)는 로우 레벨에서 하이 레벨로 천이한다. 메모리 컨트롤러 (100)는 제어 신호 (R/B#)의 로우-하이 천이를 인지하여 클록 신호로서 독출 인에이블 신호 (RE#)를 낸드 플래시 메모리 장치 (200)로 출력한다. 이와 동시에, 감지 동작이 종 료됨에 따라 도 4의 독출 제어 회로 (450)는 하이 레벨의 제어 신호 (SENSE_END)를 발생하며, 이는 OR 게이트 (G10)의 출력 신호 (EN)가 하이 레벨이 되게 한다.
낸드 플래시 메모리 장치 (200)는 독출 인에이블 신호 (RE#)의 천이에 동기되어 데이터 레지스터 (260)에 저장된 데이터를 데이터 출력 버퍼 및 구동 회로 (300)를 통해 입출력 핀들 (IO0-IOn)로 출력한다. 메모리 컨트롤러 (100)는 독출 인에이블 신호 (RE#)의 천이에 따라 입출력 핀들 (IO0-IOn) 상에 실린 데이터를 가져간다. 좀 더 구체적으로 설명하면 다음과 같다.
제어 회로 (270)의 판별 회로 (420)는 버퍼 회로 (410)로부터 출력되는 내부 독출 인에이블 신호 (IRE)의 하이-로우 천이에 응답하여 출력 인에이블 플래그 신호 (DOUT_FLAT)를 하이로 활성화시킨다. 이후, 판별 회로 (420)는 내부 독출 인에이블 신호 (IRE)가 소정 시간 동안 하이 레벨로 유지되는 지의 여부를 계속해서 검출한다. 버스트 모드 선택 신호 (EDO_EN)가 제 2 버스트 독출 동작 모드를 나타내는 하이 레벨로 설정되어 있기 때문에, 멀티플렉서 회로 (480)는 판별 회로 (420)의 출력 신호 (DOUT_FLAG)를 선택한다. 데이터 출력 제어 회로 (460)는 출력 인에이블 플래그 신호 (DOUT_FLAG)에 응답하여 출력 인에이블 신호 (POE)를 발생한다. 출력 인에이블 플래그 신호 (DOUT_FLAG)가 독출 인에이블 신호 (RE#)의 천이 (또는 토글)에 무관하게 하이 레벨로 유지된다. 그러한 이유 때문에, 출력 인에이블 신호 (POE)는 독출 인에이블 신호 (RE#)의 천이 (또는 토글)에 무관하게 하이 레벨로 유지된다.
출력 인에이블 신호 (POE)가 하이 레벨로 고정되어 있기 때문에 구동 회로 (300)는 출력 데이터 (DOUT)에 따라 입출력 패드를 구동한다. 즉, 독출 인에이블 신호 (RE#)가 하이 레벨에서 로우 레벨로 천이하고 tREA 시간이 경과한 후에 데이터가 데이터 레지스터 (260)에서 입출력 패드까지 전달된다. N번째 사이클의 독출 인에이블 신호 (RE#)가 로우 레벨에서 하이 레벨로 천이하더라도 구동 회로 (300)는 입출력 패드를 계속해서 데이터 상태로 구동한다. 메모리 컨트롤러 (100)는 (N+1)번째 사이클의 독출 인에이블 신호 (RE#)의 하이-로우 천이에 동기되어 입출력 패드에 실린 데이터를 가져간다. 즉, 제 2 버스트 독출 동작 모드 동안, 낸드 플래시 메모리 장치 (200)는 N번째 사이클의 RE# 신호의 하이-로우 천이에 동기되어 데이터를 출력하고 메모리 컨트롤러 (100)는 (N+1)번째 사이클의 RE# 신호의 하이-로우 천이에 동기되어 데이터를 가져간다. 도 7에서 알 수 있듯이, 입출력 패드는 독출 인에이블 신호 (RE#)가 천이되더라도 데이터 상태만을 유지한다. 즉, 입출력 패드는 고 임피던스 상태를 갖지 않는다. 이는, 앞서 설명된 바와 같이, 출력 인에이블 신호 (POE)가 독출 인에이블 신호 (RE#)의 천이 (또는 토글)에 무관하게 하이 레벨로 고정되어 있기 때문이다. 데이터 레지스터 (260)에 저장된 데이터는 앞서 설명된 방식으로 출력될 것이다.
메모리 컨트롤러 (100)는 선택된 페이지의 데이터를 모두 가져간 후 독출 인에이블 신호 (RE#)를 토글시키는 것을 중지한다. 독출 인에이블 신호 (RE#)가 소정 시간 (tREHS) 이상 하이 레벨로 유지되면, 판별 회로 (420)는 출력 인에이블 플래그 신호 (DOUT_FLAG)를 로우로 비활성화시킨다. 이는 출력 인에이블 신호 (POE)가 하이 레벨에서 로우 레벨로 비활성화되게 한다. 출력 인에이블 신호 (POE)가 로우 로 비활성화됨에 따라, 구동 회로 (300)의 PMOS 및 NMOS 트랜지스터들 (M10, M12)은 모두 턴 오프된다. 따라서, 도 7에 도시된 바와 같이, 입출력 패드 (IOi)는 고 임피던스 상태를 갖는다. 독출 명령의 입력에 따라 버스트 독출 동작이 완료된다.
이상의 설명에서 알 수 있듯이, 낸드 플래시 메모리 장치 (200)가 제 2 버스트 독출 동작 모드로 설정되면, 낸드 플래시 메모리 장치 (200)는 N번째 사이클의 RE# 신호의 하이-로우 천이에 동기되어 데이터를 출력하고 메모리 컨트롤러 (100)는 (N+1)번째 사이클의 RE# 신호의 하이-로우 천이에 동기되어 데이터를 가져간다. 이때, 입출력 패드는 독출 인에이블 신호 (RE#)가 천이되더라도 고 임피던스 상태 없이 데이터 상태만을 유지한다. 이는 독출 인에이블 신호 (RE#)의 사이클 시간이 단축되게 한다. 좀 더 구체적으로 설명하면 다음과 같다.
독출 인에이블 신호 (RE#)가 50%의 듀티비 및 30㎱의 사이클 시간을 갖는다고 가정하자. 이러한 경우, tRP 및 tREH는 각각 15㎱로 설정되어야 한다. 이러한 조건에서, 낸드 플래시 메모리 장치는 N번째 사이클의 독출 인에이블 신호 (RE#)의 하강 에지에서 데이터를 출력하고, 메모리 컨트롤러 (100)는 (N+1)번째 사이클의 독출 인에이블 신호 (RE#)의 하강 에지에서 데이터를 가져갈 것이다. 이 경우, 이론적으로, tREA는 30㎱ 또는 그 보다 작으면 된다. 왜냐하면, 메모리 컨트롤러 (100)가 다음의 사이클의 독출 인에이블 신호 (RE#)의 하강 에지에서 입출력 핀에 실린 데이터를 가져가기 때문이다. 독출 인에이블 신호 (RE#)가 동일한 사이클 시간 (30㎱)에서 70%의 듀티비를 갖는 경우, 30㎱의 tREA는 충분히 만족될 수 있음은 자명하다. 만약 낸드 플래시 메모리 장치 (200)가 20㎱의 tREA를 지원하면, 독출 인에이블 신호 (RE#)의 사이클 시간은 더욱 단축될 수 있다. 이는 낸드 플래시 메모리 장치의 성능 향상 없이 호스트의 성능이 향상됨을 의미한다.
낸드 플래시 메모리 장치 (200)의 제 2 버스트 독출 동작 모드는 파워-업시 해제된다. 즉, 앞서 설명된 바와 같이, 도 4의 모드 레지스터 (430)는 파워-업시 제 1 버스트 독출 동작 모드를 갖도록 파워-업 검출 회로 (470)에 의해서 초기화된다. 모드 레지스터 (430)가 제 1 버스트 독출 동작 모드로 설정됨에 따라, 버스트 모드 선택 신호 (EDO_EN)는 제 1 버스트 독출 동작 모드를 나타내는 로우 레벨을 갖는다. 이는 멀티플렉서 회로 (480)가 버퍼 회로 (410)의 출력 신호 (IRE)를 선택하게 한다. 버퍼 회로 (410)로부터 출력되는 내부 독출 인에이블 신호 (IRE)가 선택됨에 따라, 출력 인에이블 신호 (POE)는 외부 독출 인에이블 신호 (RE#)의 천이에 동기되어 토글된다. 즉, 출력 인에이블 신호 (POE)는 매 사이클마다 로우 레벨과 하이 레벨을 번갈아 갖는다. 출력 인에이블 신호 (POE)가 하이 레벨을 가질 때, 구동 회로 (300)는 출력 데이터에 따라 입출력 패드를 구동한다. 반면에, 출력 인에이블 신호 (POE)가 로우 레벨을 가질 때, 구동 회로 (300)의 PMOS 및 NMOS 트랜지스터들 (M10, M12)은 턴 오프되며, 입출력 패드는 고 임피던스 상태를 갖는다. 낸드 플래시 메모리 장치 (200)가 제 1 버스트 독출 동작 모드로 설정되는 경우, 낸드 플래시 메모리 장치의 독출 동작은 도 1에서 설명된 것과 동일하게 수행된다. 그것에 대한 설명은, 그러므로, 생략된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 독출 인에이블 신호의 사이클 시간을 단축시킴으로써 컨트롤러의 성능을 향상시킬 수 있다.

Claims (39)

  1. 데이터 패드들과;
    어레이로부터 독출된 데이터에 따라 상기 데이터 패드들을 구동하는 구동 회로와; 그리고
    버스트 독출 동작 모드들을 프로그램하도록 구성되며, 독출 인에이블 신호 (RE#)에 응답하여 동작하는 제어 회로를 포함하며,
    상기 제어 회로는, 프로그램된 버스트 독출 동작 모드에 따라, 상기 데이터 패드들의 로직 상태들이 상기 독출 인에이블 신호 (RE#)의 천이에 관계없이 상기 독출된 데이터에 의해서 천이되도록 상기 구동 회로를 제어하는 낸드 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 1 버스트 독출 동작 모드를 포함하며, 상기 제 1 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 (N+1)번째 하강 에지에서 페취되도록 상기 구동 회로를 제어하는 낸드 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 2 버스트 독출 동작 모드를 더 포함하며, 상기 제 2 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 N번째 상승 에지에서 페취되도록 상기 구동 회로를 제어하는 낸드 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 2 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 데이터 패드들 각각이 대응하는 데이터 상태와 고 임피던스 상태를 번갈아 갖도록 상기 독출 인에이블 신호의 천이에 동기되어 상기 구동 회로를 제어하는 낸드 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 회로는 파워-업시 상기 제 2 버스트 독출 동작 모드로 설정되는 낸드 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 회로는 상기 제 1 버스트 독출 동작 모드를 갖도록 외부로부터의 제 1 커맨드에 의해서 프로그램되는 낸드 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제어 회로는 상기 제 1 버스트 독출 동작 모드에서 상기 제 2 버스트 독출 동작 모드로 설정되도록 외부로부터의 제 2 커맨드에 의해서 프로그램되는 낸드 플래시 메모리 장치.
  8. 제 2 항에 있어서,
    상기 제 1 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호가 소정 시간 이상 비활성화 상태로 유지되는 지의 여부를 검출하는 낸드 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 독출 인에이블 신호가 소정 시간 이상 비활성화 상태로 유지될 때, 상기 제어 회로는 상기 데이터 패드들이 고 임피던스 상태를 갖도록 상기 구동 회로를 제어하는 낸드 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 독출 인에이블 신호가 비활성화 상태에서 활성화 상태로 천이할 때, 상기 제어 회로는 데이터 출력 동작이 재개되도록 상기 구동 회로를 제어하는 낸드 플래시 메모리 장치.
  11. 낸드 구조로 배열된 불 휘발성 메모리 셀들의 어레이를 포함하는 낸드 플래시 메모리 장치에 있어서:
    상기 어레이로부터 독출된 데이터를 저장하는 데이터 레지스터와;
    상기 데이터 레지스터에 저장된 데이터 비트들을 소정 단위로 선택하는 데이터 선택 회로와;
    출력 인에이블 신호에 응답하여 동작하며, 상기 선택된 데이터 비트들에 따라 대응하는 데이터 패드들을 구동하는 구동 회로와;
    독출 인에이블 신호 (RE#)의 토글에 응답하여 활성화 상태를 갖는 출력 인에이블 플래그 신호 (DOUT_FLAG)를 출력하는 플래그 신호 발생 회로와;
    버스트 독출 동작 모드들이 프로그램되도록 구성되는 레지스터와;
    상기 레지스터의 출력에 응답하여 상기 독출 인에이블 신호 및 상기 출력 인에이블 플래그 신호를 선택적으로 출력하는 선택 회로와; 그리고
    독출 동작 동안, 상기 선택 회로의 출력 신호에 응답하여 상기 출력 인에이블 신호를 발생하는 데이터 출력 제어 회로를 포함하며,
    상기 출력 인에이블 플래그 신호가 선택될 때, 상기 데이터 패드들의 로직 상태들은 상기 독출 인에이블 신호 (RE#)의 천이에 관계없이 상기 독출된 데이터에 의해서 천이되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 1 버스트 독출 동작 모드를 포함하며, 상기 제 1 버스트 독출 동작 모드 동안, 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 (N+1)번째 하강 에지에서 페취되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 2 버스트 독출 동작 모드를 더 포함하며, 상기 제 2 버스트 독출 동작 모드 동안, 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 N번째 상승 에지에서 페취되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 플래그 신호 발생 회로는 소정 시간 동안 비활성화 상태로 유지되는 지의 여부를 판별하며, 상기 독출 인에이블 신호가 소정 시간 동안 비활성화 상태로 유지될 때 상기 출력 인에이블 플래그 신호를 비활성화시키는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 비활성화 상태의 출력 인에이블 플래그 신호가 선택될 때, 상기 데이터 패드들은 고 임피던스 상태로 설정되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  16. 제 11 항에 있어서,
    상기 독출 인에이블 신호가 선택될 때, 상기 데이터 패드들 각각은 대응하는 데이터 상태와 고 임피던스 상태를 번갈아 갖도록 상기 독출 인에이블 신호의 천이 에 동기되어 상기 구동 회로에 의해서 구동되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  17. 제 13 항에 있어서,
    상기 레지스터는 파워-업시 상기 제 2 버스트 독출 동작 모드의 데이터를 갖도록 설정되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  18. 제 13 항에 있어서,
    상기 레지스터는 상기 파워-업시 상기 제 1 버스트 독출 동작 모드를 갖도록 외부로부터의 제 1 커맨드에 의해서 프로그램되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  19. 제 13 항에 있어서,
    상기 레지스터는 상기 제 1 버스트 독출 동작 모드에서 상기 제 2 버스트 독출 동작 모드로 설정되도록 외부로부터의 제 2 커맨드에 의해서 프로그램되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  20. 적어도 하나의 패드와;
    출력 인에이블 신호에 응답하여 동작하며, 어레이로부터 독출된 데이터에 따라 상기 패드를 구동하는 구동 회로와; 그리고
    동작 모드를 저장하도록 구성되며, 상기 적어도 하나의 패드가 상기 독출된 데이터에 따라 이디오 (EDO) 및 논-이디오 (NON-EDO) 모드들 중 하나로 구동되도록 상기 구동 회로를 제어하는 제어 회로를 포함하는 플래시 메모리 장치.
  21. 낸드 플래시 메모리 장치와; 그리고
    상기 낸드 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,
    상기 낸드 플래시 메모리 장치는 데이터 패드들과; 어레이로부터 독출된 데이터에 따라 상기 데이터 패드들을 구동하는 구동 회로와; 그리고 버스트 독출 동작 모드들을 프로그램하도록 구성되며, 독출 인에이블 신호 (RE#)에 응답하여 동작하는 제어 회로를 포함하며, 상기 제어 회로는, 프로그램된 버스트 독출 동작 모드에 따라, 상기 데이터 패드들의 로직 상태들이 상기 독출 인에이블 신호 (RE#)의 천이에 관계없이 상기 독출된 데이터에 의해서 천이되도록 상기 구동 회로를 제어하는 메모리 컨트롤러.
  22. 제 21 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 1 버스트 독출 동작 모드를 포함하며, 상기 제 1 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 (N+1)번째 하강 에지에서 상기 메모리 컨트롤러에 의해서 페취되도록 상기 구동 회로를 제어하는 메모리 컨트롤러.
  23. 제 22 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 2 버스트 독출 동작 모드를 더 포함하며, 상기 제 2 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 N번째 상승 에지에서 상기 메모리 컨트롤러에 의해서 페취되도록 상기 구동 회로를 제어하는 메모리 컨트롤러.
  24. 제 23 항에 있어서,
    상기 제 2 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 데이터 패드들 각각이 대응하는 데이터 상태와 고 임피던스 상태를 번갈아 갖도록 상기 독출 인에이블 신호의 천이에 동기되어 상기 구동 회로를 제어하는 메모리 컨트롤러.
  25. 제 24 항에 있어서,
    상기 제어 회로는 파워-업시 상기 제 2 버스트 독출 동작 모드로 설정되는 메모리 컨트롤러.
  26. 제 25 항에 있어서,
    상기 제어 회로는 상기 제 1 버스트 독출 동작 모드를 갖도록 외부로부터의 제 1 커맨드에 의해서 프로그램되는 메모리 컨트롤러.
  27. 제 26 항에 있어서,
    상기 제어 회로는 상기 제 1 버스트 독출 동작 모드에서 상기 제 2 버스트 독출 동작 모드로 설정되도록 외부로부터의 제 2 커맨드에 의해서 프로그램되는 메모리 컨트롤러.
  28. 제 22 항에 있어서,
    상기 제 1 버스트 독출 동작 모드 동안, 상기 제어 회로는 상기 독출 인에이블 신호가 소정 시간 이상 비활성화 상태로 유지되는 지의 여부를 검출하는 메모리 컨트롤러.
  29. 제 28 항에 있어서,
    상기 독출 인에이블 신호가 소정 시간 이상 비활성화 상태로 유지될 때, 상기 제어 회로는 상기 데이터 패드들이 고 임피던스 상태를 갖도록 상기 구동 회로를 제어하는 메모리 컨트롤러.
  30. 제 29 항에 있어서,
    상기 독출 인에이블 신호가 비활성화 상태에서 활성화 상태로 천이할 때, 상기 제어 회로는 데이터 출력 동작이 재개되도록 상기 구동 회로를 제어하는 메모리 컨트롤러.
  31. 낸드 구조로 배열된 불 휘발성 메모리 셀들의 어레이를 포함하는 낸드 플래시 메모리 장치와; 그리고
    상기 낸드 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,
    상기 낸드 플래시 메모리 장치는
    상기 어레이로부터 독출된 데이터를 저장하는 데이터 레지스터와;
    상기 데이터 레지스터에 저장된 데이터 비트들을 소정 단위로 선택하는 데이터 선택 회로와;
    출력 인에이블 신호에 응답하여 동작하며, 상기 선택된 데이터 비트들에 따라 대응하는 데이터 패드들을 구동하는 구동 회로와;
    독출 인에이블 신호 (RE#)의 토글에 응답하여 활성화 상태를 갖는 출력 인에이블 플래그 신호 (DOUT_FLAG)를 출력하는 플래그 신호 발생 회로와;
    버스트 독출 동작 모드들이 프로그램되도록 구성되는 레지스터와;
    상기 레지스터의 출력에 응답하여 상기 독출 인에이블 신호 및 상기 출력 인에이블 플래그 신호를 선택적으로 출력하는 선택 회로와; 그리고
    독출 동작 동안, 상기 선택 회로의 출력 신호에 응답하여 상기 출력 인에이블 신호를 발생하는 데이터 출력 제어 회로를 포함하며,
    상기 출력 인에이블 플래그 신호가 선택될 때, 상기 데이터 패드들의 로직 상태들은 상기 독출 인에이블 신호 (RE#)의 천이에 관계없이 상기 독출된 데이터에 의해서 천이되는 메모리 시스템.
  32. 제 31 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 1 버스트 독출 동작 모드를 포함하며, 상기 제 1 버스트 독출 동작 모드 동안, 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 (N+1)번째 하강 에지에서 상기 메모리 컨트롤러에 의해서 페취되는 메모리 컨트롤러.
  33. 제 32 항에 있어서,
    상기 버스트 독출 동작 모드들은 제 2 버스트 독출 동작 모드를 더 포함하며, 상기 제 2 버스트 독출 동작 모드 동안, 상기 독출 인에이블 신호의 N번째 하강 에지에서 데이터 패드들에 실린 데이터가 상기 독출 인에이블 신호의 N번째 상승 에지에서 상기 메모리 컨트롤러에 의해서 페취되는 메모리 컨트롤러.
  34. 제 33 항에 있어서,
    상기 플래그 신호 발생 회로는 소정 시간 동안 비활성화 상태로 유지되는 지의 여부를 판별하며, 상기 독출 인에이블 신호가 소정 시간 동안 비활성화 상태로 유지될 때 상기 출력 인에이블 플래그 신호를 비활성화시키는 메모리 컨트롤러.
  35. 제 34 항에 있어서,
    상기 비활성화 상태의 출력 인에이블 플래그 신호가 선택될 때, 상기 데이터 패드들은 고 임피던스 상태로 설정되는 메모리 컨트롤러.
  36. 제 31 항에 있어서,
    상기 독출 인에이블 신호가 선택될 때, 상기 데이터 패드들 각각은 대응하는 데이터 상태와 고 임피던스 상태를 번갈아 갖도록 상기 독출 인에이블 신호의 천이에 동기되어 상기 구동 회로에 의해서 구동되는 메모리 컨트롤러.
  37. 제 33 항에 있어서,
    상기 레지스터는 파워-업시 상기 제 2 버스트 독출 동작 모드의 데이터를 갖도록 설정되는 메모리 컨트롤러.
  38. 제 33 항에 있어서,
    상기 레지스터는 상기 파워-업시 상기 제 1 버스트 독출 동작 모드를 갖도록 상기 메모리 컨트롤러로부터의 제 1 커맨드에 의해서 프로그램되는 메모리 컨트롤러.
  39. 제 33 항에 있어서,
    상기 레지스터는 상기 제 1 버스트 독출 동작 모드에서 상기 제 2 버스트 독출 동작 모드로 설정되도록 상기 메모리 컨트롤러로부터의 제 2 커맨드에 의해서 프로그램되는 메모리 컨트롤러.
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