JP4684561B2 - 半導体メモリ - Google Patents

Description

本発明は、データをアドレスに対応して記憶する半導体記憶装置に関し、特に、バーストモードによるデータ読み出し機能を有する半導体メモリに関する。

半導体メモリにおいて、フラッシュメモリは、電気的に書き換えが可能であり、電源を切った場合においても、記憶されたデータが消えないという不揮発特性を有しており、データ保持に電池を必要としないため、近年、小型携帯機器（特に携帯電話）の記憶装置に多用されている。
現在、携帯電話は、第三世代のサービスが開始され、Java（登録商標）アプリケーションプログラムの実行や、動画処理など、アプリケーションが多様化し，内蔵メモリに対する大容量化，高速化，低消費電力化の要望が高まって来ている。

上記フラッシュメモリには、メモリ素子に記憶されているデータを、高速に読み出す方式として、シンクロナスバーストリードモード（以下、シンクロリードとする）がある。
このシンクロリードとは，外部から入力したクロックに同期させて、メモリに記憶されているデータを読み出すモードであり、その他の読み出しモードである非同期ランダムリードや、非同期ページリードモードに比較して、メモリに記憶されているデータを、連続させて高速に読み出すモードである（例えば、特許文献１参照）。
特開２００１−１７６２７７号公報

このシンクロリードにおいて、従来は、図４に示すように、外部から入力されたアドレス（例えば、Ａ0〜Ａ22）がアドレスラッチ１によりラッチされ、シンクロリード制御回路（アドレスカウンタ）２０に対して供給される。
ここで、フラッシュメモリを活性化するチップイネーブル信号ＣＥ信号が入力されることにより、入力バッファが外部クロックから内部クロックＫを生成し、この内部クロックＫが内部の同期動作に使用される。内部クロックＫは外部クロックと同一の周波数であり、位相が異なる。
また、入力バッファは、アドレスバリッド信号ＡＤＶが入力されることにより、外部から入力されるアドレスの入力を許可する状態となる。
そして、アドレスバリッド信号ＡＤＶ及びチップイネーブル信号ＣＥのいずれか遅いほうの有効エッジ（例えば、立ち下がりエッジ）によりシンクロナス開始クロックが生成され、このシンクロナス開始クロックのエッジ（例えば、立ち上がりエッジ）により、上記アドレスが内部に取り込まれる。このとき、シンクロリードの読み出し状態に設定されていれば、最初の内部クロックＫのクロックエッジ（例えば、立ち上がりエッジ）によりバースト読み出しの動作が開始される。
すなわち、内部回路により、アドレスバリッド信号ＡＤＶ及びチップイネーブル信号ＣＥが入力されると、シンクロナス開始クロックが生成されたとき、シンクロリードの読み出し状態である場合、上記シンクロナスリード開始クロックがシンクロリード制御回路（アドレスカウンタ）２０へ入力され、シンクロリード制御回路２０がバースト読み出しの動作を開始する。
これにより、シンクロリード制御回路２０は、メモリアレイ４に対してメモリアクセスアドレスＲ３を出力する。
そして、デコーダ４Ａは入力されるメモリアクセスアドレスをデコードして、メモリアレイ４からページ単位に複数のメモリ素子（例えば１２８bit）を選択して、選択されたメモリ素子各々から、データがそれぞれ対応するセンスアンプ回路（Ｓ／Ａ）４Ｂに出力される。

これにより、センスアンプ回路４Ｂは、メモリ素子から出力されたデータの判定を行い（微小な出力データを増幅したのちに判定を行う）、メモリデータとしてラッチするとともに、このメモリデータＲ５をページセレクタ５へ出力する。以下、ページ単位を１２８bitとし、１ワードを１６bitとして説明する。
次に、ページセレクタ５は、シンクロリード制御回路２０からのバーストアドレスにより、入力されているメモリデータＲ５から、順次、１ワードづつデータを選択して、出力データとして出力ラッチ６へ出力することになる。
ここで、メモリアドレスは、ページ単位のメモリ素子を選択する、入力されたアドレスの上位アドレスに対応し、バーストアドレスは、ページ単位からワード単位のメモリ素子を選択する、入力されたアドレスの下位アドレスに対応している。
シンクロリード制御回路２０は、初期状態において、図４に示すようにアドレスラッチ１からの下位アドレスを、バーストアドレスＲ４として出力している。

そして、シンクロリード制御回路２０は、内部クロックに同期して、上記下位アドレスをインクリメント（１つずつ増加）させ、順次、バーストアドレスとして出力する。
このとき、シンクロリード制御回路２０からメモリアドレスＲ１１が出力されてから、センスアンプ回路４Ｂからデータが出力されるまで、所定のアクセス時間（非同期の時間）が必要となる。
このため、バーストアドレスを出力する内部クロックのタイミングを、シンクロ制御回路２０に判定させるため、上記アクセス時間をクロック数で定義することになる。
例えば、所定の時間が６０ｎｓであり、内部クロックの動作周波数が１００ＭＨｚ（10ｎｓ）とすると、６内部クロックとなり、センスアンプ回路４Ｂからメモリデータが出力される。

図４に示す従来の回路においては、シンクロリード制御回路２０がメモリアクセスアドレスを出力してから、６内部クロックが経過して７内部クロック目から、出力バッファからアクセスされたアドレスのデータが、内部クロックに同期して順次バースト読み出しされることとなる。
このとき、シンクロリード制御回路２０は、７内部クロック目から内部クロックに同期した、バーストアドレスのインクリメント動作を開始する。
これにより、ページセレクタ５は、デコーダ３によりデコードされたバーストアドレスによって、メモリアレイから読み出されたメモリデータ８ワード分（１２８bit）から、このバーストアドレスに対応する１ワード分(１６bit)が選択して出力する。

そして、出力ラッチ６は、１ワード分のデータＤnを、内部クロックに同期して、ラッチして出力させている。
従来、上記シンクロリード制御回路２０は、図４からもわかるように、内部クロックに同期させて、バーストアドレスの出力から、メモリアレイ４から読み出したメモリデータを出力ラッチ６にラッチさせるまでを、内部クロックの１周期以内に処理していた。

すなわち、図５に示す従来のチップ回路構成ブロックの動作を示すタイミングチャートからわかるように、内部クロックＫの立ち上がって出力ラッチ６の出力がセットアップされるタイミングより前に、ページセレクタ５から出力されるメインデータＲ８が確定されていなければならない。
しかしながら、動作速度の高速化により内部クロックＫの周波数が高くなると、シンクロリード制御回路２０に内部クロックＫが入力され、インクリメントされたバーストアドレスＲ４がデコーダ３を介して、ページセレクタ５に入力された後、ページセレクタ５のメモリデータＲ８が安定するまでの伝搬経路における信号の伝搬時間が内部クロックＫの周期よりも長くなることにより、実質的にシンクロリードのアクセスタイムが制限されることとなる。

例えば、内部クロックの立ち上がりからバーストアドレスＲ４が出力されるまでを５nsとし、デコーダ３において２ns遅延し、ページセレクタ５においてデータ保持信号Ｒ７によりメモリデータＲ５が選択されてメインデータＲ８として出力される遅延時間を２.５nsとし、出力ラッチ６のセットアップ時間を約１nsとすると、内部クロックＫがシンクロリード制御回路２０に内部クロックが入力されてから、出力ラッチ６に正常にデータをラッチさせるために必要な設定時間（伝搬時間）は
５ns＋２ns＋２.５ns＋１ns＝１０.５ns
となり、クロック周期１１ns(クロック周波数９０MHz)までなら、設計上において、従来の回路構成形態でも対応出来ると考えられる。
図５に示すタイミングチャートの例は、内部クロックＫの周波数が５０MHzの場合であり、外部の回路が７クロック目からデータを取得する場合を想定しており、メモリアクセスアドレスＲ３が出力されてから７内部クロック目から、出力データが１ワードずつ、Ｄ0から順にＤ1，Ｄ2，Ｄ3，…と出力されている。

しかしながら、図６に示すように、内部クロックＫの周期がクロック周期７.５ns(周波数１３３MHz)においては、内部クロックＫの周期が上記設定時間に対して短くなってしまうため、７内部クロック目でＤ0が出力されるとともに、バーストアドレスＲ４がインクリメントされるが、８内部クロック目が出力ラッチ６に入力された時点において、新たなデータ保持信号Ｒ７が入力されていないため、ページセレクタ５の出力がＤ0からＤ1に変化しない。
このため、８内部クロック目では、依然として出力データがＤ0であり、９内部クロック目から順次Ｄ1，Ｄ2，Ｄ3，…と出力されることになる。

このように、上述した手法においては、すでに述べたように、内部クロックの１周期以内に、シンクロリード制御回路２０から出力されるバーストアドレスＲ４により、メモリアレイ４から出力されるメモリデータＲ５を、ページセレクタ５から出力させ、次の内部クロックＫにより、出力ラッチ６から出力データとして出力する必要があった。
しかしながら、設定時間の制限により伝搬経路の高速化が限界となり、内部クロックＫの動作周波数を上昇させることが出来なくなり、クロック周波数の値により、出力されるデータのタイミングが異なることにより、アクセスタイムの高速化に対応出来なくなった。

また、これまでの手法で高速化を図るための手段としては、ＭＯＳトランジスタ性能を向上させるか、あるいは、チップサイズの縮小化などにより、対応することでしか方法は残されていない。
しかし、ＭＯＳトランジスタの性能を向上させるには、多大な労力と時間とコストとが必要であり、動作速度の高速化に対応することは困難である。
また、チップサイズについてもプロセスを微細化する必要があり、設備投資により製造コストが高くなることで、チップ単価が高くなってしまい、現状プロセスでの縮小化には限界があることから、動作速度向上のための画期的なチップサイズ縮小化はあまり現実的ではない。
本発明は、このような事情に鑑みてなされたもので、トランジスタの性能を向上させることなく、シンクロナスバーストリードモードにおける動作速度を向上させることが可能な半導体メモリを提供することを目的とする。

本発明の半導体メモリは、クロックに同期してデータの連続読出し動作を行うバーストモード読み出し機能を有する半導体メモリにおいて、複数のメモリ素子からなるメモリアレイと、入力されるアドレスにおける上位アドレスをメモリアクセスアドレスとして、前記クロックに同期して出力するとともに、該上位アドレスを除くアドレスをバーストアドレスとして、このクロックに同期して順次変化させて出力するシンクロリード制御回路と、該メモリアクセスアドレスにより選択されたメモリ素子各々からの微小な出力信号を増幅し、出力データとして出力するセンスアンプと、バーストアドレスをデコードするデコーダと、デコードされたバーストアドレスを前記クロックに同期させてラッチして出力するバーストラッチと、前記各出力データを保持し、バーストアドレスに対応して、保持されている出力データを選択するページセレクタと、前記クロックに同期して、前記ページセレクタにより選択された出力データをラッチして出力する出力ラッチとを有し、前記バーストラッチ及びデコーダにおいて、このラッチをマスター部及びスレーブ部からなるフリップフロップにより形成して、デコーダの前段にマスター部を配置して、スレーブ部をデコーダの後段に配置して複合回路とし、前記複合回路がバースト読み出しモードの場合に、バーストアドレスを出力し、非同期読み出しモードの場合に、下位アドレスを直接出力する、出力アドレスの切り替え機能を有していることを特徴とする。

本発明の半導体メモリは、前記シンクロリード制御回路が、バーストモード開始の信号から出力データが出力されるまでの、予め設定されているクロック数をＮとした場合、Ｎ−１のクロックのタイミングから、前記クロックに同期してバーストアドレスのインクリメント動作を行うことを特徴とする。
本発明の半導体メモリは、前記複合回路において、マスター部にラッチされたバーストアドレスをデコーダがデコードし、このデコードされたバーストアドレスをスレーブ部がラッチすることを特徴とする。

本発明のアドレス制御回路は、半導体メモリにおけるアドレス制御回路であり、リード切替信号と、クロック信号と、このクロックに同期した同期アドレス信号と、外部から入力される非同期アドレス信号とにより動作し、リード切替信号が同期読み出しモードであるとき、前記同期アドレス信号を選択し、フリップフロップのマスター部で、前記同期アドレス信号を前記クロック信号によりラッチし、ラッチされた同期アドレスをデコーダがデコードし、このデコードされた同期アドレス信号を前記フリップフロップのスレーブ部で前記クロック信号によりラッチし、また、リード切替信号が非同期読み出しモードであるとき、前記フリップフロップが導通状態となり、前記非同期アドレスを前記デコーダがデコードして出力する、デコーダの前段にフリップフロップのマスター部を配置して、スレーブ部をデコーダの後段に配置して複合回路としたことを特徴とする。
本発明のアドレス制御回路は、前記複合回路において、マスター部にラッチされた同期アドレスをデコーダがデコードし、このデコードされた同期アドレスをスレーブ部がラッチすることを特徴とする。
本発明のアドレス制御回路は、前記複合回路が同期読み出しモードの場合に、同期アドレスを出力し、非同期読み出しモードの場合に、非同期アドレスを直接出力する、出力アドレスの切り替え機能を有していることを特徴とする。

以上説明したように、本発明は、出力データを設定されたクロック数において、バースト出力を行わせるため、バーストアドレスを変化させるのに必要なクロックタイミングより、１クロック前にバーストアドレスを変化させ、出力データを出力する上記クロック数に対応するよう、１クロック前に出したクロック分にラッチを用いて調整している。
すなわち、本発明は、予め設定されているクロック数をＮ（Ｎは整数であり、メモリアレイのアクセス時間をＭ（Ｍは整数）内部クロックとすると、Ｎ＞Ｍ）とした場合、Ｎ−１のタイミングでバーストアドレスのインクリメントを行う。
シンクロリードのモードにおいて、シンクロナス開始クロックエッジから、出力データが出力されるまでのクロック数（メモリアレイのアクセス時間を含む）は予め設定されている。

これにより、本発明によれば、ページセレクタ及びデコーダ回路における遅延を、ページセレクタから出力ラッチまでの遅延と独立に分離することが出来、遅延が分離されたことにより、動作マージンが広がり、動作可能なクロック周波数を上昇させることができ、高速なデータ転送が可能となる。
したがって、本発明によれば、トランジスタの性能を向上させることなく、半導体メモリのシンクロリードのモードにおける、バースト出力のためのクロック周波数を上げることが可能となり、アクセスタイムを短くし、高速動作に対応させることができる。

本発明は、図１に示すように、半導体メモリの複数ある読み出しモードのシンクロリード動作において、シンクロリード制御回路２と出力ラッチ６との間の所定の位置に、タイミング調整用のラッチ７を設け、従来、シンクロリードの開始からデータを出力するまでの予め設定されたクロック数が経過したタイミングから、シンクロリード制御回路２におけるバーストアドレスのインクリメントを開始していたものを、設定されたクロック数が経過する１周期前の内部クロックＫによりバーストアドレスＲ４のインクリメントを開始するようにした。

すなわち、シンクロナス開始クロックエッジが入力されてから、出力データが出力されるまでの予め設定された内部クロックＫのクロック周期（最小数は、上記アクセス時間の内部クロック数に１内部クロックの周期を加算したもの）の１内部クロック分早いタイミングで、シンクロリード制御回路２がバーストアドレスＲ４を変化させる。
予め設定された内部クロックの周期をＮとすると、Ｎ番目の内部クロックＫのタイミングによりＤ0が出力され、Ｎ＋１番目の内部クロックのタイミングによりＤ1が出力される。
従来はシンクロリード制御回路２０がＮ番目の内部クロックからバーストアドレスをインクリメントさせていたが、本発明ではシンクロリード制御回路２０がＮ−１番目の内部クロックＫからバーストアドレスをインクリメントさせている。

これにより、シンクロリード制御回路２に内部クロックＫが入力してから、バーストアドレスがインクリメントされ、ページセレクタ５から出力されるまでの遅延時間を分割、すなわち、シンクロリード制御回路２におけるバーストアドレスの変化を開始させるタイミングを、従来に比較して１内部クロック分先出しして、ラッチ７によりこの１内部クロック分を保持させて出力タイミングを調整することにより、出力ラッチ６にバーストアドレスが到達するタイミングを従来と同様のクロック数としている。

すなわち、バーストアドレスを変化させる内部クロックから、このバーストアドレスが出力ラッチ６に到達するのを２内部クロック分とし、デコーダ３の出力の遅延までを１クロック分以内に収め、残りの１クロック分において、ページセレクタ５及び出力ラッチ６までの処理を行えば良いので、バーストアドレスを伝搬する経路の遅延時間に余裕ができ、遅延問題を解消する事が可能となった。
このように、本発明は、外部から入力されるクロックが今日高速化の一途をたどり、この高速動作に対応するため、チップ内部のアドレス及びデータの伝達パスをも高速に動作させる必要性に基づき、内部動作の高速化を図るために発案した内容である。

＜第１の実施形態＞
シンクロリードとは、入力バッファよりメモリデータの読み出したいスタートアドレスのアドレス信号Ａｎ（ここでは、１≦ｎ≦２２の整数）を入力し、読み出しモードを同期読み出しとし、また、シンクロリードをスタートさせるコマンドをデータＤＩＮにより入力し、シンクロナス開始クロックエッジが入力されることにより、内部クロックに同期して、メモリアレイ４からデータを読み出すアドレスが自動的にインクリメントして、連続したアドレスのデータが、内部クロックに同期して出力されるものである。

以下、本発明の第１の実施形態を図１を用いて説明する。図１は第１の実施形態によるフラッシュメモリの一構成例を示すものである。従来例と同様な構成については、同一の符号を付し、説明を省略する。
入力バッファはパッドを介して外部から入力されるチップイネーブル信号、アドレス信号Ａｎ，アドレスバリッド信号ＡＤＶ，外部クロック，データＤＩＮ，ライト信号ＷＲを含む複数の信号が入力され、各信号の波形調整等を行い内部回路に供給する。ここで、入力バッファは入力される外部クロックから、内部クロックＫを生成して出力する。
コマンド制御回路９は、所定のアドレスのアドレスＡｎ，ライト信号ＷＲ，シンクロリードのモードとするコマンドを示すデータＤＩＮ，アドレスバリッド信号ＡＤＶが入力されることにより、シンクロリードのモードであることを判定して、リード切り替え信号Ｒ１０を出力する。

アドレスラッチ１は、入力バッファからのアドレスＲ１（Ａｎ）を内部クロックＫに同期してラッチする。
シンクロナスリード制御回路２は、アドレスラッチ１からのアドレスＲ２を、メモリアクセスアドレスＲ３（上位アドレス、例えばＡ3〜Ａ22）と、バーストアドレスＲ４（下位アドレスＡ0〜Ａ2）とに分離し、メモリアクセスアドレスＲ３をセレクタ８へ出力する。
また、シンクロナスリード制御回路２は、リード切り替え信号Ｒ１０がシンクロリードの状態である場合、下位アドレスを内部のカウンタのカウント開始数として設定し、リード切り替え信号Ｒ１０が非同期読み出しの状態である場合、下位アドレスをそのまま入力されたアドレスを出力するセレクタ機能を有している。
このとき、非同期読み出しとする場合には、非同期読み出しのモードとするコマンドを示すデータＤＩＮを入力されることで、コマンド制御回路９が、非同期読み出しの状態であるリード切り替え信号Ｒ１０を出力する。

セレクタ８は、入力バッファから直接入力される上位アドレスと、シンクロリード制御回路２から入力されるメモリアクセスアドレスＲ３との、いずれをデコーダ４Ａへ出力させるかの切り替えを行う。
ここで、セレクタ８は、リード切り替え信号Ｒ１０がシンクロリードの状態である場合、メモリアクセスアドレスＲ３を出力し、リード切り替え信号Ｒ１０が非同期読み出しの状態である場合、入力バッファから直接入力される上位アドレスを出力する。
ラッチ７は、タイミング調整用のラッチであり、デコーダ３がバーストアドレスＲ４をデコードしたバーストアドレスＲ６を、内部クロックＫに同期してラッチする。

ページセレクタ５は、メモリアレイ４から読み出され、センスアンプ回路４Ｂにおいて保持されている、スタートアドレスより１２８bit(８ワード）分のメモリデータＲ５が入力され、ラッチ７が内部クロックＫに同期して出力するデータ保持信号Ｒ７に対応して、順次、８ワードから１ワードを選択してメモリデータＲ８として出力する。
出力ラッチ６は、ページセレクタ５から出力されるメモリデータＲ８を、内部クロックＫに同期させて、ラッチデータＲ９として、順次、出力バッファを介してパッドから外部回路に出力する。
出力ラッチ６及びラッチ７は内部クロックＫの立ち上がりにより入力されているデータを保持する。

次に、図２を参照して、第１の実施形態によるフラッシュメモリにおけるシンクロリードの動作の説明を行う。図２は、このシンクロリードの一動作例を示すタイミングチャートである。すでに、チップイネーブル信号ＣＥ及び、シンクロリードとするコマンドを示すデータＤＩＮは入力されているとする。ここでは、例えば、フラッシュメモリを動作させるための外部クロックの周波数を１３３MHzとし、シンクロナス開始クロックエッジの入力から９クロック目からデータを連続して出力する設定となっているとする。また、図２において内部クロックＫに示されている番号は、シンクロナスリード開始クロック（立ち上がり）からの経過したクロック数を示している。
シンクロリード開始アドレスを示すアドレスＡｎが、各アドレスが割り当てられた外部パッドから入力される。
そして、アドレスバリッド信号ＡＤＶを外部から決められた仕様により入力し、シンクロリードをスタートさせる。

このとき、シンクロナスリード開始クロックが所定の回路により、内部クロックＫに同期して生成され、このシンクロリード開始クロックにより、シンクロリード開始アドレスを示すアドレスＡｎがアドレスラッチ１にラッチされる。
このアドレスラッチ１は、例えば、アドレスバリッド信号ＡＤＶが「Ｈ」レベルで入力されている場合、出力として不定のデータが出力されているが、シンクロリードスタート信号が、「Ｈ」レベルから「Ｌ」レベルに遷移することにより（負論理により活性化）、入力バッファから入力されるアドレスＲ１をラッチして、アドレスＲ２として出力する。

このとき、シンクロナスリード開始クロックが、アドレスバリッド信号ＡＤＶが「Ｌ」レベルになった時点から内部クロックＫの有効エッジ（立ち上がり）が発生するか、または、アドレスバリッド信号ＡＤＶが再度「Ｌ」レベルから「Ｈ」レベルに変化するかどちらか早いタイミングにより保持され、アドレスラッチ１は、このシンクロナスリード開始クロックにより初期アドレスであるアドレスＲ１をラッチする。
次に、シンクロリード制御回路２は、アドレスラッチ１から入力されるアドレスＲ２において、上位アドレスをメモリアクセスアドレスＲ３として、セレクタ８へ出力する。
このとき、シンクロリードのモードであるため、セレクタ８は、上記メモリアクセスアドレスＲ３をデコーダ４Ｂへ出力する。
そして、デコーダ４Ｂは、入力されるメモリアクセスアドレスＲ３をデコードし、メモリアレイ４においてデータを出力するべきメモリ素子を選択し、選択されたメモリ素子は記憶しているデータを出力させる。

この出力させるデータは、１２８bit(8ワード）分のメモリデータＲ５として、ページセレクタ回路５にメモリデータＲ５全てが転送され、このページセレクタ回路５にて保持される（このメモリアレイ４にシンクロリード制御回路２から転送するメモリアドレスは、シンクロリード制御回路２にて初期アドレスの下位アドレスを自動的にインクリメントし、ページセレクタ５における８ワード分のデータの出力が全て終了し、次の８ワード分のデータを出力する時点において、シンクロリード制御回路２においてインクリメントされたメモリアクセスアドレスが順次メモリアレイ４に転送される）。

また、シンクロリード制御回路２は、シンクロリードのモードであるため、内部のカウンタのカウント開始数として、アドレスＲ２の下位アドレスのデータを設定する。
そして、シンクロリード制御回路２は、シンクロナスリード開始クロックにより、メモリアレイ４がアクセスされ、所定のアクセス時間、すなわち内部クロックＫの８サイクル目（シンクロナスリード開始クロックから）の周期が経過する１内部クロックの周期分早いタイミング、すなわち８サイクル目の内部クロックＫの立ち上がりによりバーストアドレスＲ４のインクリメント（変化）を開始する。
すなわち、従来、データを出力するのに必要なクロック数のタイミングに応じて、バーストアドレスのインクリメントをさせていたが、本発明においては、実際に必要なクロック数のタイミングより１クロック分先にバーストアドレスのインクリメントを開始している。

これにより、８クロック目の内部クロックＫの立ち上がり時点において、バーストアドレスＲ４が変化し、ページセレクタ５にある８ワード（Ｄ0〜Ｄ8）における２ワード目（Ｄ1）を示す、またラッチ７は１ワード目（Ｄ0）を示すデータ保持信号Ｒ７をラッチしているため、ページセレクタ５は１ワード目（Ｄ0）のデータを出力している。
次に、９クロック目の内部クロックの立ち上がりにおいて、バーストアドレスＲ４が変化し、ページセレクタ５にある８ワード（Ｄ0〜Ｄ8）における３ワード目（Ｄ2）を示す、またラッチ７は２ワード目（Ｄ1）を示すデータ保持信号Ｒ７をラッチしているため、ページセレクタ５は２ワード目（Ｄ1）のデータを出力しており、出力ラッチ６は１ワード目のデータを、ラッチデータＲ９として保持しており、このラッチデータＲ９が出力データとして出力バッファからパッドを介して出力される。
この後、１０クロック目からも、順次、Ｄ1，Ｄ2，…と出力データが出力される。

上述した回路構成により、バーストアドレス及びデータの伝搬経路であった、シンクロリード制御回路２から出力ラッチ６までを、従来１クロック以内で処理していたものを、１内部クロック分だけ従来に比較して１クロック分早く出力し、シンクロリード制御回路２からページセレクタ５までのバーストアドレスの伝達を２クロックで処理し、１クロック分バーストアドレスの変化を早めた分、設定された出力までのクロック数を調整するために、ラッチ７を挿入したことにより、シンクロリードのアクセスタイムの向上の制限となっていたバーストアドレスの伝搬遅延の問題を解決することが可能となった。

＜第２の実施形態＞
次に、第２の実施形態によるフラッシュメモリの説明を行う。第２の実施形態は第１の実施形態におけるデコーダ３，ラッチ７及び、シンクロリード制御回路２におけるリード切替信号Ｒ１０によるシンクロリード時及び非同期時におけるアドレスの出力の切り替え機能の部分を１回路としてまとめた点が異なる。したがって、第２の実施形態におけるシンクロリード制御回路２は、シンクロリード時及び非同期時におけるアドレスの出力の切り替え機能の部分を除いた、第１の実施形態におけるシンクロリード制御回路２の機能を有している。ここで、リード切替信号は、予めコマンド（ＤＩＮ）により設定されており、コマンド制御回路９から出力される。
以下、図３により、第２の実施形態におけるデコーダ３，ラッチ７及び、シンクロリード制御回路２におけるリード切り替え信号Ｒ１０によるシンクロリード時及び非同期時におけるアドレスの出力の切り替え機能の部分をまとめたデコード／ラッチ回路について説明する（半導体メモリのアドレス制御回路）。図３は、第２の実施形態によるデコード／ラッチ回路の一構成例を示すブロック図である。

上記デコード／ラッチ回路は、ラッチ７（説明のために記載しているのみで、実際に図３の回路構成には存在しない）をマスター部７Ａとスレーブ部７Ｂとに分割し、デコーダ３の前段にマスター部７Ａ及びアドレスの出力の切り替えを行うセレクタ部１０を配置し、デコーダ３の後段にスレーブ部７Ｂを配置している。
リード切替信号が非同期の読み出しを示す（例えば、リード切換信号が「Ｈ」レベル）場合、スイッチ１１及び１２がオンとなり、アドレスＲ１がデコーダに供給され、デコーダされたアドレスはスイッチ１３がオンでありラッチされずにそのまま通過する。
このとき、スイッチ１４及び１５〜１８は全てオフで非導通の状態となり、バーストアドレスＲ４に対する処理は行われない。

一方、リード切替信号がシンクロリードのモードを示す（例えば、リード切替信号が「Ｌ」レベル）場合、スイッチ１１〜１３が全てオフとなり不導通状態となり、アドレスＲ１に対する処理は行われない。
内部クロックＫが「Ｌ」レベルのとき、スイッチ１５及び１６がオンとなり、バーストアドレスＲ４がマスター部７Ａへ供給される。
このとき、スイッチ１８及び１９はオフでありマスター部７Ａは、アドレスＲ４を保持する状態にはない。
このとき、スレーブ部７Ｂにおいては、スイッチ１３がオフ状態であり、スイッチ１４がオン状態であるため、１つ前のデータ保持信号Ｒ７を保持している。

次に、内部クロックが「Ｈ」レベルとなると、マスター部７Ａにおいて、スイッチ１５及び１６がオフ状態となり、スイッチ１７及び１８がオン状態となり、内部クロックＫが「Ｌ」レベルの時点において入力していたバーストアドレスＲ４を保持する。
これにより、デーコーダ３は、この保持されているバーストアドレスＲ４をデコードして、バーストアドレスＲ６として出力する。
スレーブ部７Ｂにおいて、スイッチ１３がオン状態となり、スイッチ１４がオフ状態となるため、バーストアドレスＲ６がそのまま、データ保持信号Ｒ７として出力される。
そして、内部クロックＫが「Ｌ」レベルとなると、スレーブ部７Ｂにおいて、スイッチ１３がオフ状態となり、スイッチ１４がオン状態となるため、バーストアドレスＲ６がラッチされて、データ保持信号Ｒ７として出力される。

これにより、デコード／ラッチ回路は、内部クロックＫの立ち上がりから次の立ち上がりまで、バーストアドレスＲ４をデコードして、データ保持信号Ｒ７をラッチして出力することになる。
また、他の動作については、第１の実施形態と同様のため、動作の説明を省略する。
上述したように、第２の実施形態においては、非同期の読み出しのアドレス経路の高速化や回路規模を削減するために、上述したラッチ７，デコーダ３及びアドレスの切り替え機能を融合した複合回路としたため、回路ブロックを１つにまとめることができ、アドレスの伝達経路の遅延を、第１の実施形態の構成に比較して少なくし、かつ回路規模を縮小することができる。
このため、シンクロリードのモードにおいて、クロックのタイミング調整に挿入したラッチ７の、非同期読み出しにおけるアドレス伝達の遅延に対する影響を削減することができる。
第１及び第２の実施形態は、フラッシュメモリを例として説明したが、バースト読み出しの動作を行う他のダイナミックメモリ，マスクＲＯＭ（リードオンリィメモリ）などの半導体メモリに適用することが可能である。

本発明の第１及び第２の実施形態によるフラッシュメモリの一構成例を示すブロック図である。 図１のフラッシュメモリの動作例を示すタイミングチャートである。 第２の実施形態によるラッチ／デコード回路の一構成例を示すブロック図である。 従来のフラッシュメモリの構成を示すブロック図である。 図４のフラッシュメモリの動作例を示すタイミングチャートである。 図４のフラッシュメモリの動作例を示すタイミングチャートである。

符号の説明

１…アドレスラッチ
２，２０…シンクロリード制御回路
３，４Ａ…デコーダ
４…メモリアレイ
４Ｂ…センスアンプ
５…ページセレクタ
６…出力ラッチ
７…ラッチ
８…セレクタ
９…コマンド制御回路
１１，１２，１３，１４，１５，１６，１７，１８…スイッチ

Claims (6)

1. クロックに同期してデータの連続読出し動作を行うバーストモード読み出し機能を有する半導体メモリにおいて、
   複数のメモリ素子からなるメモリアレイと、
   入力されるアドレスにおける上位アドレスをメモリアクセスアドレスとして、前記クロックに同期して出力するとともに、該上位アドレスを除くアドレスをバーストアドレスとして、このクロックに同期して順次変化させて出力するシンクロリード制御回路と、
   該メモリアクセスアドレスにより選択されたメモリ素子各々からの微小な出力信号を増幅し、出力データとして出力するセンスアンプと、
   バーストアドレスをデコードするデコーダと、
   デコードされたバーストアドレスを前記クロックに同期させてラッチして出力するバーストラッチと、
   前記各出力データを保持し、バーストアドレスに対応して、保持されている出力データを選択するページセレクタと、
   前記クロックに同期して、前記ページセレクタにより選択された出力データをラッチして出力する出力ラッチと
   を有し、
   前記バーストラッチ及びデコーダにおいて、このラッチをマスター部及びスレーブ部からなるフリップフロップにより形成して、デコーダの前段にマスター部を配置して、スレーブ部をデコーダの後段に配置して複合回路とし、
   前記複合回路がバースト読み出しモードの場合に、バーストアドレスを出力し、非同期読み出しモードの場合に、下位アドレスを直接出力する、出力アドレスの切り替え機能を有している
   ことを特徴とする半導体メモリ。
2. 前記シンクロリード制御回路が、バーストモード開始の信号から出力データが出力されるまでの、予め設定されているクロック数をＮとした場合、Ｎ−１のクロックのタイミングから、前記クロックに同期してバーストアドレスのインクリメント動作を行うことを特徴とする請求項１に記載の半導体メモリ。
3. 前記複合回路において、マスター部にラッチされたバーストアドレスをデコーダがデコードし、このデコードされたバーストアドレスをスレーブ部がラッチすることを特徴とする請求項２に記載の半導体メモリ。
4. リード切替信号と、クロック信号と、このクロックに同期した同期アドレス信号と、外部から入力される非同期アドレス信号とにより動作し、
   リード切替信号が同期読み出しモードであるとき、前記同期アドレス信号を選択し、フリップフロップのマスター部で、前記同期アドレス信号を前記クロック信号によりラッチし、ラッチされた同期アドレスをデコーダがデコードし、このデコードされた同期アドレス信号を前記フリップフロップのスレーブ部で前記クロック信号によりラッチし、また、リード切替信号が非同期読み出しモードであるとき、前記フリップフロップが導通状態となり、前記非同期アドレスを前記デコーダがデコードして出力する、デコーダの前段にフリップフロップのマスター部を配置して、スレーブ部をデコーダの後段に配置して複合回路とした
   ことを特徴とするメモリのアドレス制御回路。
5. 前記複合回路において、マスター部にラッチされた同期アドレスをデコーダがデコードし、このデコードされた同期アドレスをスレーブ部がラッチする
   ことを特徴とする請求項４に記載のアドレス制御回路。
6. 前記複合回路が同期読み出しモードの場合に、同期アドレスを出力し、非同期読み出しモードの場合に、非同期アドレスを直接出力する、出力アドレスの切り替え機能を有している
   ことを特徴とする請求項５に記載のアドレス制御回路。

Images