KR100834375B1 - 반도체 메모리 - Google Patents

Abstract

본 발명의 반도체 메모리는, 클럭에 동기한 버스트 모드 판독기능을 갖고, 복수의 메모리 소자로 이루어지는 메모리 어레이와, 어드레스의 상위 어드레스를 메모리 액세스 어드레스로 하고, 하위 어드레스를 버스트 어드레스로 하고, 클럭에 동기해서 출력하는 싱크로리드 제어회로와, 메모리 어드레스에서 선택된 메모리 소자의 출력 데이터를 출력하는 센스앰프와, 버스트 어드레스를 디코드하는 디코더와, 이 버스트 어드레스를 클럭에 동기시키고 래치하는 어드레스 래치와, 각 출력 데이터를 유지하고, 어드레스 래치의 버스트 어드레스에 대응해서, 유지되어 있는 출력 데이터를 선택하는 페이지 셀렉터와, 클럭에 동기해서, 출력 데이터를 래치 하는 출력래치를 갖고 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은, 데이터를 어드레스에 대응해서 기억하는 반도체 기억장치에 관한 것으로, 특히, 버스트 모드에 의한 데이터 판독기능을 갖는 반도체 메모리에 관한 것이다.

반도체 메모리에 있어서, 플래시 메모리는, 전기적으로 고쳐 쓰기가 가능하며, 전원을 끈 경우에 있어서도, 기억된 데이터가 없어지지 않는다는 불휘발 특성을 갖고 있어, 데이터 유지에 전지를 필요로 하지 않기 때문에, 최근, 소형 휴대기기(특히 휴대전화)의 기억장치에 다용되고 있다.

현재, 휴대전화는 제 3세대의 서비스가 개시되어, Java(등록상표) 어플리케이션 프로그램의 실행이나, 동화처리 등, 어플리케이션이 다양화되어, 내장 메모리에 대한 대용량화, 고속화, 저소비 전력화의 요망이 높아져 오고 있다.

상기 플래시 메모리에는, 메모리 소자에 기억되어 있는 데이터를 고속으로 판독하는 방식으로서, 싱크로너스 버스트 리드 모드(이하, 싱크로리드로 한다)가 있다.

이 싱크로리드란, 외부로부터 입력된 클럭에 동기시켜서, 메모리에 기억되어 있는 데이터를 판독하는 모드이며, 그 밖의 판독 모드인 비동기 랜덤리드나, 비동 기 페이지 리드 모드에 비해서, 메모리에 기억되어 있는 데이터를 연속시켜서 고속으로 판독하는 모드이다(예를 들면 특허문헌1 참조).

특허문헌1: 일본 특허공개 2001-176277호 공보

이 싱크로리드에 있어서, 종래에는 도 4에 나타내는 것처럼, 외부로부터 입력된 어드레스(예를 들면, A0~A22)가 어드레스 래치(1)에 의해 래치되고, 싱크로리드 제어회로(어드레스 카운터)(20)에 대해서 공급된다.

여기에서, 플래시 메모리를 활성화하는 칩이네이블 신호 CE신호가 입력됨으로써, 입력버퍼가 외부 클럭으로부터 내부 클럭(K)을 생성하고, 이 내부 클럭(K)이 내부의 동기동작에 사용된다. 내부 클럭(K)은 외부 클럭과 동일한 주파수이며, 위상이 다르다.

또한 입력버퍼는, 어드레스 발리드 신호(ADV)가 입력됨으로써, 외부로부터 입력되는 어드레스의 입력을 허가하는 상태로 된다.

그리고, 어드레스 발리드 신호(ADV) 및 칩이네이블 신호(CE) 중 어느 하나 느린 쪽의 유효에지(예를 들면 하강에지)에 의해 싱크로너스 개시 클럭이 생성되고, 이 싱크로너스 개시 클럭의 에지(예를 들면 상승에지)에 의해, 상기 어드레스가 내부에 받아들여진다. 이 때, 싱크로리드가 판독 상태로 설정되어 있으면, 최초의 내부 클럭(K)의 클럭에지(예를 들면 상승에지)에 의해 버스트 판독의 동작이 개시된다.

즉, 내부회로에 의해, 어드레스 발리드 신호(ADV) 및 칩이네이블 신호(CE)가 입력되면, 싱크로너스 개시 클럭이 생성되었을 때, 싱크로리드가 판독 상태인 경우, 상기 싱크로너스 리드 개시 클럭이 싱크로리드 제어회로(어드레스 카운터)(20)에 입력되어, 싱크로리드 제어회로(20)가 버스트 판독의 동작을 개시한다.

이것에 의해, 싱크로리드 제어회로(20)는 메모리 어레이(4)에 대하여 메모리 액세스 어드레스(R3)를 출력한다.

그리고, 디코더(4A)는 입력되는 메모리 액세스 어드레스를 디코드하고, 메모리 어레이(4)로부터 페이지 단위로 복수의 메모리 소자(예를 들면 128bit)를 선택하고, 선택된 메모리 소자 각각으로부터, 데이터가 각각 대응하는 센스앰프회로(S/A)(4B)에 출력된다.

이것에 의해, 센스앰프회로(4B)는 메모리 소자로부터 출력된 데이터의 판정을 행하고(미소한 출력 데이터를 증폭시킨 뒤에 판정을 행한다), 메모리 데이터로서 래치하는 동시에, 이 메모리 데이터(R5)를 페이지 셀렉터(5)에 출력한다. 이하, 페이지 단위를 128bit로 하고, 1워드를 16bit로 해서 설명한다.

다음에, 페이지 셀렉터(5)는 싱크로리드 제어회로(20)로부터의 버스트 어드레스에 의해, 입력되어 있는 메모리 데이터(R5)로부터, 순차적으로, 1워드씩 데이터를 선택하고, 출력 데이터로서 출력래치(6)에 출력하게 된다.

여기에서, 메모리 어드레스는 페이지 단위의 메모리 소자를 선택하는, 입력된 어드레스의 상위 어드레스에 대응되고, 버스트 어드레스는 페이지 단위로부터 워드단위의 메모리 소자를 선택하는, 입력된 어드레스의 하위 어드레스에 대응되어 있다.

싱크로리드 제어회로(20)는 초기 상태에 있어서, 도 4에 나타내는 것처럼 어드레스 래치(1)로부터의 하위 어드레스를 버스트 어드레스(R4)로서 출력하고 있다.

그리고, 싱크로리드 제어회로(20)는 내부 클럭에 동기하고, 상기 하위 어드레스를 인크리먼트(1개씩 증가)시켜, 순차적으로, 버스트 어드레스로서 출력한다.

이 때, 싱크로리드 제어회로(20)로부터 메모리 어드레스(R11)가 출력되고 나서, 센스앰프회로(4B)로부터 데이터가 출력될 때까지, 소정의 액세스 시간(비동기의 시간)이 필요하게 된다.

이 때문에, 버스트 어드레스를 출력하는 내부 클럭의 타이밍을 싱크로 제어회로(20)에 판정시키기 위해서, 상기 액세스 시간을 클럭수로 정의하게 된다.

예를 들면 소정의 시간이 60ns이며, 내부 클럭의 동작 주파수가 100MHz(10ns)로 하면, 6내부 클럭으로 되고, 센스앰프회로(4B)로부터 메모리 데이터가 출력된다.

도 4에 나타내는 종래의 회로에 있어서는, 싱크로리드 제어회로(20)가 메모리 액세스 어드레스를 출력하고 나서, 6내부 클럭이 경과하고 7내부 클럭째부터, 출력버퍼로부터 액세스된 어드레스의 데이터가 내부 클럭에 동기되어 순차적으로 버스트 판독되게 된다.

이 때, 싱크로리드 제어회로(20)는 7내부 클럭째부터 내부 클럭에 동기된, 버스트 어드레스의 인크리먼트 동작을 개시한다.

이것에 의해, 페이지 셀렉터(5)는 디코더(3)에 의해 디코드된 버스트 어드레스에 의해, 메모리 어레이로부터 판독된 메모리 데이터 8워드분(128bit)으로부터, 이 버스트 어드레스에 대응하는 1워드분(16bit)을 선택해서 출력한다.

그리고, 출력래치(6)는 1워드분의 데이터 Dn을 내부 클럭에 동기시키고, 래치해서 출력시키고 있다.

종래, 상기 싱크로리드 제어회로(20)는, 도 4로부터도 알 수 있듯이, 내부 클럭에 동기시켜서, 버스트 어드레스의 출력으로부터, 메모리 어레이(4)로부터 판독한 메모리 데이터를 출력래치(6)에 래치시킬 때까지를, 내부 클럭의 1주기 이내에 처리하고 있었다.

즉, 도 5에 나타내는 종래의 칩 회로구성 블록의 동작을 나타내는 타이밍 차트로부터 알 수 있듯이, 내부 클럭(K)의 상승 출력래치(6)의 출력이 셋업되는 타이밍보다 전에, 페이지 셀렉터(5)로부터 출력되는 메인 데이터(R8)가 확정되어 있지 않으면 안된다.

그러나, 동작속도의 고속화에 의해 내부 클럭(K)의 주파수가 높아지면, 싱크로리드 제어회로(20)에 내부 클럭(K)이 입력되고, 인크리먼트된 버스트 어드레스(R4)가 디코더(3)를 통해, 페이지 셀렉터(5)에 입력된 후, 페이지 셀렉터(5)의 메모리 데이터(R8)가 안정될 때까지의 전파경로에 있어서의 신호의 전파시간이 내부 클럭(K)의 주기보다 길어짐으로써, 실질적으로 싱크로리드의 액세스 타임이 제한되게 된다.

예를 들면, 내부 클럭의 상승으로부터 버스트 어드레스(R4)가 출력될 때까지를 5ns로 하고, 디코더(3)에 있어서 2ns지연하고, 페이지 셀렉터(5)에 있어서 데이터 유지신호(R7)에 의해 메모리 데이터(R5)가 선택되어 메인 데이터(R8)로서 출력되는 지연시간을 2.5ns로 하고, 출력래치(6)의 셋업 시간을 약 1ns로 하면, 내부 클럭(K)이 싱크로리드 제어회로(20)에 내부 클럭이 입력되고 나서, 출력래치(6)에 정상적으로 데이터를 래치시키기 위해서 필요한 설정시간(전파시간)은

5ns+2ns+2.5ns+1ns=10.5ns

로 되고, 클럭 주기 11ns(클럭 주파수 90MHz)까지라면, 설계상에 있어서, 종래의 회로구성 형태이여도 대응할 수 있다고 생각된다.

도 5에 나타내는 타이밍 차트의 예는, 내부 클럭(K)의 주파수가 50MHz인 경우이며, 외부의 회로가 7클럭째부터 데이터를 취득하는 경우를 상정하고 있고, 메모리 액세스 어드레스(R3)가 출력되고 나서 7내부 클럭째부터, 출력 데이터가 1워드씩, D0으로부터 순차적으로 D1,D2,D3, …으로 출력되어 있다.

그러나, 도 6에 나타내는 것처럼 내부 클럭(K)의 주기가 클럭 주기 7.5ns(주파수 133MHz)에 있어서는, 내부 클럭(K)의 주기가 상기 설정시간에 대해서 짧아져 버리기 때문에, 7내부 클럭째에서 D0이 출력되는 동시에, 버스트 어드레스(R4)가 인크리먼트되지만, 8내부 클럭째가 출력래치(6)에 입력된 시점에 있어서, 새로운 데이터 유지신호(R7)가 입력되어 있지 않기 때문에, 페이지 셀렉터(5)의 출력이 D0에서 D1로 변화되지 않는다.

이 때문에, 8내부 클럭째에서는, 여전히 출력 데이터가 D0이며, 9내부 클럭째부터 순차적으로 D1,D2,D3, …으로 출력되게 된다.

이렇게, 상술한 방법에 있어서는, 이미 서술한 바와 같이, 내부 클럭의 1주기 이내에, 싱크로리드 제어회로(20)로부터 출력되는 버스트 어드레스(R4)에 의해, 메모리 어레이(4)로부터 출력되는 메모리 데이터(R5)를 페이지 셀렉터(5)로부터 출력시키고, 다음 내부 클럭(K)에 의해, 출력래치(6)로부터 출력 데이터로서 출력할 필요가 있었다.

그러나, 설정시간의 제한에 의해 전파경로의 고속화가 한계로 되어, 내부 클럭(K)의 동작 주파수를 상승시킬 수 없어지고, 클럭 주파수의 값에 의해, 출력되는 데이터의 타이밍이 다름으로써, 액세스 타임의 고속화에 대응할 수 없게 되었다.

또한, 지금까지의 방법에서 고속화를 꾀하기 위한 수단으로서는, M0S 트랜지스터 성능을 향상시키거나, 또는, 칩 사이즈의 축소화 등에 의해, 대응하는 것으로밖에 방법은 남겨져 있지 않다.

그러나, M0S 트랜지스터의 성능을 향상시키기 위해서는, 막대한 노동력과 시간과 비용이 필요해서, 동작속도의 고속화에 대응하는 것은 곤란하다.

또한, 칩 사이즈에 대해서도 프로세스를 미세화할 필요가 있어, 설비투자에 의해 제조비용이 비싸짐으로써, 칩 단가가 비싸게 되어 버리고, 현상황 프로세스에서의 축소화에는 한계가 있으므로, 동작속도 향상을 위한 획기적인 칩 사이즈 축소화는 그다지 현실적이지는 않다.

본 발명은, 이러한 사정을 감안해서 이루어진 것으로, 트랜지스터의 성능을 향상시키지 않고, 싱크로너스 버스트 리드 모드에 있어서의 동작속도를 향상시키는 것이 가능한 반도체 메모리를 제공하는 것을 목적으로 한다.

본 발명의 반도체 메모리는, 클럭에 동기해서 데이터의 연속 판독동작을 행하는 버스트 모드 판독기능을 갖는 반도체 메모리이며, 복수의 메모리 소자로 이루어지는 메모리 어레이와, 입력되는 어드레스에 있어서의 상위 어드레스를 메모리 액세스 어드레스로서, 상기 클럭에 동기해서 출력하는 동시에, 상기 상위 어드레스를 제거하는 어드레스를 버스트 어드레스로서, 이 클럭에 동기해서 순차적으로 변화시켜서 출력하는 싱크로리드 제어회로와, 상기 메모리 어드레스에 의해 선택된 메모리 소자 각각으로부터의 미소한 출력신호를 증폭시켜, 출력 데이터로서 출력하는 센스앰프와, 버스트 어드레스를 디코드하는 디코더와, 디코드된 버스트 어드레스를 상기 클럭에 동기시키고 래치해서 출력하는 버스트 래치와, 상기 각 출력 데이터를 유지하고, 버스트 어드레스에 대응해서, 유지되어 있는 출력 데이터를 선택하는 페이지 셀렉터를 갖고 있는 것을 특징으로 한다.

본 발명의 반도체 메모리는, 클럭에 동기해서 데이터의 연속 판독동작을 행하는 버스트 모드 판독기능을 갖는 반도체 메모리에 있어서, 복수의 메모리 소자로 이루어지는 메모리 어레이와, 입력되는 어드레스에 있어서의 상위 어드레스를 메모리 액세스 어드레스로서, 상기 클럭에 동기해서 출력하는 동시에, 상기 상위 어드레스를 제거하는 어드레스를 버스트 어드레스로서, 이 클럭에 동기해서 순차적으로 변화시켜서 출력하는 싱크로리드 제어회로와, 상기 메모리 어드레스에 의해 선택된 메모리 소자 각각으로부터의 미소한 출력신호를 증폭시켜, 출력 데이터로서 출력하는 센스앰프와, 버스트 어드레스를 디코드하는 디코더와, 디코드된 버스트 어드레스를 상기 클럭에 동기시키고 래치해서 출력하는 버스트 래치와, 상기 각 출력 데이터를 유지하고, 버스트 어드레스에 대응해서, 유지되어 있는 출력 데이터를 선택하는 페이지 셀렉터와, 상기 클럭에 동기하고, 상기 페이지 셀렉터에 의해 선택된 출력 데이터를 래치해서 출력하는 출력래치를 갖고 있는 것을 특징으로 한다.

본 발명의 반도체 메모리는, 상기 싱크로리드 제어회로가 버스트 모드 개시의 신호로부터 출력 데이터가 출력될 때까지의, 미리 설정되어 있는 클럭수를 N으로 한 경우, N-1의 클럭의 타이밍으로부터, 상기 클럭에 동기해서 버스트 어드레스의 인크리먼트 동작을 행하는 것을 특징으로 한다.

본 발명의 반도체 메모리는, 클럭에 동기해서 데이터의 연속 판독동작을 행하는 버스트 모드 판독기능을 갖는 반도체 메모리에 있어서, 복수의 메모리 소자로 이루어지는 메모리 어레이와, 입력되는 어드레스에 있어서의 상위 어드레스를 메모리 액세스 어드레스로서, 상기 클럭에 동기해서 출력하는 동시에, 상기 상위 어드레스를 제거하는 어드레스를 버스트 어드레스로서, 이 클럭에 동기해서 순차적으로 변화시켜서 출력하는 싱크로리드 제어회로와, 상기 메모리 어드레스에 의해 선택된 메모리 소자 각각으로부터의 미소한 출력신호를 증폭시켜, 출력 데이터로서 출력하는 센스앰프와, 버스트 어드레스를 디코드하는 디코더와, 디코드된 버스트 어드레스를 상기 클럭에 동기시키고 래치해서 출력하는 버스트 래치와, 상기 각 출력 데이터를 유지하고, 버스트 어드레스에 대응해서, 유지되어 있는 출력 데이터를 선택하는 페이지 셀렉터와, 상기 클럭에 동기하고, 상기 페이지 셀렉터에 의해 선택된 출력 데이터를 래치해서 출력하는 출력래치를 갖고, 상기 버스트 래치 및 디코더에 있어서, 이 래치를 마스터부 및 슬레이브부로 이루어지는 플립플롭에 의해 형성하고, 디코더의 전단에 마스터부를 배치하고, 슬레이브부를 디코더의 후단에 배치해서 복합회로로 한 것을 특징으로 한다.

본 발명의 반도체 메모리는, 상기 싱크로리드 제어회로가 버스트 모드 개시의 신호로부터 출력 데이터가 출력될 때까지의, 미리 설정되어 있는 클럭수를 N으로 한 경우, N-1의 클럭의 타이밍으로부터, 상기 클럭에 동기해서 버스트 어드레스의 인크리먼트 동작을 행하는 것을 특징으로 한다.

본 발명의 반도체 메모리는 상기 복합회로에 있어서, 마스터부에 래치된 버스트 어드레스를 디코더가 디코드하고, 이 디코드된 버스트 어드레스를 슬레이브부가 래치하는 것을 특징으로 한다.

본 발명의 반도체 메모리는 상기 복합회로가 버스트 판독 모드인 경우에, 버스트 어드레스를 출력하고, 비동기 판독 모드인 경우에, 하위 어드레스를 직접 출력하는, 출력 어드레스의 전환기능을 갖고 있는 것을 특징으로 한다.

본 발명의 어드레스 제어회로는, 반도체 메모리에 있어서의 어드레스 제어회로이며, 리드 전환 신호와, 클럭신호와, 이 클럭에 동기된 동기 어드레스 신호와, 외부로부터 입력되는 비동기 어드레스 신호에 의해 동작하고, 리드 전환 신호가 동기 판독 모드일 때, 상기 동기 어드레스 신호를 선택하고, 플립플롭의 마스터부에서, 상기 동기 어드레스 신호를 상기 클럭신호에 의해 래치하고, 래치된 동기 어드레스를 디코더가 디코드하고, 이 디코드된 동기 어드레스 신호를 상기 플립플롭의 슬레이브부에서 상기 클럭신호에 의해 래치하고, 또한 리드 전환 신호가 비동기 판독 모드일 때, 상기 플립플롭이 도통상태로 되고, 상기 비동기 어드레스를 상기 디코더가 디코드해서 출력하는, 디코더의 전단에 플립플롭의 마스터부를 배치하고, 슬레이브부를 디코더의 후단에 배치해서 복합회로로 한 것을 특징으로 한다.

본 발명의 어드레스 제어회로는, 상기 복합회로에 있어서, 마스터부에 래치 된 동기 어드레스를 디코더가 디코드하고, 이 디코드된 동기 어드레스를 슬레이브부가 래치하는 것을 특징으로 한다.

본 발명의 어드레스 제어회로는, 상기 복합회로가 동기 판독 모드인 경우에, 동기 어드레스를 출력하고, 비동기 판독 모드인 경우에, 비동기 어드레스를 직접 출력하는, 출력 어드레스의 전환기능을 갖고 있는 것을 특징으로 한다.

(발명의 효과)

이상 설명한 바와 같이, 본 발명은 출력 데이터를 설정된 클럭수에 있어서, 버스트 출력을 행하게 하기 위해서, 버스트 어드레스를 변화시키는데에 필요한 클럭 타이밍보다, 1클럭 전에 버스트 어드레스를 변화시켜, 출력 데이터를 출력하는 상기 클럭수에 대응하도록, 1클럭 전에 나온 클럭분에 래치를 이용해서 조정하고 있다.

즉, 본 발명은 미리 설정되어 있는 클럭수를 N(N은 정수이며, 메모리 어레이의 액세스 시간을 M(M은 정수) 내부 클럭으로 하면, N>M)으로 한 경우, N-1의 타이밍에서 버스트 어드레스의 인크리먼트를 행한다.

싱크로리드의 모드에 있어서, 싱크로너스 개시 클럭에지로부터, 출력 데이터가 출력될 때까지의 클럭수(메모리 어레이의 액세스 시간을 포함한다)는 미리 설정되어 있다.

이것에 의해, 본 발명에 의하면 페이지 셀렉터 및 디코더 회로에 있어서의 지연을 페이지 셀렉터로부터 출력래치까지의 지연과 독립으로 분리할 수 있고, 지연이 분리된 것에 의해, 동작마진이 넓어져, 동작가능한 클럭 주파수를 상승시킬 수 있어, 고속인 데이터 전송이 가능해진다.

따라서, 본 발명에 의하면, 트랜지스터의 성능을 향상시키지 않고, 반도체 메모리의 싱크로리드의 모드에 있어서의, 버스트 출력을 위한 클럭 주파수를 올리는 것이 가능해져, 액세스 타임을 짧게 하여, 고속동작에 대응시킬 수 있다.

[도 1] 본 발명의 제 1 및 제 2 실시형태에 의한 플래시 메모리의 일구성예를 나타내는 블럭도이다.

[도 2] 도 1의 플래시 메모리의 동작예를 나타내는 타이밍 차트이다.

[도 3] 제 2 실시형태에 의한 래치/디코드 회로의 일구성예를 나타내는 블럭도이다.

[도 4] 종래의 플래시 메모리의 구성을 나타내는 블럭도이다.

[도 5] 도 4의 플래시 메모리의 동작예를 나타내는 타이밍 차트이다.

[도 6] 도 4의 플래시 메모리의 동작예를 나타내는 타이밍 차트이다.

(부호의 설명)

1 어드레스 래치

2,20 싱크로리드 제어회로

3,4A 디코더

4 메모리 어레이

4B 센스앰프

5 페이지 셀렉터

6 출력래치

7 래치

8 셀렉터

9 커맨드 제어회로

11, 12, 13, 14, 15, 16, 17, 18 스위치

본 발명은, 도 1에 나타내는 것처럼, 반도체 메모리의 복수 있는 판독 모드의 싱크로리드 동작에 있어서, 싱크로리드 제어회로(2)와 출력래치(6) 사이의 소정의 위치에 타이밍 조정용의 래치(7)를 설치하고, 종래, 싱크로리드의 개시로부터 데이터를 출력할 때까지의 미리 설정된 클럭수가 경과한 타이밍으로부터, 싱크로리드 제어회로(2)에 있어서의 버스트 어드레스의 인크리먼트를 개시하고 있던 것을, 설정된 클럭수가 경과하는 1주기 전의 내부 클럭(K)에 의해 버스트 어드레스(R4)의 인크리먼트를 개시하도록 했다.

즉, 싱크로너스 개시 클럭에지가 입력되고 나서, 출력 데이터가 출력될 때까지의 미리 설정된 내부 클럭(K)의 클럭 주기(최소수는, 상기 액세스 시간의 내부 클럭수에 1내부 클럭의 주기를 가산한 것)의 1내부 클럭분 빠른 타이밍에서, 싱크로리드 제어회로(2)가 버스트 어드레스(R4)를 변화시킨다.

미리 설정된 내부 클럭의 주기를 N으로 하면, N번째의 내부 클럭(K)의 타이밍에 의해 D0이 출력되고, N+1번째의 내부 클럭의 타이밍에 의해 D1이 출력된다.

종래는 싱크로리드 제어회로(20)가 N번째의 내부 클럭으로부터 버스트 어드레스를 인크리먼트시키고 있었지만, 본 발명에서는 싱크로리드 제어회로(20)가 N-1번째의 내부 클럭(K)으로부터 버스트 어드레스를 인크리먼트시키고 있다.

이것에 의해, 싱크로리드 제어회로(2)에 내부 클럭(K)이 입력되고 나서, 버스트 어드레스가 인크리먼트되어, 페이지 셀렉터(5)로부터 출력될 때까지의 지연시간을 분할, 즉, 싱크로리드 제어회로(2)에 있어서의 버스트 어드레스의 변화를 개시시키는 타이밍을 종래에 비해서 1내부 클럭분 선출하고, 래치(7)에 의해 이 1내부 클럭분을 유지시켜서 출력 타이밍을 조정함으로써, 출력래치(6)에 버스트 어드레스가 도달하는 타이밍을 종래와 같은 클럭수로 하고 있다.

즉, 버스트 어드레스를 변화시키는 내부 클럭으로부터, 이 버스트 어드레스가 출력래치(6)에 도달하는 것을 2내부 클럭분으로 하고, 디코더(3)의 출력의 지연까지를 1클럭분 이내에 얻고, 나머지의 1클럭분에 있어서, 페이지 셀렉터(5) 및 출력래치(6)까지의 처리를 행하면 좋으므로, 버스트 어드레스를 전파하는 경로의 지연시간에 여유가 있어, 지연 문제를 해소하는 것이 가능해졌다.

이렇게, 본 발명은 외부로부터 입력되는 클럭이 오늘날 고속화의 일로를 가고, 이 고속동작에 대응하기 위해서, 칩 내부의 어드레스 및 데이터의 전달 패스도 고속으로 동작시킬 필요성에 기초하여, 내부동작의 고속화를 꾀하기 위해서 발안한 내용이다.

<제 1 실시형태>

싱크로리드란, 입력버퍼로부터 메모리 데이터의 판독하고 싶은 스타트 어드 레스의 어드레스 신호(An)(여기에서는, 1≤n≤22의 정수)를 입력하고, 판독 모드를 동기 판독으로 하고, 또한 싱크로리드를 스타트시키는 커맨드를 데이터(DIN)에 의해 입력하고, 싱크로너스 개시 클럭에지가 입력됨으로써, 내부 클럭에 동기되고, 메모리 어레이(4)로부터 데이터를 판독하는 어드레스가 자동적으로 인크리먼트되어, 연속된 어드레스의 데이터가 내부 클럭에 동기되어 출력되는 것이다.

이하, 본 발명의 제 1 실시형태를 도 1을 이용하여 설명한다. 도 1은 제 1 실시형태에 의한 플래시 메모리의 일구성예를 나타내는 것이다. 종래예와 같은 구성에 대해서는, 동일한 부호를 붙이고, 설명을 생략한다.

입력버퍼는 패드를 통해 외부로부터 입력되는 칩이네이블 신호, 어드레스 신호(An), 어드레스 발리드 신호(ADV), 외부 클럭, 데이터(DIN), 라이트 신호(WR)를 포함하는 복수의 신호가 입력되고, 각 신호의 파형조정 등을 행하여 내부회로에 공급한다. 여기에서, 입력버퍼는 입력되는 외부 클럭으로부터, 내부 클럭(K)을 생성해서 출력한다.

커맨드 제어회로(9)는, 소정의 어드레스의 어드레스(An), 라이트 신호(WR), 싱크로리드의 모드로 하는 커맨드를 나타내는 데이터(DIN), 어드레스 발리드 신호(ADV)가 입력됨으로써, 싱크로리드의 모드인 것을 판정하고, 리드 전환 신호(R10)를 출력한다.

어드레스 래치(1)는, 입력버퍼로부터의 어드레스(R1(An))를 내부 클럭(K)에 동기해서 래치한다.

싱크로너스 리드 제어회로(2)는, 어드레스 래치(1)로부터의 어드레스(R2)를 메모리 액세스 어드레스(R3)(상위 어드레스, 예를 들면 A3~A22)와, 버스트 어드레스(R4)(하위 어드레스 A0~A2)로 분리하고, 메모리 액세스 어드레스(R3)를 셀렉터(8)에 출력한다.

또한 싱크로너스 리드 제어회로(2)는, 리드 전환 신호(R10)가 싱크로리드의 상태인 경우, 하위 어드레스를 내부의 카운터의 카운트 개시수로 해서 설정하고, 리드 전환 신호(R10)가 비동기 판독의 상태인 경우, 하위 어드레스를 그대로 입력된 어드레스를 출력하는 셀렉터 기능을 갖고 있다.

이 때, 비동기 판독으로 하는 경우에는, 비동기 판독의 모드로 하는 커맨드를 나타내는 데이터(DIN)가 입력됨으로써 커맨드 제어회로(9)가 비동기 판독의 상태인 리드 전환 신호(R10)를 출력한다.

셀렉터(8)는, 입력버퍼로부터 직접 입력되는 상위 어드레스와, 싱크로리드 제어회로(2)로부터 입력되는 메모리 액세스 어드레스(R3) 중, 어느 하나를 디코더(4A)에 출력시키는가의 전환를 행한다.

여기에서, 셀렉터(8)는, 리드 전환 신호(R10)가 싱크로리드의 상태인 경우, 메모리 액세스 어드레스(R3)를 출력하고, 리드 전환 신호(R10)가 비동기 판독의 상태인 경우, 입력버퍼로부터 직접 입력되는 상위 어드레스를 출력한다.

래치(7)는, 타이밍 조정용의 래치이며, 디코더(3)가 버스트 어드레스(R4)를 디코드한 버스트 어드레스(R6)를 내부 클럭(K)에 동기해서 래치한다.

페이지 셀렉터(5)는, 메모리 어레이(4)로부터 판독되고, 센스앰프회로(4B)에 있어서 유지되어 있는, 스타트 어드레스로부터 128bit(8워드)분의 메모리 데이 터(R5)가 입력되고, 래치(7)가 내부 클럭(K)에 동기해서 출력하는 데이터 유지신호(R7)에 대응해서, 순차적으로, 8워드로부터 1워드를 선택해서 메모리 데이터(R8)로서 출력한다.

출력래치(6)는, 페이지 셀렉터(5)로부터 출력되는 메모리 데이터(R8)를 내부 클럭(K)에 동기시켜서, 래치 데이터(R9)로서, 순차적으로, 출력버퍼를 통해 패드로부터 외부회로에 출력한다.

출력래치(6) 및 래치(7)는 내부 클럭(K)의 상승에 의해 입력되어 있는 데이터를 유지한다.

다음에, 도 2를 참조해서, 제 1 실시형태에 의한 플래시 메모리에 있어서의 싱크로리드의 동작의 설명을 행한다. 도 2는, 이 싱크로리드의 일동작예를 나타내는 타이밍 차트이다. 이미, 칩이네이블 신호(CE) 및, 싱크로리드로 하는 커맨드를 나타내는 데이터(DIN)는 입력되어 있다고 한다. 여기에서는, 예를 들면, 플래시 메모리를 동작시키기 위한 외부 클럭의 주파수를 133MHz로 하고, 종래와 마찬가지로, 싱크로너스 개시 클럭에지의 입력으로부터 7클럭째로부터 데이터를 연속해서 출력하는 설정으로 되어 있다고 한다. 또한 도 2에 있어서 내부 클럭(K)에 나타내어져 있는 번호는, 싱크로너스 리드 개시 클럭(상승)으로부터의 경과한 클럭수를 나타내고 있다.

싱크로리드개시 어드레스를 나타내는 어드레스(An)가, 각 어드레스가 할당된 외부 패드로부터 입력된다.

그리고, 어드레스 발리드 신호(ADV)를 외부로부터 결정된 사양에 의해 입력 하여, 싱크로리드를 스타트시킨다.

이 때, 싱크로너스 리드 개시 클럭이 소정의 회로에 의해, 내부 클럭(K)에 동기되어 생성되고, 이 싱크로리드개시 클럭에 의해, 싱크로리드개시 어드레스를 나타내는 어드레스(An)가 어드레스 래치(1)에 래치된다.

이 어드레스 래치(1)는, 예를 들면, 어드레스 발리드 신호(ADV)가 「H」레벨에서 입력되어 있는 경우, 출력으로서 일정하지 않은 데이터가 출력되어 있지만, 싱크로리드 스타트 신호가, 「H」레벨로부터 「L」레벨로 천이함으로써(부논리에 의해 활성화), 입력버퍼로부터 입력되는 어드레스(R1)를 래치하고, 어드레스(R2)로서 출력한다.

이 때, 싱크로너스 리드 개시 클럭이, 어드레스 발리드 신호(ADV)가 「L」레벨이 된 시점으로부터 내부 클럭(K)의 유효에지(상승)가 발생하거나, 또는, 어드레스 발리드 신호(ADV)가 재차 「L」레벨로부터 「H」레벨로 변화되거나 어느 하나 빠른 타이밍에 의해 유지되어, 어드레스 래치(1)는, 이 싱크로너스 리드 개시 클럭에 의해 초기 어드레스인 어드레스(R1)를 래치한다.

다음에, 싱크로리드 제어회로(2)는, 어드레스 래치(1)로부터 입력되는 어드레스(R2)에 있어서, 상위 어드레스를 메모리 액세스 어드레스(R3)로서, 셀렉터(8)에 출력한다.

이 때, 싱크로리드의 모드이기 때문에, 셀렉터(8)는 상기 메모리 액세스 어드레스(R3)를 디코더(4B)에 출력한다.

그리고, 디코더(4B)는 입력되는 메모리 액세스 어드레스(R3)를 디코드하고, 메모리 어레이(4)에 있어서 데이터를 출력해야 하는 메모리 소자를 선택하고, 선택된 메모리 소자는 기억하고 있는 데이터를 출력시킨다.

이 출력시키는 데이터는, 128bit(8워드)분의 메모리 데이터(R5)로서, 페이지 셀렉터 회로(5)에 메모리 데이터(R5) 모두가 전송되고, 이 페이지 셀렉터 회로(5)에서 유지된다(이 메모리 어레이(4)에 싱크로리드 제어회로(2)로부터 전송하는 메모리 어드레스는, 싱크로리드 제어회로(2)에서 초기 어드레스의 하위 어드레스를 자동적으로 인크리먼트하고, 페이지 셀렉터(5)에 있어서의 8워드분의 데이터의 출력이 모두 종료되고, 다음 8워드분의 데이터를 출력하는 시점에 있어서, 싱크로리드 제어회로(2)에 있어서 인크리먼트된 메모리 액세스 어드레스가 순차적으로 메모리 어레이(4)에 전송된다).

또한 싱크로리드 제어회로(2)는, 싱크로리드의 모드이기 때문에, 내부의 카운터의 카운트 개시수로서, 어드레스(R2)의 하위 어드레스의 데이터를 설정한다.

그리고, 싱크로리드 제어회로(2)는, 싱크로너스 리드 개시 클럭에 의해, 메모리 어레이(4)가 액세스되고, 소정의 액세스 시간, 즉 내부 클럭(K)의 6사이클째(싱크로너스 리드 개시 클럭으로부터)의 주기가 경과하는 1내부 클럭의 주기분 빠른 타이밍, 즉 6사이클째의 내부 클럭(K)의 상승에 의해 버스트 어드레스(R4)의 인크리먼트(변화)를 개시한다.

즉, 종래, 데이터를 출력하는데에 필요한 클럭수의 타이밍에 따라, 버스트 어드레스의 인크리먼트를 시키고 있었지만, 본 발명에 있어서는, 실제로 필요한 클럭수의 타이밍보다 1클럭분 먼저 버스트 어드레스의 인크리먼트를 개시하고 있다.

이것에 의해, 6클럭째의 내부 클럭(K)의 상승 시점에 있어서, 버스트 어드레스(R4)가 변화되어, 페이지 셀렉터(5)에 있는 8워드(D0~D8)에 있어서의 2워드째(D1)를 나타내고, 또한 래치(7)는 1워드째(D0)를 나타내는 데이터 유지신호(R7)를 래치하고 있기 때문에, 페이지 셀렉터(5)는 1워드째(D0)의 데이터를 출력하고 있다.

다음에, 7클럭째의 내부 클럭의 상승에 있어서, 버스트 어드레스(R4)가 변화되어, 페이지 셀렉터(5)에 있는 8워드(D0~D8)에 있어서의 3워드째(D2)를 나타내고,또한 래치(7)는 2워드째(D1)를 나타내는 데이터 유지신호(R7)를 래치하고 있기 때문에, 페이지 셀렉터(5)는 2워드째(D1)의 데이터를 출력하고 있고, 출력래치(6)는 1워드째의 데이터를 래치 데이터(R9)로서 유지하고 있고, 이 래치 데이터(R9)가 출력 데이터로서 출력버퍼로부터 패드를 통해 출력된다.

이 후, 8클럭째로부터도, 순차적으로 D1,D2, …로 출력 데이터가 출력된다.

상술한 회로구성에 의해, 버스트 어드레스 및 데이터의 전파경로였던, 싱크로리드 제어회로(2)로부터 출력래치(6)까지를, 종래 1클럭 이내로 처리하고 있던 것을, 1내부 클럭분만큼 종래에 비해서 1클럭분 빨리 출력하고, 싱크로리드 제어회로(2)로부터 페이지 셀렉터(5)까지의 버스트 어드레스의 전달을 2클럭으로 처리하고, 1클럭분 버스트 어드레스의 변화를 앞당긴 만큼, 설정된 출력까지의 클럭수를 조정하기 위해서, 래치(7)를 삽입한 것에 의해, 싱크로리드의 액세스 타임의 향상의 제한으로 되어 있던 버스트 어드레스의 전파 지연의 문제를 해결하는 것이 가능해졌다.

<제 2 실시형태>

다음에, 제 2 실시형태에 의한 플래시 메모리의 설명을 행한다. 제 2 실시형태는 제 1 실시형태에 있어서의 디코더(3), 래치(7) 및, 싱크로리드 제어회로(2)에 있어서의 리드 전환 신호(R10)에 의한 싱크로리드시 및 비동기시에 있어서의 어드레스의 출력의 전환기능의 부분을 1회로로 해서 통합한 점이 다르다. 따라서, 제 2 실시형태에 있어서의 싱크로리드 제어회로(2)는, 싱크로리드시 및 비동기시에 있어서의 어드레스의 출력의 전환기능의 부분을 제거한, 제 1 실시형태에 있어서의 싱크로리드 제어회로(2)의 기능을 갖고 있다. 여기에서, 리드 전환 신호는, 미리 커맨드(DIN)에 의해 설정되어 있고, 커맨드 제어회로(9)로부터 출력된다.

이하, 도 3에 의해, 제 2 실시형태에 있어서의 디코더(3), 래치(7) 및, 싱크로리드 제어회로(2)에 있어서의 리드 전환 신호(R10)에 의한 싱크로리드시 및 비동기시에 있어서의 어드레스의 출력의 전환기능의 부분을 통합한 디코드/래치회로에 대해서 설명한다(반도체 메모리의 어드레스 제어회로). 도 3은, 제 2 실시형태에 의한 디코드/래치회로의 일구성예를 나타내는 블럭도이다.

상기 디코드/래치회로는, 래치(7)(설명을 위해서 기재하고 있을뿐으로, 실제로 도 3의 회로구성에는 존재하지 않는다)를 마스터부(7A)와 슬레이브부(7B)로 분할하고, 디코더(3)의 전단에 마스터부(7A) 및 어드레스의 출력의 전환를 행하는 셀렉터부(10)를 배치하고, 디코더(3)의 후단에 슬레이브부(7B)를 배치하고 있다.

리드 전환 신호가 비동기의 판독을 나타내는(예를 들면 리드 전환 신호가 「H」레벨) 경우, 스위치(11 및 12)가 온으로 되어, 어드레스(R1)가 디코더에 공급되 고, 디코더된 어드레스는 스위치(13)가 온이며 래치되지 않고 그대로 통과한다.

이 때, 스위치(14 및 15~18)는 모두 오프로 비도통의 상태로 되어, 버스트 어드레스(R4)에 대한 처리는 행해지지 않는다.

한편, 리드 전환 신호가 싱크로리드의 모드를 나타내는(예를 들면, 리드 전환 신호가 「L」레벨) 경우, 스위치(11~13)가 모두 오프로 되어 비도통 상태로 되어, 어드레스(R1)에 대한 처리는 행해지지 않는다.

내부 클럭(K)이 「L」레벨일 때, 스위치(15 및 16)가 온으로 되어, 버스트 어드레스(R4)가 마스터부(7A)에 공급된다.

이 때, 스위치(18 및 19)는 오프이며 마스터부(7A)는, 어드레스(R4)를 유지하는 상태는 아니다.

이 때, 슬레이브부(7B)에 있어서는, 스위치(13)가 오프상태이며, 스위치(14)가 온상태이기 때문에, 1개 전의 데이터 유지신호(R7)를 유지하고 있다.

다음에, 내부 클럭이 「H」레벨로 되면, 마스터부(7A)에 있어서, 스위치(15 및 16)가 오프상태로 되고, 스위치(17 및 18)가 온상태로 되어, 내부 클럭(K)이 「L」레벨의 시점에 있어서 입력되어 있던 버스트 어드레스(R4)를 유지한다.

이것에 의해, 디코더(3)는, 이 유지되어 있는 버스트 어드레스(R4)를 디코드 하여, 버스트 어드레스(R6)로서 출력한다.

슬레이브부(7B)에 있어서, 스위치(13)가 온상태로 되고, 스위치(14)가 오프상태로 되기 때문에, 버스트 어드레스(R6)가 그대로, 데이터 유지신호(R7)로서 출력된다.

그리고, 내부 클럭(K)이 「L」레벨로 되면, 슬레이브부(7B)에 있어서, 스위치(13)가 오프상태로 되고, 스위치(14)가 온상태로 되기 때문에, 버스트 어드레스(R6)가 래치되어, 데이터 유지신호(R7)로서 출력된다.

이것에 의해, 디코드/래치회로는, 내부 클럭(K)의 상승으로부터 다음 상승까지, 버스트 어드레스(R4)를 디코드하고, 데이터 유지신호(R7)를 래치해서 출력하게 된다.

또한, 다른 동작에 대해서는, 제 1 실시형태와 같기 때문에, 동작의 설명을 생략한다.

상술한 바와 같이, 제 2 실시형태에 있어서는, 비동기의 판독의 어드레스 경로의 고속화나 회로규모를 삭감하기 위해서, 상술한 래치(7), 디코더(3) 및 어드레스의 전환기능을 융합한 복합회로로 했기 때문에, 회로 블록을 1개로 통합할 수 있어, 어드레스의 전달경로의 지연을 제 1 실시형태의 구성에 비해서 적게 하고, 또한 회로규모를 축소할 수 있다.

이 때문에, 싱크로리드의 모드에 있어서, 클럭의 타이밍 조정에 삽입한 래치(7)의, 비동기 판독에 있어서의 어드레스 전달의 지연에 대한 영향을 삭감할 수 있다.

제 1 및 제 2 실시형태는, 플래시 메모리를 예로서 설명했지만, 버스트 판독의 동작을 행하는 다른 다이나믹 메모리, 마스크 ROM(리드온리 메모리) 등의 반도체 메모리에 적용하는 것이 가능하다.

본 발명은, 버스트 모드에 의한 데이터 판독기능을 갖는 반도체 메모리에 적용할 수 있고, 소형 휴대기기(특히 휴대전화)의 기억장치에 이용할 수 있다.

Claims (10)

1. 클럭에 동기해서 데이터의 연속 판독동작을 행하는 버스트 모드 판독기능을 갖는 반도체 메모리에 있어서,

   복수의 메모리 소자로 이루어지는 메모리 어레이;

   입력되는 어드레스에 있어서의 상위 어드레스를 메모리 액세스 어드레스로서, 상기 클럭에 동기해서 출력하는 동시에, 상기 상위 어드레스를 제거하는 어드레스를 버스트 어드레스로서, 이 클럭에 동기해서 순차적으로 변화시켜서 출력하는 싱크로리드 제어회로;

   상기 메모리 어드레스에 의해 선택된 메모리 소자 각각으로부터의 미소한 출력신호를 증폭시켜, 출력 데이터로서 출력하는 센스앰프;

   버스트 어드레스를 디코드하는 디코더;

   디코드된 버스트 어드레스를 상기 클럭에 동기시키고 래치해서 출력하는 버스트 래치; 및

   상기 각 출력 데이터를 유지하고, 버스트 어드레스에 대응해서, 유지되어 있는 출력 데이터를 선택하는 페이지 셀렉터를 갖고 있는 것을 특징으로 하는 반도체 메모리.
2. 클럭에 동기해서 데이터의 연속 판독동작을 행하는 버스트 모드 판독기능을 갖는 반도체 메모리에 있어서,

   복수의 메모리 소자로 이루어지는 메모리 어레이;

   입력되는 어드레스에 있어서의 상위 어드레스를 메모리 액세스 어드레스로서, 상기 클럭에 동기해서 출력하는 동시에, 상기 상위 어드레스를 제거하는 어드레스를 버스트 어드레스로서, 이 클럭에 동기해서 순차적으로 변화시켜서 출력하는 싱크로리드 제어회로;

   상기 메모리 어드레스에 의해 선택된 메모리 소자 각각으로부터의 미소한 출력신호를 증폭시켜, 출력 데이터로서 출력하는 센스앰프;

   버스트 어드레스를 디코드하는 디코더;

   디코드된 버스트 어드레스를 상기 클럭에 동기시키고 래치해서 출력하는 버스트 래치;

   상기 각 출력 데이터를 유지하고, 버스트 어드레스에 대응해서, 유지되어 있는 출력 데이터를 선택하는 페이지 셀렉터; 및

   상기 클럭에 동기하고, 상기 페이지 셀렉터에 의해 선택된 출력 데이터를 래치해서 출력하는 출력래치를 갖고 있는 것을 특징으로 하는 반도체 메모리.
3. 제 1항 또는 제 2항에 있어서, 상기 싱크로리드 제어회로가 버스트 모드 개시의 신호로부터 출력 데이터가 출력될 때까지의 미리 설정되어 있는 클럭수를 N으로 한 경우, N-1의 클럭의 타이밍으로부터, 상기 클럭에 동기해서 버스트 어드레스의 인크리먼트 동작을 행하는 것을 특징으로 하는 반도체 메모리.
4. 클럭에 동기해서 데이터의 연속 판독동작을 행하는 버스트 모드 판독기능을 갖는 반도체 메모리에 있어서,

   복수의 메모리 소자로 이루어지는 메모리 어레이;

   입력되는 어드레스에 있어서의 상위 어드레스를 메모리 액세스 어드레스로서, 상기 클럭에 동기해서 출력하는 동시에, 상기 상위 어드레스를 제거하는 어드레스를 버스트 어드레스로서, 이 클럭에 동기해서 순차적으로 변화시켜서 출력하는 싱크로리드 제어회로;

   상기 메모리 어드레스에 의해 선택된 메모리 소자 각각으로부터의 미소한 출력신호를 증폭시켜, 출력 데이터로서 출력하는 센스앰프;

   버스트 어드레스를 디코드하는 디코더;

   디코드된 버스트 어드레스를 상기 클럭에 동기시키고 래치해서 출력하는 버스트 래치;

   상기 각 출력 데이터를 유지하고, 버스트 어드레스에 대응해서, 유지되어 있는 출력 데이터를 선택하는 페이지 셀렉터; 및

   상기 클럭에 동기하고, 상기 페이지 셀렉터에 의해 선택된 출력 데이터를 래치해서 출력하는 출력래치를 갖고,

   상기 버스트 래치 및 디코더에 있어서, 이 래치를 마스터부 및 슬레이브부로 이루어지는 플립플롭에 의해 형성하고, 디코더의 전단에 마스터부를 배치하고, 슬레이브부를 디코더의 후단에 배치해서 복합회로로 한 것을 특징으로 하는 반도체 메모리.
5. 제 4항에 있어서, 상기 싱크로리드 제어회로가 버스트 모드 개시의 신호로부터 출력 데이터가 출력될 때까지의 미리 설정되어 있는 클럭수를 N으로 한 경우, N-1의 클럭의 타이밍으로부터, 상기 클럭에 동기해서 버스트 어드레스의 인크리먼트 동작을 행하는 것을 특징으로 하는 반도체 메모리.
6. 제 5항에 있어서, 상기 복합회로에 있어서, 마스터부에 래치된 버스트 어드레스를 디코더가 디코드하고, 이 디코드된 버스트 어드레스를 슬레이브부가 래치 하는 것을 특징으로 하는 반도체 메모리.
7. 제 6항에 있어서, 상기 복합회로가 버스트 판독 모드인 경우에, 버스트 어드레스를 출력하고, 비동기 판독 모드인 경우에, 하위 어드레스를 직접 출력하는 출력 어드레스의 전환기능을 갖고 있는 것을 특징으로 하는 반도체 메모리.
8. 리드 전환 신호와, 클럭신호와, 상기 클럭에 동기된 동기 어드레스 신호와, 외부로부터 입력되는 비동기 어드레스 신호에 의해 동작하는 메모리의 어드레스 제어회로에 있어서,

   상기 동기 어드레스 신호와 비동기 어드레스 신호의 출력을 전환하는 셀렉터부;

   상기 셀렉터부의 후단에 접속되어 상기 어드레스 신호를 디코드하는 디코더;

   상기 디코더 전단에 구비된 플립플롭의 마스터부; 및

   상기 디코더 후단에 구비된 플립플롭의 슬레이브부를 포함한 복합회로를 가지며,

   상기 리드 전환 신호가 비동기 판독 모드일 때, 상기 플립플롭이 도통상태로 되며, 상기 셀렉터부는 비동기 어드레스 신호를 선택하고,

   상기 리드 전환 신호가 동기 판독 모드일 때, 상기 셀렉터부는 비동기 어드레스 신호를 차단하며, 내부 클럭에 따라 동기 어드레스 신호가 상기 플립플롭에 래치되는 것을 특징으로 하는 메모리의 어드레스 제어회로.
9. 제 8항에 있어서, 상기 복합회로에 있어서, 마스터부에 래치된 동기 어드레스를 디코더가 디코드하고, 이 디코드된 동기 어드레스를 슬레이브부가 래치하는 것을 특징으로 하는 어드레스 제어회로.
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