KR100219338B1 - 반도체 메모리 디바이스 - Google Patents
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Abstract
본 발명의 반도체 메모리 디바이스는 외부로부터 입력된 제1클럭 및 상기 제1클럭 다음에 입력되는 제2 및 제3클럭 중 소정의 클럭과 동기되는 제1동기 신호를 발생하여 출력하는 제1동기 신호 발생 회로; 규정된 시간 간격만큼 상기 제1동기 신호를 지연하고 제2동기 신호로서의 결과를 출력하는 제1지연 회로; 상기 제2동기 신호를 래치하는 제1래치 회로; 상기 제1동기 신호를 래치하는 제2래치 회로; 및 제1 및 제2래치 회로가 제2동기 신호 및 제1동기 신호 각각을 래치하는 것을 검출하고 이 검출을 래치하는 제3래치 회로를 포함하되, 이 제3래치 회로의 출력을 파이프라인 회로를 제어하도록 사용된다.
Description
본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히 내부 파이프라인 구조를 채용한 반도체 메모리 디바이스의 파이프라인 제어 회로에 관한 것이다.
최근 CPU의 속도가 증가함에 따라, 고속의 반도체 메모리 디바이스가 절실하게 요구되어지고 있다. 그러나, 이러한 요구는 대용량의 경향에 수반하여 칩 크기의 증대 및 프로세스 소형화에 대한 물리적인 한계로 인해 만족시킬 수 없었다. 이러한 문제를 해결하는 한 수단으로서 내부 파이프라인 구조를 갖는 동기 반도체 메모리 디바이스는 (예를 들어, 일본 공개 특허 공보 제148692/86호(메모리 디바이스), 일본 공개 특허 공보 제67795/92호(반도체 메모리 디바이스), 및 일본 공개 특허 공보 제232732/94호(반도체 메모리 디바이스))에 제안되어 있다.
제1도은 종래 기술의 반도체 메모리 디바이스의 일례를 도시한 회로도이다.
이 종래 기술의 반도체 메모리 디바이스는, 어드레스 단자 ADD를 갖는 다수의 입력 회로(1)와, 입력 단자 RASB, CASB, WEB, CSB 각각을 갖는 다수의 입력 회로(2 내지 5)와, 외부 클럭 신호 CLK를 갖는 입력 회로(6)와, 입력 회로(6)의 출력을 수신하여 동기 신호 ICLK1(제1동기 신호)을 출력하는 동기 신호 발생 회로(7)(제1동기 신호 발생 회로)와, 입력 회로(2 내지 5)의 출력을 수신하여 그 결과를 동기 신호 ICLK1과 동기하여 출력하는 커맨드 디코더(8)와, 커맨드 디코더(8)의 출력 및 버스트 종료 신호 BSTEND를 입력하여 파이프 라인 인에이블 신호 PEN1을 출력하는 파이프라인 인에이블링 회로(9)와, 입력 회로(1)의 출력, 파이프라인 인에이블 신호 PEN1, 및 내부 동기 신호 ICLK1을 입력하여, 내부 어드레스 신호 IADD 및 버스트 종료 신호 BSTEND를 출력시키는 버스트 카운터(10)와, 다수의 내부 어드레스 신호 IADD를 입력하여 다수의 컬럼 선택선 YSW를 출력시키는 컬럼 디코더(11)와, 다수의 메모리 셀(12)과, 컬럼 선택선 YSW를 입력하여 메모리 셀(12)의 데이타를 증폭시키는 다수의 감지 증폭기(13)와, 감지 증폭기(13)의 출력 데이타를 증폭시켜 노드 A로 출력시키는 데이타 증폭기(14)와, 동기 신호 ICLK1과 모드 신호 MDCLT2 및 MDCLT3를 입력하여 동기 신호 ICLK2 및 ICLK3를 출력시키는 파이프라인 제어 회로(15D)와, 데이타 증폭기(14)의 출력을 입력하고 동기 신호 ICLK2와 동기하여 데이타를 노드 B로 출력시키는 래치 회로(19)와, 래치 회로(19)의 출력을 입력하고 동기 신호 ICLBC3와 동기하여 데이타를 노드 C로 출력시키는 래치 회로(20)와, 래치 회로(20)의 출력을 입력하고, 출력 단자 DQ로 데이터를 출력시키는 출력 회로(21)를 포함한다. 제1도에서는, 각각의 입력 회로(1), 감지 증폭기(13), 메모리 셀(12), IADD 및 YSW 중 하나만이 도시되어 있다.
파이프라인 제어 회로(15D)는 동기 신호 ICLK1을 입력하는 인버터(IV2)와, 모드 신호 MDCLT3 및 인버터(IV2)의 출력을 입력쏜는 NAND 게이트 (NAl7)와, 모드 신호 MDCLT2 및 인버터(IV2)의 출력을 입력하는 NAND 게이트(NAl8)와, NAND 게이트(NAl7)의 출력을 입력하는 지연 회로(DL3)와, NAND 게이트(NAl8)의 출력을 입력하는 지연 회로(DL5)와, 지연 회로(DL3)의 출력을 입력하고, 모드 신호 MDCLT3를 입력하며, 동기 신호 ICLK2를 출력시키는 전달 게이트(TG1)와, 지연 회로(DL5)의 출력을 입력하고, 모드 신호 MDCLT2를 그 게이트에 입력하며, 동기 신호 ICLK2를 출력시키는 전달 게이트(TG2)와, NAND 게이트(NAl7)의 출력을 입력하고, 동기 신호 ICLK3를 출력시키는 지연 회로(DL4)를 포함한다.
다음에 제1도에서 도시된 일예의 동작을 예시하는 동작 파형도인 제2도를 참조하면서 종래 기술예의 동작에 대해 설명하기로 한다. 이 파형호에서, CAS 레이턴시(대기 시간 : latency) = 3이다.
CAS 레이턴시는 외부로부터 판독 커맨드가 입력되고 출력 단자에 데이타가 출력될 때까지 얼마나 많은 클럭 사이클을 필요로 하는가를 도시한 것으로, CAS 레이턴시 = 3인 경우에 3 사이클이 필요하다. 여기에서, 모드 신호 MDCLT3는 하이레벨이고 MDCLT2는 로우 레벨로 설정된다.
사이클 Cl에서의 외부 사이클 CLK이 상승시엔 입력 단자. RASB, CASB, WEB, 및 CSB의 각각이 판독 커맨드가 되도록 입력 레벨이 설정되면, 파이프라인 인에이블 신호 PEN1은 외부 클럭 CLK의 수신시 하이 레벨이 되는 동기 신호 ICLK1에 따라 하이 레벨이 된다.
판독 커맨드가 입력되면, 별도로 설정된 정확히 "버스트 길이"엘 대해 내부 어드레스가 버스트 카운터(10)에서 발생된다. 버스트 길이는 1회의 판독 커맨드 입력에 의해 판독될 비트의 번호를 도시하는 것으로, 도면의 사이클 Cl로다도 먼저 설정되어 있다. 이 예는 버스트 길이 = 2에 설정된 경우를 도시하고 있다.
사이클 Cl 및 C2에서 버스트 길이(2 비트) 내부 어드레스가 생성되면 사이클 C3의 동기 신호 ICLK1의 하이 레벨에 의해, 버스트 종료 신호 BSTEND에서 하이 레벨의 펄스가 발생되고, 이에 따라 파이프라인 인에이블 신호 PENI가 로우 레벨이 된다.
또, 동기 신호 ICLK1는 외부 클럭 CLK보다 시간 d0만큼 지연되어 발생하고, 동기 신호 ICLK2는 동기 신호 ICLK1보다 시간 d3만큼 지연되어 발생하고, 동기 신호 ICLK3은 동기 신호 ICLK1보다 시간 d4만큼 지연되어 발생한다.
사이클 Cl에서 동기 신호 ICLK1가 하이 레벨로 하면, 버스트 카운터(10)에서 내부 어드레스가 생성되고, 시간 t1 후에 해당하는 어드레스의 판독 데이타 Dl가 노드 A에 도달하고, 계속해서, 동기 신호 ICLK2가 하이 레벨이 되면, 래치 회로(19)로부터 판독 데이타 Dl가 출력되고, 시간 t2 후에 노드 B에 도달한다. 또한, 동기 신호 ICLK3가 하이 레벨이면, 래치 회로(20)로부터 판독 데이타 Dl가 출력되고, 시간 t3 후에 노드 C를 거쳐서 출력 단자 DQ에 출력된다.
또한, 사이클 C2에서 동기 신호 ICLK1가 하이 레벨로 되면, 제2비트의 판독 데이타 D2가 마찬가지로 판독된다.
여기서, 판독 데이타 Dl 및 D2를 래치 회로(19)에 래치하기 위해서 사이클 타임을 tCK3로 하면, 시간 t1이,
가 되게 시간 d3을 결정하도록 지연 소자 DL3의 지연 시간을 설정할 필요가 있고, 판독 데이타 Dl 및 D2를 래치 회로(20)에서 래치하기 위해서 시간 t2이
가 되게 시간 d4을 결정하도록 지연 소자 DL4의 지연 시간을 설정할 필요가 있다.
또한, 판독 커맨드로부터 3 사이클 이내로 판독 데이타 Dl를 출력 단자 DQ에 출력할 필요가 있기 때문에,
도 만족시키지 않으면 안된다.
제3도은 제1도에 도시된 예의 동작을 설명하는 파형도로, "CAS 레이텐시 = 2"의 동작 파형도이다. 이 때, 모드 신호 MDCLT3는 로우 레벨, MDCLT2은 하이 레벨에 설정되어 있다.
모드 신호 MDCLT3가 로우 레벨이기 때문에, 동기 신호 ICLK3는 항상 하이 레벨이고, 래치 회로(20)는 래치하지 않고 판독 데이타는 통과한다.
따라서, 사이클 Cl에서 동기 신호 ICLK1가 하이 레벨로 되면, 버스트 카운터(10)에서 내부 어드레스가 생성되어, 시간 t1 후에 해당하는 어드레스의 판독 데이타 Dl가 노드 A에 도달하고, 계속해서, 동기 신호 ICLK2가 하이 레벨로 되면, 래치 회로(19)로부터 판독 데이타 Dl가 출력되어, 시간 t4 후에 노드 B 및 노드 C를 거쳐서 출력 단자 DQ에 출력된다.
또한, 사이클 C2에서 동기 신호 ICLK1가 하이 레벨로 되면, 제2판독 데이터 D2가 마찬가지로 판독된다.
여기서, 판독 데이타 Dl 및 D2를 래치 회로(19)에 래치하기 위해서 사이클 타임을 tCK2로 하면, 시간 t1이
가 되게 시간 d5을 결정하도록, 지연 소자 DL5의 지연 시간을 설정할 필요가 있다.
또한, 판독 커맨드로부터 2 사이클 이내에 판독 데이타 Dl를 출력 단자 DQ에 출력할 필요가 있기 때문에,
도 만족시키지 않으면 안된다.
이 예에 있어서, 사이클 타임 tCK3을 최소로 동작시키기 위해서는, (1)식에서,
(2) 식에서,
(3) 식에서,
라고 하면 좋다.
따라서, 시간 d3 및 d4의 최적치는, (8) 식을 (6) 및 (7)' 식에 대입하고,
이고, 이것을 만족하도록 지연 소자 DL3 및 DL4의 지연 시간을 설정하는 것이 좋다.
이 예에서, 사이클 타임 tCK2을 최소로 동작시키기 위해서는, (4) 식에서,
(5) 식에서,
이다.
시간 d5의 최적치는 (12) 식을 (11) 식에 대입하고,
이고, 이 식을 만족하도록 지연 소자 DL5의 지연 시간을 설정하는 것이 좋다.
이들 지연 소자 DL3, DL4 및 DL5는 설계시의 시뮬레이션을 이용하여 지연 시간이 최적화되지만, 광범위하게 확산하는 배선 공정에서도 조정할 수 있도록 하는 경우가 많다.
또한, 시간 d3, d4 및 d5이 +값으로만 있을 수 있기 때문에, (1), (2) 및 (4) 식을 만족시키기 위해, 래치 회로(19 및 20)는 시간적으로 가능한한 DQ 단자에 근접하도록 배치되어 있다.
이 종래의 반도체 메모리 디바이스는 CAS 레이텐시 = 3의 사이클 타임 (tCK3)을 최소로 하기 위해서, 지연 소자 DL3 및 DL4의 지연 시간을 최적화하고, CAS 레이텐시 = 2의 사이클 타임(tCK2)을 최소로 하기 위해서, 지연 소자 DL5의 지연 시간을 최적화하며, CAS 레이텐시마다 각각 별도의 지연 소자의 지연 시간을 최적화할 필요가 있어, 설계 항목의 증대 뿐만 아니라 제품 초기 사용시 조정 항목의 증대를 가져온다고 하는 결점이 있었다.
또한, 금후 "CAS 레이텐시 = 4"의 기능을 갖는 제품을 개발할 때는, 3개의 지연 소자의 지연 시간의 최적화 및 조정이 필요하게 되고, 반도체 메모리 디바이스의 고속화와 함께 상기 문제는 더욱 현저해진다.
본 발명의 목적은 "CAS 레이텐시"마다 각각 별도의 지연 소자의 지연 시간을 최적화할 필요가 없는 반도체 메모리 디바이스를 제공하는 것에 있다.
본 발명의 목적을 달성하기 위해, 본 발명에 따른 반도체 메모리 디바이스는 외부에서 입력되는 제1클럭 및 상기 제1클럭에 계속해서 입력되는 제2 및 제3클럭 중 소정의 클럭에 동기하여 제1동기 신호를 발생하여 출력하는 제1동기 신호 발생 회로와; 상기 제1동기 신호를 소정 시간 지연시키고, 제2동기 신호로서 그 결과를 출력하는 제1지연 회로와; 상기 제2동기 신호를 래치하는 제1래치 회로와; 상기 제1동기 신호를 래치하는 제2래치 회로와, 제1 및 제2래치 회로 모두가 각각 제2동기 신호 및 제1동기 신호를 래치하는 것을 검출하고, 이 검출을 래치하는 제3래치 회로를 적어도 구비하고, 상기 제3 래치 회로의 출력에 의해 파이프라인 회로를 제어한다.
파이프라인 제어의 타이밍을 위해, 본 발명은 데이타 전달 패스의 최소 필요 시간을 조정하는 제1지연 회로에 의해 조정되는 제2동기 신호의 발생을 래치하는 제1래치 회로의 출력과, 클럭(CLK)으로부터 제1동기 신호 발생 회로에서 생성된 제1동기 신호를 래치하는 제2래치 회로의 출력 모두의 발생을 표시하는 제3래치 회로의 출력을 사용하고 있다. 즉, 제1래치 회로의 출력 및 제 래치 회로의 출력 중 느린 쪽이 파이프라인의 제어 타이밍으로 사용된다.
제3래치 회로는 제1 및 제2래치 회로 모두가 각각 제2동기 신호 및 제1동기 신호를 래치한 것을 검출하여 리셋트된다.
본 발명의 반도체 메모리 디바이스는 제1클럭에 동기하여 발생되는 제1동기 신호의 발생 종료 후에 인에이블되는 제1제어 신호를 출력하는 제1제어 신호 발생 회로를 더 구비하고, 제1 및 제2래치 회로는 제1제어 신호가 인에이블된 후에만 각각 제2 및 제1동기 신호를 래치한다.
이 구성은 제1클럭으로 제2래치 회로가 래치 상태가 되어버리지 않도록 채택된다(제2 및 그 이후의 글럭을 래치한다).
또한, 본 발명에 따른 반도체 메모리 디바이스는 제3래치 회로의 출력을 소정 시간 지연시켜 제3동기 신호로서 그 결과를 출력하는 제2지연 회로와, 상기 제3동기 신호를 래치하는 제4래치 회로와, 제3클럭에 동기하여 발생되는 상기 제1동기 신호를 래치하는 제5래치 회로와, 제4 및 제5래치 회로 모두가 각각 제3동기 신호 및 제1의 동기 신호를 래치한 것을 검출하고, 이 검출을 래치하는 제6래치 회로를 구비하고, 상기 제6래치 회로의 출력에 의해 파이프라인 회로를 제어한다.
파이프라인 제어의 타이밍을 위해, 본 발명은 데이타 전달 패스의 최소 필요 시간을 조정하는 제2지연 회로에 의해 조정되는 제3동기 신호의 발생을 래치하는 제4래치 회로의 출력과, 클럭(CLK)으로부터 제1동기 신호 발생 회로에서 생성된 제1동기 신호를 래치하는 제5래치 회로 출력 모두의 발생을 표시하튼 제6래치 회로의 출력을 사용하고 있다. 즉, 제4래치 회로의 출력 및 제5래치 회로의 출력 중 느린 쪽이 파이프라인 제어의 타이밍으로 사용된다.
제6의 래치 회로는 제4 및 제5의 래치 회로 모두가 각각 제3 동기 신호 및 제1동기 신호를 래치한 것을 검출하여 리셋트된다.
본 발명의 반도체 메모리 디바이스는 제2클럭에 동기하여 발생되는 제1동기 신호의 발생 종료 후에 인에이블되는 제2제어 신호를 출력하는 제2제어 신호 발생 회로를 더 구비하고, 제4 및 제5래치 회로는 제2의 제어 신호가 인에이블된 후에만 각각 제3 및 제1동기 신호를 래치한다.
또한, 본 발명에 따른 반도체 메모리 디바이스는 동작 모드를 통해 전단의 동기 신호에 의해 발생된 것과 동일한 상태로 상기 제2 또는 제4래치 회로를 유지시키는 논리를 포함하고 있다.
이에 따라, CAS 레이텐시의 변화는 모드 신호의 레벨의 변화에 의해서만 처리될 수 있다.
제1 및 제2의 래치 회로의 래치는 제3래치 회로의 출력에 의해 리셋트된다.
제4 및 제5의 래치 회로의 래치는 제6래치 회로의 출력에 의해 리셋트된다.
또한, 본 발명의 반도체 메모리 디바이스는 제3 래치 회로의 출력을 입력하고, 제4동기 신호를 발생하는 제2동기 신호 발생 회로를 더 구비하고, 이 제4동기 신호는 파이프라인 회로를 제어하고, 제3래치 회로의 래치를 리셋트한다.
또한, 본 발명의 반도체 메모리 디바이스는 제6래치 회로의 출력을 입력하고, 제5동기 신호를 발생하는 제3동기 신호 발생 회로를 더 구비하고, 이 제5동기 신호는 파이프라인 회로를 제어하고, 제6의 래치 회로의 래치를 리셋트한다.
제1도는 종래 기술의 반도체 메모리 디바이스의 예의 회로도.
제2도는 제1도에 도시된 종래 기술의 예의 동작을 도시한 파형도.
제3도는 제1도에 도시된 종래 기술의 예의 동작을 도시한 파형도.
제4도는 본 발명의 반도체 메모리 디바이스의 제1실시예를 도시한 회로도.
제5도는 제4도에 도시된 실시예의 파이프라인 제어 회로(15B)의 회로도.
제6도는 제4도에 도시된 실시예의 동작을 도시한 파형도.
제7도는 제4도에 도시된 실시예의 동작을 도시한 파형도.
제8도은 제4도에 도시된 실시예의 동작을 도시한 파형도.
제9도는 본 발명의 반도체 메모리 디바이스의 제2실시예의 회로도.
제10도는 제9도에 도시된 실시예의 동작을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 - 6 : 입력 회로 7 : 동기 신호 발생 회로
8 : 커맨드 디코더 9, 17, 18 : 파이프라인 인에이블링 회로
10 : 버스트 카운터 11 : 컬럼 디코더
12 : 메모리 셀 13 : 감지 증폭기
14 : 데이타 증폭기 15A, l5B, 15C, l5B : 파이프라인 제어 회로
16A, 16B, 16C : 동기 신호 발생 회로
19, 20 : 래치 회로 21 : 출력 회로
DLI - DL5 : 지연 회로 NA1 - NAl8 : NAND 게이트
NO1 : NOR 게이트 IVl, IV2 : 인버터
G1 : 복합 게이트 TG1, TG2 : 전달 게이트
R1 - R6 : 플립플롭
본 발명의 상기 및 다른 목적·특징 및 장점은 본 발명의 실시예를 도시한 첨부 도면 및 다음의 상세한 설명을 참조하면 명백하다.
제4도에 도시된 바와 같이, 반도체 메모리 디바이스의 제1실시예는 제1도의 종래의 실시예에 파이프라인 인에이블 회로(17 및 18)와, 동기 신호 발생 회로(16A 및 16B)와, 지연 소자 DL1(제1지연 회로), DL2(제2지연 회로)가 부가되고, 파이프 라인 제어 회로(15D) 대신에 파이프라인 제어 회로(15A 및 15B)가 설치된다.
파이프라인 인에이블 회로(17)(제1제어 신호 발생 회로)는 파이프라인 인에이블 신호 PEN1를 입력하고, 동기 신호 ICLK1에 동기하여 파이프라인 인에이블 신호 PEN2를 출력한다. 파이프라인 인에이블 회로(18)(제2제어 신호 발생 회로)는 파이프라인 인에이블 신호 PEN2를 입력하고, 동기 신호 ICLK1에 동기하여 파이프 라인 인에이블 신호 PEN3를 출력한다. 지연 소자 DL1는 동기 신호 ICLK1(제1동기 신호)를 일정 시간 지연하고 동기 신호 ICLK1D(제2동기 신호)를 출력한다. 파이프라인 제어 회로(15A)는 동기 신호 ICLK1, ICLK1D 및 ICLK2를 입력하고, 출력 R30UTA를 출력한다. 동기 신호 발생 회로(16A)(제2동기 신호 발생 회로)는 R30UTA를 입력하고 동기 신호 ICLK2을 출력한다 지연 소자 DL2는 동기 신호 ICLK2를 일정 시간 지연하고, 동기 신호 ICLKED를 출력한다. 파이프라인 제어 회로(15B)는 동기 신호 ICLK1, ICLKED, ICLK3 및 모드 신호 MDCLT3를 입력하고, 출력 R30UTB를 출력한다. 동기 신호 발생 회로(16B)(제3동기 신호 발생 회로)는 R30UTB를 입력하고 동기 신호 ICLK3을 출력한다.
또한, 파이프라인 제어 회로(15A)는 동기 신호 ICL1ID와 파이프라인 인에이블 신호 PEN2를 입력하는 NAND 게이트 NA1와, NAND 게이트 NA1의 출력을 입력하고, R10UT를 출력하는 2개의 NAND 게이트 NA3 및 NA4로 이루어진 플립플롭 Rl(제1래치 회로)와, 동기 신호 ICLK1과 파이프라인 인에이블 신호 PEN2를 입력하는 NAND 게이트 NA2와, NAND 게이트 NA2의 출력을 입력하고, R20UT를 출력하는 2개의 NAND 게이트 NA5 및 NA6로 이루어진 플립플롭 R2(제2래치 회로)와, R10UT 및 R20UT를 입력하는 복합 게이트 G1 및 NOR 게이트 NO1로 이루어진 플립플롭 R3(제3 래치 회로)로 구성되어 있고, 플립플롭 Rl 및 R2은 출력 R30UTA에서 리셋트되고, 플립플롭 R3은 동기 신호 ICLK2에 의해 리셋트된다.
또한, 제5도에 도시한 바와 같이 파이프라인 제어 회로(15B)는 동기 신호 ICLK2D와 파이프라인 인에이블 신호 PEN3를 입력하는 NAND 게이트 NA1와, NAND 게이트 NA1의 출력을 입력하고 R10UT를 출력하는 2개의 NAND 게이트 NA3 및 NA4로 이루어지는 플립플롭 Rl(제4 래치 회로)와, 동기 신호 ICLK1과 파이프라인 인에이블 신호 PEN3를 입력하는 NAND 게이트 NA2와, NAND 게이트 NA2의 출력과 모드 신호 MDCLT3를 입력하고 R20UT를 출력하는 2개의 NAND 게이트 NA7과 NA6로 이루어지는 플립플롭 R2(제5래치 회로)와, 복합 게이트 G1 및 NOR 게이트 NO1로 이루어지고 RIOU◎ 및 R20UT를 입력하는 플립플롭 R3(제6래치 회로)로 구성되어 있고, 플립플롭 Rl 및 R2은 출력 R30UTB에 의해 리셋트 되고 플립플롭 R3은 동기 신호 ICLK3에 의해 리셋트된다.
다음에, 본 실시예의 동작에 관해서 제6도을 참조하여 설명한다.
제3도은 제4도에 도시한 CAS 레이텐시 = 3인 실시예의 동작을 설명하는 파형도이다. 모드 신호 MDCLT3는 하이 레벨로 설정되어 있다.
외부 클럭 CLK의 사이클 Cl의 상승시에 입력 단자 RASB, CASB, WEB 및 CSB의 각각이 판독 커맨드가 되도록 입력 레벨을 설정하면, 외부 클럭 CLK을 받아 하이 레벨이 되는 동기 신호 ICLK1에 의해 파이프라인 인에이블 신호 PEN1가 하이 레벨이 된다.
사이클 C1 및 C2에서 버스트 길이(2 비트) 내부 어드레스가 생성되면, 사이클 C3의 동기 신호 ICLK1의 하이 레벨에 의해 버스트 종료 신호 BSTEND에서 하이 레벨의 펄스가 발생하고, 이에 따라 파이프라인 인에이블 신호 PEN1가 로우 레벨이 된다. 파이프라인 인에이블 신호 PEN1가 하이 레벨이 된 후, 동기 신호 ICLK1가 하이 레벨로부터 로우 레벨로 천이하고 파이프라인 인에이블 신호 PEN2가 하이 레벨이 되고; 파이프라인 인에이블 신호 PEN1가 로우 레벨이 된 후, 동기 신호 ICLK1가 하이 레벨로부터 로우 레벨로 천이하고 파이프라인 인에이블 신호 PEN2가 로우 레벨이 된다. 또한, 파이프라인 인에이블 신호 PEN2가 하이 레벨이 된 후, 동기 신호 ICLK1가 하이 레벨로부터 로우 레벨로 천이하고 파이프라인 인에이블 신호 PEN3가 하이 레벨이 되고, 파이프라인 인에이블 신호 PEN2가 로우 레벨이 된 후, 동기 신호 ICLK1이 하이 레벨로부터 로우 레벨로 천이하고 파이프라인 인에이블 신호 PEN3가 로우 레벨이 된다.
제7도 및 제8도에도 도시한 바와 같이, 파이프라인 인에이블 신호 PEN2가 하이 레벨이 된 후, 동기 신호 ICLK1D 및 동기 신호 ICLK1가 로우 레벨로부터 하이 레벨로 천이하고 플립플롭 Rl 및 R2 각각의 출력 R10UT, R20UT이 하이 레벨로 래치되고, 파이프라인 제어 회로(15A)의 출력 R30UTA도 하이 레벨로 래치된다.
이에 따라, 동기 신호 발생 회로(16A)로부터 동기 신호 ICLK2가 발생한다 또한, 출력 R30UTA가 하이 레벨로 하면, 플립플롭 Rl의 각각의 출력 R10UT 및 플립플롭 R2의 R20UT은 로우 레벨에 리셋트되고, 동기 신호 ICLK2이 발생되면, R30UTA도 로우 레벨에 리셋트된다.
또한, 파이프라인 인에이블 신호 PEN3가 하이 레벨이 된 후, 동기 신호 ICLK2D 및 동기 신호 ICLK1가 로우 레벨로부터 하이 레벨로 천이하고 이와 마찬가지로 동기 신호 발생 회로(16B)로부터 동기 신호 ICLK3이 발생한다.
사이클 Cl에서 동기 신호 ICLK1가 하이 레벨이 되면, 버스트 카운터(10)에서 내부 어드레스가 생성되고, 시간 t1 후에 해당하는 어드레스의 판독 데이타 Dl가 노드 A에 도달한다 계속해서, 동기 신호 ICLK2이 하이 레벨이 되면, 래치 회로(19)로부터 판독 데이타 Dl가 출력되고, 시간 t2 후에 노드 B에 도달한다. 마지막으로, 동기 신호 ICLK3가 하이 레벨이 되면, 래치 회로(20)로부터 판독 데이타 Dl가 출력되고, 시간 t3 후에 노드 C를 거쳐서 출력 단자 DQ로부터 출력된다.
또한, 사이클 C2에서 동기 신호 ICLK1가 하이 레벨로 되면, 제2비트의 판독 데이타 D2가 마찬가지로 판독된다.
또, 제7도은 사이클 타임이 짧을 때의 예를 도시하는 파형도이다. 파이프라인 인에이블 신호 PEN2가 하이 레벨이 된 후, 동기 신호 ICLK1가 동기 신호 ICLK1D보다 먼저 하이 레벨로 변화한다. 따라서, 동기 신호 ICLK2가 하이 레벨이 되고, 판독 데이타가 노드 B에 도달하는 타이밍은 지연 소자 DL1의 지연량을 조정하여 최적화하면 된다.
한편, 제8도은 사이클 타임이 길 때의 예를 도시하는 파형도이다. 파이프라인 인에이블 신호 PEN2가 하이 레벨이 된 후, 동기 신호 ICLK1D가 동기 신호 ICLK1보다 먼저 하이 레벨로 변화한다. 즉, 판독 데이타가 노드 A에 도달하더라도, 다음 사이클의 클럭(CLK)이 입력되어 동기 신호 ICLK1가 발생되지 않으면 노드 B에 도달하지 않는다. 사이클 타임이 짧을 때, 클럭(CLK)에 비 동기하는 내부의 타이밍으로 데이타 전송하더라도, 데이타가 순차적으로 DQ 단자에 출력될 수 있지만, 사이클 타임이 길면, 2개의 래치 회로에서 데이타가 유지되어 다음 단에 데이타를 전송하기 전에 전후의 사이클의 데이타들 사이의 충돌에 의해 데이타가 소거되는 것을 방지하여야 한다.
또한, CAS 레이텐시 = 3인 경우, 파이프라인 인에이블 신호 PEN3가 하이 레벨이 된 후, 사이클 타임이 짧을 때는 동기 신호 ICLK1가 동기 신호 ICLK2D보다 먼저 하이 레벨이 되고 동기 신호 ICLK3가 하이 레벨이 되기 때문에, 판독 데이타가 노드 C에 도달하는 타이밍은 지연 소자 DL2의 지연량을 조정하여 최적화될 수 있고, 사이클 타임이 길 때는 동기 신호 ICLK2D가 동기 신호 ICLK1보다 먼저 하이 레벨이 되고 동기 신호 ICLK3가 하이 레벨이 되기 때문에, 판독 데이타가 노드 B에 도달하더라도, 다음 사이클의 클럭(CLK)이 입력되어 동기 신호 ICLK1가 발생하지 않으면 노드 C에 달하지 않는다. CAS 레이텐시 = 2인 경우는, 모드 신호 MDCLT3가 로우 레벨이고, 파이프라인 제어 회로(15B) 내의 플립플롭 R2에 항상 출력 하이 레벨이 래치되어 있고, 동기 신호 ICLK2D의 타이밍만으로 동기 신호 ICLK3의 타이밍도 결정된다.
여기서, 판독 데이타 Dl 및 D2를 래치 회로(19)에서 래치하기 위해서는, 시간 t1이,
가 되도록 시간d1을 결정하는 지연 소자 DL1의 지연 시간을 설정할 수 있다. 판독 데이타 Dl 및 D2를 래치 회로(20)에 래치하기 위해서는 시간 t2이,
가 되도록 시간 d2을 결정하는 지연 소자 DL2의 지연 시간을 설정하면 좋다.
이와 마찬가지로, CAS 레이텐시 = 2인 경우에, 판독 데이타 Dl 및 D2를 래치 회로(19)에 래치하기 위해서는, 시간 t1이,
가 되도록 시간 d1을 결정하는 지연 소자 DL1의 지연 시간이 설정된다.
따라서, 이 실시예에 있어서, 사이클 타임 tCK3 및 tCK2을 최소로 동작시키기 위해서는, (13) 및 (14) 식에서,
를 만족하도록 지연 소자 DL1 및 DL2의 지연 시간을 설정하면 된다.
제9도는 본 발명의 제2의 실시예의 반도체 기억 장치의 회로도이다
제9도를 참조하면, 제4도의 제1실시예의 파이프라인 제어 회로(15A) 대신에 본 발명의 제2실시예의 반도체 메모리 디바이스는 동기 신호 ICLK1, ICLK1D, 및 파이프라인 인에이블 신호 PEN2를 입력하고, 출력 R60UT을 출력하는 파이프라인 제어 회로(15C)를 갖고 있고, 동기 신호 발생 회로(16A)를 대신에 R60UT를 입력하고 동기 신호 ICLK2를 출력하는 동기 신호 발생 회로(16C)를 갖고 있다.
파이프라인 제어 회로(15C)는 동기 신호 ICLK1D와 파이프라인 인에이블 신호 PEN2를 입력하는 NAND 게이트 NA8와, NAND 게이트 NA8의 출력을 입력하고 R40UT를 출력하는 2개의 NAND 게이트 NA10 및 NA11로 이루어진 플립플롭 R4과; 동기 신호 ICLK1과 파이프라인 인에이블 신호 PEN2을 입력하는 NAND 게이트 NA9와; NAND 게이트 NA9의 출력을 입력하고 R50UT를 출력하는 2개의 NAND 게이트 NA12 및 NA13로 이루어진 플립플롭 R5과, 셋트 신호로서 NAND 게이트 NA8의 출력 및 리셋트 신호로서 NAND 게이트 NA14의 출력을 입력하고 R60UT를 출력하는 2개의 NAND 게이트 NA15 및 NA16로 이루어지는 플립플롭 R6로 구성되어 있고, 플립플롭 R4 및 R5은 NAND 게이트 NA14의 출력에 의해 리셋트된다.
또한, 동기 신호 발생 회로(16C)는 파이프라인 제어 회로(15C)의 출력 R60UT을 입력하고, 동기 신호 ICLK2를 출력하는 인버터 IV1로 구성되어 있다.
제10도을 참조하여 본 실시예의 동작을 설명하겠다.
파이프라인 인에이블 신호 PEN2가 하이 레벨이 된 후, 동기 신호 ICLKD가 로우 레벨로부터 하이레벨로 천이하면, 플립플롭 R6의 출력 R60UT이 하이 레벨에 래치되며, 동기 신호 ICLK2가 로우 레벨이 된다. 한편, 동기 신호 ICLK1D와 동기 신호 ICLK1가 로우 레벨로부터 하이 레벨로 천이하면, 플립플롭 R3의 출력 R30UT 및 플릴플롭 R4의 R4OUT도 각각 하이 레벨로 래치되고, 다음에 플립플롭 R6의-출력 R6OUT이 로우 레벨로 리셋트되어, 동기 신호 ICLK2가 하이 레벨이 된다.
제4도에서 도시한 실시예와 같이, 동기 신호 ICLK2가 하이 레벨로 되면, 래치 회로(19)로부터 판독 데이타 Dl가 출력되고 노드 B에 도달한다. 그 결과, 래치 회로(19)가 D-래치 타입의 래치 회로의 경우에는 제10도에 도시한 바와 같이, 노드 A에 데이타가 도달하는 시각에, 동기 신호 ICLK2가 로우 레벨이 되도록 지연 소자 DL1의 지연량을 조정된다.
이상 설명한 바와 같이, 데이타 전달 패스의 최소 필요 시간은 지연 소자에 의해 조정되고, 이 지연 소자로 조정한 동기 신호와, 클럭(CLK)으로부터 발생된 동기 신호 중 느린 쪽을 파이프라인 제어의 타이밍으로 사용되어, CAS 레이텐시 = 3의 사이클 타임(tCK3)을 최소로 하기 위해서 2개의 지연 소자 DL1 및 DL2의 지연 시간이 최적화되면, CAS 레이텐시 = 2의 사이클 타임(tCK2)도 최적화되어, CAS 레이텐시마다 각각 별도의 지연 소자의 지연 시간을 최적화할 필요가 없다. 그러므로, 본 발명은 설계 항목의 삭감, 및 제품의 초기 사용시 조정 항목의 삭감이라는 효과를 가져온다.
또한, 앞으로 CAS 레이텐시 = 4의 기능성을 갖는 제품을 개발시에는 CAS 레이텐시 = 4의 사이클 타임(tCK4)을 최소로 하기 위해서 3개의 지연 소자의 지연 시간을 최적화하면, CAS 레이텐시 = 3, CAS 레이텐시 = 2의 경우에도 최적화되어, 반도체 메모리 디바이스가 고속화됨에 따라서, 더욱 큰 효과를 발휘한다.
이러한 설명은 예시만을 위한 것이고 본 발명의 양호한 실시예를 특정 항목에 대해 기술하였지만, 다음의 특허 청구의 정신 및 범위를 벗어나지 않고 여러가지로 변경 및 변화할 수 있다.
Claims (11)
- 반도체 메모리 디바이스에 있어서, 외부에서 입력되는 제1클럭 및 상기 제2 및 제3클럭 중 소정의 즐럭에 동기하여 제1동기 신호 발생 수단; 상기 제1동기 신호를 소정 시간 지연시키고, 제2동기 신호로서 그 결과를 출력하는 제1지연 수단; 상기 제2동기 신호를 래치하는 제1 래치 회로 수단; 상기 제 동기 신호를 래치하는 제2래치 회로 수단; 및 상기 제1 및 제2래치 회로 수단 모두가 각각 상기 제2동기 신호 및 상기 제1동기 신호를 래치하는 것을 검출하고, 이 검출을 래치하는 제3래치 회로 수단을 적어도 구비하고, 상기 제3래치 회로 수단의 출력이 파이프라인 회로를 제어하는 반도체 메모리 디바이스.
- 제1항에 있어서, 제3래치 회로는 상기 제1 및 제2 래치 회로 수단 모두가 각각 상기 제2동기 신호 및 제1동기 신호를 래치하는 것을 검출한 다음 리셋트하는 반도체 메모리 다비이스.
- 제1항 또는 제2항에 있어서, 상기 제1클럭에 동기하여 발생되는 상기 제1동기 신호의 발생 종료 후에 인에이블되는 제1제어 신호를 출력하는 제1제어 신호 발생 회로 수단을 더 구비하고, 상기 제1 및 제2래치 회로 수단은 상기 제1제어 신호가 인에이블된 후에만 각각 제2 및 제1동기 신호를 래치하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제3래치 회로 수단의 출력을 소정 시간 지연시키고 제3동기 신호로서 그 결과를 출력하는 제2지연 회로 수단; 상기 제 동기 신호를 래치하는 제4래치 회로 수단; 상기 제3클럭에 동기하여 발생되는 상기 제1동기 신호를 래치하는 제5래치 회로 수단; 및 상기 제4 및 제5래치 회로 수단 모두가 각각 상기 제3동기 신호 및 상기 제1동기 신호를 래치하는 것을 검출하고, 이 검출을 래치하는 제6래치 회로 수단을 구비하고, 상기 제6래치 회로 수단의 출력이 파이프라인 회로를 제어하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제6의 래치 회로 수단은 상기 제4 및 제5래치 회로 수단 모두가 각각 상기 제3동기 신호 및 제1동기 신호를 래치하는 것을 검출한 다음 리셋트되는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제2클럭에 동기하여 발생되는 상기 제1동기 신호의 발생 종료 후에 인에이블되는 제2제어 신호를 출력하는 제2제어 신호 발생 회로 수단을 더 구비하고, 상기 제4 및 제5래치 회로 수단은 상기 제2제어 신호가 인에이블된 후에만 각각 상기 제3 및 상기 제1동기 신호를 래치하는 반도체 메모리 디바이스.
- 제4항에 있어서, 동작 모드를 통해 전단의 동기 신호에 의해 발생된 것과 동일한 상태로 상기 제2 또는 제4래치 회로 수단을 유지시키는 논리를 포함하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제1 및 제2래치 회로 수단의 래치는 상기 제3래치 회로 수단의 출력에 의해 리셋트되는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제4 및 제5래치 회로 수단의 래치는 상기 제6래치 회로 수단의 출력에 의해 리셋트되는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제3래치 회로 수단의 출력을 입력하고, 제4동기 신호를 발생하는 제2동기 신호 발생 회로 수단을 더 구비하고, 상기 제4동기 신호는 파이프라인 회로를 제어하고, 상기 제3래치 회로 수단의 래치를 리셋트하는 반도체 메모리 디바이스.
- 제4항에 있어서, 상기 제6래치 회로 수단의 출력을 입력하고, 제5동기 신호를 발생하는 제3동기 신호 발생 회로 수단을 더 구비하고, 상기 제5동기 신호는 파이프라인 회로를 제어하고, 상기 제6래치 회로 수단의 래치를 리셋트하는 반도체 메모리 디바이스.
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