KR970029850A - 반도체 메모리 디바이스 - Google Patents

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KR970029850A
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야스지 고시까와
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Abstract

본 발명은 반도체 메모리 디바이스는 외부로부터 입력된 제1 클럭 및 상기 제1클럭 다음에 입력되는 제2 및 제3 클럭 중 소정의 클럭과 동기되는 제1 동기 신호를 발생하여 출력하는 제1 동기 신호 발생 회로; 규정된 시간 간격만큼 상기 제1 동기 신호를 지연하고 제2 동기 신호로서의 결과를 출력하는 제1 지연회로; 상기 제2 동기 신호를 래치하는 제1 래치 회로; 상기 제1 동기 신호를 래치하는 제2 래치 회고; 및 제1 및 제2 래치 회로가 제2 동기 신호 및 제1 동기 신호 각각을 래치하는 것을 검출하고 이 검출을 래치하는 제3 래치 회로를 포함하되, 이 제3 래치 회로의 출력을 파이프라인 회로를 제어하도록 사용된다.

Description

셀프타이머를 이용한 반도체 메모리 리드/라이트 제어회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 반도체 메모리 디바이스의 제1실시예를 도시한 회로도.
제9도는 본 발명의 반도체 메모리 디바이스의 제2실시예의 회로도.

Claims (11)

  1. 반도체 메모리 디바이스에 있어서, 외부에서 입력되는 제1 클럭 및 상기 제1클럭에 계속해서 입력되는 제2 및 제3클럭중 소정의 클럭과 동기하여 제1 동기 신호를 발생하여 출력하는 제1 동기 신호 발생 수단; 상기 제1 동기 신호를 소정 기간 지연시키고, 제2 동기 신호로서의 그 결과를 출력하는 제1 지연 수단; 상기 제2 동기 신호를 래치하는 제1 래치 회로수단; 상기 제1 동기 신호를 래치하는 제2 래치 회로 수단; 및 제1 및 제2 래치 회로 수단 모두가 각각 상기 제2 동기 신호 및 제1 동기 신호 각각을 래치하는 것을 검출하고, 이 검출을 래치하는 제3 래치 회로 수단을 적어도 구비하고, 상기 제3 래치 회로수단의 출력이 파이프라인 회로를 제어하는 반도체 메모리 디바이스.
  2. 제1항 있어서, 제3 래치 회로는 상기 제1 및 제2 래치 회로 수단 모두가 각각 상기 제2 동기 신호 및 제1 동기 신호를 래치하는 것을 검출한 다음 리셋트하는 반도체 메모리 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 제1 클럭에 동기하여 발생되는 상기 제1 동기 신호의 발생 종료 후에 인에이블되는 제1 제어 신호를 출력하는 제1 제어 신호 발생 회로 수단을 더 구비하고, 상기 제1 및 제2 래치 회로 수단은 상기 제1 제어 신호가 인에이블된 후에만 각각 제2 및 제1 도기 신호를 래치하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 제3 래치 회로 수단의 출력을 소정 시간 지연시키고 제3 동기 신호로서 그 결과를 출력하는 제2 지연 회로 수단; 상기 제3 동기 신호를 래치하는 제4 래치 회로 수단; 상기 제3 클럭에 동기하여 발생되는 상기 제1 동기 신호를 래치하는 제5 래치 회로 수단; 및 상기 제4 및 제5 래치 회로 수단 모두가 각각 상기 제3 동기 신호 및 상기 제1 동기 신호를 래치하는 것을 검출하고, 이 검출을 래치하는 제6 래치 회로 수단을 구비하고, 상기 제6 래치 회로 수단의 출력이 파이프라인 회로를 제어하는 반도체 메모리 디바이스.
  5. 제4항에 있어서, 상기 제6의 래치 회로 수단은 상기 제4 및 제5 래치 회로 수단 모두가 각각 상기 제3 동기 신호 및 제1 동기 신호를 래치하는 것을 검출한 다음 리셋트되는 반도체 메모리 디바이스.
  6. 제4항에 있어서, 상기 제2 클력에 동기하여 발생되는 상기 제1 동기 신호의 발생 종료 후에 인에이블되는 제2 제어 신호를 출력하는 제2 제어 신호 발생 회로 수단을 더 구비하고, 상기 제4 및 제5 래치 회로 수단은 상기 제2 제어 신호가 인에이블된 후에만 각각 상기 제3 및 상기 제1 동기 신호를 래치하는 반도체 메모리 디바이스.
  7. 제4항에 있어서, 동작 모드를 통해 전단의 동기 신호에 의해 발생된 것과 동일한 상태로 상기 제2 또는 제4 래치 회로 수단을 유지시키는 논리를 포함하는 반도체 메모리 디바이스.
  8. 제1항에 있어서, 상기 제1 및 제2 래치 회로 수단의 래치는 상기 제3 래치 회로 수단의 출력에 의해 리셋트되는 반도체 메모리 디바이스.
  9. 제4항에 있어서, 상기 제4 및 제5 래치 회로 수단의 래치는 상기 제6 래치 회로 수단의 출력에 의해 리셋트되는 반도체 메모리 디바이스.
  10. 제1항에 있어서, 상기 제3 래치 회로 수단의 출력을 입력하고, 제4 동기 신호를 발생하는 제2 동기 신호 발생 회로 수단을 더 구비하고, 상기 제4 동기 신호는 파이프라인 회로를 제어하고, 상기 제3 래치 회로수단의 래치를 리셋트하는 반도체 메모리 디바이스
  11. 제4항에 있어서, 상기 제6 래치 회로 수단의 출력을 입력하고, 제5 동기 신호를 발생하는 제3 동기 신호 발생 회로 수단을 더 구비하고, 상기 제5 동기 신호는 파이프라인 회로를 제어하고, 상기 제6 래치 회로 수단의 래치를 리셋트하는 반도체 메모리 디바이스.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10162573A (ja) * 1996-11-29 1998-06-19 Nec Corp 半導体記憶装置
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
KR100253592B1 (ko) * 1997-06-30 2000-04-15 김영환 클럭동기 래치회로
US5953284A (en) 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
KR100496785B1 (ko) * 1997-07-24 2005-09-02 삼성전자주식회사 웨이브 파이브 라인의 데이터 구조를 갖는 동기형 반도체 메모리 장치
US5917761A (en) * 1997-11-06 1999-06-29 Motorola Inc. Synchronous memory interface
KR100265599B1 (ko) * 1997-12-31 2000-10-02 김영환 데이터 윈도우 제어장치 및 그 방법
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
WO1999050852A1 (en) * 1998-04-01 1999-10-07 Mosaid Technologies Incorporated Semiconductor memory asynchronous pipeline
US5923615A (en) * 1998-04-17 1999-07-13 Motorlola Synchronous pipelined burst memory and method for operating same
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
KR100314807B1 (ko) * 1999-12-28 2001-11-17 박종섭 반도체메모리 장치의 파이프 제어 장치
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
WO2004088667A1 (ja) * 2003-03-31 2004-10-14 Fujitsu Limited 半導体メモリ
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
JP2005141845A (ja) * 2003-11-07 2005-06-02 Fujitsu Ltd 半導体装置
US20060143330A1 (en) * 2004-12-23 2006-06-29 Oliver Kiehl Method for data transmit burst length control
FR2892069B1 (fr) 2005-10-17 2014-07-18 Pvi Poste de recharge et vehicule electrique associe
US8634245B2 (en) 2008-08-08 2014-01-21 Hynix Semiconductor Inc. Control circuit of read operation for semiconductor memory apparatus
KR100915832B1 (ko) * 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리드 동작 제어 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2138230B (en) * 1983-04-12 1986-12-03 Sony Corp Dynamic random access memory arrangements
JPS61148692A (ja) * 1984-12-24 1986-07-07 Nippon Telegr & Teleph Corp <Ntt> 記憶装置
JP3119863B2 (ja) 1990-07-04 2000-12-25 松下電器産業株式会社 無整流子直流電動機
JP2830594B2 (ja) * 1992-03-26 1998-12-02 日本電気株式会社 半導体メモリ装置
JPH06232732A (ja) 1993-02-04 1994-08-19 Hitachi Ltd 自己同期論理回路
DE69432455T2 (de) * 1993-12-16 2003-11-20 Fujitsu Ltd., Kawasaki Ausgangpuffer mit variabler Latenz und Synchronisiereinrichtung für synchronen Speicher
JP2734957B2 (ja) * 1993-12-24 1998-04-02 日本電気株式会社 半導体記憶回路の制御方法
JP3013714B2 (ja) * 1994-09-28 2000-02-28 日本電気株式会社 半導体記憶装置
US5555524A (en) * 1995-02-13 1996-09-10 Standard Microsystems Corporation Semi-synchronous dual port FIFO
US5557581A (en) * 1995-04-10 1996-09-17 Sun Microsystems, Inc. Logic and memory circuit with reduced input-to-output signal propagation delay

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DE69615783D1 (de) 2001-11-15
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EP0773548A3 (en) 1998-12-09

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