KR0146531B1 - 반도체 메모리장치 - Google Patents

Abstract

[청구범위에 기재된 발명이 속하는 기술 분야]

반도체 메모리 장치에 관한 것으로 특히 펄스제어발생기에 관한 것이다.

[발명이 해결하려고 하는 기술적 과제]

오동작을 유발할 수 있는 더미 펄스가 발생하는 것을 막고 내부전원 전압 및 온도변화 그리고 공정의 변화에 관계없이 신뢰성을 향상시킬 수 있는 장치를 제공함에 있다.

[발명의 해결방법의 요지]

클럭신호를 지연시키기 위한 지연회로들을 서로 접속함으로써 연속된 동작을 할 수 있는 펄스제어발생기를 제공함에 있다.

[발명의 중요한 용도]

반도체 메모리 장치에 사용되는 펄스제어발생기에 적합하게 사용된다.

Description

반도체 메모리 장치

제1도는 종래의 제어펄스 발생장치의 개략도 회로도이다.

제2도는 종래의 제어펄스 발생장치의 동작을 보여주는 타이밍도이다.

제3도는 본 발명에 따른 제어펄스 발생장치의 개략적 회로도이다.

제4도는 본 발명에 따른 제어펄스 발생장치의 동작을 보여주는 타이밍도이다.

본 발명은 반도체 메모리 장치에 관한 것으로 특히 외부클럭 신호에 동기를 맞추어 내부 신호를 전달하는 회로에 관한 것이다.

외부의 신호를 입력 버퍼에 래치(Latch)시켜 저장시키는 클럭신호와 상기 저장된 신호를 내부에서 사용하는 회로의 입력으로 통과시키는 클럭 신호 그리고 각종 신호들을 제어하거나 펄스신호를 만들어주기 위한 클럭신호들 사이에는 타이밍이 정교하게 있어야 하는데 그렇지 못할 경우에는 잘못된 신호들이 내부로 입력되어 오동작을 일으키거나 스피드의 지연원인이 될 수 있는 문제점이 있다.

제1도는 종래의 제어펄스 발생장치이다.

제1도를 참조하면, 다수의 외부신호들에 접속된 제어버퍼들(CB1~CBn)은 대응되는 전송게이트들(TG1~TGn)의 제1입력단자에 접속되고, 외부클럭신호에 접속된 제1, 2펄스발생기(1, 2)는 제1, 2지연회로에 각각 접속되고, 상기 제1펄스발생기(1)과 제1지연회로(3) 사이의 노드(N1)는 상기 전송게이트들(TG1~TGn)의 제2입력단자에 접속되고, 또한 상기 노드(N1)는 인버어터(5)를 통하여 제3입력단자에 접속되고, 상기 전송게이트들(TG1~TGn)의 출력단자는 대응되는 제1데이타 래치들(L1~Ln)을 통하여 제어논리회로부(6)에 접속되고, 상기 제어논리회로부(6)는 제2전송게이트(7)의 제1입력단자에 접속되고, 상기 제1지연회로(3)는 상기 제2전송게이트(7)의 제2입력단자에 접속되고, 또한 상기 제1지연회로(3)는 인버어터(8)를 통하여 제3입력단자에 접속된다. 상기 제2전송게이트(7)의 출력단자는 제2데이타 래치(9)를 통하여 낸드게이트(10)의 한 입력단자에 접속되고, 또한 상기 제2지연회로(4)는 상기 낸드게이트(10)의 다른 입력단자에 접속된 구조를 가지는 종래의 상기 제어펄스 발생장치(100)의 동작은 제2도와 함께 살펴볼 것이다.

제2도는 종래의 기술에 따른 제어펄스 발생장치의 동작을 보여주는 타이밍도이다.

제2도를 참조하면, 상기 외부클럭신호에 의해 발생된의 동작을 살펴보면, 상기 클럭신호의 A, B, C신호는 상기 클럭신호에 비해 빠르게 반전되었을때이고, 상기 클럭신호의 A신호는 상기 클럭신호에 비해 빠르게 반전되었을때이고, 상기 클럭신호의 B신호는 정상적으로 반전되었을때이고 상기 클럭신호의 C신호는 상기 클럭신호에 비해 느리게 반전되었을때를 나타낸 것이다.

상기 외부신호들이 로우(Low)에서 하이(High)로 반전되었을때 상기 제1펄스발생기(1)를 통과한 클럭신호는 온 구간인데 이 구간에서 상기 클럭신호는 대응되는 상기 제1전송게이트들(TG1~TGn)을 통과하여 상기 데이타 래치들(L1~Ln)에 일시저장되고 상기 일시저장된 데이타들이 제어논리회로부(6)를 통과한다. 이때 상기 클럭신호가 상기 지연회로를 통과한 클럭신호는 상기 제2전송게이트(7)를 오프(OFF)시키고 있으므로 데이타는 상기 제2전송게이트(7)를 통과하지 못한다. 상기 클럭신호가 온상태에서 오프상태로 반전되면 상기 제1전송게이트들(TG1~TGn)은 오프되고, 상기 클럭신호는 온상태가 되어 상기 제2전송게이트(7)를 온상태로 바뀌게 되어 상기 제어논리회로부(6)의 출력이 상기 제2데이타 래치(9)로 일시저장된다. 상기 제2데이타 래치(9)로부터의 출력을 제1입력단자로 입력되고 상기 클럭신호가 상기제2펄스발생기(2)와 상기 제2지연회로(4)를 통하여 발생된 클럭신호를 제2입력단자로 입력된 두 신호를 조합하여 상기 제어 펄스발생기(100)의 출력인 클럭신호를 출력해낸다. 상기 제2데이타 래치(9)와 상기 낸드게이트의 한입력단자사이의 노드A가 로우에서 하이로 전환되어 있으므로 상기 클럭신호의 A, B조건에서는 정상적으로 출력되고 상기 클럭신호의 C조건에서는 스피드가 지연된다.

상기 외부신호가 하이에서 로우로 반전될 경우에는, 상기 노드A까지 통과하는 경로는 상기 로우에서 하이로 반전될 경우와 동일하며 상기 노드A에 도착한 클럭신호의 A조건에서는 상기 클럭신호가 상기 제2데이타 래치를 통과한 출력보다 빨리 하이로 전환되어 상기 두 신호가 동시에 하이로 되는 구간이 발생하여 그 만큼의 원하지 않는 더미펄스(Dummy Pulse)가 발생하며, 상기 더미 펄스는 내부 CKT로 통과하여 제어신호 작용하게 되며 이로인해 원하지 않는 외부신호를 내부로 통과시켜 오동작을 일으키게 되는 문제점을 가지게 된다.

따라서 본 발명의 목적은 오동작을 유발할 수 있는 더미 펄스가 발생하는 것을 막기위한 장치를 제공함에 있다.

본 발명의 다른 목적은 내부전원전압, 온도변화 및 공정의 변화에 관계없이 신뢰성을 향상시킬 수 있는 장치를 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 외부신호를 입력하기위한 다수개의 제어버퍼와, 상기 제어버퍼들을 통과한 신호를 1차 클럭신호에 의해 온 혹은 오프되는 다수개의 제1전송게이트와, 상기 제1전송게이트들의 출력신호를 저장하기위한 다수개의 제1데이타 래치와, 상기 제1데이타 래치들의 출력신호를 조합하여 전달하기 위한 제어논리회로부와, 상기 제어논리회로부를 통과한 신호가 상기 1차 클럭신호를 제2지연회로에 의해 지연시킨 2차 클럭신호에 의해 온 혹은 오프되는 다수개의 제2전송게이트와, 상기 제2전송게이트의 출력신호를 저장하기위한 제2데이타 래치와, 상기 2차 클럭신호를 제2지연회로에 의해 지연시킨 3차 클럭신호와 상기 제2데이타 래치의 출력신호를 입력으로 하는 낸드게이트를 구비함을 특징으로 하는 펄스제어발생장치를 가지는 것을 특징으로 한다.

이하 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제3도를 참조하면, 상기 외부신호들과 출력인 상기 클럭신호사이에 접속관계는 제1도에서와 동일한데 개선된 것은 내부의 제어신호를 만들어주기위한 상기 클럭신호가 클럭신호들과의 경로가 달라 발생된 더미 펄스를 막기위해 상기 클럭신호발생경로를 상기 클럭신호들와 동일한 경로를 사용하였다. 상기 동일한 경로는 외부클럭신호를 입력으로 하는 상기 제1펄스 발생기(1)와 접속된 상기 제1지연회로(3)는 상기 제2지연회로(4)와 접속되어 있다. 또한 상기 제1지연회로(3)와 상기 제2지연회로(4) 사이의 노드(N2)는 상기 제2전송게이트(9)의 제2입력단자에 접속되고, 또한 상기 노드(N2)는 인버어터(5)를 통하여 제3입력단자에 접속된다. 상기 제2지연회로는 상기 낸드게이트(10)의 한 입력단자에 접속된다.

본 발명의 실시예에 따른 제어펄스 발생장치(200)의 동작은 제4도와 함께 살펴볼 것이다.

제4도는 본 발명에 따른 제어펄스 발생장치의 동작을 보여주는 타이밍도이다.

제4도를 참조하면, 외부신호들이 로우에서 하이로 또는 하이에서 로우로 반전될때, 상기 클럭신호온구간에서 제3도의 제어버퍼들(CB1~CBn)을 거친 신호는 대응되는 상기 제1전송게이트들(TG1~TGn)를 통과하여 제1데이타 래치들(L1~Ln)에 각각 저장되고, 그 저장된 신호들은 제어논리회로부(6)를 거치게되고 이때 상기 클럭신호는 오프구간이므로 상기 제어논리회로부(6)를 거친 신호는 내부로 전달되지 않는다. 한편 상기 클럭신호가 온구간에서 오프구간으로 바뀌고, 상기 클럭신호가 오프구간에서 온구간으로 바뀌면 상기 제어논리회로부(6)를 거친 신호는 상기 제2전송게이트(7)를 거쳐 상기 제2데이타 래치(9)에 저장된다. 이 저장된 신호가 상기 노드A를 거쳐 상기 낸드게이트(10)의 한 입력단자로 입력되고, 상기 클럭신호는 상기 낸드게이트(10)의 다른 입력단자로 입력되는데 이 두 신호를 합성한 출력를 내부 제어신호로 사용한다. 이때 상기 클럭신호는 상기 클럭신호가 상기 제1지연회로(3)를 거친신호이고, 상기 클럭신호는 상기 클럭신호가 상기 제2지연회로(4)를 거친신호로서 전원전압의 변화 및 온도변화 또는 공정변화가 생겨도 항상 상기 클럭신호와 상기 클럭신호사이의 타이밍 마진(Margin)은 항상 일정하여 상기 클럭신호의 온구간에 상기 노드A로 전달되는 신호화 상기 출력은 내부 회로의 제어신호로 사용되며 조건에 따라 외부신호를 통과시키기도 한다.

전술한 바와같이 본 발명에 따른 제어펄스 발생장치의 오동작을 유발할 수 있는 더미 펄스가 발생하는 것을 막을 수 있는 이점을 갖는다. 또한 내부전원전압 및 온도변화 그리고 공정의 변화에 관계없이 신뢰성을 향상시킬 수 있는 이점을 갖는다.

Claims (5)

1. 반도체 메모리 장치에 있어서, 외부신호들을 입력하기위한 다수개의 제어버퍼와, 상기 제어버퍼들을 통과한 신호를 1차 클럭신호에 의해 온 혹은 오프되는 다수개의 제1전송게이트와, 상기 제1전송게이트들의 출력신호를 저장하기위한 다수개의 제1데이타 래치와, 상기 제1데이타 래치들의 출력신호를 조합하여 전달하기 위한 제어논리호로부와, 상기 제어논리회로부를 통과한 신호가 상기 1차 클럭신호를 제1지연회로에 의해 지연시킨 2차 클럭신호에 의해 온 혹은 오프되는 다수개의 제2전송게이트와, 상기 제2전송게이트의 출력신호를 저장하기위한 제2데이타 래치와, 상기 2차 클럭신호를 제2지연회로에 의해 지연시킨 3차 클럭신호와 상기 제2데이타 래치의 출력신호를 수신하고 조합하여 제어펄스를 출력하는 디코딩부를 구비함을 특징으로 하는 제어펄스발생장치.
2. 제1항에 있어서, 상기 제2지연회로는 상기 제2데이타 래치에서 출력되는 신호와 지연타이밍을 일치시키기 위해 상기 2차 클럭신호를 상기 디코딩부의 전단에서 소정 지연하여 상기 3차 클럭신호를 발생함을 특징으로 하는 제어펄스 발생장치.
3. 제1항에 있어서, 상기 디코딩부는 낸드게이트임을 특징으로 하는 제어펄스발생장치.
4. 반도체 메모리 장치의 펄스제어발생장치에 있어서; 외부신호들에 각기 응답하여 동작신호들을 발생하는 제어버퍼들에 연결되고 외부클럭에 응답하여 1차클럭신호를 발생하는 펄스발생기의 출력단에 연결된 제1전송게이팅부의 출력신호들은 각기 조합하여 출력하는 제어논리회로부와; 상기 1차클럭신호를 지연하여 상기 제어논리회로부의 출력타이밍과 동일한 시점에서 2차클럭신호를 제공하는 제1지연부와; 상기 제어논리회로부의 출력조합신호를 상기 2차 클럭신호에 응답하여 전송하는 제2전송게이팅부와; 상기 2차클럭신호를 지연하여 상기 제2전송게이팅부의 출력타이밍과 일치시켜 3차클럭신호들로서 출력하는 제2지연부와; 상기 제2지연부 및 상기 제2전송게이팅부의 출력들을 동일한 시점에서 수신조합하여 출력펄스를 생성하는 게이팅 소자를 적어도 가짐을 특징으로 하는 제어펄스발생장치.
5. 제4항에 있어서, 상기 게이팅 소자가 2입력 낸드게이트임을 특징으로 하는 제어펄스발생기.