KR100304282B1 - 반도체 장치의 입력 버퍼 - Google Patents

반도체 장치의 입력 버퍼 Download PDF

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Abstract

본 발명은 반도체 메모리 장치에서 입력 신호를 처리하는 입력 버퍼에 관한 것으로, 특히 입력 버퍼로 입력된 신호를 저장하는 레지스터에 클럭 제어 장치를 추가하여 셋-업 타임과 홀드 타임의 마진을 개선함으로써, 높은 주파수에서도 안정적으로 동작할 수 있도록, 외부 제어 신호를 내부 CMOS 로직 상태의 신호로 변환시켜 전달해주는 제 1 버퍼부(10)와 ; 내부 클럭의 셋-업/홀드 타임을 보장하도록 상기 제 1 버퍼부(10)로 부터 전달된 신호의 전달 시간을 조절하는 지연 회로부(20) ; 상기 지연 회로부(20)를 통하여 셋-업 및 홀드 타임이 조절된 내부 입력 신호를 레지스터(40)에 전달하는 제 2 버퍼부(30) ; 및 제 1 내부 클럭(i1clk)과 상기 레지스터(40)에 입력된 신호의 저장을 알리는 출력 신호(out, outb)를 이용하여 제 2 내부 클럭(i2clk)을 생성하는 클럭 제어부(50)를 포함하여 구성한 반도체 장치의 입력 버퍼에 관한 것이다.

Description

반도체 장치의 입력 버퍼
본 발명은 반도체 메모리 장치에서 입력 신호를 처리하는 입력 버퍼에 관한 것으로, 특히 입력 버퍼로 입력된 신호를 저장하는 레지스터에 클럭 제어 장치를 추가하여 셋-업 타임과 홀드 타임의 마진을 개선함으로써, 높은 주파수에서도 안정적으로 동작할 수 있도록 한 반도체 장치의 입력 버퍼에 관한 것이다.
현재 가장 널리 제조되는 반도체 장치는, 실리콘 웨이퍼에 CMOS 제조 공정 기술을 이용하여 피형 모스 트랜지스터(PMOS) 및 엔형 모스 트랜지스터(NMOS)를 형성하여 로직 및 회로를 구성하고, 각 단위 칩을 패키지 형태로 제작하여 범용 및 특수한 기능을 수행하는 전기 장치를 의미한다.
반도체 패키지는 플래스틱 성분의 몸체와, 회로 및 로직이 형성된 칩을 구동 시키기 위한 전원 연결 단자와, 데이터의 입출력 및 어드레스 신호 등을 포함하는 제어 신호가 입출력되는 단자들로 구성된 외부 형태를 갖는다.
컴퓨터의 내부 기억 장치로 널리 사용되고 있는 싱크로너스 디램의 구현 예를 통하여 본 발명의 기술 분야를 설명하겠다.
일반적으로 컴퓨터의 내부 부품 소자들을 구동함에 있어 동작의 시간적 기준이 되는 클럭이 존재한다.
클럭이란 일정한 시간 간격을 가지고 "하이" 상태와 "로우" 상태를 번갈아가면서 진행하는 이진 신호의 흐름을 말한다.
"로우" 상태에서 "하이" 상태로 전환되는 시점부터 다음 "로우" 상태에서 다음 "하이" 상태로 전환되는 시점까지를 주기라고 부르고, 그 주기의 역수를 주파수라고 부른다.
그리고, "로우" 상태에서 "하이" 상태로 전환되는 시점을 포지티브 에지(Positive Edge) 혹은 상승 에지(Rising Edge)라고 부르고, 반대로 "하이" 상태에서 "로우" 상태로 전환되는 시점을 네가티브 에지(Negative Edge) 혹은 하강 에지(Falling Edge)라고 부른다.
클럭과 동기하여 동작하는 반도체 장치들은, 컴퓨터 주 클럭(Master Clock)을 입력으로 하는 클럭 버퍼와, 데이터의 입출력을 담당하는 데이터 입출력 버퍼, 어드레스를 지정하기 위한 어드레스 입력 버퍼, 및 반도체 장치에 동작 명령을 입력하기 위한 각종 제어 신호 버퍼를 갖추고 있다.
클럭과 동기한다(Synchronous)는 의미는, 클럭의 상태가 변환되는 포지티브 에지 혹은 네가티브 에지를 중심으로, 일정한 시간 간격 규칙을 가지고 입출력 데이터 혹은 기타 제어 신호들이 칩의 외부와 내부 사이를 오고 갈 때, 클럭에 동기되었다고 말한다.
따라서, 메모리를 포함한 모든 동기식 반도체 장치들은 항상 주 클럭을 입력으로 하여, 칩 내부에서 내부 클럭을 만들고 이 내부 클럭은 칩 내부의 로직들을 단속하도록 설계된다.
입력 버퍼의 기능은 크게 두가지로 나뉜다.
하나는 반도체 장치의 외부 신호를 전달해주는 버스의 로직 상태를 반도체 장치의 내부에 적합한 CMOS 로직 상태로 변환시켜 주는 기능과, 다른 하나는 반도체 장치 내부의 로직 상태로 전환되어 입력된 이진 신호를 저장하는 레지스터 기능으로 나눌 수 있다.
싱크로너스 디램의 경우, 모든 데이터 및 어드레스 그리고 제어 신호의 입력은 시스템에서 공급하는 주 클럭의 포지티브 에지에 동기하여 입력 데이터가 칩의 내부로 전달되도록 요구 받는다.
따라서, 칩의 단자를 통하여 전달되는 모든 입력 신호들은 클럭의 포지티브 에지가 발생하는 시간을 중심으로 일정한 시간 규정을 지켜야 된다.
포지티브 에지 방식을 사용하는 경우, 입력 신호(SIG)는 외부 클럭 신호(CLK)의 포지티브 에지를 중심으로 셋-업 타임(Set-up Time 이하 ts 라 칭함)과 홀드 타임(Hold Time 이하 th 라 칭함)을 준수하여, 미리 앞서서 입력되어야 하고 또한 유지되어야 한다.
클럭 버퍼를 경유하여 입력된 외부 주 클럭은, 칩 내부에서 내부 클럭으로 전환되어 모든 로직의 기준 펄스로서 작용하게 된다.
내부 클럭 신호(i1clk)를 만드는데 소요된 시간이 딜레이 타임(Delay Time 이하 td 라 칭함)이다.
따라서, 칩에 인가되는 클럭을 제외한 모든 입력 신호들은 내부 레지스터에 입력되기 직전 및 직후에 내부 셋-업/홀드 타임(tis/tih)을 충분히 확보할 수 있도록 설계되어야 한다.
일반적인 입력 버퍼의 블록 구조는 도 1 에 도시된 바와 같이, 외부 제어 신호를 내부 CMOS 로직 상태의 신호로 변환시켜 전달해주는 제 1 버퍼부(1)와 ; 내부 클럭의 셋-업/홀드 타임을 보장하도록 상기 제 1 버퍼부(1)로 부터 전달된 신호의 전달 시간을 조절하는 지연 회로부(2) ; 및 상기 지연 회로부(2)를 통하여 셋-업 및 홀드 타임이 조절된 내부 입력 신호를 레지스터(4)에 전달하는 제 2 버퍼부(3)로 구성되어 있다.
상기 입력 버퍼는, 내부 클럭 펄스 신호가 포지티브 방향으로 발생하였을 때만 동작하고, 내부 클럭 펄스 신호가 "로우" 상태를 유지하는 기간 동안은 "로우" 신호 데이터를 유지하도록 설계되었다.
도 2 의 (가) 내지 (마)는 상기와 같이 동작하는 종래 입력 버퍼의 입출력 파형도로서, 내부 클럭 펄스 발생과 입력 버퍼 및 레지스터 동작과의 타이밍 관계 및 결과 신호를 잘 보여주고 있다.
외부 입력 신호로 부터 지연 회로부(2)를 지나 레지스터(4)의 입력단으로 전달된 신호가 in2 및 inb2 신호이다.
결국 이 신호가 내부 셋-업 타임과 내부 홀드 타임을 확보하고 대기하는 동안, 내부 클럭 펄스 신호(i1clk)가 활성화되어 out 및 outb 형태로 레지스터(4)에 저장된다.
내부적으로 입력 신호가 보다 더 많은 셋-업 및 홀드 타임을 확보하기 위해서는 내부 클럭 펄스의 폭이 보다 더 작아질 필요가 있다.
즉, 홀드 타임 측면에서 관찰하면 다음과 같다.
입력 신호가 레지스터(4)의 입력단에 셋-업 타임을 가지고 이미 도착되어 있고, 내부 클럭 펄스 신호가 "하이" 상태로 활성화되어 있다.
그리하면 입력 신호는 레지스터(4)에 저장된다.
그리고, 이와 같이 입력 신호를 저장시키는 동작이 완료되기 위해서는 내부 클럭 펄스 신호가 활성화 되어있는 구간 동안 입력 신호가 유지되어야 한다.
입력 신호가 유지되어야 할 시간은 최소 홀드 타임이 되는 것이고, 내부 클럭 펄스 폭이 커 진다면 보다 더 큰 홀드 타임이 필요하다.
만일, 보다 더 큰 홀드 타임 확보가 어렵다면, 반대로 셋-업 타임이라도 희생을 해야한다.
만일 셋-업 타임의 희생도 불가능하다면, 셋-업 타임과 홀드 타임의 스펙(spec) 기준을 더 증가시켜야 한다.
즉, ts + th = signal window 이므로, 신호 입력에 필요한 최소 시간이 증가하여 최대 가능 주파수가 감소하게 된다.
여기서, 내부 클럭 펄스의 폭을 보다 더 감소시킬 수 없는가 살펴보자.
도 3 은 클럭 버퍼(15)와 내부 클럭 펄스 발생기(25) 및 내부 클럭이 전달되는 버스 구조(35)와 입력 버퍼 등과 같이 내부 클럭 펄스를 이용하여 동작 시간을 결정하는 종속 로직 및 회로가 묘사되어 있다.
즉, 주기적으로 "하이" 상태와 "로우" 상태를 번갈아 전이하는 도 2 의 (가)와 같은 클럭(CLK)을 입력받은 클럭 버퍼(15)는, 내부 클럭 펄스를 형성하기 위한 동기 신호인 클럭 신호를 펄스 발생기(25)로 인가하여 내부 클럭 펄스 신호(i1clk)를 만든다.
한편, 반도체 소자에서 외부와 입/출력을 담당하는 단자 및 패드는 칩의 일정한 축을 중심으로 분배되어 있기 마련이다.
따라서, 입력 버퍼들 또한 일정한 축을 중심으로 배열될 수 밖에 없다.
이러한 현상은 일정한 면적을 메모리 셀 영역으로 확보하고 있는 반도체 메모리 장치에서 더욱 그러하다.
따라서, 펄스 발생기로 부터 가까운 곳에 위치한 입력 버퍼 및 가장 먼 곳에 위치한 입력 버퍼의 입력 동작 시간을 모두 고려해야 한다.
그러면, 자연스럽게 펄스 폭은 커지게 된다.
한편, 먼 거리를 이동하는 펄스 폭이 일정 기준 이하로 작아지게 된다면, 전송 버스의 임피던스에 의하여 보다 먼 거리에서 펄스 폭은 더욱 작아지고, 포지티브 피크 영역이 줄어들게 되어 완전한 입력 동작을 기대할 수 없어진다.
따라서, 내부 클럭 펄스의 폭은 필요 이상으로 커질 수 밖에 없어진다.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점 들을 해소시키기 위하여 창안된 것으로, 입력 버퍼로 입력된 신호를 저장하는 레지스터에 클럭 제어 장치를 추가하여 셋-업 타임과 홀드 타임의 마진을 개선함으로써, 높은 주파수에서도 안정적으로 동작할 수 있도록 한 반도체 장치의 입력 버퍼를 제공하는데 그 목적이 있다.
도 1 은 일반적인 반도체 장치의 입력 버퍼 블록 구성도,
도 2 의 (가) 내지 (마)는 도 1 에 대한 각부 입출력 타이밍도,
도 3A 및 3B 는 도 1 의 레지스터로 입력되는 내부 클럭 신호의 발생과정을 도시한 블록도,
도 4 는 본 발명에 따른 반도체 장치의 입력 버퍼 블록 구성도,
도 5 는 도 4 에 대한 내부 회로 구성도,
도 6 의 (가) 내지 (바)는 도 4 에 대한 각부 입출력 타이밍도이다.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 제 1 버퍼부 20 : 지연 회로부
30 : 제 2 버퍼부 40 : 레지스터
50 : 클럭 제어부
상기한 바와 같은 목적을 달성하기 위하여 본 발명은, 외부 제어 신호를 내부 CMOS 로직 상태의 신호로 변환시켜 전달해주는 제 1 버퍼부와 ; 내부 클럭의 셋-업/홀드 타임을 보장하도록 상기 제 1 버퍼부로 부터 전달된 신호의 전달 시간을 조절하는 지연 회로부 ; 상기 지연 회로부를 통하여 셋-업 및 홀드 타임이 조절된 내부 입력 신호를 레지스터에 전달하는 제 2 버퍼부 ; 및 제 1 내부 클럭(i1clk)과 상기 레지스터에 입력된 신호의 저장을 알리는 출력 신호(out, outb)를 이용하여 제 2 내부 클럭(i2clk)을 생성하는 클럭 제어부를 포함하여 구성함을 특징으로 한다.
본 발명에 따른 동작 원리를 상세히 설명하면 다음과 같다.
본 발명에서는 입력 버퍼의 레지스터 부분에서 사용되어지는 내부 클럭 펄스를 입력 신호의 저장 여부를 판단하는 신호를 이용하여 제어하는 방식을 개발하였다.
첫 번째 내부 클럭 신호는, 기술적 한계때문에 큰 펄스 폭을 갖는다.
따라서, 입력 버퍼 및 레지스터에서 상기 클럭을 제어하여 펄스 폭이 작은 새로운 내부 클럭을 만들어, 이 신호로 하여금 레지스터의 입력 신호 진입을 단속하도록 처리하였다.
도 4 는 본 발명에 따른 반도체 장치의 입력 버퍼 블록 구성도로서 이에 도시한 바와 같이, 외부 제어 신호를 내부 CMOS 로직 상태의 신호로 변환시켜 전달해주는 제 1 버퍼부(10)와 ; 내부 클럭의 셋-업/홀드 타임을 보장하도록 상기 제 1 버퍼부(10)로 부터 전달된 신호의 전달 시간을 조절하는 지연 회로부(20) ; 상기 지연 회로부(20)를 통하여 셋-업 및 홀드 타임이 조절된 내부 입력 신호를 레지스터(40)에 전달하는 제 2 버퍼부(30) ; 및 제 1 내부 클럭(i1clk)과 상기 레지스터(40)에 입력된 신호의 저장을 알리는 출력 신호(out, outb)를 이용하여 제 2 내부 클럭(i2clk)을 생성하는 클럭 제어부(50)를 포함하여 구성한다.
상기 클럭 제어부(50)는 도 5 에 도시한 바와 같이, 상기 레지스터(40)의 출력 신호(out, outb)를 논리 조합하는 제 1 논리 소자(NOR 51)와 ; 상기 제 1 논리 소자(NOR 51)의 출력을 제 1 내부 클럭(i1clk)과 논리 조합하는 제 2 논리 소자(NAND 51) ; 및 상기 제 2 논리 소자(NAND 51)의 출력을 반전시켜 제 2 내부 클럭(i2clk)을 출력하는 인버터 게이트(I51)를 포함하여 구성한다.
먼저, 레지스터(40)에 아직 도 6 의 (나)와 같이 입력 신호가 인가되지 않았을 때는 상기 레지스터(40)의 출력 신호(out 및 outb)는 도 6 의 (바)와 같이 "로우" 상태를 유지며, 클럭 제어부(50)의 제 1 논리 소자인 노아 게이트(NOR51)로 입력된다.
이때, 도 6 의 (다)와 같이 제 1 내부 클럭(i1clk)이 클럭 제어부(50)의 제 2 논리 소자인 낸드 게이트(NAND51)로 인가되면, 상기 낸드 게이트(NAND51) 및 인버터 게이트(I51)의 논리곱 연산 논리에 의해 도 6 의 (라)와 같이 제 2 내부 클럭(i2clk)으로 그대로 전달되므로, 두 펄스 신호는 같은 위상의 포지티브 에지를 갖는다.
따라서, 상기 제 2 내부 클럭(i2clk)이 활성화 되었고, 이 신호는 즉시 상기 제 2 버퍼부(30) 및 레지스터(40)의 스위치를 오픈시켜, 상기 레지스터(40)에 입력 신호가 저장되도록 작용한다.
상기와 같이 레지스터(40)에 입력 신호가 저장되면, 레지스터(40)의 출력 신호(out 및 outb) 중에서 어느 한 개의 신호가 도 6 의 (바)와 같이 로직 "하이" 상태로 전이하게 된다.
상기와 같이 "하이"로 전이된 레지스터(40)의 출력 신호(out 및 outb)는 클럭 제어부(50)의 제 1 논리 소자인 노아 게이트(NOR51)로 입력되고, 상기 클럭 제어부(50)의 제 2 논리 소자인 낸드 게이트(NAND51)의 일측 입력으로 입력되는 도 6 의 (다)와 같은 제 1 내부 클럭(i1clk)의 흐름을 차단하여, 상기 낸드 게이트(NAND51)의 출력은 인버터 게이트(I51)를 통하여 도 6 의 (라)와 같이 제 2 내부 클럭(i2clk)을 오프시킨다.
따라서, 도 6 의 (라)에 도시한 바와 같이 상기 제 2 내부 클럭(i2clk)의 펄스 폭을 감소시킨 결과를 가져오게 되어, 감소된 시간만큼 더 셋-업 타임 및 홀드 타임에 대한 시간 여유를 확보하게 된다.
상기와 같이 축소된 제 2 내부 클럭(i2clk)에 의하여 내부 홀드 타임(tih)이 작아짐을 관찰할 수 있다.
따라서, 상기와 같이 축소된 내부 홀드 타임(tih)은 지연 회로부(20)를 조작하여 내부 셋-업 타임(tis)과 잉여 시간을 나누어 가지므로, 안정된 셋-업/홀드 타임의 조정 마진을 확보하게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은, 클럭에 동기하여 입력 신호를 전달 받는 반도체 장치의 입력 버퍼로 입력된 신호를 저장하는 레지스터에 클럭 제어 장치를 추가하여 셋-업 타임과 홀드 타임의 마진을 개선할 수 있으며, 이로 인하여 높은 주파수에서도 안정적으로 동작할 수 있는 효과가 있다.
또한, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 외부 제어 신호를 내부 CMOS 로직 상태의 신호로 변환시켜 전달해주는 제 1 버퍼부와 ;
    내부 클럭의 셋-업/홀드 타임을 보장하도록 상기 제 1 버퍼부로 부터 전달된 신호의 전달 시간을 조절하는 지연 회로부 ;
    상기 지연 회로부를 통하여 셋-업 및 홀드 타임이 조절된 내부 입력 신호를 레지스터에 전달하는 제 2 버퍼부 ; 및
    제 1 내부 클럭(i1clk)과 상기 레지스터에 입력된 신호의 저장을 알리는 출력 신호(out, outb)를 이용하여 제 2 내부 클럭(i2clk)을 생성하는 클럭 제어부를 포함하여 구성한 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  2. 제 1 항에 있어서,
    상기 클럭 제어부는,
    상기 레지스터의 출력 신호(out, outb)를 논리 조합하는 제 1 논리 소자와 ;
    상기 제 1 논리 소자의 출력을 제 1 내부 클럭(i1clk)과 논리 조합하는 제 2 논리 소자 ; 및
    상기 제 2 논리 소자의 출력을 반전시켜 제 2 내부 클럭(i2clk)을 출력하는 인버터 게이트를 포함하여 구성한 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  3. 제 2 항에 있어서,
    상기 제 1 내부 클럭(i1clk)은,
    외부 클럭의 포지티브 에지에 동기하여 생성되는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  4. 제 2 항에 있어서,
    상기 제 1 내부 클럭(i1clk)은,
    외부 클럭의 네가티브 에지에 동기하여 생성되는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  5. 제 2 항에 있어서,
    상기 제 1 내부 클럭(i1clk)은,
    외부 클럭의 포지티브 에지와 네가티브 에지에 동기하여 생성되는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
  6. 제 2 항에 있어서,
    상기 제 1 내부 클럭(i1clk)은,
    상기 제 2 내부 클럭(i2clk)의 펄스 폭보다 펄스 폭이 크게 생성되는 것을 특징으로 하는 반도체 장치의 입력 버퍼.
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