KR20010004018A

KR20010004018A - 동기식 메모리소자의 데이터 입력제어회로

Info

Publication number: KR20010004018A
Application number: KR1019990024603A
Authority: KR
Inventors: 한상신
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1999-06-28
Filing date: 1999-06-28
Publication date: 2001-01-15
Also published as: KR100575860B1

Abstract

본 발명은 클럭의 주기가 짧은 경우에도 유효한 데이터를 안정적으로 입력할 수 있는 동기식 메모리소자의 데이터 입력 제어장치에 관한 것이다.

본 발명의 데이터 입력 제어장치는 내부클럭신호에 동기되어 데이터를 입력하는 데이터 입력버퍼와; 내부 클럭신호와 기입명령어를 입력하여 데이터 입력 스트로브신호를 발생하는 데이터 입력 스트로브 발생기와; 상기 데이터 입력 스트로브 발생기로부터 발생된 데이터 입력 스트로브신호에 따라 상기 데이터 입력버퍼로부터 인가되는 데이터를 전달하기 위한 제1패스 게이트와; 상기 제1패스 게이트를 통해 전달된 데이터를 래치하기 위한 제1래치와; 상기 제1래치에 저장된 데이터를 상기 데이터 입력 스트로브 발생기로부터 발생된 데이터 입력 스트로브신호에 따라 전달하기 위한 제2패스 게이트와; 상기 제2패스 게이트를 통해 전달된 데이터를 래치하기 위한 제2래치와; 상기 제2래치에 저장된 데이터를 상기 글로벌 I/O 라인으로 제공하기 위한 데이터 드라이버를 포함한다.

Description

동기식 메모리소자의 데이터 입력제어회로{Data input control circuit in synchronous memory device}

본 발명은 동기식 메모리소자에 관한 것으로서, 보다 구체적으로는 클럭신호의 주기가 짧은 경우에도 유효한 데이터를 안정적으로 입력하기 위한 데이터 입력 제어장치에 관한 것이다.

도 1은 종래의 동기식 메모리소자에 있어서, 데이터 입력 제어장치의 블록도를 도시한 것이다. 도 1을 참조하면, 종래의 데이터 입력 제어장치는 내부클럭신호(int_clk)에 동기되어 입력 데이터를 입력하는 데이터 입력버퍼(10)와, 내부 클럭신호(int_clk)와 기입명령어(write command)를 입력하여 데이터 입력 스트로브신호를 발생하는 데이터 입력 스트로브 발생기(20)와, 상기 데이터 입력 스트로브 발생기(20)로부터 발생된 데이터 입력 스트로브신호(din_stb)에 따라 상기 데이터 입력버퍼(10)로부터 인가되는 데이터를 전달하기 위한 패스 게이트(30)와, 상기 패스 게이트(30)를 통해 전달된 데이터를 래치하기 위한 래치(40)와, 상기 래치(40)에 저장된 데이터를 클로벌 I/O 라인으로 제공하기 위한 데이터 드라이버(50)를 포함한다.

상기한 바와같은 종래의 데이터 입력 제어장치는 도 2를 참조하면, 데이터(DATA)를 외부클럭신호(ext_clk)로부터 내부에서 발생된 내부클럭신호(int_clk)의 상승에지에 동기되어 데이터 입력버퍼(10)에 래치한다. 데이터 입력 스트로브 발생기(20)는 기입 명령어(write command)와 내부클럭신호(int_clk)를 입력하여 데이터 입력 스트로브신호(din_stb)를 발생한다.

데이터 입력버퍼(10)에 래치된 데이터 즉, 노드 A(NA)의 데이터는 상기 데이터 입력 스트로브 발생기(20)로부터 발생되는 스트로브신호(din_stb)에 의해 패스 게이트(30)가 인에이블되어 래치(40)에 래치된다. 래치(40)에 래치된 데이터는 데이터 드라이버(50)를 통해 클로벌 I/O 라인으로 데이터가 전달된다.

그러나, 상기한 바와같은 종래의 데이터 입력제어장치는 내부클럭신호(int_clk)의 주기가 짧아지면 데이터 입력버퍼(10)를 통과한 노드 A의 데이터의 주기도 짧아지게 되지만, 데이터 입력 스트로브 발생기(20)로부터 발생되는 데이터 입력 스트로브신호(din_stb)는 일정폭과 주기를 갖게 된다.

이와같이 데이터 입력 스트로브신호(din_stb)가 일정폭과 주기를 갖는 것은 /ras, /cas, /we 와 같은 제어신호등이 전달되어 기입 명령어를 발생하는 시간과 데이터 데이터 입력 스트로브 발생기(20)에서 데이터 입력 스트로브신호(din_stb)를 발생하는데 일정한 딜레이가 발생하기 때문이다. 또한, 칩사이즈가 커지고 데이터간 딜레이가 일정하지 않기 때문에 모든 데이터가 안정되게 동작하기 위해서는 데이터 입력 스트로브신호는 어느정도 마진을 갖는 폭을 갖어야 하기 때문이다.

상기한 바와같이 클럭신호(int_clk)의 주기가 짧아짐에 따라 데이터 입력버퍼(10)를 통과한 데이터의 주기가 짧아짐에 반하여 패스 게이트(30)를 인에이블시키는 데이터 입력 스트로브신호(din_stb)는 일정한 주기와 폭을 갖기 때문에, 노드 A(NA)와 데이터 입력 스트로브(din_stb)간에는 미스매칭이 발생하게 된다.

이에 따라 도 3에 도시된 바와같이, 데이터 입력 스트로브신호(din_stb)동안 노드 A 의 데이터 뿐만 아니라 원하지 않는 데이터가 래치(40)를 통해 래치되므로, 원하지 않는 데이터가 데이터 드라이버(50)를 통해 글로벌 I/O 라인으로 전달되는 문제점이 있었다.

본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 클럭의 주기가 짧은 경우에도 유효한 데이터를 안정적으로 입력할 수 있는 데이터 입력 제어장치를 제공하는 데 그 목적이 있다.

도 1은 종래의 메모리소자의 데이터 입력제어회로의 블록도,

도 2는 도 1의 데이터 입력제어회로의 동작 타이밍도,

도 3은 도 1의 데이터 입력제어회로의 오동작시의 타이밍도,

도 4은 본 발명의 실시예에 따른 동기식 메모리소자의 데이터 입력제어회로의 블록도,

도 5는 도 4의 데이터 입력제어회로의 동작 타이밍도,

(도면의 주요 부분에 대한 부호의 설명)

100 : 데이터 입력버퍼 200 : 데이터 입력 스트로브 발생기

300, 500 : 패스 게이트 400, 600 : 래치

700 : 데이터 드라이버

상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 내부클럭신호에 동기되어 데이터를 입력하는 데이터 입력버퍼와; 내부 클럭신호와 기입명령어를 입력하여 데이터 입력 스트로브신호를 발생하는 데이터 입력 스트로브 발생기와; 상기 데이터 입력 스트로브 발생기로부터 발생된 데이터 입력 스트로브신호에 따라 상기 데이터 입력버퍼로부터 인가되는 데이터를 전달하기 위한 제1패스 게이트와; 상기 제1패스 게이트를 통해 전달된 데이터를 래치하기 위한 제1래치와; 상기 제1래치에 저장된 데이터를 상기 데이터 입력 스트로브 발생기로부터 발생된 데이터 입력 스트로브신호에 따라 전달하기 위한 제2패스 게이트와; 상기 제2패스 게이트를 통해 전달된 데이터를 래치하기 위한 제2래치와; 상기 제2래치에 저장된 데이터를 상기 글로벌 I/O 라인으로 제공하기 위한 데이터 드라이버를 포함하는 메모리소자의 데이터 입력 제어장치를 제공하는 것을 특징으로 한다.

상기 제1패스 게이트는 상기 데이터 입력 스트로브신호의 로직 로우레벨에서 인에이블되고, 상기 제2패스 게이트는 상기 데이터 입력 스트로브신호의 로직 하이레벨에서 인에이블되는 것을 특징으로 한다.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 4는 본 발명의 실시예에 따른 반도체 메모리소자의 데이터 입력 제어장치의 블록도를 도시한 것이다. 도 4를 참조하면, 본 발명의 실시예에 따른 데이터 입력 제어장치는 내부클럭신호(int_clk)에 동기되어 데이터(DATA)를 입력하는 데이터 입력버퍼(100)와, 내부 클럭신호(int_clk)와 기입명령어(write command)를 입력하여 데이터 입력 스트로브신호를 발생하는 데이터 입력 스트로브 발생기(200)와, 상기 데이터 입력 스트로브 발생기(200)로부터 발생된 데이터 입력 스트로브신호(din_stb)에 따라 상기 데이터 입력버퍼(100)로부터 인가되는 데이터를 전달하기 위한 제1패스 게이트(300)와, 상기 제1패스 게이트(300)를 통해 전달된 데이터를 래치하기 위한 제1래치(400)와, 상기 제1래치(400)에 저장된 데이터를 상기 데이터 입력 스트로브 발생기(200)로부터 발생된 데이터 입력 스트로브신호(din_stb)에 따라 전달하기 위한 제2패스 게이트(500)와, 상기 제2패스 게이트(500)를 통해 전달된 데이터를 래치하기 위한 제2래치(600)와, 상기 제2래치(600)에 저장된 데이터를 상기 글로벌 I/O 라인으로 제공하기 위한 데이터 드라이버(700)를 포함한다.

상기한 바와같은 본 발명의 데이터 입력 제어장치의 동작을 도 5를 참조하여 설명하면 다음과 같다.

데이터(DATA)를 외부클럭신호(ext_clk)로부터 내부에서 발생된 내부클럭신호(int_clk)의 상승에지에 동기시켜 데이터 입력버퍼(100)에 래치한다. 데이터 입력 스트로브 발생기(200)는 기입 명령어(write command)와 내부클럭신호(int_clk)를 입력하여 데이터 입력 스트로브신호(din_stb)를 발생한다.

상기 데이터 입력 스트로브신호(din_stb)가 로우상태인 경우에는 제1패스 게이트(300)는 인에이블되어 상기 데이터 입력버퍼(100)에 저장된 데이터 즉, 노드 A(NA)의 데이터를 제1래치(400)로 전달하지만, 제2패스 게이트(500)는 디스에이블되어 제1래치(400)의 데이터를 제2래치(500)로 전달하지 못한다.

한편, 데이터 입력 스트로브신호(din_stb)가 하이상태인 경우에는 제1패스 게이트(300)는 디스에이블되어 상기 노드A(NA)의 데이터를 제1래치(400)로 전달하지 못하지만, 제2패스 게이트(500)는 인에이블되어 제1래치(400)의 데이터를 제2래치(600)로 전달하게 된다.

따라서, 도 5에 도시된 바와같이, 데이터 입력 스트로브신호(din_stb)가 로우상태에서는 데이터 입력버퍼(100)에 래치된 데이터 즉, 노드 A(NA)의 데이터는 상기 데이터 입력 스트로브 발생기(20)로부터 발생되는 스트로브신호(din_stb)에 의해 제1패스 게이트(300)가 인에이블되어 래치(400)에 래치된다.

이어서, 데이터 입력 스트로브신호(din_stb)가 하이상태로 되면, 더 이상 노드 A(NA)의 데이터는 래치(400)에 전달되지 않고 래치(400)에 래치된 데이터, 즉 노드 B(NB)의 데이타는 데이터 입력 스트로브신호(din_stb)에 의해 제2패스 게이트(500)가 인에이블되어 제2래치(600)로 전달되고, 이에 따라 노드 C(NC)의 데이터는 데이터 드라이버(50)를 통해 클로벌 I/O 라인으로 데이터가 전달된다.

상기에서 설명한 바와같이, 데이터 입력 스트로브 신호(din_stb)의 로우상태에서는 제1패스 게이트(300)가 인에이블되어 노드 A(NA)의 데이터를 래치(400)에 전달하고, 데이터 입력 스트로브 신호(din_stb)의 하이상태에서는 제2패스 게이트(500)가 인에이블되어 노드 B(NB)의 데이터는 래치(600)로 전달되게 된다.

따라서, 클럭신호(int_clk)의 주기가 짧아도 스트로브 신호(din_stb)의 로직상태에 따라 제1 및 제2패스 게이트(300)와 (500)가 선택적으로 인에이블되어 원하지 않는 불필요한 데이터가 전달되고 안정적으로 유효한 데이터를 전달하는 것이 가능하게 된다.

이상에서 자세히 설명된 바와 같이, 본 발명의 데이터 입력제어장치는 데이터 입력버퍼와 래치사이에 제1 및 제2패스 게이트를 연결하고, 제1 및 제2패스 게이트사이에 래치를 부가하여 줌으로써 스트로브신호의 로직상태에 따라 선택적으로 상기 제1 및 제2패스 게이트를 인에이블시켜 줌으로써, 클럭신호의 주기가 짧아도 유효한 데이터만을 안정적으로 전달할 수 있는 이점이 있다. 이에 따라 클럭신호의 주기가 짧아져도 데이터의 기입동작을 안정적으로 수행하는 것이 가능하다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims

내부클럭신호에 동기되어 데이터를 입력하는 데이터 입력버퍼와;

내부 클럭신호와 기입명령어를 입력하여 데이터 입력 스트로브신호를 발생하는 데이터 입력 스트로브 발생기와;

상기 데이터 입력 스트로브 발생기로부터 발생된 데이터 입력 스트로브신호에 따라 상기 데이터 입력버퍼로부터 인가되는 데이터를 전달하기 위한 제1패스 게이트와;

상기 제1패스 게이트를 통해 전달된 데이터를 래치하기 위한 제1래치와;

상기 제1래치에 저장된 데이터를 상기 데이터 입력 스트로브 발생기로부터 발생된 데이터 입력 스트로브신호에 따라 전달하기 위한 제2패스 게이트와;

상기 제2패스 게이트를 통해 전달된 데이터를 래치하기 위한 제2래치와;

상기 제2래치에 저장된 데이터를 상기 글로벌 I/O 라인으로 제공하기 위한 데이터 드라이버를 포함하는 것을 특징으로 하는 메모리소자의 데이터 입력 제어장치.
제1항에 있어서, 상기 제1패스 게이트는 상기 데이터 입력 스트로브신호의 로직 로우레벨에서 인에이블되고, 상기 제2패스 게이트는 상기 데이터 입력 스트로브신호의 로직 하이레벨에서 인에이블되는 것을 특징으로 하는 메모리소자의 데이터 입력 제어장치.