KR100798794B1 - 반도체메모리소자의 데이터 입력장치 - Google Patents

반도체메모리소자의 데이터 입력장치 Download PDF

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Abstract

본 발명은 적은 전류소모를 갖는 반도체메모리소자의 데이터 입력장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및 순차적으로 한 비트 단위로 인가되는 내부 데이터를 복수의 동기식 및 비동기식 지연소자를 통해 저장하고 정렬하여, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단을 구비하는 반도체메모리소자의 데이터 입력장치를 제공한다.
비동기식 지연, 전류소모, 래치, 프리패치, 정렬

Description

반도체메모리소자의 데이터 입력장치{SEMICONDUCTOR MEMORY DEVICE OF DATA INPUT DEVICE}
도 1은 일반적인 DDR2 SDRAM의 블록 구성도.
도 2는 종래기술에 따른 반도체메모리소자의 데이터 입력장치 블록 구성도.
도 3은 도 2에 도시된 데이터 입력장치의 동작 파형도.
도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도.
도 5는 도 4의 제1 비동기식 지연의 내부 회로도.
도 6은 도 4의 제1 래치의 내부 회로도.
도 7은 도 4 내지 도 6에 도시된 데이터 입력장치의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 버퍼
200 : 래치부
300 : 지연부
400 : 동기화 제어부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력 데이터를 프리패치 수행하는 반도체메모리소자의 데이터 입력장치에 관한 것이다.
현재 반도체메모리의 데이터 처리능력을 증가시키기 위해 내부적으로 프리패치 동작(Pre-patch Operation)을 수행하는 메모리가 출시되고 있다.
일반적으로 프리패치 동작은 클럭의 라이징 에지와 폴링 에지의 각 부분에 데이터가 동기화되는 것을 특징으로 하는 DRAM에서 사용되는 데이터 전송방법이다. 이 프리패치 동작은 2비트 단위로 프리패치 동작을 수행하는 DDR DRAM, 4비트 단위로 프리패치 동작을 수행하는 DDR2 SDRAM, 8비트 단위로 프리 패치 동작을 수행하는 DDR3 SDRAM처럼 점점 다수의 데이터 비트를 프리 패치하는 것으로 그 동작이 발전해 오고 있다.
도 1은 일반적인 DDR2 SDRAM의 블록 구성도이다.
도 1에 도시된 바와 같이, 도면부호 1로 표기된 부분은 외부에서 한 비트 단위로 순차적으로 인가되는 데이터를 병렬 형태의 4비트 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 데이터 입력장치이다.
이와같이, 순차적으로 한 비트 단위로 인가되는 데이터를 병렬 형태로 정렬하는 것을 프리패치라고 한다.
예를 들어, 버스트랭스(Burst Length)가 4인 경우, 순차적으로 인가되는 4개 의 데이터를 4번째 데이터가 입력될 때까지 기다렸다가 4개의 데이터를 한번에 셀에 저장한다. 따라서, 4번째 데이터가 인가될 때까지 먼저 입력되는 3개의 데이터를 데이터 입력장치 내 쉬프트 레지스터를 사용하여 저장한다. 이때, 쉬프트레지스터는 데이터스트로브신호(DQS)에 동기되어 구동되는데, 이는 데이터가 데이터스트로브신호(DQS)에 동기되어 인가되기 때문으로 새로 인가되는 데이터에 의해 이전 데이터가 오버 라이트되지 않도록 하기 위한 것이다.
한편, 다음에서는 도면을 참조하여 데이터 입력장치를 구체적으로 살펴보도록 한다.
도 2는 종래기술에 따른 반도체메모리소자의 데이터 입력장치 블록 구성도이다.
도 2를 참조하면, 종래기술에 따른 반도체메모리소자의 데이터 입력장치는 구동신호(EN)에 응답하여 데이터(DIN)를 인가받기 위한 버퍼(10)와, 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)의 에지에 동기되어 활성화되는 동기화신호(DQSRP4D, DQSFP4D)를 생성하기 위한 동기화 제어부(40)와, 버퍼(10)의 출력 데이터(IN)를 동기화신호(DQSRP4D, DQSFP4D)에 동기시켜 저장하고 이를 병렬 형태의 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 동기화부(20, 30)를 구비한다.
그리고 동기화 제어부(40)는 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)를 입력으로 갖는 버퍼(42)와, 버퍼(42)의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호 (DQSRP4, DQSFP4)로 출력하기 위한 신호 생성부(44)와, 제1 및 제2 프리-동기화신호(DQSRP4, DQSFP4)를 각각 소정시간 지연시켜 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)로 출력하기 위한 제1 및 제2 지연소자(46, 48)를 구비한다.
동기화부(20, 30)는 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)에 응답하여 인가되는 데이터(IN)를 2열의 병렬 형태로 저장하기 위한 래치부(20)와, 래치부(20)의 각 출력 데이터를 소정시간 지연시켜 4비트의 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 지연부(30)를 포함한다.
구체적으로 살펴보면, 래치부(20)는 제1 동기화신호(DQSRP4D)의 에지에 동기되어 데이터(IN)를 저장하기 위한 제1 래치(21)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제1 래치(21)의 데이터를 저장하여 제1 출력 데이터(D2)로 출력하기 위한 제2 래치(22)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 데이터(IN)를 저장하여 제2 출력 데이터(D3)로 출력하기 위한 제3 래치(23)와, 제1 동기화신호(DQSRP4D)의 에지에 동기되어 제2 래치(22)의 데이터를 저장하기 위한 제4 래치(24)와, 제1 동기화신호(DQSRP4D)의 에지에 동기되어 제3 래치(23)의 데이터를 저장하기 위한 제5 래치(25)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제4 래치(24)의 데이터(D05)를 저장하여 제3 출력 데이터(D0)로 출력하기 위한 제6 래치(326)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제5 래치(25)의 데이터(D15)를 저장하여 제4 출력 데이터(D1)로 출력하기 위한 제7 래치(27)를 포함한다.
지연부(30)는 래치부(20)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)에 소정 지연시간을 부여하여 출력하기 위한 제1 내지 제4 지연소자(32, 34, 36, 38)를 포함한다.
도 3은 도 2에 도시된 데이터 입력장치의 동작 파형도로서, 이를 참조하여 데이터 입력장치의 구동에 관해 살펴보도록 한다.
데이터(DIN)는 데이터 스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기되어 인가된다. 이때, 인가되는 데이터의 구분을 위해 입력된 순서에 따라 숫자를 부여한다.
먼저, 버퍼(10)는 구동신호(EN)의 활성화 동안 외부에서 입력되는 데이터(DIN)를 내부 전압레벨의 내부 데이터(IN)로 출력한다.
그리고 동기화 제어부(40)는 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)을 인가받는 버퍼(42)와 신호 생성부(44)를 통해, 데이터스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기시켜 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)를 차례대로 2번 활성화시킨다. 이어, 제1 및 제2 지연소자를 통해 제1 및 제2 프리-동기화신호가 내부 데이터의 셋업 및 홀드타임을 만족할 수 있도록 소정시간 지연시킨다.
이어, 래치부(20) 내 제1 내지 제7 래치(21, 22, 23, 24, 25, 26, 27)는 순차적으로 활성화되는 제1 동기화신호(DQSRP4D) 및 제2 동기화신호(DQSFP4D)에 응답하여 4비트의 내부 데이터(A0, A1, A2, A3)를 각각 래치하게 된다.
즉, 래치부(20)는 버퍼(10)를 통해 한 비트 단위로 순차적으로 인가되는 내부 데이터 A0, A1, A2 및 A3를 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)에 의해 구동되는 제1 내지 제7 래치(21, 22, 23, 24, 25, 26, 27)를 통해 병렬 상태로 정 렬한다.
이어, 지연부(30)는 제2, 제3, 제6, 및 제7 래치(22, 23, 26, 27)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)에 각각 부가적인 지연을 부여한다.
한편, 이러한 종래기술을 이용하는 경우, 인가되는 데이터를 손실없이 병렬로 정렬하기 위해서는 새로운 데이터가 인가될 때마다 이를 쉬프팅시켜 저장하여 한다. 이때, 종래기술과 같이 데이터스트로브신호의 라이징 에지 및 폴링 에지에 동기시켜 데이터를 쉬프팅하면, 이러한 지속적인 쉬프팅으로 인한 불필요한 전류소모가 발생한다. 또한, 데이터의 쉬프팅을 위한 동기화신호를 드라이빙하기 위해서는 큰 싸이즈의 드라이버가 요구되므로, 큰 싸이즈의 드라이버 역시 전류소모를 증가시킨다.
전술한 바와 같은 전류소모는 데이터 패드를 통해 인가되는 데이터를 정렬하기 위한 각각의 데이터 입력장치에서 발생하기 때문에, 간과할 수 없는 문제라 할 수 있다. 구체적으로, 현재와 같이 데이터 패드가 16개 DM2개에 모두 사용되므로, 이로 인해 발생하는 전류소모는 수 mm이상에 달한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 전류소모를 갖는 반도체메모리소자의 데이터 입력장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자의 데이터 입력장치는 구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및 순차적으로 한 비트 단위로 인가되는 내부 데이터를 순차적으로 연결된 복수의 동기식 및 비동기식 저장소자를 통해 저장한 뒤, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도이다.
도 4를 참조하면, 본 발명에 따른 반도체메모리소자의 데이터 입력장치는 구동신호(EN)에 응답하여 데이터(DIN)를 인가받기 위한 버퍼(100)와, 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)의 에지에 동기된 동기화신호(DQSRP4D, DQSFP4D)를 생성하는 동기화 제어부(400)와, 순차적으로 한 비트 단위로 인가되는 버퍼(100)의 출력 데이터(IN)에 동기식 및 비동기식 지연소자를 통해 정렬한 뒤, 복수 비트의 데이터를 동기화신호(DQSRP4D, DQSFP4D)에 동기시켜 병렬 형태의 정렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 한번에 출력시키기 위한 동기화부(200, 300)를 구비한다.
참고적으로, 동기식 지연소자는 해당 동기화신호에 동기되어 인가되는 데이터를 입력하고 저장하므로서, 해당 동기화신호의 한 주기만큼 데이터를 지연시키는 효과를 갖는다. 예를 들어, 동기식 지연소자는 쉬프팅소자와 플립플롭 같은 저장소자로 구현된다.
또한, 비동기식 지연소자는 특정신호에 의한 구동의 제한 없이 해당 데이터를 인가받는 동작을 갖는다. 앞서 말한 바와 같이, 특정신호에 의해 동기되지 않는 저장소자 역시 해당 데이터를 지연시키는 동작을 가지므로, 비동기식 지연소자는 크로스 커플드된 래치 또는 커패시터와 인버터를 구비하여 구현된다.
한편, 다음에서는 각 블록을 구체적으로 살펴보도록 한다.
동기화 제어부(400)는 구동신호(EN)에 응답하여 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)를 입력으로 갖는 버퍼(420)와, 버퍼(420)의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)로 출력하기 위한 신호 생성부(440)와, 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)를 각각 소정시간 지연시켜 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)로 출력하기 위한 제1 및 제2 지연소자(460, 480)를 포함한다.
동기화부(200, 300)는 비동기식 지연소자와, 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)에 의해 구동되는 동기식 지연소자를 통해 인가되는 데이터(DIN)를 2열의 병렬 형태로 정렬하여 저장하기 위한 래치부(200)와, 래치부(200)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)를 각각 소정시간 지연시켜 4비트의 정 렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력하기 위한 지연부(300)를 포함한다.
여기서, 래치부(200)는 제1 동기화신호(DQSRP4D)의 에지에 동기되어 데이터(IN)를 저장하기 위한 제1 래치(210)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제1 래치(210)의 데이터를 저장하여 제1 출력 데이터(D2)로 출력하기 위한 제2 래치(220)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 데이터(IN)를 저장하여 제2 출력 데이터(D3)로 출력하기 위한 제3 래치(230)와, 제2 래치(220)의 데이터(D2)를 저장하기 위한 제1 비동기식 지연소자(240)과, 제3 래치(230)의 데이터(D3)를 저장하기 위한 제2 비동기식 지연소자(250)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제1 비동기식 지연소자(240)의 데이터(D05)를 저장하여 제3 출력 데이터(D0)로 출력하기 위한 제4 래치(260)와, 제2 동기화신호(DQSFP4D)의 에지에 동기되어 제2 비동기식 지연소자(250)의 데이터(D15)를 저장하여 제4 출력 데이터(D3)로 출력하기 위한 제5 래치(270)를 포함한다.
지연부(300)는 래치부(200)의 제1 내지 제4 출력 데이터(D0, D1, D2, D3)에 소정 지연시간을 부여하여 출력하기 위한 제1 내지 제4 지연소자(320, 340, 360, 380)를 포함한다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자는 비동기식 지연소자를 구비하여, 마지막 4번째 데이터가 인가될 때까지 이전에 순차적으로 인가되는 데이터를 저장한다. 이와같이 비동기식 지연소자를 사용하므로서, 종래 동기화신호(DQSRP4D, DQSFP4D)에 동기되어 래치가 지속적으로 구동되기 때문에 발생하던 전류소모를 방지할 수 있다.
도 5는 도 4의 제1 비동기식 지연소자(240)의 내부 회로도이다.
참고적으로, 제1 및 제2 비동기식 지연소자(240, 250)는 동일한 회로적 구현을 가지므로, 제1 비동기식 지연소자(240)를 예시로서 살펴보도록 한다.
도 5를 참조하면, 제1 비동기식 지연소자(240)는 입력노드를 통해 인가되는 입력신호(IN)를 반전시키기 위한 인버터(I1)와, PMOS트랜지스터로 구현된 커패시터(CP1)와, 커패시터(CP1)를 인버터(I1)의 출력노드에 연결시키기 위한 스위치(SW1)와, NMOS트랜지스터로 구현된 커패시터(CN1)와, 커패시터(CN1)를 인버터(I1)의 출력노드에 연결시키기 위한 스위치(SW2)와, 인버터(I1)의 출력신호를 반전시키기 위한 인버터(I2)와, 입력노드와 인버터(I2)의 출력노드를 연결시키기 위한 스위치(SW3)와, 인버터(I2)의 출력신호를 반전시키기 위한 인버터(I3)와, PMOS트랜지스터로 구현된 커패시터(CP2)와, 커패시터(CP2)를 인버터(I3)의 출력노드에 연결시키기 위한 스위치(SW4)와, NMOS트랜지스터로 구현된 커패시터(CN2)와, 커패시터(CN2)를 인버터(I3)의 출력노드에 연결시키기 위한 스위치(SW5)와, 인버터(I3)의 출력신호를 반전시키기 위한 인버터(I4)와, 인버터(I4)의 출력노드와 출력신호(OUT)를 전달하기 위한 출력노드 사이를 연결시키기 위한 스위치(SW6)와, 입력노드와 출력노드를 연결하기 위한 스위치(SW7)를 포함한다.
전술한 바와 같은, 제1 비동기식 지연소자(240)는 각 노드에 위치하는 스위치를 턴 온 또는 턴오프 시키므로서, 커패시터에 의한 추가적인 지연을 부가하거나 또는 부가하지 않을 수 있다. 따라서, 스위치의 연결을 통해 입력 노드로 인가된 신호가 출력 노드로 출력되기까지의 시간을 조절할 수 있다.
도 6은 도 4의 제1 래치(210)의 내부 회로도로서, 제1 내지 제5 래치(210, 220, 230, 260, 270)는 동일한 회로적 구현을 가지므로 제1 래치(210)를 예시로서 살펴보도록 한다.
도 6을 참조하면, 제1 래치(210)는 클럭신호(CK)의 활성화 시 입력신호(D)를 차동 입력으로 인가받기 위한 차동증폭기(212)와, 차동증폭기(212)의 출력신호를 드라이빙하기 위한 드라이버(214)와, 드라이버(214)의 출력신호를 저장하여 출력하기 위한 출력부(216)를 포함한다.
여기서, 제1 래치(210)는 클럭신호(CK)로 제1 동기화신호(CQSRP4K)를 인가받으며, 입력신호(D)로 버퍼(100)의 출력 데이터(IN)이다. 따라서, 제1 래치(210)는 클럭신호(CK)의 활성화 시 입력신호(D)를 저장하고 이를 출력하게 된다.
도 7은 도 4 내지 도 6에 도시된 데이터 입력장치의 동작 파형도로서, 이를 참조하여 동작을 살펴보도록 한다.
먼저, 버퍼(100)는 구동신호(EN)의 활성화 동안 외부에서 입력되는 데이터(DIN)를 내부 전압레벨의 내부 데이터(IN)로 출력한다.
그리고 동기화 제어부(400)는 데이터스트로브신호(DQS)와 반전된 데이터스트로브신호(DQSB)을 인가받는 버퍼(420)와 드라이버(440)를 통해, 데이터스트로브신호(DQS)의 라이징 에지 및 폴링 에지에 동기시켜 제1 및 제2 동기화신호(DQSRP, DQSFP)를 차례대로 2번 활성화시킨다. 이어, 제1 및 제2 지연소자(460, 480)를 통해 제1 및 제2 프리-동기화신호(DQSRP, DQSFP)를 소정시간 지연시켜 제1 및 제2 동기화신호(DQSRP4D, DQSFP4D)로 출력한다. 이는 내부 데이터(IN)가 제1 및 제2 동기 화신호(DQSRP4D, DQSFP4D)에 대해 셋업 및 홀드타임을 만족시킬 수 있도록 하기 위함이다.
이어, 제1 래치(210)는 제1 동기화신호(DQSRP4D)의 활성화에 응답하여 내부 데이터(A0)를 저장한다.
이어, 제2 동기화신호(DQSFP4D)의 활성화 시 제2 래치(220)는 제1 래치(210)의 출력 데이터(A0)를 저장하며, 제3 래치(230)는 내부 데이터(A1)를 저장하며, 소정시간 이후 제1 및 제2 비동기식 지연소자(240, 250)는 제2 및 제3 래치(220, 230)의 출력 데이터(A0, A1)를 각각 저장하여 출력하게 된다.
따라서, 제1 내지 제3 래치(210, 220, 230)는 각각 제1 또는 제2 동기화신호(DQSRP4D, DQSFP4D)의 라이징에 동기되어 데이터를 인가받으나, 제1 및 제2 비동기식 지연소자(240, 250)는 제2 및 제3 래치(220, 230)가 데이터를 저장하고 소정지연 이후 동기화신호에 동기되지 않고 데이터를 저장하는 것을 알 수 있다.
이어, 제1 동기화신호(DQSRP4D)가 활성화되면, 제1 래치(210)는 새로이 인가되는 내부 데이터(A2)를 저장한다.
이어, 제2 동기화신호(DQSFP4D)가 활성화되면, 제2 래치(220)는 제1 래치(210)의 출력 데이터(A2)를 저장하며, 제3 래치(230)는 새로 인가되는 내부 데이터(A3)를 저장한다. 그리고, 제4 래치(260)는 제1 비동기식 지연소자(240)의 출력 데이터(A0)를 저장하며, 제5 래치(270)는 제2 비동기식 지연소자(250)의 출력 데이터(A1)를 저장한다.
지연부(300)는 제2, 제3, 제6, 및 제7 래치(220, 230, 260, 270)에 저장된 데이터(A2, A3, A0, A1)에 각각 부가적인 지연을 부여하여, 병렬 형태의 제1 내지 제4 병렬 데이터(ALGN0, ALGN1, ALGN2, ALGN3)로 출력한다.
한편, 전술한 바와 같은 제1 및 제2 비동기식 지연소자(240, 250)는 제4 및 제5 래치(260, 270)가 데이터를 안정적으로 입력받을 수 있도록 하기 위한 것이다. 즉, 제1 및 제2 비동기식 지연소자(240, 250)가 없다면, 제2 및 제3 래치(220, 230)가 제2 동기화신호(DQSFP4D)에 동기되어 입력 데이터(A0, A1)를 저장하여 출력할 때, 제4 및 제5 래치(260, 270) 역시 제2 및 제3 래치(220, 230)의 출력 데이터(A0, A1)를 저장하여야 하는데 타임 마진이 부족하기 때문에 저장할 수 없다. 일반적으로 래치가 데이터를 입력받기 위해서는 인가되는 데이터가 동기화신호의 라이징 에지를 기준으로 셋업타임 및 홀드타임을 만족시켜야 하기 때문이다. 따라서, 제1 및 제2 비동기식 지연소자(260, 270)가 제2 및 제3 래치(220, 230)의 출력을 소정시간 지연시키므로, 다음에 활성화되는 제2 동기화신호(DQSFP4D)에 출력 데이터(A0, A1)가 셋업타임 및 홀드타임을 만족하도록 하여 제4 및 제5 래치(260, 270)가 데이터를 인가받을 수 있도록 한다.
그러므로, 전술한 본 발명에 따른 반도체메모리소자의 데이터 입력장치는 비동기식 지연소자를 사용하여 데이터를 저장하므로서, 신호의 라이징 및 폴링 에지에 동기하여 수행되는 지속적인 쉬프팅 구동을 줄일 수 있어 전류소모를 방지한다. 또한, 동기화신호를 사용하는 블록이 줄어 종래보다 적은 구동력을 갖는 드라이버를 사용하여 동기화신호를 공급할 수 있으므로, 드라이버의 싸이즈 뿐만 아니라 이로인한 전류소모 역시 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 한 비트 단위로 순차적으로 인가되는 데이터를 병렬로 정렬함에 있어, 동기식 쉬프팅소자와 비동기식 지연소자를 함께 사용하여 전류소모 및 구현 시 면적을 감소시킬 수 있다.

Claims (16)

  1. 구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및
    순차적으로 한 비트 단위로 인가되는 내부 데이터를 순차적으로 연결된 복수의 동기식 저장소자 및 비동기식 저장소자를 통해 저장한 뒤, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단
    을 구비하는 반도체메모리소자의 데이터 입력장치.
  2. 제1항에 있어서,
    상기 동기화수단은,
    상기 비동기식 저장소자와, 제1 또는 제2 동기화신호에 의해 구동되는 상기 동기식 저장소자를 구비하여 상기 데이터를 2열의 병렬 형태로 저장하기 위한 래치부와,
    상기 래치부의 복수 비트의 출력 데이터를 각각 소정시간 지연시켜 상기 병렬 형태의 정렬 데이터로 출력하기 위한 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  3. 제2항에 있어서,
    상기 비동기식 저장소자는 크로스-커플드된 인버터로 구현되는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  4. 제2항 또는 제3항에 있어서,
    상기 동기식 저장소자는 쉬프팅 소자 또는 플립플롭으로 구현되는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  5. 제4항에 있어서,
    상기 래치부는,
    상기 제1 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하기 위한 제1 래치와,
    상기 제2 동기화신호의 에지에 동기되어 상기 제1 래치의 데이터를 저장하여 제1 출력 데이터로 출력하기 위한 제2 래치와,
    상기 제2 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하여 제2 출력 데이터로 출력하기 위한 제3 래치와,
    상기 제2 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제1 비동기식 저장소자와,
    상기 제3 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제2 비동기식 저장소자와,
    상기 제2 동기화신호의 에지에 동기되어 상기 제1 비동기식 저장소자의 데이터를 저장하여 제3 출력 데이터로 출력하기 위한 제4 래치와,
    상기 제2 동기화신호의 에지에 동기되어 상기 제2 비동기식 지연소자의 데이터를 저장하여 제4 출력 데이터로 출력하기 위한 제5 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  6. 제5항에 있어서,
    상기 동기화 제어수단은,
    상기 구동신호에 응답하여 상기 데이터스트로브신호와 반전된 데이터스트로브신호를 입력으로 갖는 버퍼와,
    상기 버퍼의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호로 출력하기 위한 신호 생성부와,
    상기 제1 및 제2 프리-동기화신호를 각각 소정시간 지연시켜 제1 및 제2 동기화신호로 출력하기 위한 제1 및 제2 지연소자를 구비하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  7. 구동신호에 응답하여 데이터가 동기되어 인가되는 데이터스트로브신호를 인가받아 동기화신호를 생성하는 동기화 제어수단; 및
    순차적으로 한 비트 단위로 인가되는 내부 데이터를 순차적으로 연결된 복수의 동기식 지연소자 및 비동기식 지연소자를 통해 저장하고 정렬하여, 상기 동기화신호에 동기시켜 병렬 형태의 정렬 데이터로 한번에 출력시키기 위한 동기화수단
    을 구비하는 반도체메모리소자의 데이터 입력장치.
  8. 제7항에 있어서,
    상기 동기화수단은,
    상기 비동기식 지연소자와, 제1 또는 제2 동기화신호에 의해 구동되는 상기 동기식 지연소자를 구비하여 상기 데이터를 2열의 병렬 형태로 저장하기 위한 래치부와,
    상기 래치부의 복수 비트의 출력 데이터를 각각 소정시간 지연시켜 상기 병렬 형태의 정렬 데이터로 출력하기 위한 지연부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  9. 제8항에 있어서,
    상기 비동기식 지연소자는 커패시터와 인버터를 구비하여 구현되는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  10. 제9항에 있어서,
    상기 동기식 지연소자는 쉬프팅소자 또는 플립플롭으로 구현되는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  11. 제10항에 있어서,
    상기 래치부는,
    상기 제1 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하기 위한 제1 래치와,
    상기 제2 동기화신호의 에지에 동기되어 상기 제1 래치의 데이터를 저장하여 제1 출력 데이터로 출력하기 위한 제2 래치와,
    상기 제2 동기화신호의 에지에 동기되어 상기 내부 데이터를 저장하여 제2 출력 데이터로 출력하기 위한 제3 래치와,
    상기 제2 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제1 비동기식 지연소자와,
    상기 제3 래치의 데이터를 저장하고 이를 소정시간 지연시켜 출력하기 위한 제2 비동기식 지연소자와,
    상기 제2 동기화신호의 에지에 동기되어 상기 제1 비동기식 저장소자의 데이터를 저장하여 제3 출력 데이터로 출력하기 위한 제4 래치와,
    상기 제2 동기화신호의 에지에 동기되어 상기 제2 비동기식 지연소자의 데이터를 저장하여 제4 출력 데이터로 출력하기 위한 제5 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  12. 제11항에 있어서,
    상기 비동기식 지연소자는,
    입력노드를 통해 인가되는 입력신호를 반전시키기 위한 제1 인버터와,
    PMOS트랜지스터로 구현된 제1 커패시터와,
    상기 제1 커패시터와 제1 인버터의 출력노드를 연결시키기 위한 제1 스위치와,
    NMOS트랜지스터로 구현된 제2 커패시터와,
    상기 제2 커패시터를 상기 제1 인버터의 출력노드에 연결시키기 위한 제2 스위치와,
    상기 제1 인버터의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 입력노드와 상기 제2 인버터의 출력노드를 연결시키기 위한 제3 스위치와,
    상기 제2 인버터의 출력신호를 반전시키기 위한 제3 인버터와,
    MOS트랜지스터로 구현된 제3 커패시터와,
    상기 제3 커패시터를 상기 제3 인버터의 출력노드에 연결시키기 위한 제4 스위치와,
    NMOS트랜지스터로 구현된 제4 커패시터와,
    상기 제4 커패시터와 상기 제3 인버터의 출력노드을 연결시키기 위한 제5 스위치와,
    상기 제3 인버터의 출력신호를 반전시키기 위한 제4 인버터와,
    상기 제4 인버터의 출력노드와 출력신호를 전달하기 위한 출력노드 사이를 연결시키기 위한 제6 스위치와,
    상기 입력노드와 상기 출력노드를 연결하기 위한 제7 스위치를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  13. 제7항 내지 제12항 어느 한 항에 있어서,
    상기 동기화 제어수단은,
    상기 구동신호에 응답하여 상기 데이터스트로브신호와 반전된 데이터스트로브신호를 입력으로 갖는 버퍼와,
    상기 버퍼의 출력신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 프리-동기화신호로 출력하기 위한 신호 생성부와,
    상기 제1 및 제2 프리-동기화신호를 각각 소정시간 지연시켜 제1 및 제2 동 기화신호로 출력하기 위한 제1 및 제2 지연소자를 구비하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  14. 제13항에 있어서,
    상기 지연부는,
    상기 제1 내지 제4 출력 데이터에 소정 지연시간을 부여하여 출력하기 위한 제1 내지 제4 지연소자를 포함하는 것을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  15. 제14항에 있어서,
    상기 래치는,
    상기 동기화신호의 활성화 시 입력신호를 차동 입력으로 인가받기 위한 차동증폭기와,
    상기 차동증폭기의 출력신호를 드라이빙하기 위한 드라이버와,
    상기 드라이버의 출력신호를 저장하여 출력하기 위한 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  16. 제15항에 있어서,
    상기 구동신호에 응답하여 데이터를 인가받아 상기 내부 데이터로 출력하기 위한 버퍼를 더 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
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