JP4919333B2 - 半導体メモリ素子のデータ入力装置 - Google Patents
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Description
具体的に説明すれば、ラッチ部20は、第1同期化信号DQSRP4Dのエッジに同期されてデータINを格納するための第1ラッチ21と、第2同期化信号DQSFP4Dのエッジに同期されて第1ラッチ21のデータを格納して第1出力データD2として出力するための第2ラッチ22と、第2同期化信号DQSFP4Dのエッジに同期されてデータINを格納して第2出力データD3として出力するための第3ラッチ23と、第1同期化信号DQSRP4Dのエッジに同期されて第2ラッチ22のデータを格納するための第4ラッチ24と、第1同期化信号DQSRP4Dのエッジに同期されて第3ラッチ23のデータを格納するための第5ラッチ25と、第2同期化信号DQSFP4Dのエッジに同期されて第4ラッチ24のデータD05を格納して第3出力データD0として出力するための第6ラッチ26と、第2同期化信号DQSFP4Dのエッジに同期されて第5ラッチ25のデータD15を格納して第4出力データD1として出力するための第7ラッチ27とを含む。
同図に示すように、第1ラッチ210は、クロック信号CKのアクティブ時に入力信号Dが差動入力として印加されるための差動増幅器212と、差動増幅器212の出力信号を駆動するドライバ214と、ドライバ214の出力信号を格納して出力する出力部216とを備える。
200、300 同期化手段
200 ラッチ部
300 遅延部
400 同期化制御手段
Claims (8)
- 駆動信号に応答し、データが同期されて印加されるデータストローブ信号を受信して同期化信号を生成する同期化制御手段と、
1ビット単位で順次印加される内部データを複数の同期式及び非同期式遅延素子を介して格納して整列し、前記同期化信号に同期させて並列状の整列データとして一度に出力させるための同期化手段と、を備え、
前記同期化手段が、
前記非同期式遅延素子と、第1または第2同期化信号により駆動される前記同期式遅延素子とを備え、前記データを2列の並列状に格納するためのラッチ部と、
前記ラッチ部の複数ビットの出力データをそれぞれ所定時間遅延させて前記並列状の整列データとして出力するための遅延部と、を備え、
前記ラッチ部が、
前記第1同期化信号のエッジに同期されて前記内部データを格納するための第1ラッチと、
前記第2同期化信号のエッジに同期されて前記第1ラッチのデータを格納し、第1出力データとして出力するための第2ラッチと、
前記第2同期化信号のエッジに同期されて前記内部データを格納し、第2出力データとして出力するための第3ラッチと、
前記第2ラッチのデータを格納し、それを所定時間遅延させて出力するための第1非同期式遅延素子と、
前記第3ラッチのデータを格納し、それを所定時間遅延させて出力するための第2非同期式遅延素子と、
前記第2同期化信号のエッジに同期されて前記第1非同期式遅延素子のデータを格納し、第3出力データとして出力するための第4ラッチと、
前記第2同期化信号のエッジに同期されて前記第2非同期式遅延素子のデータを格納し、第4出力データとして出力するための第5ラッチと、
を備えたことを特徴とする半導体メモリ素子のデータ入力装置。 - 前記非同期式遅延素子が、キャパシタとインバータを備えて実現されることを特徴とする請求項1に記載の半導体メモリ素子のデータ入力装置。
- 前記同期式遅延素子が、シフト素子またはフリップフロップで実現されることを特徴とする請求項1に記載の半導体メモリ素子のデータ入力装置。
- 前記非同期式遅延素子が、
入力ノードを介して印加される入力信号を反転させる第1インバータと、
PMOSトランジスタで実現された第1キャパシタと、
前記第1キャパシタと第1インバータの出力ノードとを接続するための第1スイッチと、
NMOSトランジスタで実現された第2キャパシタと、
前記第2キャパシタを前記第1インバータの出力ノードに接続させるための第2スイッチと、
前記第1インバータの出力信号を反転させる第2インバータと、
前記入力ノードと前記第2インバータの出力ノードとを接続するための第3スイッチと、
前記第2インバータの出力信号を反転させる第3インバータと、
MOSトランジスタで実現された第3キャパシタと、
前記第3キャパシタを前記第3インバータの出力ノードに接続させるための第4スイッチと、
NMOSトランジスタで実現された第4キャパシタと、
前記第4キャパシタと前記第3インバータの出力ノードとを接続するための第5スイッチと、
前記第3インバータの出力信号を反転させる第4インバータと、
前記第4インバータの出力ノードと、出力信号を伝達するための出力ノードとの間を接続するための第6スイッチと、
前記入力ノードと前記出力ノードとを接続するための第7スイッチと、
を備えたことを特徴とする請求項1に記載の半導体メモリ素子のデータ入力装置。 - 前記同期化制御手段が、
前記駆動信号に応答し、前記データストローブ信号と反転されたデータストローブ信号を入力として有するバッファと、
前記バッファの出力信号の立ち上がり及び立ち下がりエッジにそれぞれ同期された第1及び第2プリ同期化信号として出力するための信号生成部と、
前記第1及び第2プリ同期化信号をそれぞれ所定時間遅延させて第1及び第2同期化信号として出力するための第1及び第2遅延素子と、
を備えたことを特徴とする請求項1に記載の半導体メモリ素子のデータ入力装置。 - 前記遅延部が、前記第1〜第4出力データに所定遅延時間を与えて出力するための第3、4、6、8遅延素子を備えたことを特徴とする請求項1に記載の半導体メモリ素子のデータ入力装置。
- 前記第1〜第5ラッチのそれぞれが、
前記同期化信号のアクティブ時に入力信号を差動入力として受信するための差動増幅器と、
前記差動増幅器の出力信号を駆動するドライバと、
前記ドライバの出力信号を格納して出力する出力部と、
を備えたことを特徴とする請求項1に記載の半導体メモリ素子のデータ入力装置。 - 前記駆動信号に応答し、データが印加されて前記内部データとして出力するためのバッファをさらに備えたことを特徴とする請求項7に記載の半導体メモリ素子のデータ入力装置。
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